TWI810948B - 基板結構及其製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 166
- 239000000853 adhesive Substances 0.000 claims description 29
- 230000001070 adhesive effect Effects 0.000 claims description 29
- 239000002335 surface treatment layer Substances 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 24
- 230000007423 decrease Effects 0.000 claims description 9
- 238000000465 moulding Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 23
- 238000009826 distribution Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012792 core layer Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Laminated Bodies (AREA)
Abstract
一種基板結構及其製造方法。基板結構包括第一重佈線路層、第二重佈線路層、填充層及第一晶片。第一重佈線路層包括第一導電通孔且具有第一重佈線路表面。第二重佈線路層包括第二導電通孔且具有第二重佈線路表面。填充層設置在第一重佈線路層和第二重佈線路層之間。第一導電通孔的徑寬朝向與第一重佈線路表面相對的表面的方向逐漸縮小，且第二導電通孔的徑寬朝向與第二重佈線路表面相對的表面的方向逐漸縮小。
Description
本發明是有關於一種基板結構及其製造方法。
隨著電子工業的快速發展，為了滿足更高集成度、小型化以及更高佈線密度的電子元件的需求，需要具有更精細的層間連接的封裝基板以滿足具有高佈線密度的積體電路的操作要求。然而，使用積層(build-up)電路結構的傳統類型的封裝基板無法同時滿足高密度佈線以及結構更薄化的需求。因此，為了滿足電子產品微小化的需求，製作一更薄及更高密度佈線的基板結構，已成為本領域技術人員的一大挑戰。
本發明提供一種基板結構及其製造方法，其具有薄化的雙側高密度佈線的基板結構，以提供高質量的電訊號傳輸以及更輕薄的基板結構。
本發明提供一種基板結構。基板結構包括第一重佈線路層、第二重佈線路層、填充層及第一晶片。第一重佈線路層包括
第一導電通孔且具有第一重佈線路表面。第二重佈線路層包括第二導電通孔且具有第二重佈線路表面。填充層設置在第一重佈線路層和第二重佈線路層之間，且具有彼此相對的第一表面與第二表面，第一表面朝向第一重佈線路表面且第二表面朝向第二重佈線路表面。第一晶片設置在填充層內，且電性連接至第一重佈線路層。第一導電通孔的徑寬朝向與第一重佈線路表面相對的表面的方向逐漸縮小，且第二導電通孔的徑寬朝向與第二重佈線路表面相對的表面的方向逐漸縮小。
在本發明的一實施例中，上述的基板結構更包括多個導電連接件貫穿填充層，以電性連接至第一重佈線路層與第二重佈線路層，且多個導電連接件的徑寬一致。
在本發明的一實施例中，上述的第一重佈線路層的第一重佈線路表面上具有第一接合墊；上述的第二重佈線路層的第二重佈線路表面上具有第二接合墊；上述的多個導電連接件的一端接合至第一接合墊，且多個導電連接件的相對於一端的另一端藉由導電黏著材連接至第二接合墊，導電黏著材的橫向尺寸大於第二接合墊的徑寬與多個導電連接件的徑寬。
在本發明的一實施例中，上述的第一晶片的晶片接合墊藉由導電黏著材連接至第一接合墊，導電黏著材的橫向尺寸大於晶片接合墊的徑寬與第一接合墊的徑寬。
在本發明的一實施例中，上述的基板結構更包括第一表面處理層，設置在與第一重佈線路層的第一重佈線路表面相對的
表面上，第一導電通孔連接至第一表面處理層；或上述的基板結構更包括第二表面處理層，設置在與第二重佈線路層的第二重佈線路表面相對的表面上，第二導電通孔連接至第二表面處理層。
在本發明的一實施例中，上述的基板結構更包括第二表面處理層以及第二晶片。第二晶片設置在第二表面處理層上，且第二晶片藉由第二表面處理層電性連接至第二重佈線路層。在垂直於第一表面或第二表面的方向上，第一晶片於第一重佈線路層上的正投影與第二晶片於第一重佈線路層上的正投影重疊。
本發明提供一種基板結構的製造方法，製造方法包括以下步驟。形成第一重佈線路層於第一載板上，其中第一重佈線路層包括第一導電通孔且具有第一重佈線路表面，且第一導電通孔的徑寬朝向與第一重佈線路表面相對的表面的方向逐漸縮小。配置第一晶片在第一重佈線路層的第一重佈線路表面上。形成第二重佈線路層第二載板上，其中第二重佈線路層包括第二導電通孔且具有第二重佈線路表面，且第二導電通孔的徑寬朝向與第二重佈線路表面相對的表面的方向逐漸縮小。將第二重佈線路層以第二重佈線路表面設置在第一晶片上。形成填充層於第一重佈線路層及第二重佈線路層之間且模封第一晶片。
在本發明的一實施例中，上述的製造方法的步驟更包括在形成填充層之前，形成多個導電連接件以電性連接至第一重佈線路層與第二重佈線路層。
在本發明的一實施例中，上述的製造方法中形成上述的
多個導電連接件的步驟在形成在配置第一晶片的步驟之前。
在本發明的一實施例中，上述的製造方法的步驟更包括於上述的多個導電連接件上形成導電黏著材，以使第一重佈線路層與第二重佈線路層藉由多個導電連接件及導電黏著材而電性連接。
基於上述，本發明基板結構的製造方法，使基板結構中具有經模封的晶片以及雙側的重佈線路層結構。第一重佈線路層的第一導電通孔的徑寬朝向與第一重佈線路表面相對的表面的方向逐漸縮小，且第二重佈線路層的第二導電通孔的徑寬朝向與第二重佈線路表面相對的表面的方向逐漸縮小。省略了傳統的積層(build-up)電路結構及核心層的封裝基板，從而減少了基板結構的厚度及電訊號的傳輸距離，來實現薄化的雙側高密度佈線的基板結構，以提供高質量的電訊號傳輸以及更輕薄的基板結構。
10:第一晶片
11:晶片接合墊
20:第二晶片
30:第一載板
40:第二載板
50:第三載板
60:第四載板
100:基板結構
110:第一重佈線路層
110a:第一重佈線路表面
110b、120b:表面
112:第一接合墊
120:第二重佈線路層
120a:第二重佈線路表面
122:第二接合墊
130:填充層
130a:第一表面
130b:第二表面
134:導電連接件
140、150:表面處理層
d1、d2、d3、d4、d5、d6:徑寬
FD:介電層
FP:導電圖案
FV:導電通孔
S:導電黏著材
Sd:橫向尺寸
t1、t2:端
圖1A至圖1K是本發明的第一實施例的一種基板結構的部分製造方法的部分剖面示意圖。
圖2是本發明的第二實施例的一種基板結構的部分俯視示意圖。
本文所使用之方向用語(如：上、下、頂、底或其他類
似用語)僅作為參看所繪圖式使用且不意欲暗示絕對定向。另外，為求清楚表示，於圖式中可能省略示出了部分的膜層或構件。
照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的膜、層區域、的或元件的厚度、尺寸或大小會為了清楚起見而放大。
類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。本發明所屬技術領域中具有通常知識者將顯而易見的是，藉由實施例的內容及對應的圖示說明，可以在脫離本文所揭示特定細節的其他實施例中實踐本發明。
圖1A至圖1K是本發明的第一實施例的一種基板結構的部分製造方法的部分剖面示意圖。舉例來說，圖1A至圖1K是圖1K所示的基板結構100的部分製造方法的部分剖面示意圖。
請參照圖1A，在第一載板30上形成第一重佈線路層110。第一載板30可以由玻璃、塑膠、矽、金屬或其他適合的材料製成，只要該材料能夠承受後續的製程，同時承載在其上形成的結構。在一實施例中，離型層(例如，光到熱轉換膜或其他適合的去黏層)(圖式未示出)被施加在第一載板30上，且第一重佈線路層110可形成在離型層上，以增強在後續製程中第一重佈線路層110從第一載板30的可釋放性。
在一實施例中，第一重佈線路層110可以為具有微細線寬/線距佈線(fine line/space routing)的重佈線路層。在一實施例
中，第一重佈線路層110的厚度可以為3微米至10微米。
在一實施例中，第一重佈線路層110可以包括對應的導電圖案FP、介電層FD和導電通孔FV。介電層FD的材料包括聚醯亞胺(Polyimide,PI)、苯並環丁烯(Benzocyclobutene,BCB)、聚苯噁唑(Polybenzoxazole,PBO)、無機介電材料(例如氧化矽、氮化矽等)或其他適合的絕緣材料。導電圖案FP和導電通孔FV的材料包括銅、金、鎳、鋁、鉑、錫、上述材料的組合、上述材料的合金或其他適合的導電材料。導電通孔FV及位於其上(於圖1A中的上方)的導電圖案FP可以是相同的膜層。
在一實施例中，第一重佈線路層110的形成方式舉例如下。首先，於第一載板30上形成圖案化的介電層FD。第一重佈線路層110可以藉由一般常用的半導體製程(如：沉積製程、微影製程及/或蝕刻製程)形成，且圖案化的介電層FD具有對應的開口。然後，可以藉由一般常用的半導體製程(如：沉積製程及/或鍍覆製程)於介電層FD上形成對應的導電材料，且前述的導電材料可以填入介電層FD的開口內以構成對應的導電通孔FV。然後，可以藉由一般常用的半導體製程(如：微影製程及/或蝕刻製程)使前述的導電材料圖案化，以形成對應的導電圖案FP。
藉由重覆上述的方式可以使第一重佈線路層110的介電層FD、導電通孔FV及/或導電圖案FP的數量具有對應的調整。並且，藉由導電通孔FV的配置，可使位於同一介電層FD相對兩側的部分導電圖案FP藉由對應的導電通孔FV而電性連接。
藉由上述的方式，可以使導電通孔FV具有對應的形狀或形貌。舉例而言，第一重佈線路層110包括彼此相對的第一重佈線路表面110a和表面110b，其中表面110b朝向第一載板30。導電通孔FV的直徑(或徑寬)朝向表面110b或第一載板30的方向逐漸縮小(逐漸變細)。又舉例而言，導電通孔FV可以具有傾斜側壁。
在一實施例中，在第一重佈線路層110的表面110b上，對應的導電通孔FV和對應的介電層FD基本上是齊平的。
在一實施例中，在第一重佈線路層110的第一重佈線路表面110a包括用於隨後安裝的半導體晶片的第一接合墊112。第一接合墊112的形成方式可以相同或相似於導電圖案FP。第一接合墊112可以藉由對應的導電通孔FV電性連接至對應的部分導電圖案FP。
請繼續參照圖1A，在第一重佈線路層110的第一重佈線路表面110a的第一接合墊112上形成多個導電連接件134。在一實施例中，多個導電連接件134的徑寬可以基本上一致。舉例來說，導電連接件134可以包括預先成型的導電柱(pre-formed conductive pillar)、藉由適當的圖案化製程(如：微影製程、沉積製程及/或鍍覆製程)所形成的導電柱或由引線切割而成的導電柱。
請參照圖1B，在第一重佈線路層110上的多個第一接合墊112中的一部分上形成導電黏著材S。舉例來說，在其上未形成導電連接件134的第一接合墊112上形成導電黏著材S。在一實施
例中，導電黏著材S可以包括焊料或導電漿(conductive paste)。
第一晶片10可以是從元件晶圓(device wafer)單體化的積體電路晶片/晶粒。在一實施例中，第一晶片10可以是或是包括晶片封裝，該晶片封裝包括封裝在絕緣封裝中的積體電路晶片/晶粒。在一實施例中，第一晶片10的晶片接合墊11的分佈密度和第一接合墊112的分佈密度大致相同。在一實施例中，第一晶片10可以包括主動元件。
配置第一晶片10在第一重佈線路層110的第一重佈線路表面110a上。舉例來說，配置第一晶片10在導電黏著材S上，以使第一晶片10的晶片接合墊11藉由導電黏著材S黏著且電性連接至第一接合墊112(電性連接至第一重佈線路層110)。舉例來說，配置第一晶片10在多個導電連接件134之間。
值得注意的是，於本實施例中，為先形成多個導電連接件134(如圖1A所示)，然後，配置第一晶片10(如圖1B所示)，但本發明不限於此。於一未繪示的是實施例中，可以配置第一晶片10，然後，形成多個導電連接件134。
請參照圖1C，除了圖1A的導電連接件134外，圖1C所示的第二重佈線路層120與圖1A的第一重佈線路層110可以相同或相似的製程及/或材料製造，故在此省略第二重佈線路層120的詳細描述。
在一實施例中，第二重佈線路層120的導電通孔FV的分佈密度和第一重佈線路層110的導電通孔FV的分佈密度可以不
同，但不以此為限。在一實施例中，第二重佈線路層可以是微細(fine)重佈線路層，舉例來說，第二重佈線路層的厚度可以為3微米至10微米。在第二載板40上形成第二重佈線路層120。第二重佈線路層120包括彼此相對的第二重佈線路表面120a和表面120b，其中表面120b朝向第二載板40。在第二重佈線路層120的表面120b上，導電通孔FV和介電層FD基本上是齊平的。導電通孔FV的直徑(或徑寬)朝向表面120b或第二載板40的方向逐漸縮小(逐漸變細)。舉例來說，導電通孔FV包括傾斜側壁，並且每一導電通孔FV的直徑(或徑寬)從表面120b往第二重佈線路表面120a的方向上逐漸增加(逐漸變寬)。在第二重佈線路層120的第二重佈線路表面120a包括第二接合墊122藉由導電通孔FV電性連接至導電圖案FP。
請參照圖1C及圖1D，第一重佈線路層110中每個導電通孔FV的徑寬朝向第一重佈線路表面110a的徑寬d1大於朝向表面110b的徑寬d2。第二重佈線路層120中每個導電通孔FV的徑寬朝向第二重佈線路表面120a的徑寬d1大於朝向表面120b的徑寬d2。
於多個導電連接件134上形成導電黏著材S，且將第二重佈線路層120以第二重佈線路表面120a配置且黏著在導電黏著材S上，以使第一重佈線路層110與第二重佈線路層120藉由多個導電連接件134及導電黏著材S而電性連接，且電性連接至第一晶片10。
多個導電連接件134的一端t1接合至第一接合墊112，以及多個導電連接件134的相對於一端t1的另一端t2藉由導電黏著材S連接至第二接合墊122。導電黏著材S的橫向尺寸Sd大於第二接合墊122的徑寬d4與多個導電連接件134的徑寬d5。
第一晶片10的晶片接合墊11藉由導電黏著材S連接至第一接合墊112，導電黏著材S的橫向尺寸Sd大於晶片接合墊11的徑寬d6與第一接合墊112的徑寬d3。
請參照圖1D，形成填充層130於第一重佈線路層110及第二重佈線路層120之間且模封第一晶片10。舉例來說，填充層130設置在第一重佈線路層110和第二重佈線路層120之間，且具有彼此相對的第一表面130a與第二表面130b。第一表面130a朝向第一重佈線路表面110a且第二表面130b朝向第二重佈線路表面120a。多個導電連接件134貫穿所述填充層130，以電性連接至第一重佈線路層110與第二重佈線路層120。
請參照圖1E，移除第二載板40。舉例來說，藉由在表面120b和第二載板40之間施加外部能量以剝離離型層(圖式未示出)，以從第二重佈線路層120的表面120b移除第二載板40。也可以利用適合的方式來移除第二載板40。可選擇性地，在第二重佈線路層120的表面120b上執行清潔程序，以去離型層的殘留物。
請參照圖1F，在第二重佈線路層120的表面120b暴露之後，利用表面處理製程在第二重佈線路層120的表面120b最底層分佈的導電通孔FV上形成表面處理層150，用以保護和/或可焊
性。舉例來說，表面處理層150可以是鎳-金鍍層或其他適合的導電層。
請參照圖1G，第二重佈線路層120和形成於其上的表面處理層150透過離型層(圖式未示出)黏附於第三載板50，用以承載如圖1G所示的結構。
在一實施例中，在形成表面處理層150並附著於第三載板50之後，第一載板30可以從第一重佈線路層110上移除。舉例來說，可以先將第三載板50黏附於包括第一重佈線路層110和第二重佈線路層120的結構，然後，再將前述的結構上下翻轉或旋轉，然後，移除第一載板30。
請參照圖1H，在第一重佈線路層110的表面110b暴露之後，利用表面處理製程在第一重佈線路層110的表面110b最底層分佈的導電通孔FV上形成表面處理層140，用以保護和/或可焊性。表面處理層140可以與表面處理層150相似。
請參照圖1I，第一重佈線路層110和形成於其上的表面處理層140透過離型層(圖式未示出)黏附於第四載板60，用以承載如圖1I所示的結構。第四載板60和離型層可以分別與第一載板30和其離型層相似。在一實施例中，在形成表面處理層140並附著於第四載板60之後，第三載板50可以從表面處理層150上移除。
請參考圖1J，在將第三載板50剝離以暴露出表面處理層150之後，設置至少一個第二晶片20於表面處理層150上。在一
實施例中，具有相同或不同功能的多個第二晶片20可以設置在對應的表面處理層150上。在此設置上，多個第二晶片20之間可以透過第二重佈線路層120彼此電性連接，並且可以透過第二重佈線路層120電性連接至第一晶片10。第二晶片20數量可以依據設計上的需求而加以調整，於本發明並不加以限制。
第二晶片20可以相同或相似於第一晶片10。在一實施例中，第二晶片20與第一晶片10之間或多個第二晶片20之間可以是同質的(homogeneous)晶片也可以是異質的(heterogeneous)晶片，於本發明並不加以限制。第二晶片20的晶片連接件(未繪示)的分佈密度和導電通孔FV的分佈密度大致相同。舉例來說，第二晶片20的晶片連接件朝向第二重佈線路層120並且透過表面處理層150連接至導電通孔FV。其他接合方法例如金屬-金屬接合、混合接合或其他適合的電性耦合技術都可以利用於安裝第二晶片20於第二重佈線路層120上。
請參照圖1K，第四載板60可以從表面處理層140上移除，以獲得基板結構100。
圖2是本發明的第二實施例的一種基板結構的俯視示意圖。舉例來說，圖2是類似於圖1K所示的基板結構100的俯視示意圖。為了方便說明起見，圖2以虛線繪示圖1K中第一晶片10的正投影位置，且省略部分構件。
請參照圖2，基板結構100在垂直於填充層的第一表面130a或填充層的第二表面130b的方向上，第二晶片20與第一晶
片10於第二重佈線路層120上的正投影重疊。舉例來說，在垂直於第一表面130a或第二表面130b的方向上，第一晶片10於第一重佈線路層110上的正投影與第二晶片20於第一重佈線路層110上的正投影重疊。
綜上所述，本發明基板結構的製造方法，使基板結構中具有經模封的晶片以及雙側的重佈線路層結構。第一重佈線路層的第一導電通孔的徑寬朝向與第一重佈線路表面相對的表面的方向逐漸縮小，且第二重佈線路層的第二導電通孔的徑寬朝向與第二重佈線路表面相對的表面的方向逐漸縮小。省略了傳統的積層(build-up)電路結構及核心層的封裝基板，從而減少了基板結構的厚度及電訊號的傳輸距離，來實現薄化的雙側高密度佈線的基板結構，以提供高質量的電訊號傳輸以及更輕薄的基板結構。
10:第一晶片
11:晶片接合墊
30:第一載板
40:第二載板
110:第一重佈線路層
110a:第一重佈線路表面
110b、120b:表面
112:第一接合墊
120:第二重佈線路層
120a:第二重佈線路表面
122:第二接合墊
130:填充層
130a:第一表面
130b:第二表面
134:導電連接件
d1、d2、d3、d4、d5、d6:徑寬
FD:介電層
FP:導電圖案
FV:導電通孔
S:導電黏著材
Sd:橫向尺寸
t1、t2:端
Claims (6)
- 一種基板結構，包括：第一重佈線路層，包括第一導電通孔且具有第一重佈線路表面；第二重佈線路層，包括第二導電通孔且具有第二重佈線路表面；填充層，設置在所述第一重佈線路層和所述第二重佈線路層之間，且具有彼此相對的第一表面與第二表面，所述第一表面朝向所述第一重佈線路表面且所述第二表面朝向所述第二重佈線路表面；第一晶片，設置在所述填充層內，且電性連接至所述第一重佈線路層；以及多個導電連接件，貫穿所述填充層，以電性連接至所述第一重佈線路層與所述第二重佈線路層，且所述多個導電連接件的徑寬一致，其中所述第一導電通孔的徑寬朝向與所述第一重佈線路表面相對的表面的方向逐漸縮小，且所述第二導電通孔的徑寬朝向與所述第二重佈線路表面相對的表面的方向逐漸縮小，所述第一重佈線路層的所述第一重佈線路表面上具有第一接合墊，所述第二重佈線路層的所述第二重佈線路表面上具有第二接合墊， 所述多個導電連接件的一端接合至所述第一接合墊，以及所述多個導電連接件的相對於所述一端的另一端藉由導電黏著材連接至所述第二接合墊，所述導電黏著材的橫向尺寸大於所述第二接合墊的徑寬與所述多個導電連接件的徑寬。
- 如請求項1所述的基板結構，其中所述第一晶片的晶片接合墊藉由導電黏著材連接至所述第一接合墊，所述導電黏著材的橫向尺寸大於所述晶片接合墊的徑寬與所述第一接合墊的徑寬。
- 如請求項1所述的基板結構，更包括：第一表面處理層，設置在與所述第一重佈線路層的所述第一重佈線路表面相對的表面上，所述第一導電通孔連接至所述第一表面處理層；或第二表面處理層，設置在與所述第二重佈線路層的所述第二重佈線路表面相對的表面上，所述第二導電通孔連接至所述第二表面處理層。
- 如請求項3所述的基板結構，更包括：所述第二表面處理層；以及第二晶片，設置在所述第二表面處理層上，且所述第二晶片藉由所述第二表面處理層電性連接至所述第二重佈線路層，其中在垂直於所述第一表面或所述第二表面的方向上，所述第一晶片於所述第一重佈線路層上的正投影與所述第二晶片於所述第一重佈線路層上的正投影重疊。
- 一種基板結構的製造方法，包括：形成第一重佈線路層於第一載板上，其中所述第一重佈線路層包括第一導電通孔且具有第一重佈線路表面，且所述第一導電通孔的徑寬朝向與所述第一重佈線路表面相對的表面的方向逐漸縮小，其中所述第一重佈線路表面上具有第一接合墊；形成多個導電連接件於所述第一接合墊上，以將所述多個導電連接件的一端接合至所述第一接合墊；配置第一晶片在所述第一重佈線路層的所述第一重佈線路表面上；形成第二重佈線路層於第二載板上，其中所述第二重佈線路層包括第二導電通孔且具有第二重佈線路表面，且所述第二導電通孔的徑寬朝向與所述第二重佈線路表面相對的表面的方向逐漸縮小，其中所述第二重佈線路表面上具有第二接合墊；於所述多個導電連接件上形成導電黏著材，將所述第二重佈線路層以所述第二重佈線路表面設置在所述第一晶片上，且將所述多個導電連接件的相對於所述一端的另一端藉由所述導電黏著材連接至所述第二接合墊；以及形成填充層於所述第一重佈線路層及所述第二重佈線路層之間且模封所述第一晶片及所述多個導電連接件，其中所述導電黏著材的橫向尺寸大於所述第二接合墊的徑寬與所述多個導電連接件的徑寬，且所述第一重佈線路層與所述第二重佈線路層藉由所述多個導電連接件及所述導電黏著材而電性 連接。
- 如請求項5所述的基板結構的製造方法，其中形成所述多個導電連接件的步驟在形成在配置所述第一晶片的步驟之前。
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| Application Number | Priority Date | Filing Date | Title |
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| TW202121943A (zh) * | 2019-11-15 | 2021-06-01 | 胡迪群 | 積體基板結構、重佈線結構及其製造方法 |
| TW202207325A (zh) * | 2020-07-31 | 2022-02-16 | 南韓商三星電子股份有限公司 | 半導體封裝 |
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2022
- 2022-05-25 TW TW111119378A patent/TWI810948B/zh active
Patent Citations (2)
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