TWI805020B - 半導體結構的製作方法 - Google Patents

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Abstract

一種半導體結構的製作方法包括以下操作。形成堆疊結構於基板上，堆疊結構包括交替堆疊的複數個半導體層和複數個犧牲層，其中這些犧牲層含有鍺，這些犧牲層的鍺濃度由下往上遞減。形成虛擬閘極結構於堆疊結構上。形成間隙壁於虛擬閘極結構的兩側。移除虛擬閘極結構，從而形成開口。從開口移除這些犧牲層。形成閘極結構，覆蓋這些半導體層。在另一製作方法中，堆疊結構包括交替堆疊的複數個半導體層和複數個犧牲層，其中這些半導體層的厚度由下往上遞增，或是這些犧牲層的厚度由下往上遞增。

Description

半導體結構的製作方法
本揭示內容是關於一種半導體結構的製作方法。
半導體積體電路製程經歷了指數性成長，目前已發展出多世代的積體電路，每一代都比前一代具有更小、更複雜的電路。在積體電路發展的過程中，通常會增加功能密度，縮小幾何尺寸，從而提高了製程的複雜性。舉例來說，隨著積體電路技術朝著更小的技術節點發展，已經發展出多閘極元件，例如：全環繞閘極場效電晶體(Gate-all-around field-effect transistor, GAAFET)。相較於平面電晶體，GAAFET能夠更好地控制通道，並能夠降低短通道效應。
然而，製造GAAFET的蝕刻製程可能會造成通道發生形狀不均的問題，從而對GAAFET的性能造成不利影響。有鑑於此，需要開發出新的製作方法以克服上述問題。
本揭示內容提供一種半導體結構的製作方法，包括以下操作。形成堆疊結構於基板上，堆疊結構包括交替堆疊的複數個半導體層和複數個犧牲層，其中這些犧牲層含有鍺，這些犧牲層的鍺濃度由下往上遞減。形成虛擬閘極結構於堆疊結構上。形成間隙壁於虛擬閘極結構的兩側。移除虛擬閘極結構，從而形成開口。從開口移除這些犧牲層。形成閘極結構，覆蓋這些半導體層。
在一些實施方式中，這些半導體層包括矽、碳化矽或磷化矽，這些犧牲層包括矽鍺、鍺或鍺錫。
在一些實施方式中，這些半導體層的厚度由下往上遞增。
在一些實施方式中，這些犧牲層的厚度由下往上遞增。
在一些實施方式中，形成堆疊結構包括：形成第一犧牲層於基板上。形成第一半導體層於第一犧牲層上。形成第二犧牲層於第一半導體層上，其中第二犧牲層的鍺濃度低於第一犧牲層的鍺濃度。形成第二半導體層於第二犧牲層上。
在一些實施方式中，在任兩個上下相鄰的這些犧牲層中，下方的犧牲層的鍺濃度比上方的犧牲層的鍺濃度高5at%至15at%。
本揭示內容提供一種半導體結構的製作方法，包括以下操作。形成堆疊結構於基板上，堆疊結構包括交替堆疊的複數個半導體層和複數個犧牲層，其中這些半導體層的厚度由下往上遞增，或是這些犧牲層的厚度由下往上遞增。形成虛擬閘極結構於堆疊結構上。形成間隙壁於虛擬閘極結構的兩側。移除虛擬閘極結構，從而形成開口。從開口移除這些犧牲層。形成閘極結構，覆蓋這些半導體層。
在一些實施方式中，這些半導體層的厚度由下往上遞增，形成堆疊結構包括以下操作：形成第一犧牲層於基板上。形成第一半導體層於第一犧牲層上。形成第二犧牲層於第一半導體層上。形成第二半導體層於第二犧牲層上，其中第二半導體層的厚度大於第一半導體層的厚度。
在一些實施方式中，這些犧牲層的厚度由下往上遞增，形成堆疊結構包括以下操作：形成第一犧牲層於基板上。形成第一半導體層於第一犧牲層上。形成第二犧牲層於第一半導體層上，其中第二犧牲層的厚度大於第一犧牲層的厚度。形成第二半導體層於第二犧牲層上。
在一些實施方式中，這些半導體層包括矽、碳化矽或磷化矽，這些犧牲層包括矽鍺、鍺或鍺錫。
應該理解的是，前述的一般性描述和下列具體說明僅僅是示例性和解釋性的，並旨在提供所要求的本揭示內容的進一步說明。
以下將以圖式揭露本揭示內容之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭示內容。也就是說，在本揭示內容部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
雖然下文中利用一系列的操作或步驟來說明在此揭露之方法，但是這些操作或步驟所示的順序不應被解釋為本揭示內容的限制。例如，某些操作或步驟可以按不同順序進行及/或與其它步驟同時進行。此外，並非必須執行所有繪示的操作、步驟及/或特徵才能實現本揭示內容的實施方式。此外，在此所述的每一個操作或步驟可以包含數個子步驟或動作。
本揭示內容提供一種半導體結構的製作方法。請參第1圖、第2圖、第3圖、第4圖、第5圖、第6圖及第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第9A圖、第9B圖、第9C圖、第9D圖、第10A圖、第10B圖、第11A圖及第11B圖。在一些實施方式中，本揭示內容的製作方法可應用於製作奈米片場效電晶體(Nanosheet field-effect transistor, NSFET)、奈米線場效電晶體(Nanowire field-effect transistor, NWFET)、全環繞閘極場效電晶體(Gate-all-around field-effect transistor, GAAFET)等。
如第1圖所示，形成多層堆疊10A於基板20上。多層堆疊10A包括交替堆疊的複數個半導體層12A和複數個犧牲層14A。第1圖繪示6層半導體層12A及7層犧牲層14A，然而此僅為示意，可根據設計需求，任意調整半導體層12A及犧牲層14A的數量。
在一些實施方式中，這些半導體層12A包括矽、碳化矽或磷化矽，這些犧牲層14A包括矽鍺、鍺或鍺錫。在一些實施方式中，半導體層12A摻雜有V族元素。舉例來說，半導體層12A包括摻雜磷的碳化矽。在一些實施方式中，犧牲層14A摻雜有III族元素。舉例來說，犧牲層14A包括摻雜硼的矽鍺。
在一些實施方式中，這些犧牲層14A含有鍺，犧牲層14A的鍺濃度由下往上遞減。舉例來說，如第1圖所示的這些犧牲層14A的鍺濃度呈等差遞減。舉例來說，最下方犧牲層14A的鍺濃度為90at%，最上方犧牲層14A的鍺濃度為10at%。在後文中，將進一步描述犧牲層14A的鍺濃度由下往上遞減帶來的益處。在一些實施方式中，形成多層堆疊10A包括：形成第一犧牲層於基板20上。形成第一半導體層於第一犧牲層上。形成第二犧牲層於第一半導體層上，其中第二犧牲層的鍺濃度低於第一犧牲層的鍺濃度。形成第二半導體層於第二犧牲層上。重複進行上述操作，可形成鍺濃度由下往上遞減的這些犧牲層14A。
在一些實施方式中，多層堆疊10A中的半導體層12A及犧牲層14A可以藉由以下製程沉積。例如：汽相磊晶(Vapor phase epitaxy, VPE)、分子束磊晶(Molecular beam epitaxy, MBE)、化學氣相沈積(Chemical vapor deposition, CVD)或原子層沈積(Atomic layer deposition, ALD)。
多層堆疊10A中的各層可具有小的厚度，例如在約5nm至約30nm範圍內的厚度。在一些實施方式中，半導體層12A的厚度由下往上遞增。舉例來說，如第1圖所示的這些半導體層12A的厚度為等差遞增。在一些實施方式中，形成多層堆疊10A包括以下操作：形成第一犧牲層於基板上。形成第一半導體層於第一犧牲層上。形成第二犧牲層於第一半導體層上。形成第二半導體層於第二犧牲層上，其中第二半導體層的厚度大於第一半導體層的厚度。重複進行上述操作，可形成厚度由下往上遞增的這些半導體層12A。在另一些實施方式中，犧牲層14A的厚度由下往上遞增。舉例來說，如第1圖所示的這些犧牲層14A的厚度為等差遞增。在一些實施方式中，形成多層堆疊10A包括以下操作：形成第一犧牲層於基板上。形成第一半導體層於第一犧牲層上。形成第二犧牲層於第一半導體層上，其中第二犧牲層的厚度大於第一犧牲層的厚度。形成第二半導體層於第二犧牲層上。重複進行上述操作，可形成厚度由下往上遞增的這些犧牲層14A。在後文中，將進一步描述上述實施方式帶來的益處。
在一些實施方式中，基板20為半導體基板，例如：塊狀半導體、絕緣體上半導體(Semiconductor-on-insulator,SOI)基板、或類似者。半導體基板可為摻雜的(被p型或n型摻雜劑摻雜)或未摻雜的。基板20可為晶圓，例如矽晶圓。一般來說，SOI基板是在絕緣體層上形成的半導體材料層。絕緣體層例如是氧化物層、氧化矽層、或類似者。在一些實施方式中，基板20的半導體材料包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括鍺矽、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或其組合。
如第2圖所示，對多層堆疊10A及基板20進行圖案化，形成堆疊結構10B及鰭片22。堆疊結構10B包括複數個半導體層12B和複數個犧牲層14B。鰭片22為在基板20中圖案化的半導體帶。半導體層12B及犧牲層14B分別包括半導體層12A及犧牲層14A的剩餘部分。在一些實施方式中，堆疊結構10B為奈米片(Nanosheet)、奈米帶(Nanoribbon)或奈米線(Nanowire)。在一些實施方式中，圖案化可由活性離子蝕刻(Reactive ion etch, RIE)、中性束蝕刻(Neutral beam etch, NBE)或其組合等製程進行。在一些實施方式中，堆疊結構10B的寬度大於或等於25nm。舉例來說，堆疊結構10B的寬度為25、30、40、50、60、70、80、90、100、110或120nm。
如第3圖所示，形成淺溝槽隔離區域(shallow trench isolation region, STI region)300於基板20上及相鄰鰭片22間。STI區域300圍繞鰭片22的至少一部分，使堆疊結構10B的至少一部份自相鄰的STI區域300突出。在一些實施方式中，STI區域300包括氧化物，例如氧化矽；氮化物，例如氮化矽，或其組合。在一些實施方式中，STI區域300可由CVD製程形成，例如：高密度電漿CVD(High density plasma CVD,HDP-CVD)、可流動CVD(Flowable CVD,FCVD)，或其組合。
如第4圖所示，形成虛擬閘極結構400於堆疊結構10B上。虛擬閘極結構400包括虛擬介電層410及虛擬閘極420。舉例來說，虛擬閘極結構400可由以下步驟形成。形成虛擬介電層410全面覆蓋第3圖所示的堆疊結構10B及STI區域300，形成虛擬閘極層於虛擬介電層410上，形成圖案化遮罩於虛擬閘極層上，將圖案化遮罩的圖案轉移至虛擬閘極層及虛擬介電層410，以形成如第4圖所示的虛擬介電層410及虛擬閘極420。虛擬閘極420可具有實質上垂直於鰭片22的長度方向的長度方向。在一些實施方式中，虛擬閘極420可由導電或非導電材料形成，例如：非晶矽、多晶矽、多晶矽鍺、金屬、金屬氮化物、金屬矽化物、金屬氧化物等。
如第5圖所示，形成間隙壁510於虛擬閘極結構400的兩側，移除未被虛擬閘極結構400及間隙壁510覆蓋的堆疊結構10B的部分且移除鰭片22的上部以形成凹槽R。在一些實施方式中，間隙壁510包括一種或多層介電材料。舉例來說，介電材料包括氧化矽、氮化矽、氮氧化矽、碳氮氧化矽或其組合。在一些實施方式中，間隙壁510藉由以下保形沈積製程形成，例如CVD、電漿增強化學氣相沈積(Plasma-enhanced chemical vapor deposition, PECVD)、ALD、電漿增強原子層沈積(Plasma-enhanced atomic layer deposition, PEALD)等。在一些實施方式中，移除堆疊結構10B是藉由使用各向異性蝕刻製程(諸如RIE、NBE等)來進行。
如第6圖所示，蝕刻堆疊結構10B中的犧牲層14B的一部分。更詳細地說，蝕刻犧牲層14B暴露的側壁，以在相鄰的半導體層12B之間形成凹陷。在一些實施方式中，蝕刻是藉由使用各向異性蝕刻製程(諸如RIE、NBE等)來進行。
請參第7A圖、第7B圖及第7C圖。第7B圖是沿著第7A圖中線A-A的剖面示意圖。第7C圖是沿著第7A圖中線B-B的剖面示意圖。
如第7A圖及第7B圖所示，形成內部間隔物710於相鄰半導體層12B之間的凹陷中。由於後續將會於凹槽R中形成源極/汲極區域，並將虛擬閘極結構400替換為閘極結構，內部間隔物710將會充當後續所形成的閘極結構及源極/汲極區域之間的隔離特徵。此外，內部間隔物710亦可在後續蝕刻犧牲層14B的操作中，預防源極/汲極區域受損。如第7C圖所示，堆疊結構10B被虛擬閘極結構400覆蓋。
請參閱第8A圖、第9A圖、第10A圖及第11A圖，上述圖示描述第7B圖的後續製程。請參閱第8B圖、第9B圖、第10B圖及第11B圖，上述圖示描述第7C圖的後續製程。
如第8A圖所示，形成源極/汲極區域810於凹槽R中，形成層間介電層820於源極/汲極區域810上。源極/汲極區域810設置於堆疊結構10B的兩側。在一些實施方式中，源極/汲極區域810是藉由磊晶生長來形成。在另一些實施方式中，在形成層間介電層820於源極/汲極區域810上前，形成接觸蝕刻終止層(未繪示)覆蓋源極/汲極區域810及間隙壁510。如第8B圖所示，形成源極/汲極區域810及層間介電層820時，上述元件並無呈現於第8B圖的剖面示意圖中。
如第9A圖及第9B圖所示，移除虛擬閘極結構400，從而形成開口OP1。在一些實施例中，藉由各向異性乾式蝕刻製程移除虛擬閘極結構400。在移除期間，當蝕刻第8A圖的虛擬閘極420時，虛擬介電層410充當蝕刻終止層，接著移除虛擬介電層410。如第9B圖所示，移除虛擬閘極結構400後，堆疊結構10B經由開口OP1暴露出來。
如第10A圖及第10B圖所示，在開口OP1中移除這些犧牲層14B，在相鄰半導體層12B之間形成開口OP2。舉例來說，藉由蝕刻製程移除犧牲層14B。在一些實施方式中，當半導體層12B包括矽，犧牲層14B包括矽鍺，可使用例如氫氧化四甲基銨(Tetramethylammonium hydroxide, TMAH)、氫氧化銨(NH 4OH)等進行濕式蝕刻，移除犧牲層14B。
一般來說，蝕刻製程對於堆疊結構的上部蝕刻速率較快，對於堆疊結構的下部蝕刻速率較慢，因此，容易造成在移除犧牲層後，在剩下的這些半導體層中，上方的半導體層厚度較薄，寬度較小，而下方的半導體層厚度較厚，寬度較大。換句話說，剩下的這些半導體層的形狀不均，存在變形問題。對於寬度較寬的堆疊結構，例如寬度為60nm、100nm以上的堆疊結構來說，蝕刻製程造成的變形問題會更為嚴重。舉例來說，由於高效能運算(High performance computing, HPC)裝置通常需要較高的電流，在製程中會需要形成較寬的堆疊結構，因此HPC裝置的變形問題會要為嚴重。由於半導體層將作為通道層，因此半導體層形狀不均及和變形的問題將對最終形成的半導體結構的性能有不利影響。
在一些實施方式中，如第9A圖及第9B圖所示的這些犧牲層14B含有鍺，這些犧牲層14B的鍺濃度由下往上遞減。舉例來說，這些犧牲層14B的鍺濃度呈等差遞減。舉例來說，最下方犧牲層14B的鍺濃度為90at%，最上方犧牲層14B的鍺濃度為10at%。在一些實施方式中，在任兩個上下相鄰的這些犧牲層14B中，下方的犧牲層14B的鍺濃度比上方的犧牲層14B的鍺濃度高5at%至15at%。鍺濃度會影響蝕刻選擇性，蝕刻製程對於較高鍺濃度的犧牲層14B的蝕刻速率較快，反之，蝕刻製程對於較低鍺濃度的犧牲層14B的蝕刻速率較慢。本揭示內容藉由第9B圖所示的犧牲層14B的鍺濃度由下往上遞減的結構設計，減緩蝕刻製程對上方的犧牲層14B的蝕刻速率，加快對下方的犧牲層14B的蝕刻速率，因此，本揭示內容的製造方法能夠克服前述提及的蝕刻製程中的半導體層形狀不均及和變形的問題，使蝕刻製程對於上方及下方的犧牲層14B的蝕刻速率相近，從而使剩下的這些半導體層12B(亦即第10B圖所示的半導體層12B)形狀一致，具有類似的厚度及寬度，因此，由這些半導體層12B所製得的半導體結構更夠具有良好的性能表現。
在另一些實施方式中，請參閱第9C圖，第9C圖是根據本揭示內容各種實施方式在製作半導體結構過程中的剖面示意圖。如第9C圖所示，在堆疊結構10C中，半導體層12C的厚度由下往上遞增。舉例來說，這些半導體層12C的厚度為等差遞增。接下來，如第10A圖及第10B圖所示，在開口OP1中移除這些犧牲層14C。移除的實施方式請參前述移除第9A圖及第9B圖的犧牲層14B的實施方式，在此不再贅述。
如前所述，蝕刻製程對於堆疊結構10B的上部蝕刻速率較快，對於堆疊結構10B的下部蝕刻速率較慢，本揭示內容藉由半導體層12C的厚度由下往上遞增的結構設計，以補償蝕刻製程所造成的半導體層形狀不均及和變形的問題，從而使剩下的這些半導體層(亦即第10B圖所示的半導體層12B)形狀一致，具有類似的厚度及寬度，因此，由這些半導體層12C所製得的半導體結構更夠具有良好的性能表現。
在另一些實施方式中，請參閱第9D圖，第9D圖是根據本揭示內容各種實施方式在製作半導體結構過程中的剖面示意圖。如第9D圖所示，在堆疊結構10D中，犧牲層14D的厚度由下往上遞增。舉例來說，這些犧牲層14D的厚度為等差遞增。接下來，如第10A圖及第10B圖所示，在開口OP1中移除這些犧牲層14D。移除的實施方式請參前述移除第9A圖及第9B圖的犧牲層14B的實施方式，在此不再贅述。
如前所述，蝕刻製程對於堆疊結構10B的上部蝕刻速率較快，對於堆疊結構10B的下部蝕刻速率較慢，本揭示內容藉由犧牲層14D的厚度由下往上遞增的結構設計，以補償蝕刻製程所造成的半導體層形狀不均及和變形的問題，從而使剩下的這些半導體層(亦即第10B圖所示的半導體層12B)形狀一致，具有類似的厚度及寬度，因此，由這些半導體層12D所製得的半導體結構更夠具有良好的性能表現。
在另一些實施方式中，可結合第9B圖及第9C圖的實施方式，在堆疊結構中，犧牲層的鍺濃度由下往上遞減且半導體層的厚度由下往上遞增。在另一些實施方式中，可結合第9B圖及第9D圖的實施方式，在堆疊結構中，犧牲層的鍺濃度由下往上遞減且犧牲層的厚度由下往上遞增。在另一些實施方式中，可結合第9C圖及第9D圖的實施方式，在堆疊結構中，半導體層及犧牲層的厚度皆由下往上遞增。在另一些實施方式中，可結合第9B圖、第9C圖及第9D圖的實施方式。在堆疊結構中，犧牲層的鍺濃度由下往上遞減，且半導體層及犧牲層的厚度皆由下往上遞增。上述實施方式皆可補償蝕刻製程所造成的半導體層形狀不均及和變形問題。
如第11A圖及第11B圖所示，形成閘極介電層1110及閘極結構1120，覆蓋這些半導體層12B，以形成半導體結構1100。閘極介電層1110包括第一閘極介電層1112及第二閘極介電層1114。第一閘極介電層1112例如為介面層，第二閘極介電層1114例如為高k介電層。在一些實施方式中，閘極結構1120包括一或多層導電材料，例如金屬層、金屬氮化物層(例如，氮化鈦、氮化鉭等)、金屬碳化物層(例如，碳化鈦)或其組合。藉由前述第9B圖(犧牲層的鍺濃度由下往上遞減)、第9C圖(半導體層的厚度由下往上遞增)、第9D圖(犧牲層的厚度由下往上遞增)之實施方式，能夠使移除犧牲層後所剩下的如第11B圖的半導體層12B形狀一致。因此，做為半導體結構1100的通道的半導體層12B能夠使電流均勻地通過，從而使半導體結構1100具有良好的性能。
綜上所述，本揭示內容提供多種半導體結構的製作方法，能夠藉由調整多個犧牲層的鍺濃度分佈、多個半導體層的厚度分佈及多個犧牲層的厚度分佈，從而避免蝕刻犧牲層後可能發生的半導體層形狀不均問題。由於較寬的堆疊結構在蝕刻後通常會有較嚴重的變形問題，本揭示內容的製作方法可應用於較寬的堆疊結構上以克服變形問題。並且，本揭示內容的製作方法流程簡易，且能夠輕易應用於現行的製程及設備中。
儘管已經參考某些實施方式相當詳細地描述了本揭示內容，但是亦可能有其他實施方式。因此，所附申請專利範圍的精神和範圍不應限於此處包含的實施方式的描述。
對於所屬技術領域人員來說，顯而易見的是，在不脫離本揭示內容的範圍或精神的情況下，可以對本揭示內容的結構進行各種修改和變化。鑑於前述內容，本揭示內容意圖涵蓋落入所附權利要求範圍內的本揭示內容的修改和變化。
10A: 多層堆疊 10B、10C、10D: 堆疊結構 12A、12B、12C、12D: 半導體層 14A、14B、14C、14D: 犧牲層 20: 基板 22: 鰭片 300: 淺溝槽隔離區域(STI區域) 400: 虛擬閘極結構 410: 虛擬介電層 420: 虛擬閘極 510: 間隙壁 710: 內部間隔物 810: 源極/汲極區域 820: 層間介電層 1100: 半導體結構 1110: 閘極介電層 1112: 第一閘極介電層 1114: 第二閘極介電層 A-A、B-B: 線 OP1、OP2: 開口 R: 凹槽
本揭示內容上述和其他態樣、特徵及其他優點參照說明書內容並配合附加圖式得到更清楚的瞭解，其中： 第1圖、第2圖、第3圖、第4圖、第5圖、第6圖及第7A圖是根據本揭示內容各種實施方式在製作半導體結構過程中的示意圖。 第7B圖是沿著第7A圖中線A-A的剖面示意圖。 第7C圖是沿著第7A圖中線B-B的剖面示意圖。 第8A圖、第9A圖、第10A圖及第11A圖是根據本揭示內容各種實施方式接續第7B圖的製作半導體結構過程中的剖面示意圖。 第8B圖、第9B圖、第9C圖、第9D圖、第10B圖及第11B圖是根據本揭示內容各種實施方式接續第7C圖的製作半導體結構過程中的剖面示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
10C:堆疊結構
12C:半導體層
14C:犧牲層
20:基板
22:鰭片
300:淺溝槽隔離區域(STI區域)
OP1:開口

Claims (8)

  1. 一種半導體結構的製作方法，包括：形成一堆疊結構於一基板上，該堆疊結構包括交替堆疊的複數個半導體層和複數個犧牲層，該些半導體層的厚度由下往上遞增；形成一虛擬閘極結構於該堆疊結構上；形成一間隙壁於該虛擬閘極結構的兩側；移除該虛擬閘極結構，從而形成一開口；從該開口移除該些犧牲層；以及形成一閘極結構，覆蓋該些半導體層。
  2. 如請求項1所述的製作方法，其中該些半導體層包括矽、碳化矽或磷化矽，該些犧牲層包括矽鍺、鍺或鍺錫，該些犧牲層的鍺濃度由下往上遞減。
  3. 如請求項1所述的製作方法，其中該些犧牲層的厚度由下往上遞增。
  4. 如請求項1所述的製作方法，其中形成該堆疊結構包括：形成一第一犧牲層於該基板上；形成一第一半導體層於該第一犧牲層上；形成一第二犧牲層於該第一半導體層上，其中該第二犧牲層的鍺濃度低於該第一犧牲層的鍺濃度；以及 形成一第二半導體層於該第二犧牲層上。
  5. 如請求項1所述的製作方法，其中在任兩個上下相鄰的該些犧牲層中，下方的該犧牲層的鍺濃度比上方的該犧牲層的鍺濃度高5at%至15at%。
  6. 如請求項1所述的製作方法，其中形成該堆疊結構包括：形成一第一犧牲層於該基板上；形成一第一半導體層於該第一犧牲層上；形成一第二犧牲層於該第一半導體層上；以及形成一第二半導體層於該第二犧牲層上，其中該第二半導體層的厚度大於該第一半導體層的厚度。
  7. 如請求項1所述的製作方法，其中該些犧牲層的厚度由下往上遞增，形成該堆疊結構包括：形成一第一犧牲層於該基板上；形成一第一半導體層於該第一犧牲層上；形成一第二犧牲層於該第一半導體層上，其中該第二犧牲層的厚度大於該第一犧牲層的厚度；以及形成一第二半導體層於該第二犧牲層上。
  8. 如請求項1所述的製作方法，其中該些半導體層包括矽、碳化矽或磷化矽，該些犧牲層包括矽鍺、鍺 或鍺錫。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200294866A1 (en) * 2019-03-15 2020-09-17 International Business Machines Corporation Vertical stacked nanosheet cmos transistors with different work function metals
TW202125597A (zh) * 2019-12-26 2021-07-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297664B2 (en) * 2017-04-13 2019-05-21 Globalfoundries Inc. Nanosheet transistor with uniform effective gate length
US10453752B2 (en) * 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
US10685887B2 (en) * 2017-12-04 2020-06-16 Tokyo Electron Limited Method for incorporating multiple channel materials in a complimentary field effective transistor (CFET) device
US11367722B2 (en) * 2018-09-21 2022-06-21 Intel Corporation Stacked nanowire transistor structure with different channel geometries for stress

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200294866A1 (en) * 2019-03-15 2020-09-17 International Business Machines Corporation Vertical stacked nanosheet cmos transistors with different work function metals
TW202125597A (zh) * 2019-12-26 2021-07-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

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