TW202125597A - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TW202125597A
TW202125597A TW109144682A TW109144682A TW202125597A TW 202125597 A TW202125597 A TW 202125597A TW 109144682 A TW109144682 A TW 109144682A TW 109144682 A TW109144682 A TW 109144682A TW 202125597 A TW202125597 A TW 202125597A
Authority
TW
Taiwan
Prior art keywords
layer
sacrificial layer
semiconductor
inner spacer
etching
Prior art date
Application number
TW109144682A
Other languages
English (en)
Other versions
TWI748801B (zh
Inventor
楊柏峰
世海 楊
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202125597A publication Critical patent/TW202125597A/zh
Application granted granted Critical
Publication of TWI748801B publication Critical patent/TWI748801B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明實施例提供一種半導體裝置。半導體裝置包括：第一通道區，位於半導體基板之上；第二通道區，位於第一通道區之上；第一閘極堆疊，位於半導體基板之上，第一閘極堆疊圍繞第一通道區與第二通道區；第一內間隔物，從第一通道區沿著第一閘極堆疊的側壁延伸至第二通道區；第二內間隔物，從第一通道區沿著第一內間隔物的側壁延伸至第二通道區，第二內間隔物具有與第一內間隔物不同的材料組成；以及第一源極∕汲極區，鄰近於第一通道區、第二通道區與第二內間隔物，第一內間隔物與第二內間隔物位於第一閘極堆疊與第一源極∕汲極區之間。

Description

半導體裝置及其形成方法
本發明實施例是關於一種半導體裝置及其形成方法，特別是關於一種奈米結構場效電晶體及其形成方法。
半導體裝置用於各式各樣的電子應用中，例如個人電腦、手機、數位相機與其他電子設備。半導體裝置的製造一般是透過於半導體基板上依序沉積絕緣或介電層、導電層以及半導體層的材料，並利用微影圖案化各種材料層以於半導體基板上形成電路組件與元件。
半導體產業藉由不斷地減少最小部件尺寸持續改良各種電子組件（例如，電晶體、二極體、電阻、電容等）的積集密度，而使得更多組件得以整合至一給定面積。然而，隨著最小部件尺寸減少，額外需解決的問題也隨之出現。
本發明實施例提供一種半導體裝置的形成方法。半導體裝置的形成方法包括：於半導體基板之上形成第一多層堆疊，第一多層堆疊包括半導體基板之上的第一犧牲層、第一犧牲層之上的第一通道層、第一通道層之上的第二犧牲層以及第二犧牲層之上的第二通道層，第一犧牲層具有第一原子濃度的第一半導體元素，第二犧牲層具有第二原子濃度的第一半導體元素，第二原子濃度小於第一原子濃度；圖案化多層堆疊與半導體基板，以形成第一溝槽；於第一溝槽中形成隔離區；於圖案化的多層堆疊與隔離區之上形成第一閘極堆疊；蝕刻圖案化的多層堆疊，以形成鄰近於第一閘極堆疊的第一凹口，蝕刻的步驟包括等向性蝕刻製程；於第一凹口中磊晶成長第一源極∕汲極區；以及以第二閘極堆疊取代第一閘極堆疊以及圖案化與蝕刻後的多層堆疊的第一犧牲層與第二犧牲層，第二閘極堆疊圍繞蝕刻後的第一通道層與蝕刻後的第二通道層。
本發明實施例亦提供一種半導體裝置的形成方法。半導體裝置的形成方法包括於半導體基板之上形成第一多層鰭片結構。形成第一多層鰭片結構的步驟包括：於半導體基板之上磊晶成長第一犧牲層，第一犧牲層具有第一部分與第二部分，第一部分具有第一原子濃度的第一半導體元素，第二部分具有第二原子濃度的第一半導體元素，第二原子濃度與第一原子濃度不同；從第一犧牲層磊晶成長第一通道層；從第一通道層磊晶成長第二犧牲層，第二犧牲層具有第一部分與第二部分，第一部分具有第三原子濃度的第一半導體元素，第二部分具有第四原子濃度的第一半導體元素，第四原子濃度與第三原子濃度不同；從第二犧牲層磊晶成長第二通道層；以及圖案化多層的第一犧牲層、第一通道層、第二犧牲層、第二通道層與半導體基板，以形成多層鰭片結構。半導體裝置的形成方法更包括：於多層鰭片結構之上形成虛置閘極堆疊；蝕刻多層鰭片結構，以形成鄰近於虛置閘極堆疊的第一凹口，蝕刻的步驟包括等向性蝕刻製程；於第一凹口中磊晶成長第一源極∕汲極區；以及以主動閘極堆疊取代虛置閘極堆疊以及蝕刻後的多層鰭片結構的第一犧牲層與第二犧牲層，主動閘極堆疊圍繞蝕刻後的第一通道層與蝕刻後的第二通道層。
本發明實施例亦提供一種半導體裝置。半導體裝置包括：第一通道區，位於半導體基板之上；第二通道區，位於第一通道區之上；第一閘極堆疊，位於半導體基板之上，第一閘極堆疊圍繞第一通道區與第二通道區；第一內間隔物，從第一通道區沿著第一閘極堆疊的側壁延伸至第二通道區；第二內間隔物，從第一通道區沿著第一內間隔物的側壁延伸至第二通道區，第二內間隔物具有與第一內間隔物不同的材料組成；以及第一源極∕汲極區，鄰近於第一通道區、第二通道區與第二內間隔物，第一內間隔物與第二內間隔物位於第一閘極堆疊與第一源極∕汲極區之間。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
此外，其中可能使用空間相對用詞，例如「在……下方」、「在……之下」、「下方的」、「在……之上」、「上方的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
各種實施例提供了半導體裝置及其形成方法，其中設計奈米結構以控制取代閘極與內間隔物結構的形狀與尺寸。在特定實施例中，可控制及改變犧牲層的半導體化合物中元素（例如，鍺）的原子濃度，以控制取代閘極結構的形狀與尺寸。再者，可控制及改變犧牲層的半導體化合物中元素（例如，鍺）的原子濃度，以控制奈米結構裝置的通道區的長度。透過控制取代閘極結構的形狀與尺寸以及通道長度，可改善奈米結構裝置的電特性，且可改善奈米結構裝置的均勻度。在進一步的實施例中，內間隔物結構可包括多個間隔物層，其可改善內間隔物結構蝕刻抗性，同時也降低了奈米結構裝置的電容。
第1圖是根據一些實施例，繪示出奈米結構（例如，奈米片（nanosheet）、奈米線（nanowire）或全繞式閘極（gate-all-around）等）場效電晶體（nanostructure FET,NSFETs）的一範例。奈米結構場效電晶體包括基板50（例如，半導體基板）之上的奈米結構55。奈米結構55包括第二半導體層54A-54C，其作為奈米結構55的通道區。淺溝槽隔離（shallow trench isolation, STI）區58設置於基板50中，且奈米結構55設置於鄰近的淺溝槽隔離區58之間及鄰近的淺溝槽隔離區58之上。雖然淺溝槽隔離區58係被描述/繪示為與基板50分離，但此處所使用的用詞「基板」可指的是單獨的半導體基板或半導體基板與淺溝槽隔離區的組合。
閘極介電層100係沿著奈米結構55的頂表面、側壁與底表面，例如位於第二半導體層54A-54C的頂表面、側壁與底表面上，且係沿著部分基板50的頂表面與側壁。閘極電極102位於閘極介電層100之上。磊晶源極∕汲極區92設置於奈米結構50、閘極介電層100與閘極電極102的兩側。第1圖更繪示出用於後續圖式的參考剖面。剖面A-A’係沿著閘極電極102的縱軸方向，例如，係垂直於奈米結構場效電晶體的磊晶源極∕汲極區92間的電流方向。剖面B-B’垂直於剖面A-A’並沿著奈米結構55的縱軸方向，例如，所述方向是奈米結構場效電晶體的磊晶源極∕汲極區92間的電流方向。剖面C-C’與剖面A-A’平行並延伸穿過奈米結構場效電晶體的磊晶源極∕汲極區92。為了清楚起見，後續圖式將參照這些參考剖面。
在此討論的一些實施例是在利用閘極後製（gate-last）製程形成奈米結構場效電晶體的背景下進行討論。在其他實施例中，也可使用閘極先製（gate-first）製程。一些實施例也將用於鰭狀場效電晶體（FinFET）或如平面場效電晶體的平面裝置之態樣納入考量。
第2至22B圖是根據一些實施例，繪示出製造奈米結構場效電晶體過程中的中間階段剖面圖。第2至5、6A、16A、17A、18A、19A、20A、21A與22A圖繪示出第1圖中所示的參考剖面A-A’。第6B、7B、8B、9B、10B、11A、12A、13A、14B、15B、16B、17B、18B、19B、20B、21B與22B圖繪示出第1圖中所示的參考剖面B-B’。第7A、8A、9A、10A、14A、15A與15C繪示出第1圖中所示的參考剖面C-C’。
第2圖中，提供用於形成奈米結構場效電晶體的基板50。基板50可為半導體基板，如塊狀（bulk）半導體、絕緣體上覆半導體（semiconductor-on-insulator, SOI）基板或類似基板，可為摻雜（例如，以p型或n型摻質摻雜）或未摻雜。基板50可為晶圓如矽晶圓。一般而言，絕緣體上覆半導體基板為形成於絕緣層上的一層半導體材料。例如，絕緣層可為埋入氧化（buried oxide, BOX）層、氧化矽層或類似膜層。絕緣層係提供於基板上，基板一般為矽或玻璃基板。也可使用其他基板如多層（multi-layered）或梯度（gradient）基板。在一些實施例中，基板50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及∕或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化銦鎵、磷化鎵銦以及∕或磷砷化鎵銦；或前述之組合。
基板50具有區域50N與區域50P。區域50N可用於形成n型裝置如n型金屬氧化物半導體（N metal-oxide-semiconductor, NMOS）電晶體（例如，n型鰭狀場效電晶體）。區域50P可用於形成p型裝置如p型金屬氧化物半導體電晶體（例如，p型鰭狀場效電晶體）。區域50N可與區域50P物理性隔離（如分隔符號51所示），且在區域50N與區域50P間可設置任何數量的裝置部件（例如，其他主動元件、摻雜區、隔離結構等）。
可利用p型雜質或n型雜質輕摻雜基板50。可對基板50的上部分進行抗擊穿（anti-punch-through, APT）佈植以形成抗擊穿區53。抗擊穿佈植時，可於區域50N與區域50P中佈植摻質。摻質可具有與將形成於各個區域50N與區域50P中的源極∕汲極區（例如磊晶源極∕汲極區92，以下針對第15A-15C圖討論）相反的導電形態。抗擊穿區53可於所製得的奈米結構場效電晶體中後續形成的源極∕汲極區下延伸，奈米結構場效電晶體將於後續製程中形成。抗擊穿區53可用以減少從源極∕汲極區至基板50的漏電。在一些實施例中，抗擊穿區53的摻雜濃度可為約1x1018 原子/cm3 至約1x1019 原子/cm3 之間，例如約為5.5x1018 原子/cm3 。為了簡明易讀起見，於後續圖式中不繪示出抗擊穿區53。
再者，於第2圖中，於基板50之上形成多層堆疊56。多層堆疊56包括不同半導體材料交替的第一半導體層52與第二半導體層54。第一半導體層52可由第一半導體材料所形成，第一半導體材料可包括如矽鍺（SiGe）或類似材料。第二半導體層54可由第二半導體材料所形成，第二半導體材料可包括如矽（Si）、碳化矽（SiC）或類似材料。在其他實施例中，第一半導體層52可由第二半導體材料所形成，且第二半導體層54可由第一半導體材料所形成。為了說明的目的，多層堆疊56包括三層的第一半導體層52（例如，第一半導體層52A-52C）及三層的第二半導體層54（例如，第二半導體層54A-54C）。在其他實施例中，多層堆疊56可包括任何數量的第一半導體層52與第二半導體層54。可利用製程如化學氣相沉積（chemical vapor deposition, CVD)、原子層沉積（atomic layer deposition, ALD）、氣相磊晶（vapor phase epitaxy, VPE）或分子束磊晶（molecular beam epitaxy, MBE）等磊晶成長多層堆疊56的各個膜層。
在一些實施例中，第一半導體層52具有變化的組成。例如，可改變第一半導體層52中鍺的原子濃度。作為一範例，可改變用以磊晶成長第一半導體層52的前驅物流速，以達到具有不同組成的第一半導體層52。透過改變第一半導體層52中鍺的原子濃度，第一半導體層52的蝕刻速率可不同，使得各個第一半導體層於後續形成的源極∕汲極區間具有相同長度。在一些實施例中，鍺原子濃度從底部的第一半導體層52A到頂部的第一半導體層52C可逐漸減少。例如，底部第一半導體層52A中的鍺原子濃度可介於約30%至約40%之間，例如約為35%，中間第一半導體層52B中的鍺原子濃度可介於約25%至約35%之間，例如約為30%，且頂部第一半導體層52C中的鍺原子濃度可介於約20%至約30%之間，例如約為25%。透過增加第一半導體層52下層中的鍺含量，這些下層的蝕刻速率可大於第一半導體層52上層的蝕刻速率，而導致即使上層52於蝕刻製程曝露較長的時間，下層52與上層52可具有相同的蝕刻量。在一些實施例中，各層第一半導體層52相較於其他第一半導體層52具有不同的鍺原子濃度，但遍及此第一半導體層整體具有相同的原子濃度。
為了說明的目的，將以第二半導體層54來描述形成完整的奈米結構場效電晶體中的通道區。第一半導體層52可為犧牲層，後續將被移除。然而，在一些實施例中，第二半導體層54A-54C可形成完整的奈米結構場效電晶體中的通道區，而第一半導體層52A-52C可為犧牲層。
第3圖中，於多層堆疊56中形成奈米結構55並蝕刻基板50。在一些實施例中，可透過在多層堆疊56與基板50中蝕刻出溝槽來形成奈米結構55（有時稱為多層鰭片結構55）。蝕刻可為任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE）、中子束蝕刻（neutral beam etch, NBE）等或前述之組合。蝕刻可為非等向性的（anisotropic）。
可利用任何合適的方法圖案化奈米結構55與基板50。例如，可利用一或多種光學微影（photolithography）製程圖案化奈米結構55與基板50，光學微影製程包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光學微影與自對準（self-aligned）製程，產生具有如節距（pitch）小於使用單一、直接的光學微影製程可獲得的節距之圖案。例如，在一實施例中，犧牲層形成於基板之上並利用光學微影製程圖案化。利用自對準製程在圖案化的犧牲層一旁形成間隔物。接著移除犧牲層，且剩餘的間隔物接著可用以圖案化奈米結構55與基板50。在一些實施例中，遮罩（或其他膜層）在圖案化奈米結構55與基板50後可於奈米結構55上保留。
第4圖中，淺溝槽隔離區58形成鄰近於奈米結構55與圖案化部分的基板50。可藉由於基板50之上以及鄰近的奈米結構55∕圖案化部分的基板50之間形成絕緣材料（未個別繪示）來形成淺溝槽隔離區58。絕緣材料可為如氧化矽的氧化物、氮化物等或前述之組合，且可利用高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式化學氣相沉積（flowable CVD, FCVD，例如於遠程（remote）電漿系統中利用化學氣相沉積所沉積（CVD-based）的材料，並進行後固化（post curing）使其轉換成另一材料如氧化物）等或前述之組合所形成。可使用利用任何可接受的製程所形成的其他絕緣材料。在所示實施中，絕緣材料為氧化矽，係利用流動式化學氣相沉積所形成。一旦形成絕緣材料後，可進行退火（anneal）製程。在一實施例中，形成絕緣材料使得過量的絕緣材料覆蓋奈米結構55。絕緣材料可包括單一膜層或可使用多個膜層。例如，在一些實施例中，可先沿著基板50與奈米結構55的表面形成襯層（未個別繪示）。接著，可於襯層之上形成如以上所討論的填充材料。
接著，對絕緣材料進行移除製程以移除奈米結構55之上過多的絕緣材料。在一些實施例中，可使用平坦化製程如化學機械研磨（chemical mechanical polish, CMP）、回蝕刻（etch-back）製程等或前述之組合。平坦化製程可平坦化絕緣材料與奈米結構55。平坦化製程露出了奈米結構55，使得完成平坦化製程後，奈米結構55與絕緣材料的頂表面齊平。
接著，如第4圖中所示，凹蝕絕緣材料以形成淺溝槽隔離區58。凹蝕絕緣材料使得奈米結構55與基板50的上部分從鄰近的淺溝槽隔離區58之間突出。再者，淺溝槽隔離區58的頂表面可具有所示的平坦表面、凸（convex）表面、凹（concave）表面（如碟狀（dishing））或前述之組合。可利用適當的蝕刻方式形成淺溝槽隔離區58的頂表面，使其為平坦狀、凸狀以及∕或凹狀。可利用可接受的蝕刻製程凹蝕淺溝槽隔離區58，例如對絕緣材料具有選擇性的蝕刻製程（例如，相較於奈米結構55與基板50的材料，以較快的速率蝕刻絕緣材料的材料）。例如，可使用氧化物移除的方法，氧化物移除使用如稀釋氫氟酸（diluted hydrofluoric, dHF）。
關於第2至4圖所述的製程僅是奈米結構55可如何形成的一範例。在一些實施例中，可利用磊晶成長製程形成奈米結構55。例如，介電層可形成於基板50的頂表面之上，且可蝕刻溝槽穿過介電層，以露出下方的基板50。可於溝槽中磊晶成長磊晶結構，且可凹蝕介電層，使得磊晶結構從介電層突出而形成奈米結構55。在奈米結構55中，磊晶結構可包括第一半導體材料與第二半導體材料的交替膜層。基板50可包括磊晶結構，其可為同質磊晶（homoepitaxial）結構或異質磊晶（heteroepitaxial）結構。接著，可凹蝕介電層而使奈米結構55與部分的基板50從介電層突出。在磊晶成長奈米結構55與部分的基板50的實施例中，成長期間可於原位（in-situ）摻雜磊晶成長的材料，如此可不需要前佈植（implantation）與後續佈植步驟，儘管可一同使用原位與佈植摻雜。
再者，於區域50N（例如，n型金屬氧化物半導體區）中磊晶成長與區域50P（例如，p型金屬氧化物半導體區）不同的材料可能是有利的。在各種實施例中，可使用矽鍺（Six Ge1-x ，其中x可在0至1的範圍）、碳化矽、純或實質上為純鍺、III-V族化合物半導體、II-VI族化合物半導體等形成基板50的上部分。例如，形成III-V族化合物半導體可使用的材料包括砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等，但並非以此為限。
再者，第4圖中，適當的井區（well，未個別繪示）可形成於奈米結構55以及∕或基板50中。在一些實施例中，P井可形成於區域50N中，且N井可形成於區域50P中。在進一步的實施例中，P井或N井可形成於各個區域50N與區域50P。
在包括不同井區型態的實施例中，可利用光阻或其他遮罩（未個別繪示）進行區域50N與區域50P的不同佈植步驟。例如，可於區域50N中的奈米結構55、基板55與淺溝槽隔離區58之上形成光阻。圖案化光阻以露出基板50的區域50P。可利用旋轉塗佈（spin-on）技術形成光阻，且可利用可接受的光學微影技術圖案化光阻。光阻一旦圖案化後，於區域50P中進行n型雜質的摻雜，且光阻可作為遮罩以實質上防止n型雜質佈植至區域50N中。n型雜質可為磷、砷、銻等，於區域中佈植至小於或等於1x1018 原子/cm3 的濃度，例如約1x1016 原子/cm3 至約1x1018 原子/cm3 間，或約為5.05x1017 原子/cm3 。佈植後，利用如可接受的灰化（ashing）製程移除光阻。
佈植區域50P後，於區域50P中的奈米結構55、基板55與淺溝槽隔離區58之上形成光阻。圖案化光阻以露出基板50的區域50N。可利用旋轉塗佈技術形成光阻，且可利用可接受的光學微影技術圖案化光阻。光阻一旦圖案化後，於區域50N可進行p型雜質的摻雜，且光阻可作為遮罩以實質上防止p型雜質佈植至區域50P中。p型雜質可為硼、氟化硼或銦等，於區域中佈植至小於或等於1x1018 原子/cm3 的濃度，例如約1x1016 原子/cm3 至約1x1018 原子/cm3 間，或約為5.05x1017 原子/cm3 。佈植後，可利用如可接受的灰化製程移除光阻。
佈植區域50N與50P之後，可進行退火來修復佈植損傷及活化所佈植的p型以及∕或n型雜質。在一些實施例中，成長期間可於原位摻雜磊晶鰭片的成長材料，如此可不需要佈植步驟，儘管可一同使用原位與佈植摻雜。
第5圖中，於奈米結構55與基板50上形成虛置（dummy）介電層60。例如，虛置介電層60可為氧化矽（SiO）、氮化矽（SiN）等或前述之組合，且可根據可接受的技術沉積或熱成長虛置介電層60。於虛置介電層60之上形成虛置閘極層62，且於虛置閘極層62之上形成遮罩層64。可於虛置介電層60之上沉積虛置閘極層62，並接著利用如化學機械研磨的製程平坦化虛置閘極層62。遮罩層64可沉積於虛置閘極層62之上。虛置閘極層62可為導電材料或非導電材料，且可選自於以下所組成的群組，包括：非晶（amorphous）矽、多晶矽（polycrstalline-silicon, polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物與金屬。可利用物理氣相沉積、化學氣相沉積、濺射（sputter）沉積或本發明所屬技術領域中所熟知用於沉積所選擇材料的其他技術沉積虛置閘極層62。虛置閘極層62可由相對於淺溝槽隔離區58具有高蝕刻選擇性的其他材料所形成。遮罩層64可包括如氮化矽或氮氧化矽等。在此範例中，形成橫跨區域50N與區域50P的單一虛置閘極層62與單一遮罩層64。應注意的是，僅是為了說明的目的，虛置介電層60被繪示為只覆蓋奈米結構55與基板50。在一些實施例中，可沉積虛置介電層60使其覆蓋淺溝槽隔離區58，且於虛置閘極層62與淺溝槽隔離區58之間延伸。
第6A至19B繪示出製造裝置實施例中的各種額外的步驟。第6B至19B繪示出區域50N或區域50P中的部件。例如，第6B至19B圖中所示的結構可應用於區域50N與區域50P兩者。本文中搭配各圖式敘述區域50N與區域50P的結構差異（若有的話）。
第6A與6B圖中，可利用可接受的光學微影與蝕刻技術圖案化遮罩層64（參照第5圖）以形成遮罩74。可利用可接受的蝕刻技術將遮罩74的圖案轉移至虛置閘極層62以形成虛置閘極72。在一些實施例中，也可將遮罩74的圖案轉移至虛置介電層60。虛置閘極72覆蓋奈米結構55個別的通道區。在一實施例中，可於包括第二半導體材料的第二半導體層54A-54C中形成通道區。遮罩74的圖案可用以物理性隔離每個虛置閘極72與鄰近的虛置閘極72。虛置閘極72可具有縱向方向，其實質上垂直於個別的奈米結構55的縱向方向。
第7A與7B圖中，第一間隔物層80與第二間隔物層82形成於第6A與6B圖中所示的結構之上。第7A與7B圖中，第一間隔物層80形成於淺溝槽隔離區58的頂表面上、奈米結構55與遮罩74的頂表面與側壁上以及基板50、虛置閘極72與虛置介電層60的側壁上。第二間隔物層82沉積於第一間隔物層80之上。可利用熱氧化的方式形成第一間隔物層80，或可利用化學氣相沉積或原子層沉積等沉積第一間隔物層80。第一間隔物層80可由氧化矽、氮化矽或氮氧化矽等所形成。可利用化學氣相沉積或原子層沉積等沉積第二間隔物層82。第二間隔物層82可由氧化矽、氮化矽或氮氧化矽等所形成。
第8A與8B圖中，蝕刻第一間隔物層80與第二間隔物層82，以形成第一間隔物81與第二間隔物83。可使用合適的蝕刻製程如等向性蝕刻製程（例如，濕式蝕刻製程）或非等向性蝕刻製程（例如，乾式蝕刻製程）等來蝕刻第一間隔物層80與第二間隔物層82。如第8A圖中所示，第一間隔物81與第二間隔物83設置於奈米結構55與基板50的側壁上。如第8B圖中所示，可從鄰近於遮罩74、虛置閘極72與虛置介電層60的第一間隔物層80之上移除第二間隔物層82，且第一間隔物81設置於遮罩74、虛置閘極72與虛置介電層60的側壁上。在另一實施例中，如第8C圖中所示，第二間隔物層82的一些部分在鄰近於遮罩74、虛置閘極72與虛置介電層60的第一間隔物層80上保留，且第二間隔物83設置於遮罩74、虛置閘極72與虛置介電層60的側壁上。
形成第一間隔物81與第二間隔物83之後，可進行輕摻雜源極∕汲極（lightly doped source/drain, LDD）區（未個別繪示）的佈植。在不同裝置型態的實施例中，與第4圖中以上所討論的佈植相似，如光阻的遮罩可形成於區域50N之上而露出區域50P，且可佈植適當型態（例如， p型）的雜質至區域50P中露出的奈米結構55與基板50之中。接著，可移除遮罩。之後，如光阻的遮罩可形成於區域50P之上而露出區域50N，且可佈植適當型態（例如， n型）的雜質至區域50N中露出的奈米結構55與基板50之中。接著，可移除遮罩。n型雜質可為先前討論的任何n型雜質，且p型雜質可為先前討論的任何p型雜質。輕摻雜源極∕汲極區可具有約1x1015 原子/cm3 至約1x1019 原子/cm3 間的雜質濃度，例如約為5x1018 原子/cm3 。可使用退火來修復佈植損傷及活化佈植的雜質。
應注意的是，上述的實施例總體上描述間隔物與輕摻雜源極∕汲極區的形成製程。可使用其他製程及順序。例如，可使用較少或額外的間隔物，可使用不同步驟順序（例如，可於形成第二間隔物83之前形成第一間隔物81），及/或可形成及移除額外的間隔物等。再者，可利用不同結構與步驟來形成n型與p型裝置。
第9A與9B圖中，於奈米結構55與基板50中形成第一凹口（recess）86。第一凹口86可延伸穿過第一半導體層52A-52C與第二半導體層54A-54C至基板50之中。如第9A圖中所示，淺溝槽隔離區58的頂表面可與基板50的頂表面齊平。在各種實施例中。第一凹口86可延伸至基板50的頂表面而不需要蝕刻基板50，或可蝕刻基板50而使得第一凹口86的底表面設置於淺溝槽隔離區58的頂表面之下等。可透過使用非等向性蝕刻製程來蝕刻奈米結構55與基板50而形成第一凹口86，非等向性蝕刻製程如反應離子蝕刻或中子束蝕刻等。在一些實施例中，非等向性蝕刻製程包括蝕刻劑如溴化氫（HBr）、氯氣（Cl2 ）等或前述之組合。第一間隔物81、第二間隔物83與遮罩74於用以形成第一凹口86的蝕刻製程時，遮蔽部分的奈米結構55與基板50。可使用單一蝕刻製程來蝕刻多層堆疊56的各層。在其他實施例中，可使用多重蝕刻製程來蝕刻多層堆疊56的各層。在第一凹口86達到所欲的深度後，可使用定時（timed）蝕刻製程來停止蝕刻第一凹口86。
第10A與10B圖中，蝕刻第一半導體材料所形成的多層堆疊56的膜層側壁由第一凹口86所露出的部分以形成側壁凹口88。第10C圖繪示出從第10B圖而來一部分的多層堆疊56的細部示意圖。可使用如等向性蝕刻製程如濕式蝕刻等來蝕刻側壁。在一些實施例中，第一半導體層52A-52C凹蝕的側壁由於等向性蝕刻製程而具有內凹表面。用以蝕刻第一半導體層52A-52C的蝕刻劑可對第一半導體材料具有選擇性，使得第二半導體層54A-54C及基板50與第一半導體層52A-52C相比仍維持相對未蝕刻的狀態。在第一半導體層52A-52C包括如SiGe且第二半導體層54A-54C包括如Si或SiC的一實施例中，可使用氨（NH3 ）、四甲基氫氧化銨（tetramethylammonium hydroxide, TMAH）或氫氧化銨（NH4 OH）等來蝕刻多層堆疊56的側壁。在進一步的實施例中，可使用濕式蝕刻製程來蝕刻多層堆疊56的膜層。可使用氟化氫或另一氟基（fluorine-based）氣體來蝕刻多層堆疊56的側壁。
如第10C圖中所示，第一半導體層52A、52B與52C各具有對應寬度W52A、W52B與W52C，寬度W52A、W52B與W52C是從第一半導體層52A、52B與52C之兩側側壁所量測的。在第一半導體層52A-52C包括如SiGe，且鍺濃度從底部的第一半導體層52A到頂部的第一半導體層52C逐漸減少的一實施例中，寬度W52A、W52B與W52C於等向性蝕刻製程後實質上相同。透過增加第一半導體層52下層的鍺含量，這些下層的蝕刻速率大於第一半導體層52上層的蝕刻速率，使得下層52與上層52可具有相同的蝕刻量，因而造成實質上相等的寬度W52A、W52B與W52C。
如第10B與10C圖中所示，等向性蝕刻製程通常在其蝕刻的表面上形成內凹表面，例如第10B與10C圖中第一半導體層52A-52C側壁上的內凹表面。在一些實施例中，可修飾第一半導體層52A-52C而使第一半導體層52A-52C的側壁表面具有不同形狀。第11A至13B圖是根據這些其他的一些實施例，繪示出的與第10A-10C圖相似的中階階段的剖面圖。第11A至13B圖中，修飾第一半導體層52A-52C的組成，以在利用等向性蝕刻製程凹蝕第一半導體層52A-52C之後控制其側壁表面的形狀。
關於第11A至13B圖的實施例，第11A至13B圖中製程中間階段前的製程步驟可與上述第1至9B圖中的製程步驟相似，於此不再重複描述如何達成此製程的中間階段。關於與前述實施例相似的此實施例之細節於此將不再重複。
第11A與11B圖中，改變各個第一半導體層52A-52C之中的組成，以使側壁表面具有實質上平坦的形狀。例如，當頂部的第一半導體層52A包括如SiGe，可改變頂部的第一半導體層52A之中的鍺（Ge）原子濃度，以於等向性蝕刻製程之後控制側壁表面的形狀。關於第11A與11B圖中所示的實施例，膜層52A頂部與底部部分（例如，接近膜層54A與基板50的部分）中的鍺（Ge）原子濃度高於膜層52A中間部分中的鍺原子濃度。從高濃度部分到低濃度部分的轉變取決於所欲的側壁表面形狀，可為逐漸的轉變或可為急劇或階梯式的轉變。相較於各個第一半導體層52各自的中間部分，這些膜層52的頂部與底部部分中具有較高的鍺含量，這使得頂部與底部部分的蝕刻速率會大於這些膜層的中間部分，而允許等向性蝕刻製程產生實質上平坦的側壁表面，而非內凹的側壁表面。在此實施例中，第一半導體層52B與52C具有與第一半導體層52A相似的組成輪廓，於此不再重複描述。
第12A與12B圖中，改變各個第一半導體層52A-52C之中的組成，以使側壁表面具有實質上缺口的（notched）形狀。例如，當頂部的第一半導體層52A包括如SiGe，可改變頂部的第一半導體層52A之中的鍺（Ge）原子濃度，以於等向性蝕刻製程之後控制側壁表面的形狀。關於第12A與12B圖中所示的實施例，膜層52A頂部與底部部分（例如，接近膜層54A與基板50的部分）中的鍺（Ge）原子濃度低於膜層52A中間部分中的鍺原子濃度。從低濃度部分到高濃度部分的轉變取決於所欲的側壁表面形狀，可為逐漸的轉變或可為急劇或階梯式的轉變。相較於各個第一半導體層52各自的中間部分，這些膜層52的頂部與底部部分中具有較低的鍺含量，這使得頂部與底部部分的蝕刻速率會小於這些膜層的中間部分，而允許等向性蝕刻製程產生實質上缺口的側壁表面，而非內凹的側壁表面。在此實施例中，第一半導體層52B與52C具有與第一半導體層52A相似的組成輪廓，於此不再重複描述。
第13A與13B圖中，改變各個第一半導體層52A-52C之中的組成，以使側壁表面具有實質上錐形（tapered）形狀。例如，當頂部的第一半導體層52A包括如SiGe，可改變頂部的第一半導體層52A之中的鍺（Ge）原子濃度，以於等向性蝕刻製程之後控制側壁表面的形狀。關於第13A與13B圖中所示的實施例，膜層52A上部分（例如，接近膜層54A的部分）中的鍺（Ge）原子濃度低於膜層52A下部分（例如，接近基板50的部分）中的鍺原子濃度。從高濃度部分到低濃度部分的轉變取決於所欲的側壁表面形狀，可為逐漸的轉變或可為急劇或階梯式的轉變。相較於各個第一半導體層52各自的下部分，這些膜層52的上部分中具有較高的鍺含量，這使得上部分的蝕刻速率會小於這些膜層的下部分，而允許等向性蝕刻製程產生實質上錐形的側壁表面，而非內凹的側壁表面。在此實施例中，第一半導體層52B與52C具有與第一半導體層52A相似的組成輪廓，於此不再重複描述。
第14A-22B是根據一些實施例，繪示出持續製造奈米結構場效電晶體過程中的中間階段剖面圖。雖然第14A-22B圖中的後續步驟是繪示於第11A與11B圖第一半導體層52A-52C的實施例上（例如，實質上為平坦側壁表面的實施例），第14A-22B圖中的後續步驟也可應用於第10A-10C、12A-12B及13A-13B中的實施例。
第14A與14B圖中，於側壁凹口88中形成內間隔物90。可透過在第11A與11B圖中所示的結構之上沉積內間隔物層（未個別繪示）來形成內間隔物90。可利用順應沉積製程如化學氣相沉積或原子層沉積等來沉積內間隔物層。內間隔物層可包括如氮化矽（SiN）或氮氧化矽（SiON）的材料，儘管可使用任何合適的材料，例如介電常數值低於約3.5的低介電常數（low-k）材料。接著，可蝕刻內間隔物層以形成內間隔物90。可利用非等向性蝕刻製程如反應離子蝕刻或中子束蝕刻等來蝕刻內間隔物層。內間隔物90可用以防止後續形成的源極∕汲極區（例如，磊晶源極∕汲極區92，以下針對第15A-15C圖討論）受到後續蝕刻製程的傷害。
第15A至15C圖中，於第一凹口86中形成磊晶源極∕汲極區92以對奈米結構55的第二半導體層54A-54C施加應力，進而改善性能。如第15B圖中所示，磊晶源極∕汲極區92形成於第一凹口86中，使得各個虛置閘極72設置於個別鄰近的一對磊晶源極∕汲極區92之間。在一些實施例中，第一間隔物81用於以一適當的橫向距離隔離磊晶源極∕汲極區92與虛置閘極72，使磊晶源極∕汲極區92不會短路所製得的奈米結構場效電晶體後續所形成的閘極。內間隔物90用於以適當的橫向距離隔離磊晶源極∕汲極區92與第一半導體層52A-52C，以防止磊晶源極∕汲極區92與所製得的奈米結構場效電晶體後續所形成的閘極之間造成短路。
可透過遮蔽區域50P如p型金屬氧化物半導體區而於區域50N中形成磊晶源極∕汲極區92，區域50N如n型金屬氧化物半導體區。接著，磊晶源極∕汲極區92磊晶成長於第一凹口86中。磊晶源極∕汲極區92可包括任何可接受的材料，例如適合n型奈米結構場效電晶體的材料。例如，若第二半導體層54A-54C為矽，磊晶源極∕汲極區92可包括對第二半導體層54A-54C施加張力應變（tensile strain）的材料，如矽、碳摻雜矽、碳、磷摻雜矽等或前述之組合。磊晶源極∕汲極區92可具有從多層堆疊56的個別表面抬升之表面，且可具有刻面（facet）。
可透過遮蔽區域50N如n型金屬氧化物半導體區，而於區域50P中形成磊晶源極∕汲極區92，區域50P如p型金屬氧化物半導體區。接著，磊晶源極∕汲極區92磊晶成長於第一凹口86中。磊晶源極∕汲極區92可包括任何可接受的材料，例如適合p型奈米結構場效電晶體的材料。例如，若第二半導體層54A-54C為矽，磊晶源極∕汲極區92可包括對第二半導體層54A-54C施加壓縮應變（compressive strain）的材料，如矽鍺、硼摻雜矽鍺、鍺、鍺錫等或前述之組合。磊晶源極∕汲極區92可具有從多層堆疊56的個別表面抬升之表面，且可具有刻面。
可使用摻質佈植磊晶源極∕汲極區92、第二半導體層54A-54C以及∕或基板50以形成源極∕汲極區，上述步驟與先前討論形成輕摻雜源極∕汲極區的製程相似，接著進行退火。磊晶源極∕汲極區可具有約1x1019 原子/cm3 至約1x1021 原子/cm-3 間的雜質濃度，例如約為5.05x1020 原子/cm3 。源極∕汲極區的n型以及∕或p型雜質可為先前討論的任何雜質。在一些實施例中，可在成長時於原位摻雜磊晶源極∕汲極區92。
由於磊晶製程用以形成區域50N與區域50P中的磊晶源極∕汲極區92，磊晶源極∕汲極區的上表面具有刻面，其於奈米結構55的側壁之下向外橫向擴展。在一些實施例中，這些刻面使得相同奈米結構場效電晶體的鄰近磊晶源極∕汲極區92相互合併，如第15A圖所示。在其他實施例中，如第15C圖所示，完成磊晶製程後，鄰近的磊晶源極∕汲極區92保持分離。在第15A與15C圖中所示的實施例中，可形成第一間隔物81使其覆蓋奈米結構55與基板50側壁於淺溝槽隔離區58之上延伸的部分，因而阻擋磊晶成長。在一些其他的實施例中，可調整用於形成第一間隔物81的間隔物蝕刻以移除間隔物材料，使得磊晶成長區延伸至淺溝槽隔離區58的表面。
第16A與16B圖中，第一層間介電質（interlayer dielectric, ILD）96分別沉積於第6A與15B圖中所示的結構之上（第7A-15B的製程不會改變第6A圖中所示的剖面）。第一層間介電層96可由介電材料所形成，且可利用任何合適的方法沉積第一層間介電質96，合適的方法如化學氣相沉積、電漿增強化學氣相沉積（plasma-enhanced CVD, PECVD）或流動式化學氣相沉積。介電材料可包括磷矽酸鹽玻璃（phospho-silicate glass, PSG）、硼矽酸鹽玻璃（boro-silicate glass, BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped PSG, BPSG）或未摻雜矽酸鹽玻璃（undoped silicate glass, USG）等。可使用利用任何可接受的製程所形成的其他絕緣材料。在一些實施例中，第一接觸蝕刻停止層（contact etch stop layer, CESL）94設置於第一層間介電質96與磊晶源極∕汲極區92、遮罩74及第一間隔物81之間。第一接觸蝕刻停止層94可包括介電材料如氮化矽、氧化矽或氮氧化矽等，其具有與上方的第一層間介電質96之材料不同的蝕刻速率。
第17A與17B圖中，可進行如化學機械研磨的平坦化製程，使第一層間介電質96的頂表面與虛置閘極72或遮罩74的頂表面齊平。平坦化製程也可移除虛置閘極72上的遮罩74，以及第一間隔物81沿著遮罩74側壁的部分。平坦化製程後，虛置閘極72、第一間隔物81與第一層間介電層96的頂表面位於相同水平。因此，虛置閘極72的頂表面穿過第一層間介電質96而露出。在一些實施例中，可保留遮罩74，在此情況下，平坦化製程使第一層間介電質96的頂表面與遮罩74及第一間隔物81的頂表面齊平。
第18A與18B圖中，於蝕刻步驟中移除虛置閘極72以及遮罩74（若存在），使第二凹口98得以形成。也可移除虛置介電層60於第二凹口98中的部分。在一些實施例中，僅移除虛置閘極72而保留虛置介電層60，且虛置介電層60通過第二凹口98而露出。在一些實施例中，從位於晶粒（die）第一區（例如，核心邏輯區（core logic region））中的第二凹口98移除虛置介電層60，且在位於晶粒第二區（例如，輸入∕輸出區（input∕output region））的第二凹口98中保留虛置介電層60。在一些實施例中，利用非等向性乾式蝕刻製程移除虛置閘極72。例如，蝕刻製程可包括乾式蝕刻製程，其使用與第一層間介電層96或第一間隔物81相比以較快速率選擇性蝕刻虛置閘極72的反應氣體。各個第二凹口98露出及∕或覆蓋部分的多層堆疊56，其作為後續完整的奈米結構場效電晶體中的通道區。作為通道區之部分的多層堆疊56設置於鄰近一對的磊晶源極∕汲極區92之間。移除過程中，蝕刻虛置閘極72時，虛置介電層60可作為蝕刻停止層。移除虛置閘極72後，接著可視需要地移除虛置介電層60。
第19A與19B圖中，移除延伸於第二凹口98的第一半導體層52A-52C。可利用如濕式蝕刻等的等向性蝕刻製程移除第一半導體層52A-52C。可使用對第一半導體層52A-52C材料具有選擇性的蝕刻劑來移除第一半導體層52A-52C，而第二半導體層54A-54C、基板50及淺溝槽隔離區58與第一半導體層52A-52C相比仍維持相對未蝕刻的狀態。在第一半導體層52A-52C包括如SiGe且第二半導體層54A-54C包括如Si或SiC的一實施例中，可使用氨（NH3 ）、四甲基氫氧化銨（TMAH）或氫氧化銨（NH4 OH）等來移除第一半導體層52A-52C。
第20A與20B圖中，形成閘極介電層100與閘極電極102為取代閘極。閘極介電層100順應地沉積於第二凹口98中，例如位於基板50的頂表面與側壁上以及第二半導體層54A-54C的頂表面、側壁與底表面上。閘極介電層100也可沉積於第一層間介電層96、接觸蝕刻停止層94、第一間隔物81與淺溝槽隔離區58的頂表面上。根據一些實施例，閘極介電層100包括氧化矽、氮化矽或前述的多層。在一些實施例中，閘極介電層100包括高介電常數介電材料，且在這些實施例中，閘極介電層100可具有大於約7.0的介電常數值，且可包括金屬氧化物或鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛與前述之組合的矽化物。閘極介電層100的形成方法可包括分子束沉積（molecular-beam deposition, MBD）、原子層沉積或電漿增強化學氣相沉積等。
閘極電極102分別沉積於閘極介電層100之上，並填充第二凹口98的剩餘部分。閘極電極102可包括含金屬材料如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、前述之組合或前述之多層。例如，雖然第20A與20B圖中繪示出單一層閘極電極102，閘極電極102可包括任何數量的襯層（liner layer）、任何數量的功函數調諧層（work function tuning layer）與填充材料。組成閘極電極102的任何膜層組合可沉積於各個第二半導體層54A-54C之間以及第二半導體層54A與基板50之間的區域。填充第二凹口98之後，可進行如化學機械研磨的平坦化製程移除閘極介電層100與閘極電極102材料過多的部分，過多的部分位於第一層間介電層96的頂表面之上。閘極電極102與閘極介電層100材料剩餘的部分因此形成了所製得的奈米結構場效電晶體的取代閘極。閘極電極102與閘極介電層100可一同視為「閘極堆疊」。
可同時形成區域50N與區域50P中的閘極介電層100，使每個區域中的閘極介電層100由相同材料所形成，且可同時形成閘極電極102，使每個區域中的閘極電極102由相同材料所形成。在一些實施例中，可利用不同的製程形成每個區域中的閘極介電層100，使閘極介電層100可為不同的材料，以及∕或可利用不同的製程形成每個區域中的閘極電極102，使閘極電極102可為不同的材料。使用不同的製程時，可使用各種遮蔽步驟遮蔽且露出適當的區域。
第21A與21B圖中，於第一層間介電層96之上沉積第二層間介電層110。在一些實施例中，第二層間介電層110是由流動式化學氣相沉積所形成的流動式薄膜。在一些實施例中，第二層間介電層110由介電材料所形成，介電材料如磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃或未摻雜矽酸鹽玻璃等，且可利用任何合適的方法如化學氣相沉積或電漿增強化學氣相沉積等來沉積第二層間介電層110。根據一些實施例，形成第二層間介電層110之前，凹蝕閘極堆疊（包括閘極介電層100與下方對應的閘極電極102），使凹口直接形成於閘極堆疊之上及第一間隔物81的兩側部分之間。包括一或多層介電材料的閘極遮罩108填充於凹口中，介電材料如氮化矽或氮氧化矽等，接著進行平坦化製程移除介電材料於第一層間介電層96之上延伸的過多部分。後續形成的閘極接觸件（例如閘極接觸件114，以下針對第22A與22B圖討論）穿過閘極遮罩108以接觸凹蝕的閘極電極102的頂表面。
第22A與22B圖中，形成源極∕汲極接觸件112與閘極接觸件114使其穿過第二層間介電層110與第一層間介電層96。形成用於源極∕汲極接觸件112的開口使其穿過第一層間介電質96與第二層間介電質110，且形成用於閘極接觸件114的開口使其穿過第二層間介電質112與閘極遮罩108。可利用可接受的光學微影與蝕刻技術形成開口。襯層如擴散阻障層或黏著層等，以及導電材料形成於開口中。襯層可包括鈦、氮化鈦、鉭或氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁或鎳等。可進行如化學機械研磨的平坦化製程從第二層間介電層110的表面移除過多的材料。剩餘的襯層與導電材料於開口中形成源極∕汲極接觸件112與閘極接觸件114。可進行退火製程以於磊晶源極∕汲極區92與源極∕汲極接觸件112間的介面形成矽化物。源極∕汲極接觸件112實體與電性耦接至磊晶源極∕汲極區92，且閘極接觸件114實體與電性耦接至閘極電極102。可於不同製程中形成源極∕汲極接觸件112與閘極接觸件114，或可於相同製程中形成源極∕汲極接觸件112與閘極接觸件114。雖然繪示為形成於相同剖面中，應能理解的是每個源極∕汲極接觸件112與閘極接觸件114可形成於不同剖面中，因而避免接觸件短路。
第23至26B圖是根據一些實施例，繪示出製造奈米結構場效電晶體過程中的中間步驟剖面圖。第26A圖繪示出第1圖中所示的剖面A-A’。第23、24、25A與26B繪示出第1圖中所示的剖面B-B’。第23至26B圖中的實施例與第1至22B圖中所示的實施例相似，但此實施例包括兩個內間隔物層。關於與前述實施例相似的此實施例之細節於此將不再重複。
第23圖繪示出與上述第10A-10C圖中相似的製程中間階段，於此不再重複描述如何形成製程的中間階段。
第23圖中，第一內間隔物層90A形成於第10A-10C圖中所示的結構之上。可利用順應沉積製程如化學氣相沉積或原子層沉積等來沉積第一內間隔物層90A。第一內間隔物層90A可包括材料如碳氮化矽（SiCN）、碳化矽（SiC）、碳氮氧化矽（SiCON）等或前述之組合。在一些實施例中，形成第一內間隔物層90A使其具有介於約0.5nm至約2nm之間的厚度，例如約為1.5nm。
第24圖中，第二內間隔物層90B形成於第23圖中所示的第一內間隔物層90A之上。可利用順應沉積製程如化學氣相沉積或原子層沉積等來沉積第二內間隔物層90B。第二內間隔物層90B可包括材料如氮化矽（SiN）、碳氮氧化矽（SiCON）、矽、氧化矽（SiO）等或前述之組合。在一些實施例中，形成第二內間隔物層90B使其具有介於約2nm至約6nm之間的厚度，例如約為4nm。
第25A與25B圖中，可接著蝕刻第一與第二內間隔物層90A與90B以形成內間隔物91，內間隔物91可包括內間隔物91A與91B。可利用非等向性蝕刻製程如反應離子蝕刻或中子束蝕刻等來蝕刻第一與第二內間隔物層90A與90B。內間隔物91可用以防止後續形成的源極∕汲極區（例如，磊晶源極∕汲極區92，以下針對第26A與26B圖討論）受到後續蝕刻製程的傷害。於內間隔物結構中包括多個間隔物層，可改善內間隔物結構的蝕刻抗性，同時也降低奈米結構裝置的電容。例如，第一內間隔物層90A的材料可選擇在取代閘極製程時具有增強的蝕刻抗性，同時第二內間隔物層90B可選擇低介電常數值材料以降低奈米結構裝置的電容。
如第25A圖中所示，一些內間隔物91A可保留於虛置閘極72側壁上的間隔物81。此剩餘的內間隔物91A可於後續製程時為取代閘極堆疊100/102的側壁提供額外的保護。
第26A與26B圖中，在形成奈米結構場效電晶體中對第25A與25B圖的結構進行後續製程。此後續製程與上述第15A-22B中的製程相似，於此不再重複描述。
雖然第23至26B圖的實施例係個別繪示與描述的，其特徵可結合本發明中先前任何的實施例。例如，具有實質上平坦側壁表面（例如，參照第14A與14B圖）的第一半導體層52A-52C可包括兩層內間隔物結構91A/B。
實施例可達到許多優點。在揭示的實施例中，設計奈米結構以控制取代閘極與內間隔物結構的形狀與尺寸。在特定實施例中，可控制及改變犧牲層的半導體化合物中元素（例如，鍺）的原子濃度，以控制取代閘極結構的形狀與尺寸。再者，可控制及改變犧牲層的半導體化合物中元素（例如，鍺）的原子濃度，以控制奈米結構裝置的通道區長度。透過控制取代閘極結構的形狀與尺寸以及通道長度，可改善奈米結構裝置的電特性，且可改善奈米結構裝置的均勻度。在進一步的實施例中，內間隔物結構可包括多個間隔物層，其可改善內間隔物結構的蝕刻抗性，同時也降低了奈米結構裝置的電容。
在一實施例中，半導體裝置的形成方法包括於半導體基板之上形成第一多層堆疊，第一多層堆疊包括半導體基板之上的第一犧牲層、第一犧牲層之上的第一通道層、第一通道層之上的第二犧牲層以及第二犧牲層之上的第二通道層，第一犧牲層具有第一原子濃度的第一半導體元素，第二犧牲層具有第二原子濃度的第一半導體元素，第二原子濃度小於第一原子濃度。半導體裝置的形成方法也包括圖案化多層堆疊與半導體基板以形成第一溝槽。半導體裝置的形成方法也包括於第一溝槽中形成隔離區。半導體裝置的形成方法也包括於圖案化的多層堆疊與隔離區之上形成第一閘極堆疊。半導體裝置的形成方法也包括蝕刻圖案化的多層堆疊，以形成鄰近於第一閘極堆疊的第一凹口，蝕刻的步驟包括等向性蝕刻製程。半導體裝置的形成方法也包括於第一凹口中磊晶成長第一源極∕汲極區。半導體裝置的形成方法也包括以第二閘極堆疊取代第一閘極堆疊以及圖案化與蝕刻後的多層堆疊的第一犧牲層與第二犧牲層，第二閘極堆疊圍繞蝕刻後的第一通道層與蝕刻後的第二通道層。
實施例可包括一或多種以下的特徵。第一半導體元素為鍺。第一犧牲層包括矽鍺。蝕刻圖案化的多層堆疊以形成第一凹口的步驟以第一蝕刻速率蝕刻第一犧牲層，且以第二蝕刻速率蝕刻第二犧牲層，第二蝕刻速率小於第一蝕刻速率。第一犧牲層遍及第一犧牲層整體具有第一原子濃度的第一半導體元素。於半導體基板之上形成第一多層堆疊的步驟更包括磊晶成長第一犧牲層、第一通道層、第二犧牲層與第二通道層。蝕刻圖案化的多層堆疊以形成鄰近於第一閘極堆疊的第一凹口的步驟更包括非等向性地蝕刻圖案化的多層堆疊與半導體基板，以及於非等向性地蝕刻的步驟之後，等向性地蝕刻圖案化的多層堆疊與半導體基板，等向性地蝕刻的步驟凹蝕了圖案化的多層堆疊的第一犧牲層與第二犧牲層的側壁。形成第二閘極堆疊之後，內間隔物位於第二閘極堆疊與第一源極汲∕極區之間。內間隔物包括具有不同材料組成的多個內間隔物層。
在一實施例中，半導體裝置的形成方法包括於半導體基板之上形成第一多層鰭片結構，形成第一多層鰭片結構的步驟包括於半導體基板之上磊晶成長第一犧牲層，第一犧牲層具有第一部分與第二部分，第一部分具有第一原子濃度的第一半導體元素，第二部分具有第二原子濃度的第一半導體元素，第二原子濃度與第一原子濃度不同。半導體裝置的形成方法也包括從第一犧牲層磊晶成長第一通道層。半導體裝置的形成方法也包括從第一通道層磊晶成長第二犧牲層，第二犧牲層具有第一部分與第二部分，第一部分具有第三原子濃度的第一半導體元素，第二部分具有第四原子濃度的第一半導體元素，第四原子濃度與第三原子濃度不同。半導體裝置的形成方法也包括從第二犧牲層磊晶成長第二通道層。半導體裝置的形成方法也包括圖案化多層的第一犧牲層、第一通道層、第二犧牲層、第二通道層與半導體基板，以形成多層鰭片結構。半導體裝置的形成方法也包括於多層鰭片結構之上形成虛置閘極堆疊。半導體裝置的形成方法也包括蝕刻多層鰭片結構，以形成鄰近於虛置閘極堆疊的第一凹口，蝕刻的步驟包括等向性蝕刻製程。半導體裝置的形成方法也包括於第一凹口中磊晶成長第一源極∕汲極區。半導體裝置的形成方法也包括以主動閘極堆疊取代虛置閘極堆疊以及蝕刻後的多層鰭片結構的第一犧牲層與第二犧牲層，主動閘極堆疊圍繞蝕刻後的第一通道層與蝕刻後的第二通道層。
實施例可包括一或多種以下的特徵。於蝕刻多層鰭片結構的步驟之後，蝕刻後的多層鰭片結構的蝕刻後的第一犧牲層與蝕刻後的第二犧牲層具有平坦的側壁。於蝕刻多層鰭片結構的步驟之後，蝕刻後的多層鰭片結構的蝕刻後的第一犧牲層與蝕刻後的第二犧牲層具有缺口的側壁。於蝕刻多層鰭片結構的步驟之後，蝕刻後的多層鰭片結構的蝕刻後的第一犧牲層與蝕刻後的第二犧牲層具有錐形的側壁。第一半導體元素為鍺。第一犧牲層的第一部分為第一犧牲層的頂部部分，第一犧牲層的第二部分為第一犧牲層的中間部分，第一犧牲層的頂部部分與底部部分與第一犧牲層的中間部分相比具有較高原子濃度的第一半導體元素，中間部分位於頂部部分與底部部分之間。
在一實施例中，半導體裝置包括位於半導體基板之上的第一通道區。半導體裝置也包括位於第一通道區之上的第二通道區。半導體裝置也包括位於半導體基板之上的第一閘極堆疊，第一閘極堆疊圍繞第一通道區與第二通道區。半導體裝置也包括第一內間隔物，第一內間隔物從第一通道區沿著第一閘極堆疊的側壁延伸至第二通道區。半導體裝置也包括第二內間隔物，第二內間隔物從第一通道區沿著第一內間隔物的側壁延伸至第二通道區，第二內間隔物具有與第一內間隔物不同的材料組成。半導體裝置也包括鄰近於第一通道區、第二通道區與第二內間隔物的第一源極∕汲極區，第一內間隔物與第二內間隔物位於第一閘極堆疊與第一源極∕汲極區之間。
實施例可包括一或多種以下的特徵。第一內間隔物實體接觸第一閘極堆疊，且第二內間隔物實體接觸第一源極∕汲極區。第一內間隔物於第一閘極堆疊的內凹表面實體接觸第一閘極堆疊。第一內間隔物包括SiCN，且第二內間隔物包括SiN。第一內間隔物與第二內間隔物各自從第一通道區的頂表面延伸至第二通道區的底表面。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
50:基板 50N,50P:區域 51:分隔符號 52A,52B,52C:第一半導體層 53:抗擊穿區 54A,54B,54C:第二半導體層 55:奈米結構 56:多層堆疊 58:淺溝槽隔離區 60:虛置介電層 62:虛置閘極層 64:遮罩層 72:虛置閘極 74:遮罩 80:第一間隔物層 81:第一間隔物 82:第二間隔物層 83:第二間隔物 86:第一凹口 88:側壁凹口 90,91,91A,91B:內間隔物 90A:第一內間隔物層 90B:第二內間隔物層 92:磊晶源極∕汲極區 94:接觸蝕刻停止層 96:第一層間介電層 98:第二凹口 100:閘極介電層 102:閘極電極 108:閘極遮罩 110:第二層間介電層 112:源極∕汲極接觸件 114:閘極接觸件 A-A’,B-B’,C-C’:剖面 H1 :高度 W52A,W52B,W52C:寬度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據一些實施例，以三維立體圖繪示出包括奈米結構場效電晶體的半導體裝置的一範例。 第2、3、4、5、6A、6B、7A、7B、8A、8B、8C、9A、9B、10A、10B、10C、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、15C、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、22A與22B是根據一些實施例，繪示出製造半導體裝置過程中的中間階段剖面圖。 第23、24、25A、25B、26A與26B是根據一些實施例，繪示出製造半導體裝置過程中的中間階段剖面圖。
50:基板
52A,52B,52C:第一半導體層
54A,54B,54C:第二半導體層
56:多層堆疊
60:虛置介電層
72:虛置閘極
74:遮罩
81:第一間隔物
86:第一凹口
91A,91B:內間隔物

Claims (20)

  1. 一種半導體裝置的形成方法，包括： 於一半導體基板之上形成一第一多層堆疊，該第一多層堆疊包括該半導體基板之上的一第一犧牲層、該第一犧牲層之上的一第一通道層、該第一通道層之上的一第二犧牲層以及該第二犧牲層之上的一第二通道層，該第一犧牲層具有一第一原子濃度的一第一半導體元素，該第二犧牲層具有一第二原子濃度的該第一半導體元素，該第二原子濃度小於該第一原子濃度； 圖案化該多層堆疊與該半導體基板，以形成一第一溝槽； 於該第一溝槽中形成一隔離區； 於該圖案化的多層堆疊與該隔離區之上形成一第一閘極堆疊； 蝕刻該圖案化的多層堆疊，以形成鄰近於該第一閘極堆疊的一第一凹口，該蝕刻的步驟包括一等向性蝕刻製程； 於該第一凹口中磊晶成長一第一源極∕汲極區；以及 以一第二閘極堆疊取代該第一閘極堆疊以及該圖案化與蝕刻後的多層堆疊的該第一犧牲層與該第二犧牲層，該第二閘極堆疊圍繞該蝕刻後的第一通道層與該蝕刻後的第二通道層。
  2. 如請求項1所述之半導體裝置的形成方法，其中該第一半導體元素為鍺。
  3. 如請求項2所述之半導體裝置的形成方法，其中該第一犧牲層包括矽鍺。
  4. 如請求項1所述之半導體裝置的形成方法，其中蝕刻該圖案化的多層堆疊以形成該第一凹口的步驟係以一第一蝕刻速率蝕刻該第一犧牲層，且以一第二蝕刻速率蝕刻該第二犧牲層，該第二蝕刻速率小於該第一蝕刻速率。
  5. 如請求項1所述之半導體裝置的形成方法，其中該第一犧牲層遍及該第一犧牲層的整體具有該第一原子濃度的該第一半導體元素。
  6. 如請求項1所述之半導體裝置的形成方法，其中於該半導體基板之上形成該第一多層堆疊的步驟更包括磊晶成長該第一犧牲層、該第一通道層、該第二犧牲層與該第二通道層。
  7. 如請求項1所述之半導體裝置的形成方法，其中蝕刻該圖案化的多層堆疊以形成鄰近於該第一閘極堆疊的該第一凹口的步驟更包括： 非等向性地蝕刻該圖案化的多層堆疊與該半導體基板；以及 於非等向性地蝕刻的步驟之後，等向性地蝕刻該圖案化的多層堆疊與該半導體基板，該等向性地蝕刻的步驟凹蝕了該圖案化的多層堆疊的該第一犧牲層與該第二犧牲層的側壁。
  8. 如請求項7所述之半導體裝置的形成方法，更包括： 於該第一犧牲層與該第二犧牲層的該凹蝕的側壁上形成一內間隔物，其中形成該第二閘極堆疊之後，該內間隔物位於該第二閘極堆疊與該第一源極∕汲極區之間。
  9. 如請求項8所述之半導體裝置的形成方法，其中該內間隔物包括具有不同材料組成的多個內間隔物層。
  10. 一種半導體裝置的形成方法，包括； 於一半導體基板之上形成一第一多層鰭片結構，形成該第一多層鰭片結構的步驟包括： 於該半導體基板之上磊晶成長一第一犧牲層，該第一犧牲層具有一第一部分與一第二部分，該第一部分具有一第一原子濃度的一第一半導體元素，該第二部分具有一第二原子濃度的該第一半導體元素，該第二原子濃度與該第一原子濃度不同； 從該第一犧牲層磊晶成長一第一通道層； 從該第一通道層磊晶成長一第二犧牲層，該第二犧牲層具有一第一部分與一第二部分，該第一部分具有一第三原子濃度的該第一半導體元素，該第二部分具有一第四原子濃度的該第一半導體元素，該第四原子濃度與該第三原子濃度不同； 從該第二犧牲層磊晶成長一第二通道層；以及 圖案化該多層的第一犧牲層、該第一通道層、該第二犧牲層、該第二通道層與該半導體基板，以形成該多層鰭片結構； 於該多層鰭片結構之上形成一虛置閘極堆疊； 蝕刻該多層鰭片結構，以形成鄰近於該虛置閘極堆疊的一第一凹口，該蝕刻的步驟包括一等向性蝕刻製程； 於該第一凹口中磊晶成長一第一源極∕汲極區；以及 以一主動閘極堆疊取代該虛置閘極堆疊以及該蝕刻後的多層鰭片結構的該第一犧牲層與該第二犧牲層，該主動閘極堆疊圍繞該蝕刻後的第一通道層與該蝕刻後的第二通道層。
  11. 如請求項10所述之半導體裝置的形成方法，其中於蝕刻該多層鰭片結構的步驟之後，該蝕刻後的多層鰭片結構的該蝕刻後的第一犧牲層與該蝕刻後的第二犧牲層具有平坦的側壁。
  12. 如請求項10所述之半導體裝置的形成方法，其中於蝕刻該多層鰭片結構的步驟之後，該蝕刻後的多層鰭片結構的該蝕刻後的第一犧牲層與該蝕刻後的第二犧牲層具有缺口的（notched）側壁。
  13. 如請求項10所述之半導體裝置的形成方法，其中於蝕刻該多層鰭片結構的步驟之後，該蝕刻後的多層鰭片結構的該蝕刻後的第一犧牲層與該蝕刻後的第二犧牲層具有錐形的（tapered）側壁。
  14. 如請求項10所述之半導體裝置的形成方法，其中該第一半導體元素為鍺。
  15. 如請求項10所述之半導體裝置的形成方法，其中該第一犧牲層的該第一部分為該第一犧牲層的一頂部部分，該第一犧牲層的該第二部分為該第一犧牲層的一中間部分，該第一犧牲層的該頂部部分與一底部部分與該第一犧牲層的該中間部分相比具有一較高原子濃度的該第一半導體元素，該中間部分位於該頂部部分與該底部部分之間。
  16. 一種半導體裝置，包括： 一第一通道區，位於一半導體基板之上； 一第二通道區，位於該第一通道區之上； 一第一閘極堆疊，位於該半導體基板之上，該第一閘極堆疊圍繞該第一通道區與該第二通道區； 一第一內間隔物，從該第一通道區沿著該第一閘極堆疊的側壁延伸至該第二通道區； 一第二內間隔物，從該第一通道區沿著該第一內間隔物的側壁延伸至該第二通道區，該第二內間隔物具有與該第一內間隔物不同的材料組成；以及 一第一源極∕汲極區，鄰近於該第一通道區、該第二通道區與該第二內間隔物，該第一內間隔物與該第二內間隔物位於該第一閘極堆疊與該第一源極∕汲極區之間。
  17. 如請求項16所述之半導體裝置，其中該第一內間隔物實體接觸該第一閘極堆疊，且其中該第二內間隔物實體接觸該第一源極∕汲極區。
  18. 如請求項17所述之半導體裝置，其中該第一內間隔物於該第一閘極堆疊的一內凹表面實體接觸該第一閘極堆疊。
  19. 如請求項16所述之半導體裝置，其中該第一內間隔物包括SiCN，且其中該第二內間隔物包括SiN。
  20. 如請求項16所述之半導體裝置，其中該第一內間隔物與該第二內間隔物各自從該第一通道區的一頂表面延伸至該第二通道區的一底表面。
TW109144682A 2019-12-26 2020-12-17 半導體裝置及其形成方法 TWI748801B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962953824P 2019-12-26 2019-12-26
US62/953,824 2019-12-26
US16/806,366 US11664420B2 (en) 2019-12-26 2020-03-02 Semiconductor device and method
US16/806,366 2020-03-02

Publications (2)

Publication Number Publication Date
TW202125597A true TW202125597A (zh) 2021-07-01
TWI748801B TWI748801B (zh) 2021-12-01

Family

ID=75962763

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109144682A TWI748801B (zh) 2019-12-26 2020-12-17 半導體裝置及其形成方法

Country Status (5)

Country Link
US (3) US11664420B2 (zh)
KR (1) KR102341589B1 (zh)
CN (1) CN113053822A (zh)
DE (1) DE102020107101B3 (zh)
TW (1) TWI748801B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805020B (zh) * 2021-10-08 2023-06-11 鴻海精密工業股份有限公司 半導體結構的製作方法
US11916114B2 (en) 2020-08-17 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same
TWI843997B (zh) 2021-08-31 2024-06-01 台灣積體電路製造股份有限公司 半導體裝置、電晶體及形成半導體裝置的方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210091478A (ko) * 2020-01-14 2021-07-22 삼성전자주식회사 반도체 장치
US20210408283A1 (en) * 2020-06-25 2021-12-30 Intel Corporation Gate-all-around integrated circuit structures having strained source or drain structures on insulator
US20210408285A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Gate-all-around integrated circuit structures having germanium-doped nanoribbon channel structures
US20230042196A1 (en) * 2021-08-06 2023-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US20230099214A1 (en) * 2021-09-27 2023-03-30 International Business Machines Corporation Nanosheet device with tri-layer bottom dielectric isolation
US20230178621A1 (en) * 2021-12-07 2023-06-08 International Business Machines Corporation Wraparound contact with reduced distance to channel
CN114256337A (zh) * 2021-12-14 2022-03-29 北京超弦存储器研究院 一种半导体器件及其制造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
CN105051905B (zh) 2013-03-15 2018-10-23 英特尔公司 具有底层蚀刻停止的纳米线晶体管
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9966471B2 (en) 2014-06-27 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked Gate-All-Around FinFET and method forming the same
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9831324B1 (en) 2016-08-12 2017-11-28 International Business Machines Corporation Self-aligned inner-spacer replacement process using implantation
TWI769245B (zh) 2017-04-27 2022-07-01 日商東京威力科創股份有限公司 N型場效電晶體與p型場效電晶體奈米線裝置的製造方法
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
KR102277610B1 (ko) 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
US10361278B2 (en) 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10297508B2 (en) 2017-08-31 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US20190081155A1 (en) 2017-09-13 2019-03-14 Globalfoundries Inc. Nanosheet transistor with improved inner spacer
KR102471539B1 (ko) 2017-12-27 2022-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110571192A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10923598B2 (en) * 2018-11-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and methods of forming the same
US10892368B2 (en) * 2019-05-08 2021-01-12 International Business Machines Corporation Nanosheet transistor having abrupt junctions between the channel nanosheets and the source/drain extension regions
US11133309B2 (en) * 2019-05-23 2021-09-28 International Business Machines Corporation Multi-threshold voltage gate-all-around transistors
US10991711B2 (en) * 2019-06-20 2021-04-27 International Business Machines Corporation Stacked-nanosheet semiconductor structures
KR20210091478A (ko) * 2020-01-14 2021-07-22 삼성전자주식회사 반도체 장치
US11444177B2 (en) * 2020-01-30 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11495682B2 (en) * 2020-02-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11715777B2 (en) * 2020-05-29 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11916114B2 (en) 2020-08-17 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same
TWI843997B (zh) 2021-08-31 2024-06-01 台灣積體電路製造股份有限公司 半導體裝置、電晶體及形成半導體裝置的方法
TWI805020B (zh) * 2021-10-08 2023-06-11 鴻海精密工業股份有限公司 半導體結構的製作方法

Also Published As

Publication number Publication date
US11664420B2 (en) 2023-05-30
KR102341589B1 (ko) 2021-12-22
DE102020107101B3 (de) 2021-06-10
US20230268393A1 (en) 2023-08-24
CN113053822A (zh) 2021-06-29
US20210202697A1 (en) 2021-07-01
US11901411B2 (en) 2024-02-13
US20220359655A1 (en) 2022-11-10
KR20210084206A (ko) 2021-07-07
TWI748801B (zh) 2021-12-01

Similar Documents

Publication Publication Date Title
TWI748801B (zh) 半導體裝置及其形成方法
TW202109884A (zh) 半導體裝置
TWI793615B (zh) 半導體裝置及其形成方法
US20210273098A1 (en) Semiconductor Device and Method
US11532750B2 (en) Semiconductor device and method of manufacture
TWI828962B (zh) 半導體裝置及其形成方法
US11854688B2 (en) Semiconductor device and method
TWI805260B (zh) 半導體裝置及其製造方法
US20220367717A1 (en) Semiconductor Device and Method of Manufacture
US20220359654A1 (en) Methods of Forming Semiconductor Devices Including Gate Barrier Layers
TWI770789B (zh) 電晶體、半導體裝置及形成方法
US20220044937A1 (en) Transistor gate structure and method of forming
TW202101599A (zh) 半導體裝置之形成方法
US11532628B2 (en) Semiconductor device and method
TWI785661B (zh) 半導體裝置及其形成方法
US11557518B2 (en) Gapfill structure and manufacturing methods thereof
TWI770648B (zh) 半導體裝置、半導體結構及其形成方法
US20220359066A1 (en) Semiconductor Device and Method
US20220392998A1 (en) Semiconductor gates and methods of forming the same
CN114551578A (zh) 半导体装置和其形成方法