TWI804449B - 具有電源毛刺檢測功能之芯片 - Google Patents

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Abstract

提供了一種具有電源毛刺檢測功能之芯片，其包括接收電源電壓的電源端、反相器以及耦接該電源端的備用蓄電裝置。反相器具有耦接該電源端的輸入端。備用蓄電裝置將該電源電壓轉換為備用電源。當電源端上出現電源毛刺時，反相器由備用電源供電，以及，電源毛刺被反映在反相器的輸出端。

Description

具有電源毛刺檢測功能之芯片
本發明實施例通常涉及檢測技術，以及更具體地，涉及芯片上的電源毛刺檢測（power-glitch detection）。
黑客可能會採用電源毛刺攻擊（power-glitch attack），這是一種複雜的攻擊，旨在混淆電子設備中的芯片以洩露其秘密。通常，電源毛刺攻擊是通過快速改變輸入到芯片的電壓（例如，在芯片電源引腳故意輸入毛刺），使得芯片運行受到影響而導致跳過某些指令或發生錯誤的操作，從而使芯片內隱藏的資訊隨著產生的錯誤而洩露出來。
如何檢測這種惡意攻擊是片上系統（system-on-chip，SoC）設計中的一個重要問題。
以下發明內容僅是說明性的，而無意於以任何方式進行限制。即，提供以下概述來介紹本文描述的新穎和非顯而易見的技術的概念，重點，益處和優點。選擇的實施方式在下面的詳細描述中進一步描述。因此，以下發明內容既不旨在標識所要求保護的主題的必要特徵，也不旨在用於確定所要求保護的主題的範圍。
有鑒於此，本發明提供了一種具有電源毛刺檢測功能之芯片。
具有電源毛刺檢測功能之芯片包括：電源端，用於接收電源電壓；第一反相器，具有耦接到該電源端的輸入端；以及，備用蓄電裝置，耦接至該電源端，用於將該電源電壓轉換為備用電源；其中，當該電源端上出現電源毛刺時，該第一反相器由該備用電源供電，以及，該電源毛刺被反映在該第一反相器的輸出端。
在一些實施例中，該備用蓄電裝置包括串聯的電阻和電容；以及，該電阻和該電容之間的連接端耦接至該第一反相器，以在出現電源毛刺時提供該備用電源為該第一反相器供電。
在一些實施例中，該芯片還包括：鎖存器，用於呈現指示電源毛刺的檢測結果，其具有在該電源毛刺之前為低電平的正輸出端和在該電源毛刺之前為高電平的負輸出端；以及，開關，當該電源毛刺被反映在該第一反相器的輸出端時被接通，以將該鎖存器的該負輸出端連接到該鎖存器的該正輸出端；其中，該鎖存器還具有第一電容和第二電容，該第一電容在該電源毛刺過後將該正輸出端耦接到該電源端以上拉該正輸出端的電壓電平，以及，該第二電容將該負輸出端耦接到接地端。
在一些實施例中，當該正輸出端為高電平且該負輸出端為低電平時，表示檢測到電源毛刺。
在一些實施例中，該芯片還包括鎖存器，用於呈現指示電源毛刺的檢測結果，以及，該鎖存器包括：第一PMOS，其源極耦接該電源端；第一NMOS，該第一NMOS的汲極耦接該第一PMOS的汲極，該第一NMOS的閘極耦接該第一PMOS的閘極，該第一NMOS的源極耦接接地端，其中，該第一PMOS的汲極作為該鎖存器的正輸出端；第二PMOS，其源極耦接該電源端；以及，第二NMOS，該第二NMOS的汲極耦接該第二PMOS的汲極，該第二NMOS的閘極耦接該第二PMOS的閘極，該第二NMOS的源極耦接該接地端，其中，該第二PMOS的汲極作為該鎖存器的負輸出端；其中：該第一PMOS和該第一NMOS的閘極連接到該第二PMOS和該第二NMOS的汲極；該第二PMOS和該第二NMOS的閘極連接到該第一PMOS和該第一NMOS的汲極；以及，當該電源毛刺被反映在該第一反相器的輸出端時，該鎖存器的負輸出端被連接到該鎖存器的正輸出端。
在一些實施例中，該芯片還包括：開關（例如，NMOS開關），當該電源毛刺被反映在該第一反相器的輸出端時被接通，以將該鎖存器的該負輸出端連接到該鎖存器的該正輸出端。
在一些實施例中，該正輸出端在該電源毛刺之前為低電平；該負輸出端在該電源毛刺之前為高電平；該鎖存器還具有第一電容和第二電容，該第一電容在該電源毛刺過後將該正輸出端耦接到該電源端以上拉該正輸出端的電壓電平，以及，該第二電容將該負輸出端耦接到接地端。
在一些實施例中，當該正輸出端為高電平且該負輸出端為低電平時，表示檢測到電源毛刺。
在一些實施例中，該芯片還包括：D觸發器，其具有耦接該第一反相器的該輸出端的D端、耦接該電源端的時鐘端，以及，Q端；其中，當該D觸發器的Q端為高電平時，表示檢測到電源毛刺。
在一些實施例中，該芯片還包括：第二反相器，耦接該第一反相器，以形成用於鎖存該第一反相器的輸出的第一鎖存器；以及，複位電路，用於復位該第一鎖存器，以檢測下次的電源毛刺。
在一些實施例中，該復位電路包括第一複位電晶體和第二復位電晶體，該第一複位電晶體是PMOS，用於在復位信號有效時將該備用電源與該第一反相器斷開，該第二復位電晶體是NMOS，用於在該複位信號有效時將該第一反相器的輸出端連接至接地端。
在一些實施例中，該第一鎖存器還包括NMOS，其具有耦接到該第二反相器的輸出端的閘極、耦接到該第一反相器的PMOS的汲極的汲極以及耦接到該第一反相器的NMOS的汲極的源極；以及，該第一反相器的輸出端耦接該第二反相器的輸入端。
在一些實施例中，該芯片還包括：第二鎖存器，用於呈現指示電源毛刺的檢測結果，其具有在該電源毛刺之前為低電平的正輸出端和在該電源毛刺之前為高電平的負輸出端；以及，開關，當該電源毛刺被反映在該第一反相器的輸出端時被接通，以將該鎖存器的該負輸出端連接到該鎖存器的該正輸出端；其中，該第二鎖存器還具有第一電容和第二電容，該第一電容在該電源毛刺過後將該正輸出端耦接到該電源端以上拉該正輸出端的電壓電平，以及，該第二電容將該負輸出端耦接到接地端。
在一些實施例中，當該正輸出端為高電平且該負輸出端為低電平時，表示檢測到電源毛刺。
在一些實施例中，該芯片還包括：D觸發器，其具有耦接該第一反相器的該輸出端的D端、耦接該電源端的時鐘端，以及，Q端；其中，當該D觸發器的Q端為高電平時，表示檢測到電源毛刺。
在一些實施例中，該第一反相器和該備用蓄電裝置被設置在單個毛刺檢測單元內；該芯片為片上系統芯片；以及，該片上系統芯片內嵌的每個處理器具有用於接收電源的電源端，每個電源端連接相應的毛刺檢測單元。
本發明內容是通過示例的方式提供的，並非旨在限定本發明。在下面的詳細描述中描述其它實施例和優點。本發明由申請專利範圍限定。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。文中所用術語“基本”或“大致”係指在可接受的範圍內，所屬技術領域中具有通常知識者能夠解決所要解決的技術問題，基本達到所要達到的技術效果。舉例而言，“大致等於”係指在不影響結果正確性時，所屬技術領域中具有通常知識者能夠接受的與“完全等於”有一定誤差的方式。
第1圖示出了具有片上系統（SoC）設計的芯片（chip）。芯片100具有嵌入在其上的一個以上處理器，例如，中央處理單元（central processing unit，CPU）、張量處理單元（tensor processing unit，TPU）等等。每個處理器具有用於接收電源（power，亦可互換地描述為“電源電壓”）的（一個或多個）電源端（power terminal）VDD（可以理解地，標號VDD也可以用來表示電源端VDD上的電源/電源電壓），以及，每個電源端耦接到用於檢測電源毛刺（power glitch，亦可互換地描述為“電壓毛刺”）的相應毛刺檢測單元（glitch detection unit，GDU）。
第2圖示出了GDU（毛刺檢測單元）的一部分，在第2圖的示例中，示例GDU（毛刺檢測單元）是用於呈現指示電源毛刺的檢測結果的鎖存器（latch）200。第一PMOS（(p-type metal-oxide-semiconductor，p型金屬氧化物半導體）Mp1和第一NMOS（n-type metal-oxide-semiconductor，n型金屬氧化物半導體）Mn1形成（form）反相器（inverter）。第二PMOS Mp2和第二NMOS Mn2形成另一個反相器。第一PMOS Mp1的源極耦接到電源端VDD。第一NMOS Mn1的汲極耦接到第一PMOS Mp1的汲極（其作為鎖存器200的正輸出端VM）、第一NMOS Mn1的閘極耦接到第一PMOS Mp1的閘極，以及，第一NMOS Mn1的源極耦接到接地端（ground terminal）VSS。第二PMOS Mp2的源極耦接到電源端VDD。第二NMOS Mn2的汲極耦接到第二PMOS Mp2的汲極（其作為鎖存器200的負輸出端VMB）、第二NMOS Mn2的閘極耦接到第二PMOS Mp2的閘極，以及，第二NMOS Mn2的源極耦接到接地端VSS。第一PMOS Mp1和第一NMOS Mn1的閘極連接到第二PMOS Mp2和第二NMOS Mn2的汲極。第二PMOS Mp2和第二NMOS Mn2的閘極連接到第一PMOS Mp1和第一NMOS Mn1的汲極。應當說明的是，本發明並不以大小寫標號表示不同的指代，例如，在本發明實施例中，VMB和VMb指代相同，其均指鎖存器的負輸出端。
鎖存器200還可以包括復位（reset）設計（由復位信號RST控制）、置位（set）設計（由置位信號SET控制，例如，置位設計可以是主要針對測試用途，通過置位設計可強制將GDU的輸出設成1），以及，連接到高電平TieH且作為二極管的MOS（metal-oxide-semiconductor，金屬氧化物半導體）。在電源端VDD出現（occur，亦可互換地描述為“發生”）電源毛刺之前，正輸出端VM為低電平（low level），以及，負輸出端VMB為高電平（high level）。鎖存器200還具有第一電容（capacitor）C1，其在電源端VDD出現電源毛刺之後將正輸出端VM耦接到電源端VDD，以上拉（pull up）正輸出端VM的電壓電平。可選地，鎖存器200還具有第二電容C2，其將負輸出端VMB耦接到接地端VSS。當正輸出端VM已從低電平切換到高電平以及負輸出端VMB已從高電平切換到低電平時，說明檢測到電源毛刺。
由於當今半導體的電源電壓（supply voltage，亦可互換地描述為“供電電壓”）越來越低，MOS的放電能力可能太弱而無法在短暫的毛刺持續時間內將負輸出端VMB及時地放電至低電平。電源毛刺檢測可能會失敗。第3圖示出了每個毛刺檢測單元（GDU）的另一個重要部分，以用於確定性地（certainly）下拉負輸出端VMB的電壓電平。
如第3圖所示，毛刺檢測單元（GDU）還具有備用蓄電裝置（back-up power storage device）302、反相器304和開關（例如，利用NMOS實現的開關，為便於說明與理解，本發明實施例以NMOS開關為例進行示例說明，但本發明並不限於該示例說明）306。響應於反相器304的輸出端UV反映出電源端上出現電源毛刺，NMOS開關306被閉合（closed，亦可互換地描述為“被接通”、“是接通的”、“是閉合的”），以將鎖存器200的負輸出端VMB連接到（或者，亦可描述為“電連通到”）鎖存器200的正輸出端VM。
耦接至電源端VDD的備用蓄電裝置302將電源端VDD的電源轉換為備用電源（back-up power）VR_UV。反相器304的輸入端耦接到電源端VDD。當電源端VDD上出現電源毛刺時，反相器304由備用電源VR_UV供電。電源毛刺被反映在反相器304的輸出端UV（例如，反相器304的輸出端UV表現為高電平，以指示電源端VDD上出現電源毛刺，例如，向下的電源毛刺，可以理解地，標號UV也可以用來表示輸出端UV上的輸出/（輸出）信號），從而，NMOS開關306被接通，以及，鎖存器200的負輸出端VMB被連接到鎖存器200的正輸出端VM。
第4圖示出了與毛刺檢測單元（GDU）相關的信號的波形。與第2圖實施例提供的弱放電能力相比，在第3圖所示實施例中，一旦電源端VDD上出現電源毛刺，則由備用電源VR_UV供電的反相器304能夠做出快速反應。反相器304的輸出端UV的輸出快速地從低變高，以接通NMOS開關306，進而將鎖存器200的負輸出端VMB連接到鎖存器200的正輸出端VM。因此，一旦電源毛刺發生，則負輸出端VMB和正輸出端VM都會被拉低（tied to low）。在電源毛刺過後，第2圖中的第一電容C1上拉正輸出端VM的電壓電平。從而，處於高電平的VM和處於低電平的VMB正確地表現出檢測到電源毛刺。
藉助第3圖的電路，鎖存器200的MOS（其連接高電平TieH且作為二極管D1和D2）不是必需的。在一些示例性實施例中，可以從鎖存器200移除作為二極管D1和D2且連接高電平TieH的MOS。也就是說，憑藉第3圖的電路，第2圖中用作二極管D1和D2的MOS是可選的。
在一些示例性實施例中，鎖存器200和NMOS開關306是可選的。例如，可以直接從反相器304的輸出/輸出端（UV）觀察到電源毛刺。例如，在第3圖所示的實施例中，從第4圖的波形可以直觀地看出：當反相器304的輸出端（UV）信號從低變到高時，說明電源端VDD上出現電源毛刺。
在第3圖中，備用蓄電裝置302具有串聯連接的電阻R和電容C。電阻R和電容C之間的連接端耦接反相器304，以在電源毛刺發生時提供備用電源VR_UV給反相器304供電。
可以對備用蓄電裝置302、反相器304或NMOS開關306進行修改。
第5圖示出了另一電路，其可操作為響應於電源毛刺而連接正輸出端VM和負輸出端VMB。除了由NMOS Mn和PMOS Mp形成的第一反相器之外，第5圖還示出了第二反相器502。第二反相器502耦接到第一反相器（其包括Mn和Mp），以形成用於鎖存第一反相器的輸出（UV）的鎖存器。通過這種方式，輸出UV被保持在其理想電平，而不會被寄生元件放電。從而，NMOS開關306的控制變得更可靠。
為了復位（reset）鎖存器（第5圖所示）以檢測下次的（next）電源毛刺，本發明提出了一種複位電路（reset circuit）。如圖所示，復位電路包括第一複位電晶體Mr1和第二復位電晶體Mr2。第一複位電晶體Mr1是PMOS，用於在復位信號RST有效（asserted）時將備用電源VR_UV與第一反相器（Mn和Mp）斷開，以及，第二復位電晶體Mr2是NMOS，用於在複位信號RST有效時將第一反相器的輸出端UV連接到接地端VSS。
在第5圖中，鎖存器還包括NMOS ML，其閘極耦接第二反相器502的輸出端，汲極耦接第一反相器的PMOS Mp的汲極，源極耦接第一反相器的NMOS Mn的汲極。第一反相器的輸出端UV耦接到第二反相器502的輸入端。
第6圖示出了根據本發明另一示例性實施例的毛刺檢測單元（GDU）。不同於第5圖所示的電路，D觸發器（D flip-flop）602被提供，D觸發器602由第一反相器（其包括Mp和Mn）的輸出信號UV控制。D觸發器602的D端耦接第一反相器（其Mp和Mn包括）的輸出端UV，D觸發器602的時鐘端（clock terminal）耦接電源端VDD，以及，D觸發器602的Q端輸出信號VO1。響應於電源毛刺，信號VO1被斷言（asserted，亦可互換地描述為“是有效的”，即能夠反映檢測到電源毛刺的事件）。例如，當D觸發器602的Q端處於高電平時，說明檢測到電源毛刺。
第5圖的電路中產生的輸出信號UV能夠用於控制D觸發器602而不是控制NMOS開關306。也就是說，第5圖所示實施例中的NMOS開關可以被替換為第6圖所示實施例中的D觸發器602。
在申請專利範圍中使用諸如“第一”，“第二”，“第三”等序數術語來修改申請專利要素，其本身並不表示一個申請專利要素相對於另一個申請專利要素的任何優先權、優先級或順序，或執行方法動作的時間順序，但僅用作標記，以使用序數詞來區分具有相同名稱的一個申請專利要素與具有相同名稱的另一個元素要素。
雖然已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更，例如，可以通過結合不同實施例的若干部分來得出新的實施例。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬技術領域中具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
100:芯片 200:鎖存器 C1,C2:電容 D1,D2:二極管 RST:復位信號 SET:置位信號 Mp1,Mp2,Mp:PMOS Mn1,Mn2,Mn,ML:NMOS VM:鎖存器200的正輸出端 VMb:鎖存器200的負輸出端 TieH:高電平 Mr1:第一複位電晶體 Mr2:第二復位電晶體 602:D觸發器 302:備用蓄電裝置 304:反相器 306:NMOS開關 VDD:電源端 R:電阻 C:電容 VR_UV:備用電源 UV:反相器304的輸出端 VSS:接地端
附圖（其中，相同的數字表示相同的組件）示出了本發明實施例。包括的附圖用以提供對本公開實施例的進一步理解，以及，附圖被併入並構成本公開實施例的一部分。附圖示出了本公開實施例的實施方式，並且與說明書一起用於解釋本公開實施例的原理。可以理解的是，附圖不一定按比例繪製，因為可以示出一些部件與實際實施中的尺寸不成比例以清楚地說明本公開實施例的概念。 第1圖示出了一種具有片上系統（system-on-chip，SoC）設計的芯片（chip）。 第2圖示出了GDU（Glitch Detection Unit，毛刺檢測單元）的一部分，其是用於呈現指示電源毛刺的檢測結果的鎖存器200。 第3圖示出了每個毛刺檢測單元（GDU）的另一個重要部分，以用於確定性地下拉負輸出端VMB的電壓電平。 第4圖是與毛刺檢測單元（GDU）相關的信號的波形示意圖。 第5圖示出了被操作為響應於電源毛刺而連接正輸出端VM和負輸出端VMB的另一電路。 第6圖示出了根據另一示例性實施例的毛刺檢測單元（GDU）。 在下面的詳細描述中，為了說明的目的，闡述了許多具體細節，以便所屬技術領域中具有通常知識者能夠更透徹地理解本發明實施例。然而，顯而易見的是，可以在沒有這些具體細節的情況下實施一個或複數個實施例，不同的實施例或不同實施例中披露的不同特徵可根據需求相結合，而並不應當僅限於附圖所列舉的實施例。
302:備用蓄電裝置
304:反相器
306:NMOS開關
VDD:電源端
R:電阻
C:電容
VR_UV:備用電源
UV:反相器304的輸出端
VM:正輸出端
VMb:負輸出端
VSS:接地端

Claims (13)

  1. 一種具有電源毛刺檢測功能之芯片，包括： 電源端，用於接收電源電壓； 第一反相器，具有耦接到該電源端的輸入端；以及， 備用蓄電裝置，耦接至該電源端，用於將該電源電壓轉換為備用電源； 其中，當該電源端上出現電源毛刺時，該第一反相器由該備用電源供電，以及，該電源毛刺被反映在該第一反相器的輸出端。
  2. 如請求項1所述之具有電源毛刺檢測功能之芯片，其中： 該備用蓄電裝置包括串聯的電阻和電容；以及， 該電阻和該電容之間的連接端耦接至該第一反相器，以在出現電源毛刺時提供該備用電源為該第一反相器供電。
  3. 如請求項1所述之具有電源毛刺檢測功能之芯片，其中，該芯片還包括： 鎖存器，用於呈現指示電源毛刺的檢測結果，其具有在該電源毛刺之前為低電平的正輸出端和在該電源毛刺之前為高電平的負輸出端；以及， 開關，當該電源毛刺被反映在該第一反相器的輸出端時被接通，以將該鎖存器的該負輸出端連接到該鎖存器的該正輸出端； 其中，該鎖存器還具有第一電容和第二電容，該第一電容在該電源毛刺過後將該正輸出端耦接到該電源端以上拉該正輸出端的電壓電平，以及，該第二電容將該負輸出端耦接到接地端。
  4. 如請求項1所述之具有電源毛刺檢測功能之芯片，其中，該芯片還包括鎖存器，用於呈現指示電源毛刺的檢測結果，以及，該鎖存器包括： 第一PMOS，其源極耦接該電源端； 第一NMOS，該第一NMOS的汲極耦接該第一PMOS的汲極，該第一NMOS的閘極耦接該第一PMOS的閘極，該第一NMOS的源極耦接接地端，其中，該第一PMOS的汲極作為該鎖存器的正輸出端； 第二PMOS，其源極耦接該電源端；以及， 第二NMOS，該第二NMOS的汲極耦接該第二PMOS的汲極，該第二NMOS的閘極耦接該第二PMOS的閘極，該第二NMOS的源極耦接該接地端，其中，該第二PMOS的汲極作為該鎖存器的負輸出端； 其中： 該第一PMOS和該第一NMOS的閘極連接到該第二PMOS和該第二NMOS的汲極； 該第二PMOS和該第二NMOS的閘極連接到該第一PMOS和該第一NMOS的汲極；以及， 當該電源毛刺被反映在該第一反相器的輸出端時，該鎖存器的負輸出端被連接到該鎖存器的正輸出端。
  5. 如請求項4所述之具有電源毛刺檢測功能之芯片，其中，該芯片還包括： 開關，當該電源毛刺被反映在該第一反相器的輸出端時被接通，以將該鎖存器的該負輸出端連接到該鎖存器的該正輸出端。
  6. 如請求項5所述之具有電源毛刺檢測功能之芯片，其中： 該正輸出端在該電源毛刺之前為低電平； 該負輸出端在該電源毛刺之前為高電平； 該鎖存器還具有第一電容和第二電容，該第一電容在該電源毛刺過後將該正輸出端耦接到該電源端以上拉該正輸出端的電壓電平，以及，該第二電容將該負輸出端耦接到接地端。
  7. 如請求項1所述之具有電源毛刺檢測功能之芯片，其中，該芯片還包括： 第二反相器，耦接該第一反相器，以形成用於鎖存該第一反相器的輸出的第一鎖存器；以及， 複位電路，用於復位該第一鎖存器，以檢測下次的電源毛刺。
  8. 如請求項7所述之具有電源毛刺檢測功能之芯片，其中： 該復位電路包括第一複位電晶體和第二復位電晶體，該第一複位電晶體是PMOS，用於在復位信號有效時將該備用電源與該第一反相器斷開，該第二復位電晶體是NMOS，用於在該複位信號有效時將該第一反相器的輸出端連接至接地端。
  9. 如請求項7所述之具有電源毛刺檢測功能之芯片，其中： 該第一鎖存器還包括NMOS，其具有耦接到該第二反相器的輸出端的閘極、耦接到該第一反相器的PMOS的汲極的汲極以及耦接到該第一反相器的NMOS的汲極的源極；以及， 該第一反相器的輸出端耦接該第二反相器的輸入端。
  10. 如請求項9所述之具有電源毛刺檢測功能之芯片，其中，該芯片還包括： 第二鎖存器，用於呈現指示電源毛刺的檢測結果，其具有在該電源毛刺之前為低電平的正輸出端和在該電源毛刺之前為高電平的負輸出端；以及， 開關，當該電源毛刺被反映在該第一反相器的輸出端時被接通，以將該鎖存器的該負輸出端連接到該鎖存器的該正輸出端； 其中，該第二鎖存器還具有第一電容和第二電容，該第一電容在該電源毛刺過後將該正輸出端耦接到該電源端以上拉該正輸出端的電壓電平，以及，該第二電容將該負輸出端耦接到接地端。
  11. 如請求項3、6、10中任一項所述之具有電源毛刺檢測功能之芯片，其中： 當該正輸出端為高電平且該負輸出端為低電平時，表示檢測到電源毛刺。
  12. 如請求項1、9中任一項所述之具有電源毛刺檢測功能之芯片，其中，該芯片還包括： D觸發器，其具有耦接該第一反相器的該輸出端的D端、耦接該電源端的時鐘端，以及，Q端； 其中，當該D觸發器的Q端為高電平時，表示檢測到電源毛刺。
  13. 如請求項1所述之具有電源毛刺檢測功能之芯片，其中： 該第一反相器和該備用蓄電裝置被設置在單個毛刺檢測單元內； 該芯片為片上系統芯片；以及， 該片上系統芯片內嵌的每個處理器具有用於接收電源的電源端，每個電源端連接相應的毛刺檢測單元。
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