TWI802603B - 單一金屬之多浴電鍍 - Google Patents

單一金屬之多浴電鍍 Download PDF

Info

Publication number
TWI802603B
TWI802603B TW107136267A TW107136267A TWI802603B TW I802603 B TWI802603 B TW I802603B TW 107136267 A TW107136267 A TW 107136267A TW 107136267 A TW107136267 A TW 107136267A TW I802603 B TWI802603 B TW I802603B
Authority
TW
Taiwan
Prior art keywords
electroplating
metal
features
bath
concentration
Prior art date
Application number
TW107136267A
Other languages
English (en)
Other versions
TW201929146A (zh
Inventor
卡里 索爾克森
尼馬爾 尚卡爾 西卡曼尼
布萊恩 Ｌ 巴克羅
史蒂芬 Ｔ 邁爾
湯瑪斯 阿南德 波努斯瓦彌
Original Assignee
美商蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商蘭姆研究公司 filed Critical 美商蘭姆研究公司
Publication of TW201929146A publication Critical patent/TW201929146A/zh
Application granted granted Critical
Publication of TWI802603B publication Critical patent/TWI802603B/zh

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D1/00—Electroforming
    • C25D1/003—3D structures, e.g. superposed patterned layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/38—Electroplating: Baths therefor from solutions of copper
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/605—Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • C25D5/611—Smooth layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/1162—Manufacturing methods by patterning a pre-deposited material using masks
    • H01L2224/11622—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrochemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemically Coating (AREA)

Abstract

本發明提供一種將金屬電鍍至基板上部分已製成之電子元件之特徵部內的方法。該方法包括：(a)於特徵部接觸具有第一組成且包含金屬離子之第一電鍍浴時，將金屬電鍍進特徵部中，以透過由下往上填充的機制部分填充特徵部；(b)其後，於特徵部接觸具有不同於第一組成之第二組成且包含金屬離子之第二電鍍浴時，將更多金屬電鍍進特徵部中，以進一步填充特徵部；以及(c)將基板從進行操作(b)之電鍍工具中移走。

Description

單一金屬之多浴電鍍
本發明一般係關於一種用於晶圓級封裝(WLP)應用之電鍍。尤其是關於一種多浴電鍍方法，以電鍍多層相同金屬於基板之特徵部上，俾於可接受之電鍍速率下產生高特徵部均勻性。
用於晶圓級封裝應用中之電解溶液(如金屬鍍浴)通常係設計成，於可接受之沉積純度下產生可接受的晶粒內(within-die，WID)、晶圓內(within-wafer，WIW)及特徵部內(within-feature，WIF)不均勻性。此等不均勻性係藉由控制用於鍍浴之溶液中的金屬及酸濃度，並選擇應用至鍍浴之添加劑包料，而於可接受電鍍速率下產生。然而，大柱體(pillar)應用通常所需要的較快電鍍速率可能導致顯著的特徵部或柱體不均勻性，或者產生不純的沉積。於尋求鍍浴化性最佳化以於可接受的電鍍速率及純度下達到理想WID、WIW及WIF不均勻性時，可能出現進一步的技術挑戰。
本發明提供的是將金屬電鍍至基板上部分已製成之電子元件之特徵部內的方法。本發明之一態樣係關於一種方法，其包括：(a)於特徵部接 觸具有第一組成且包含金屬離子之第一電鍍浴時，將金屬電鍍進特徵部中，以透過由下往上填充的機制部分填充特徵部；(b)其後，於特徵部接觸具有不同於第一組成之第二組成且包含金屬離子之第二電鍍浴時，將更多金屬電鍍進特徵部中，以進一步填充特徵部；以及(c)將基板從進行操作(b)之電鍍工具中移走。
於一些具體實施例中，該金屬為銅。
於一些具體實施例中，該第一電鍍浴及該第二電鍍浴各自包含酸。
於一些具體實施例中，該第一電鍍浴僅包含一種溶解陰離子。
於一些具體實施例中，該第一電鍍浴及該第二電鍍浴各自包含硫酸銅及硫酸。
於一些具體實施例中，該第一電鍍浴包含兩種溶解陰離子。
於一些具體實施例中，該第一電鍍浴包含硫酸銅及甲基磺酸。
於一些具體實施例中，該第二電鍍浴包含硫酸銅及硫酸，但不含有甲基磺酸。
於一些具體實施例中，第一電鍍浴具有第一濃度之金屬離子，而第二電鍍浴具有第二濃度之金屬離子。此外，第一濃度可大於第二濃度。再者，於某些具體實施例中，該金屬為銅，銅離子之第一濃度約為85g/l，且其中銅離子之第二濃度約為70g/l。或者，於其他具體實施例中，第一濃度小於第二濃度。
於一些具體實施例中，第一電鍍浴具有第一濃度的酸，而第二電鍍浴具有第二濃度的酸，其中第二濃度大於第一濃度。或者，於其他具體實施例中，第一濃度小於第二濃度。
於一些具體實施例中，該金屬為銅，酸之第一濃度約為145g/l，且其中酸之第二濃度約為190g/l。
於一些具體實施例中，第一電鍍浴具有第一添加劑組成，而第二電鍍浴具有不同於第一添加劑組成之第二添加劑組成。此外，於某些具體實施例中，相較於第二添加劑組成，第一添加劑組成具有較強之由下往上填充特性。再者，於一些具體實施例中，第一添加劑組成可包括一抑制劑及一加速劑。再進一步地說，於一些具體實施例中，第一添加劑組成包括一抑制劑及一加速劑。相較於第一添加劑組成，第二添加劑組成可具有較強之整平特性。
於一些具體實施例中，(a)中之電鍍係於第一溫度下進行，且其中(b)中之電鍍係於低於第一溫度之第二溫度下進行。
於一些具體實施例中，(a)中之電鍍係於第一電流密度下進行，於(a)期間，第一電流密度低於用於將金屬電鍍至特徵部中之第一極限電流密度，且其中(b)中之電鍍係於第二電流密度下進行，於(b)期間，第二電流密度高於第一極限電流密度，但低於用於將金屬電鍍至特徵部中之第二極限電流密度。
於一些具體實施例中，於(b)之後，於特徵部接觸具有不同於第二組成之第三組成且包含金屬離子之第三電鍍浴時，將甚至更多的金屬電鍍進特徵部中。
於一些具體實施例中，操作(a)係於第一電鍍腔室中進行，而操作(b)係於第二電鍍腔室中進行。此外，於某些具體實施例中，該第一電鍍腔室可位於第一電鍍工具中，其具有多個電鍍腔室共用之一或更多站及/或機 構，並包括第一電鍍腔室於第一電鍍工具中，其中第二電鍍腔室可位於第二電鍍工具中，其未共用第一電鍍工具之一或更多站及/或機構。
於一些具體實施例中，操作(a)及操作(b)係於單一電鍍腔室中進行。此外，於某些具體實施例中，第一及第二電鍍浴依序流進該單一電鍍腔室中，以先進行操作(a)，隨後再進行操作(b)。
於一些具體實施例中，該些特徵部為基板上光阻層中之孔洞。於操作(a)及(b)中電鍍金屬可於孔洞中形成金屬柱體。此外，於某些具體實施例中，該些金屬柱體可為晶圓級封裝之構件。金屬柱體與錫焊料組成之間可形成接觸。於某些具體實施例中，該些特徵部為直徑或寬度至少約為150微米之孔洞或溝槽。
於一些具體實施例中，該些特徵部為直徑或寬度至少約為200微米之孔洞或溝槽。
100:基板
101:層
103:晶種層
105:遮罩層
107、108、109:特徵部
110:陽極
113:金屬
115:補充金屬
201、203、205、207:操作
301:基板
305:溶液
307:金屬柱體
309:金屬
311:特徵部
501、503、505、507、509、511、513:操作
601:晶圓
603:水平線
605:垂直線
607:晶粒
609:放大部分
611:特徵部
701A、701B、701C:晶圓
705A:第一組柱體
705A’:第二組柱體
705C:第一柱體
705C’:第二柱體
707A、707B、707C:第一晶粒
707A’、707B’、707C’:第二晶粒
711A、709A、709A’、711A’、713B、715B’:線
713A:最低柱體
715A:最高柱體
717A:第一範圍
717A’:第二範圍
1001A、1003A、1005A、1007A、1011A:操作
1001B、1003B、1005B、1007B、1011B、1013B:操作
1001C、1003C、1003C’、1005C、1005C’:操作
1007C、1007C’、1011C’:操作
1106:基板
1009A、1009B、1009C、1009C’:製程
1100:電沉積設備
1101:前端裝載
1102:前端機器人
1102a:機器人軌道
1103:心軸
1104、1108:接取站
1106:基板
1107:電鍍槽
1109:安裝架
A:底部
h:高度
d:寬度或直徑
hc:限定部分
hd:其餘部分
參考隨附圖式，下文將更加詳細敘述諸多示例性具體實施例，其中：圖1A至1D為進行處理之基板剖面示意圖。
圖2為本揭示中某些具體實施例將金屬電鍍至基板上貫穿遮罩(through-mask)之凹入特徵部中之製程流程圖。
圖3為總體電解液與遮罩或光阻界面處觀察到之銅遷移現象剖面示意圖。
圖4為示例性模型濃度分佈圖，其以距離函數表示總體電解液中的銅濃度。
圖5為本揭示中某些具體實施例將金屬電鍍進基板上貫穿遮罩中凹入特徵部中之製程流程圖。
圖6A及6B分別為示例性半導體晶圓、晶粒與特徵部、以及晶圓放大部分。
圖7A、7B及7C分別為顯示出晶粒內(WID)、晶圓內(WIW)及特徵部內(WIF)不均勻性測定之基板剖面示意圖。
圖8A為硫酸銅(CuSO4)及硫酸(H2SO4)溶液之溶解極限圖；圖8B為甲基磺酸(MSA)中硫酸銅之溶解極限圖，其與硫酸中硫酸銅之溶解極限作比較。
圖9A至9C分別為顯示WID、WIW及WIF之特徵部不均勻性獲得改善之長條圖。
圖10A至10C為關於電鍍之各種製程之製程流程圖。
圖11為本揭示中某些具體實施例用以將金屬電鍍進特徵部中之工具示意圖。
於下文詳細描述中，本發明以眾多特定實施方式呈現，以對所揭示的實施方式提供透徹的瞭解。然而，如本領域中具有通常知識者所知，可在無此等特定細節之情況下、或藉由使用替代元件或製程來實現所揭示的實施方 式。於其他實例中，眾所周知之製程、程序及組件不再詳加描述，以免不必要地混淆所揭示之實施方式的態樣。
本文提供了於晶圓級封裝(wafer-level-packaging，WLP)應用中之半導體基板上產生金屬柱體及/或凸塊之可接受的特徵部不均勻性的方法及設備。如本領域技術人員通常所理解的，與晶圓切割成個別電路(晶粒)後再進行封裝之習知方法相比，晶圓級封裝係指仍為晶圓一部分時之積體電路(IC)之封裝技術。
通過微影遮罩或光阻(PR)之電鍍通常用來於先進半導體元件製造中形成金屬凸塊及柱體。採用貫穿遮罩電鍍(through-mask electroplating)之典型製程可能包含下述製程操作。首先，以薄導電晶種層材料(如銅)塗覆基板(如具有平坦外露表面之半導體基板)，其中薄導電晶種層材料可藉由任何合適的方法沉積而成，如物理氣相沉積法(PVD)。接著，將非導電遮罩層(如光阻)沉積於晶種層上，並進行圖案化，以定義出凹入特徵部(如圓形或多邊形孔洞)。該圖案化步驟使位於每一凹入特徵部底部之晶種層外露。於圖案化後，基板之外露表面包括場區域中非導電遮罩的部分，及凹入特徵部底部處之導電晶種層。
貫穿遮罩電鍍(或者，使用光阻時之貫穿光阻(through resist)電鍍)可包含，將基板置於電鍍設備中，以對基板周緣之晶種層進行電接觸。該設備容納著一陽極及一電解液，該電解液包含有待用於電鍍之金屬離子。對該基板施加陰極偏壓，並浸入電解溶液中，該電解溶液提供於基板表面還原之金屬離子，如下方程式所示，其中M為金屬(如銅)，而n為還原期間之轉移電子數： M n++ne - → M 0
由於導電晶種層僅於凹入特徵部的底部處暴露於電解溶液，故電化學沉積(例如，由貫穿遮罩電鍍製程所促動)僅發生於凹入特徵部內，而未於場(如暴露於電解溶液之遮罩或光阻的頂層)上發生。因此，貫穿遮罩電鍍可用於將金屬至少部分地填入嵌於遮罩中之諸多凹部。最後，於電鍍後，該遮罩或光阻可藉由習知剝除方法移除，俾使該基板具有許多獨立的金屬凸塊或柱體。
定義
於本文敘述中，“半導體晶圓”或“半導體基板”或簡稱“基板”用詞，係指本體任一處中具有半導體材料之基板，本領域之技術人員可以理解，半導體材料無需外露。半導體基板可包括形成於半導體材料上之一或更多介電及導電層。用於半導體元件工業中之晶圓通常為圓形半導體基板，其直徑例如為200毫米(mm)、300毫米(mm)、或450毫米(mm)。下文詳細敘述了電化學鍍，亦稱為“電鍍”(electroplating，或簡寫為plating)，以及鍍於晶圓上之材料的後續蝕刻步驟。然而，本領域之技術人員能理解，可包含本文所述之合適的替代實施方式，且揭示的電鍍操作可於各種形狀及尺寸的工件上進行，其中工件可由各種材料所製成。除了半導體晶圓外，可利用該揭示之實施方式的其他工件包括各種物件，如印刷電路板(PCB)及/或其類似物。
本文所提供之方法及設備可用於產生金屬之可接受的特徵部不均勻性，該金屬係電沉積於形成於貫穿遮罩或光阻(提供於半導體基板上)內之凹入特徵部中，例如金屬沉積為金屬柱體及/或凸塊形式。可使用之金屬舉例 包括：銅(Cu)、鎳(Ni)、鈷(Co)、錫(Sn)、及其各種合金。於某些具體實施例中，所列金屬之合金包括形成有例如惰性金屬(如金，Ag)之合金，其中惰性金屬為少量存在，如5原子百分比或更少。
本文所使用之“特徵部(feature)”用詞，可意指基板上未填充、部分填充或完全填充之凹部。同樣地，“貫穿遮罩特徵部(through-mask features)”一詞，係指形成於介電遮罩層(如光阻(PR)層)中之未填充、部分填充或完全填充之凹入特徵部。此等貫穿遮罩特徵部係形成於導電晶種層上。因此，具有未填充或部分填充貫穿遮罩特徵部之基板可包括外露之非連續金屬層及外露之介電層。於某些具體實施例中，該外露之非連續金屬層可藉由位於介電層下之額外導電層電性連接。
使用多浴之單一金屬電鍍
本文所揭示之方法及設備包含，於電鍍製程中，使例如WLP中所使用的基板上之特徵部依序接觸至少兩種不同電鍍浴，以將特定金屬(如銅)電化學沉積(如電鍍)於特徵部中。使用兩種或更多電鍍浴(每一鍍浴於溶液中具有所需電鍍金屬相對於酸之不同濃度)可改善或至少平衡各種競爭製程品質。舉例說明，每一或所有製程品質，如晶粒內(WID)均勻性、特徵部內(WIF)均勻性、晶圓內(WIW)均勻性、電鍍速度及電鍍純度可能獲得改善及/或最佳化。如本文所述，“不均勻”及“均勻”用詞一般係指，鍍於基板上目標特徵部上之金屬所觀察到的厚度變化。因此，不均勻性的改善包含，降低至少一製程品質(如WID)之不想要的變化。此外，不像化學機械研磨(CMP)，本文所提供的方法於均勻性改善上無需仰賴於機械墊或研磨漿料之使用。反之，該些 方法係藉由使待電鍍之特徵部接觸至少兩種不同電鍍浴，且每一鍍浴具有相互不同的化學組成。
一般而言，銅是從鍍浴電鍍至定義於光阻塗覆矽晶圓中之特徵部上或特徵部內，以形成用於晶圓級封裝應用之柱體。選擇鍍浴中由溶液中之硫酸銅所提供的銅(該溶液具有例如硫酸)，以提供可接受的電鍍效能，其中電鍍效能可於可接受之電鍍速率下由WID、WIF、WIW測得。就許多電鍍應用而言，使晶圓置於單一鍍浴係足以於可接受的電鍍速率下達到所需的特徵部均勻性。然而，對要求更高的應用而言，如涉及高深寬比(high-aspect ratio)特徵部之應用，則可藉由利用多浴電鍍方法來解決傳統單浴方法相關的缺點。
本文所述之製程可應用於，在製造具有各種尺寸特徵部之各種封裝互連(包括銅線、重佈線(RDL)、及不同尺寸的柱體)期間，填塞貫穿遮罩特徵部。此等柱體可包括：微柱體、標準柱體及整合型高密度扇出(HDFO)及大型柱體(megapillar)。特徵部的寬度(例如，在大致圓柱形特徵部中之直徑)可大致例如從約5微米(重佈線)至約200微米(大型柱體)變化。某些揭示的方法可能特別適用於電鍍較大特徵部，例如具有約100-300微米寬度的特徵部。舉例來說，可於製作具有複數大型柱體(具有約200微米等級的寬度)之基板期間，採用該些方法。特徵部的深寬比可能變化，於某些具體實施例中，其係從約1：2(高度對寬度)至2：1及更大。某些揭示的方法特別適用於高深寬比特徵部，如約4：1及更大。此外，本文所提供的方法適用於包含不同尺寸特徵部的基板。例如，該基板可包含具有第一寬度之第一特徵部及具有第二寬度之第二特徵部，第二寬度比第一寬度大至少約1.2倍，如至少1.5倍，或至少2倍。 本文所揭示的方法基本上對具有獨立特徵部及/或具有不同寬度之特徵部之基板帶來好處，如果此等基板的金屬厚度分布具有變化。
圖1A-1D為正進行處理(例如圖2所示之製程流程圖所示)之半導體基板一部分的剖面示意圖。圖2所示之製程係從操作201開始，其提供其上設有貫穿遮罩之基板。該貫穿遮罩中形成有特徵部。圖1A為此基板100之一部分剖面圖，其中該基板包括層101(例如介電層，如矽氧化物)，層101上設有導電晶種層103，如銅層。本領域之技術人員可理解，層101可位於一或更多其他層(圖未示)上，其可包括半導體材料，如矽(Si)、鍺(Ge)、矽鍺(SiGe)等。圖案化非導電貫穿遮罩，亦稱為遮罩層105(如光阻)係提供於晶種層103上，並具有形成於遮罩中之複數凹入特徵部，使導電晶種層103材料於凹入特徵部107及108之底部A處外露。特徵部107及108稱為貫穿遮罩凹入特徵部，其貫穿了遮罩層105。
於圖1A所示之結構中，特徵部107及108呈現彼此靠近設置。於某些具體實施例中，獨立的凹入特徵部109例如可位於離最靠近之凹入特徵部108較遠距離處。本文所討論的方法可應用於使金屬填入特徵部107及108，以及獨立特徵部109。藉由本文所述之電鍍方法，特定特徵部的相對分隔不一定與特徵部填塞金屬之能力有關。
於某些具體實施例中，圖1A所示之基板可藉由提供具有外露支撐層101(如介電層)之半導體基板來獲得。導電層(如晶種層103)可藉由任何合適方法(如物理氣相沉積，PVD)，沉積於外露支撐層101上。接著，遮罩層105可透過例如旋轉塗佈法，沉積於晶種層103上。遮罩層105可隨後藉由微影技術進行圖案化，以定義出貫穿遮罩凹入特徵部107、108及100。該些凹入特徵部 之尺寸可根據應用而變化，且通常可具有約5至250微米之間的寬度，以及1：2至15：1之間的深寬比。於某些具體實施例中，於大型柱體(例如大於200微米高)應用所需之高電鍍速率下達到WID、WIW及WIF度量之可接受的不均勻性可能顯得特別困難。
接著，例如藉由將基板100接觸一或更多電鍍浴，使金屬電鍍於凹入特徵部107、108及190中，以至少部分填塞凹入特徵部。於某些具體實施例中，進行電鍍期間，可藉由外露(如圖1A所示)並連接至電源(圖未示)之晶種層103，對基板100施加陰極偏壓。可將基板100放進電鍍槽中與陽極110相對，其中陽極110繪示成較實際使用更接近基板及光阻，但實際上不一定使用。此外，包圍基板100之電解溶液的接觸表面包含有待鍍於例如晶種層103上之金屬離子。可將基板100浸入電解液中，以開始進行電鍍，使金屬至少部分地填入凹入特徵部107、108及109。
用於改善電鍍均勻性之方法不一定可於可接受之沉積速率下達到可接受之特徵部均勻性。因此，通常需進一步改善例如WID均勻性。再者，越快的電鍍速率通常可能導致沉積於凹入特徵部中之材料厚度變化增加。據此，為使電鍍金屬柱體及/或凸塊達到所需的目標均勻性，製程條件或參數可能必須於以較慢速率電鍍基板、或以較快速率電鍍並隨後進行電平坦化(例如，於電解拋光期間，遮住或覆蓋基板表面的某些區域)之間作調整。使用本文所揭示的方法可於既定要求之特徵部均勻度下展現較高產率。
圖2所示之製程流程採用第一電鍍浴及第二電鍍浴。於某些具體實施例中，每一鍍浴具有不同於另一鍍浴之獨有化學組成。兩鍍浴之個別組成使用於同一電鍍製程中時，可改善電鍍特徵部之均勻性或均勻性之至少一度 量。於某些實例中，選擇兩鍍浴之組成，以達到電鍍金屬層之目標均勻性。於某些具體實施例中，一或兩鍍浴包括金屬離子(如銅離子)、溶劑及酸。
習知是於銅電鍍中設計單一鍍浴，並藉由控制鍍浴中之銅及酸濃度以及添加劑包料之選擇及添加，以產生可接受的WID、WIW及WIF等級之特徵部不均勻性。然而，通常難以於大或高柱體應用通常所需的較高電鍍速率下達到可接受的特徵部不均勻性，或者於某些狀況下甚至是不可能的，其中銅遷移限制可能需使用高銅濃度電解液，以避免特徵部底部處或靠近特徵部底部電鍍失敗。不幸地，具高銅濃度會限制最大酸濃度，因而對WID及WIW有不利的影響。
使用多電鍍浴，可解決電鍍浴中溶液之高濃度銅電解液或酸之間作選擇之相關挑戰。為達到所需之均勻度等級，可使用多電鍍浴，對基板或晶圓上之特徵部進行電鍍。每一電鍍浴可配製成具有獨特濃度之金屬(用以使用於電鍍難以達成的特徵部)及酸，其一起有利地影響WID、WIF及WIW均勻性。例如，一開始可透過使特徵部與含有例如高銅電解液濃度之第一電鍍浴接觸，以進行電鍍。於電鍍期間，高銅濃度可使銅得以遷移至凹入高深寬比特徵部(如直徑60微米，且高240微米)內難以到達的區域。已發現高銅濃度浴可降低WIF不均勻性，但會導致高WID及WIW不均勻性。接著，使特徵部與具有高酸濃度之第二電鍍浴接觸，以於電鍍期間改善WID及WIW。即使銅遷移不是限制因素，但兩鍍浴中之其中一鍍浴可製備成用以優化WIF均勻性(其可藉由高銅濃度獲得改善)，而另一鍍浴則用以優化WID及WIW均勻性(其可藉由高酸濃度獲得改善)。據此，可連續使用多電鍍浴(每一鍍浴具有不同於另一鍍浴之金屬及酸濃度)，以電沉積例如大或高柱體(高度超過150微米)，尤其是高深寬比的柱 體(例如具有至少約3或至少約4之高度對直徑的比率)。此外，可將鍍浴配製成，電鍍持續時間長(例如大於10分鐘)不會對總系統開銷(如沖洗，轉移)及產率造成不利或顯著影響。
圖2所示之製程流程更進一步說明上述方法，亦即，使用多浴電鍍法，將單一金屬(如銅)鍍於基板的特徵部上。於操作201中，如上所述，提供其上設有貫穿遮罩之基板。該貫穿遮罩(如圖案化光阻)例如可經由傳統技術(如旋轉塗佈)，沉積或塗佈於基板。提供於基板上之貫穿遮罩具有形成於遮罩中且將藉由電鍍填塞金屬的凹入特徵部，如圖1A-1D所示。接著，於操作203中，將金屬電鍍至凹進貫穿遮罩中之特徵部中，以部分填充凹入特徵部。使基板的特徵部與具有限定濃度之金屬離子(例如具有酸之溶液中的銅離子)的第一電鍍浴接觸。溶液中之金屬離子濃度可能取決於需將銅離子快速傳送深入貫穿遮罩中之高及/或高深寬比特徵部的需求。於某些具體實施例中，可觀察到操作203中所進行的電鍍製程有些不均勻性。
操作203對應於圖1A及1B，其中當晶種層103與第一電鍍浴接觸並施加電流時，形成於遮罩層105中之特徵部107、108及109便會被金屬(如銅)填入。如圖1B所示，可觀察到特徵部107、108及109內的金屬113高度有些不均勻性，其可能是第一電鍍浴的組成所導致的。如前文一般所述，此高銅濃度可能反而限制了鍍浴中的酸含量，導致觀察到WID及WIW不均勻性。
為進一步將圖1B所示之電鍍金屬113不均勻性降至最小，基板接著與第二電鍍浴接觸，其中第二電鍍浴具有不同於第一電鍍浴之組成，例如，其具相對較高的酸濃度，以改善具高銅濃度之第一電鍍浴所導致的WID及WIW不均勻性。從第二電鍍浴電鍍補充金屬115(如銅)，以進一步填充凹入特徵部 107、108及109，使該些特徵部之間所觀察到的不均勻性可小於當所有電鍍皆於第一浴中進行時所產生的不均勻性，如圖1B及1C所示。如圖1C及1D所示，第二電鍍浴於金屬113之每一柱體上沉積大致相同量的補充金屬115，使每一柱體增高了大致相同的量。該方法不是單獨從第一電鍍浴之金屬113製作柱體，而是使用第二電鍍浴於金屬113所形成之柱體上沉積補充金屬115，其中第二電鍍浴具有第一電鍍浴所沒有的特性。例如，第二電鍍浴之組成可選擇用以促進電鍍均勻性，而第一電鍍浴中之金屬離子濃度可選擇用以促進電鍍速率及效能。於另一實施例中，第二電鍍浴之組成係以改善其中一種不均勻性而作選擇，而第一電鍍浴之組成則以改善不同種的不均勻性來作選擇。據此，本文所揭示之雙浴電鍍方法可提供每一有策略使用的個別電鍍浴之所欲特質，例如，第一電鍍浴是為了電鍍效率，第二鍍浴則是為了達到難以達成的高度公差及/或精準的高度目標。
於一些實施態樣中，於多浴電鍍法觀察到的相對不均勻度等級可用代數方式來解釋。例如，可將金屬113(來自第一電鍍浴)填充特徵部以於特徵部中形成柱體時所觀察到的不均勻性量化為“x”。同樣地，可將該些特徵部接觸補充金屬115後因電鍍所產生的不均勻性量化為“y”。因此，總不均勻度(定義為第一及第二鍍浴進行電鍍後所觀察到之各個不均勻度的相加)可表示為“x+y”。將此對比於單獨使用第一鍍浴進行兩次的連續電鍍操作(表示為“x+x=2*x”)。為了改善單獨使用一種鍍浴(如第一鍍浴)進行電鍍的情況，第二電鍍浴必須選用小於“x”值的“y”值，以獲得“x+y<2*x”之比較關係。
於某些獨特例子中，第二電鍍浴可能呈現“負”型不均勻性，亦即，第一電鍍浴產生既定趨勢的不均勻性(例如，於較密集間隔之特徵部中產生較 少的電鍍)，但第二電鍍浴卻產生相反趨勢的不均勻性(例如，於較分離之特徵部中產生較少的電鍍)。此等實例顯然符合x+y<2*x的規則。
於一些具體實施例中，操作203及/或205中分別使用之第一及/或第二電鍍浴可採用添加劑，其可改變特徵部之不同表面上的沉積(或電鍍)動力學。此外，可於含有一或更多電鍍抑制劑及/或一或更多電鍍整平劑之溶液中進行電鍍。
於操作205中使用第二電鍍浴電鍍金屬後，於操作207中移除遮罩層105，以完成圖2所示之製程流程。於某些具體實施例中，該遮罩層105為可用光阻剝除法或其他合適技術移除的光阻。於操作207中移除遮罩層105，即可獲得具有金屬113所形成之複數金屬凸塊及/或柱體(如圖1D所示)的基板100。此外，如圖1D所示，可於隨後的蝕刻操作中移除晶種層103。
為了解釋與高深寬比特徵部中電沉積有關的質傳(mass transport)問題，圖3中繪示出其上設有光阻層303a之基板301的詳細剖面圖。特徵部(如特徵部311)是以特徵部的深度或高度除以寬度所算得的深寬比做定義。高深寬比特徵部舉例包括，窄(相對於其深度)的半導體接觸窗，窄(相對於其深度)的溝槽、及/或高(相對於其寬度)的金屬線。
影響此等高深寬比特徵部之問題包括，因用於電鍍之金屬離子(如銅)擴散速率而導致於填充難以到達區域上產生相對的困難度。由於共用陰離子，故溶液中金屬離子濃度增加會限制鍍浴中的酸濃度(將結合圖7及8進一步詳細解釋)。低的酸含量通常會對達到可接受的WID及WIW不均勻性產生相應不利之影響。例如，使用化性不同於第一電鍍浴之第二電鍍浴(如圖2操作 205所示)，可基於優化特定特徵部參數(如WID及WIW、或WIF)而解決鍍浴化學特性選擇上的問題。
再者，達到所需特徵部均勻性的問題通常必須與產率考量相平衡，例如，生產設定中的電鍍速率。造成低電鍍速率的典型因素可能是源自於各種問題。例如，高電鍍速率可能會妨礙於晶圓級封裝柱體上達到可接受的WID、WIW及WIF不均勻性。電鍍速率亦受限於“極限電鍍速率”，其定義為到達特徵部表面之所有金屬離子(例如銅離子)皆被鍍上時的速率點。該極限電鍍速率必然受到總體電解溶液(鍍浴)中存在之金屬離子濃度的影響。受到凹入特徵部幾何形狀影響之金屬離子遷移情況也會影響極限電鍍速率，例如，高深寬比特徵部會阻礙金屬離子遷移至凹入特徵部之底部。
除了受到如上所述之電鍍速率影響之外，特徵部均勻性也會受到其他因素的影響。例如，在其他因素中，高WID及WIW不均勻性通常是高溶液電阻(相對於電鍍表面處之表面電阻)所導致的，其因此阻止有效金屬通過溶液遷移。為降低WID及WIW不均勻性，可藉由使用例如高濃度的酸(如硫酸，H2SO4)，使鍍浴更加導電。或者，可透過添加某些電鍍添加劑(如整平劑)，使特徵部的表面電阻增加。與造成高WID及WIW不均勻性之因素相比，高WIF不均勻性可能是由電鍍溶液中的低銅離子含量所導致。據此，為降低WIF不均勻性，該製程可使用具有高銅離子濃度(由例如硫酸銅/CuSO4提供)及/或整平添加劑包料(添加至鍍浴中)之鍍浴。又，此等添加劑包料可以降低WID為目的，而其他可能更適合用於降低WIF。更進一步地說，某些金屬於酸中的溶解度受限於或受到共用陰離子的影響，例如，共用硫酸根(SO4 2-)陰離子之硫酸銅與硫酸。
使用多個連續電鍍浴(每一鍍浴於組成上有變化，但含有共同的金屬離子，如銅離子)，可於可接受的電鍍速率下進行電鍍，同時產生具可接受程度之WID、WIW及WIF不均勻性之特徵部，如圖1D所示金屬113所形成的柱體。
金屬離子遷移
圖3顯示銅從具有限定銅濃度
Figure 107136267-A0305-02-0019-32
之總體溶液305遷移至特徵部311中，於某些具體實施例中，銅濃度範圍可為每公升電解液約28至60公克(g)Ｃ 2+。將總體溶液305假設為離基板301或光阻303a無限距離處具有固定濃度
Figure 107136267-A0305-02-0019-33
。相比之下，溶液與特徵部311內外露基板301之界面處或界面附近具有較低銅濃度
Figure 107136267-A0305-02-0019-34
，其於極限電鍍速率下不具有銅(零銅)於含電解質之溶液中。
將特徵部311標示為限定高度h及寬度或直徑d。銅離子遷移於特徵部311之限定部分h c 內可由對流來主導，但於特徵部之其餘部分h d 中則由擴散所主導。銅遷移由對流主導轉變為擴散主導的點主要取決於，特徵部311上總體電解液305之速率及特徵部深寬比。例如，較高的總體速率將導致特徵部內較深的溶液再循環，因此特徵部之一大部份可能由對流銅離子遷移所主導。具有較小直徑d的特徵部311可能具有較高的深寬比，並限制特徵部內溶液的再循環，因而導致特徵部之更多部份係由擴散來主導銅離子遷移。
於某些具體實施例中，使特徵部311接觸圖2所示製程流程之操作203中所使用之第一電鍍浴後，即形成部份金屬柱體307。接著，特徵部311可與另一總體溶液305(其可對應於操作205中所使用的第二電鍍浴)接觸，以填充 額外的金屬309，進而於可接受的WID、WIW及WIF不均勻性下達到上述所需高度。
擴散主導區域(圖3中以h d 表示)中的銅遷移可藉由菲克的擴散第一定律建模：
Figure 107136267-A0305-02-0020-1
於上列方程式1中，微分
Figure 107136267-A0305-02-0020-3
係指每單位高度之金屬離子(如銅離子)濃度變化，D Cu 為相對於特徵部(如圖3所示之特徵部311)內位置之恆定擴散係數(diffusion coefficient或diffusivity)，而J Cu 為”擴散通量”，其量度為每單位面積之每單位時間的物質(如銅)量。擴散通量可以mol m-2s-1單位表示。適當求解特定垂直高度處之銅濃度可得到下列方程式：
Figure 107136267-A0305-02-0020-2
於上列方程式2中，C Cu 代表以h d 表示之擴散主導區域中特定高度位置z處之銅濃度，h d 取決於特徵部幾何形狀。上列方程式2中先前所提到的
Figure 107136267-A0305-02-0020-6
係指，基板(將於基板上進行電鍍)上方理論無限距離處之總體電解液的銅離子濃度。由於h d 係決定於特徵部幾何形狀，故可能需要高
Figure 107136267-A0305-02-0020-5
，以達到可接受的極限電流或極限電鍍速率。
圖3所示之銅離子遷移係描繪於圖4所示之標繪圖中，其為距基板-總體溶液界面(如特徵部311內基板301接觸總體溶液305的地方)之距離z之函數。表1更進一步提供與圖4所示
Figure 107136267-A0305-02-0020-4
、h d 及極限電流各種組合有關的資料。
Figure 107136267-A0305-02-0021-7
如觀察到的，初始總體銅濃度(例如於理論無限距離處)之各種組合可以距基板-總體溶液界面(如C Cu 及z為“0”處)之距離z函數影響C Cu 。如上所述，具有較高深寬比的特徵部將具有相應較高的擴散主導區域h d ，其因而可能需要較高的
Figure 107136267-A0305-02-0021-10
，或以其他方式獲得較高
Figure 107136267-A0305-02-0021-35
帶來的有利結果。例如，與圖4所示的線斜率成比例之極限電流於
Figure 107136267-A0305-02-0021-8
且h d =2以及
Figure 107136267-A0305-02-0021-9
且h d =1的條件下是相同的，其意指總體之較低銅濃度仍可用於有效地電鍍具有較低擴散主導區域之特徵部。
多浴電鍍法之製程及鍍槽
圖5顯示與圖2至4所述有關的製程流程。圖5之製程流程從操作501開始。接著，於操作503中，將形成有特徵部之部份已製成的電子元件提供於基板上。該電子元件可為先前所述之貫穿遮罩或光阻。隨後，藉由將特徵部與具有第一組成(具有金屬離子)之第一電鍍浴接觸，使打算進行圖5所示電鍍之特徵部部分填有金屬(如銅)。接下來，於操作507中，使基板接觸具有第二組成(不同於第一組成)之第二電鍍浴。第二電鍍浴亦具有相同於第一電鍍浴之金屬離子，並可根據需求配製，以達到可接受之WIF不均勻性，而第一電鍍浴 則可調製成使WID及WIW最佳化。爾後，於操作511中，將基板從用以執行操作507之電鍍工具中移開，使該製程結束於操作513。
使用如圖1-5中概述之多浴方法，可於電鍍製程中的各個部份，對各種潛在競爭效能度量進行電鍍最佳化。例如，可透過增加電鍍浴中的銅含量(因而增加銅濃度)，以提高特徵部底部處極限電流下之最大可能電鍍速率。
由於鍍於特徵部中的銅形成了增長柱體(如圖1D所示之金屬113及形成其上之補充金屬115所形成的柱體)，故銅需對流及/或擴散的距離成比例減少。因此，相對於電鍍製程剛開始時(如圖5中操作501，基板-鍍浴界面處之特徵部內尚未鍍覆銅)，隨著金屬柱體增長且銅需擴散的距離(如h d )減少，此時需要較少的銅。於例如圖5所示之操作503及/或圖2所示之操作201中提供的基板一開始可先於高銅浴(如操作505中所使用之第一電鍍浴)中進行電鍍，以進入高深寬比特徵部中難以到達的區域，並且改善WIF不均勻性，此為高銅濃度水平所帶來的優勢。
於某些具體實施例中，操作505中所使用之第一電鍍浴可具有每公升約85公克(g/l)銅離子(Cu，由例如硫酸銅/CuSO4所提供)之濃度水平。一般而言，越高的電鍍速率會以相應的高速率消耗銅，因此必須使用高銅濃度，以達到高極限沉積或電鍍速率。第一電鍍浴亦可具有濃度為145公克/公升(g/l)的酸，如硫酸。高酸濃度可增加第一電鍍浴的導電度，其將可降低WIW及WID不均勻性。就硫酸銅與硫酸混於溶液中所形成之電鍍浴而言，於約45℃溫度下，以100g/l銅離子來說，145g/l的酸是最高可接受的酸濃度水平，其不會導致銅形成從溶液沉澱出的硫酸銅結晶，如結合圖8A進一步所述。於某些具體實施例中，第一電鍍浴可具有濃度為50百萬分率(ppm)氯離子(Cl-)，其可協助產生平 滑之鍍銅表面。此外，於某些具體實施例中，可將供自陶氏化學公司(Dow Chemical Company)之InterviaTM 9000添加劑包料加入第一電鍍浴中，以提供所需的WID及WIW表現。InterviaTM 9000添加劑包料可作為抑制劑或加速劑。
使用第一鍍浴進行電鍍後，一旦電鍍通過銅擴散不再是限制因素的時間點(例如，鍍覆金屬所形成的柱體於特徵部內達足夠高度時)，即可接著將基板移到高酸鍍浴中(改善WID及WIW)。因此，可於雙浴電鍍方式中選擇兩種不同之銅與酸化學組成，其具有不同的有利特性(如改善WID、WIW或WIF不均勻性、及/或產率相關效能、及/或沉積及/或電鍍純度)，以產生優異效果。
於某些具體實施例中，操作507中所使用之第二電鍍浴可具有70g/l銅離子(由硫酸銅提供)之銅濃度。以高電鍍速率進行電鍍仍需要大量的銅。然而，基板或晶圓上之特徵部接觸操作505中之第一電鍍浴後，銅無需擴散遠到進入特徵部中，以到達較高的鍍覆表面。因此，第二電鍍浴可使用較低銅濃度。同樣地，較低的銅(例如由硫酸銅/CuSO4提供)濃度可允許成比例較高的酸濃度(如190g/l)，如圖8A及8B中進一步詳述，如此可藉由使鍍浴更加導電進而改善WIW及WID表現。於某些具體實施例中，第二電鍍浴可具有50ppm的氯離子(Cl-)濃度。於某些具體實施例中，可將供自MacDermid Enthone(特種化學品製造商Platform Specialty Products Corp.之全資子公司)之Enthone SC添加劑包料加至第二電鍍浴中，以改善WIF不均勻性。該Enthone SC添加劑包料可作為整平劑。
雖然可使用許多不同之鍍浴組成組合，但各個不同具體實施例係採用水性鍍浴，其中第一鍍浴具有比第二鍍浴高的金屬離子濃度，而第二鍍浴 則具有比第一鍍浴高的酸濃度。然而，本領域之技術人員可理解，相反的情況於某些具體實施例中也是可行的，例如，第一鍍浴具有比第二鍍浴低的金屬離子濃度，而第二鍍浴則具有比第一鍍浴低的酸濃度。傳統上，於採用鍍銅之某些具體實施例中，第一鍍浴具有約24至90g/l之間或約40至70g/l之間的銅離子濃度。於此等具體實施例中，第一鍍浴可具有約-0.34至0.26之間的pH(如配製成60至240g/L硫酸、或溶液中氫離子濃度為0.5M至2.2M)，或具有約-0.22至0之間的pH(如配製成110至185g/L硫酸、或溶液中氫離子濃度1.0M至1.7M)。於此等具體實施例中，第一鍍浴可具有約30ppm至100ppm之間或約50ppm至80ppm之間的氯離子濃度。於此等具體實施例中，第二鍍浴可具有不同於第一鍍浴但落於以上所提供之相同範圍內之銅離子濃度、pH及氯離子濃度。第一鍍浴與第二鍍浴中的任一者或兩者可包括一或更多電鍍添加劑。於某些具體實施例中，最能降低WIF不均勻性之鍍浴(如第二鍍浴)具有較高濃度的整平添加劑。於某些具體實施例中，用以沉積金屬以接觸另一表面之鍍浴(如第二鍍浴)具有可產生高純度膜之電鍍添加劑。添加劑的作用及其舉例將於下文中討論。雖然本文所述之具體實施例著重於電鍍銅，但此揭示並不限於銅。其他金屬，如鎳、鈷、錫及錫-銀合金，也可利用本文所述之多浴實施方式進行電鍍。
除了鍍浴組成外，還可於兩電鍍操作之間變化其他電鍍參數。於某些具體實施例中，用於第一電鍍浴之電流密度及/或溫度不同於第二電鍍浴。此等變化可能會直接或間接影響整個電鍍品質，例如金屬離子於具有既定酸之溶液中的溶解度可能隨溫度變化。於某些具體實施例中，用於含有較高金屬離子濃度之鍍浴(如第一鍍浴)中的電流密度，可能高於用於含有較低金屬離子濃度之鍍浴(如第二鍍浴)中的電流密度。於某些具體實施例中，含有較高金 屬離子濃度之鍍浴(如第一鍍浴)溫度，可能高於含有較低金屬離子濃度之鍍浴(如第二鍍浴)溫度，以獲得較高的金屬離子溶解度。
圖8A顯示硫酸銅(CuSO4)及硫酸(H2SO4)於水中之溶解極限圖。該些化合物為用於銅電鍍之電鍍浴的一般組成。銅濃度顯示於垂直(y)軸上，而酸濃度顯示於水平(x)軸上，兩者皆以公克(g)/公升(1)表示。硫酸銅提供用以鍍覆於基板或晶圓上的銅，以形成特徵部，如圖1D所示金屬113所形成的柱體。由於硫酸具有相較於銅離子(Cu2+)更易移動的氫離子(H+)，故可增加系統的導電度。
硫酸銅與硫酸共用相同的陰離子，硫酸根離子(SO4 2-)，因而限制了同時可在溶液中之硫酸銅與硫酸的量，如圖8A所示。硫酸銅於硫酸中之溶解極限亦取決於溫度，較高溫度下可觀察到硫酸中有較高的硫酸銅溶解度。雖然可增加硫酸中硫酸銅的溶解極限，但電鍍期間較高溫度亦可能破壞光阻，因此可能不甚理想。又，超過給定溫度下硫酸銅可能存在於硫酸溶液中的飽和點，將導致過量的硫酸根與銅離子會形成硫酸銅結晶，其將形成沉澱物。此外，除了會降低可用的銅，硫酸銅結晶沉澱會破壞與本文所述之多浴電鍍有關的各種製程設備，如容器、幫浦及/或濾器。
雖然硫酸銅及硫酸可以是常用的電解質組成，但不是唯一可用的組成，改變一個組成或另一組成的陰離子(如硫酸根)可影響共溶性。舉例來說，甲基磺酸(CH3SO3H，亦縮寫為MSA)不與硫酸銅(CuSO4)共用陰離子。因此，相較於具有相同酸濃度(例如，以質量決定)之硫酸(H2SO4)溶液，可有更多的硫酸根溶於甲基磺酸溶液中。然而，甲基磺酸可能呈現較高的溶液電阻，其會導致特徵部不均勻性增加。
圖8B顯示甲基磺酸中硫酸銅及硫酸中硫酸銅的標繪圖，其中銅濃度(硫酸銅所提供)於垂直(y)軸上，而酸濃度於水平(x)軸上，兩者皆以g/L表示。圖8B所示之標繪圖是根據Cho et al.,Electrochem.Solid-State Lett.2011,vol.14 iss.5,D52-D56報導的測量數據作成。
不同添加劑包料對WID、WIW及WIF可能會顯現不同的效能增進結果。某些添加劑包料可改善一項度量，但犧牲一或兩項其他度量。其他則可於三項度量間取得平衡，但無法達到集中單一項度量時所帶來的效能水平。此外，不同的添加劑包料可能導致鍍覆銅中有不同雜質量。可能需要較純的銅沉積，以將銅-焊料界面處出現例如柯肯德爾空孔(Kirkendall Voids)的情況降至最低，此將限制了可用的添加劑包料。又，於某些情況中，高純度的添加劑包料也可能在WIF方面表現不佳。再者，銅遷移問題或純度要求會進一步限制了特定添加劑包料或其類型的選擇，此將於下文進一步詳述。下文所討論的是關於可與所揭示之具體實施例一起使用的不同類型添加劑的態樣。
抑制劑
雖然不希望受限於任何特定理論或作用機制，但據信抑制劑(單獨使用或與其他電鍍浴添加劑合併使用)是表面動力極限(或極化)化合物，其可造成基板/電解液界面上的電壓降明顯增加，尤其是當抑制劑與表面吸附鹵化物(氯化物或溴化物)合併使用時。鹵化物可作為抑制劑分子與晶圓表面之間的化學吸附橋梁。抑制劑既可(1)相對於不具抑制劑區域，增加了具有抑制劑區域處之基板表面的局部極化現象，又可(2)整體地增加基板表面之極化現 象。極化增加(局部及/或整體)對應於電阻率/阻抗增加，因此於特定外加電位下會減慢電鍍。
據信，抑制劑並不會顯著摻於沉積或鍍覆膜中(例如形成柱體)，儘管抑制劑可能藉由電鍍浴中之電解或化學分解而隨著時間緩慢降解。抑制劑通常為相對大的分子，其於許多情況下本質上是聚合物(如聚氧化乙烯、聚氧化丙烯、聚乙二醇、聚丙二醇等)。抑制劑之其他舉例包括，帶有含硫(S)及/或含氮(N)官能基之聚氧化乙烯及聚氧化丙烯、聚氧化乙烯與聚氧化丙烯之嵌段聚合物等。該些抑制劑可具有直鏈結構或支鏈結構或此兩種結構。一般來說，市售的抑制劑溶液中同時存在著各種分子量之抑制劑分子。部分由於抑制劑具有大尺寸，故相較於其他鍍浴成分，該些化合物擴散進入凹入特徵部會相對較慢。
加速劑
雖然不希望受限於任何特定理論或作用機制，但據信加速劑(單獨使用或與其他鍍浴添加劑合併使用)有助於局部降低與抑制劑存在有關之極化效應，因而局部增加電沉積或電鍍速率。吸附加速劑最集中的區域，極化效應之降低最為明顯(亦即，極化是以吸附加速劑之局部表面濃度的函數下降)。加速劑舉例包括，但不限於，二巰基丙磺酸、二巰基乙磺酸、巰基丙磺酸、巰基乙磺酸、聚二硫二丙烷磺酸鈉(SPS，bis-(3-sulfopropyl)disulfide)及其衍生物。雖然加速劑可能變得強力吸附至基板表面，且通常因電鍍反應而無法於側向表面移動，但加速劑通常不會顯著地併入膜中。因此，當金屬沉積或鍍覆時，加速劑會留在表面上。當凹入處被填充時，凹入處內之表面上之局部加速劑濃 度會增加。相較於抑制劑，加速劑傾向為較小分子，且呈現出更快擴散進凹入特徵部中。
整平劑
雖然不希望受限於任何特定理論或作用機制，但據信整平劑(單獨使用或與其他鍍浴添加劑合併使用)可發揮抑制劑的作用，且於某些實例中可抵消與加速劑有關的去極化作用，尤其是在基板之外露部位，如正在處理之晶圓的場區域及特徵部的側壁處。
整平劑可局部增加基板之極化/表面電阻，因而減緩整平劑存在區域中之局部電沉積反應。整平劑之局部濃度在某種程度上係決定於質傳(mass transport)。因此，整平劑主要作用於具有從表面凸出之幾何形狀的表面結構。此作用可“整平”電沉積層之表面。據信，於許多實例中，整平劑於基板表面處以擴散極限速率或接近擴散極限速率的速率進行反應或消耗，因此隨著時間連續供應整平劑通常有利於保持均一的電鍍條件。
整平劑化合物通常根據其電化學功能及影響而歸類為整平劑，且不須特定化學結構或配方。然而，整平劑通常含有一或更多氮、胺、醯亞胺或咪唑，且可能亦含有硫官能基。某些整平劑包括一或更多五員及六員環及/或共軛有機化合物衍生物。氮基團可形成環結構的一部分。於含胺整平劑中，胺可為一級、二級、三級或四級烷基或芳基胺。此外，胺可為芳基胺或雜環胺。胺舉例包括，但不限於，二烷基胺、三烷基胺、芳基烷基胺、三唑、咪唑、三唑、四唑、苯並咪唑、苯並三唑、哌啶、嗎啉、哌嗪、吡啶、噁唑、苯並噁唑、嘧啶、喹啉及異喹啉。咪唑及吡啶可能特別有用。整平劑另一舉例為健那綠B(Janus Green B)。整平劑化合物亦可包括乙氧基。例如，整平劑可包括類似於聚乙二醇或聚氧化乙烯之整體骨架，並帶有功能性插入鏈上之胺基片段(如健那綠B)。環氧化物舉例包括，但不限於，環氧氯丙烷(如環氧氯丙烷及環氧溴丙烷)及聚環氧化合物。聚環氧化合物可能特別有用，其具有兩個或更多透過含醚鍵聯接合在一起的環氧基團。有些整平劑化合物為聚合物，而其他不是。聚合物整平劑化合物舉例包括，但不限於，聚乙烯亞胺、聚乙二胺、季銨化聚乙烯嘧啶(quaternized poly(vinylpyridine))、及胺與各種環氧化氧(oxygen epoxide)或硫化物之反應產物。非聚合物整平劑之舉例為6-巰基-己醇(6-mercapto-hexanol)。整平劑另一舉例為聚乙烯吡咯烷酮(PVP)。
回到圖5，本領域之技術人員可理解，如圖2及5所示之雙浴電鍍方法所描述的內容可根據需求延伸至額外的電鍍浴(例如，三個分離鍍浴)。據此，操作509整體包括操作505及507兩者，以於需要時包括將基板接觸額外電鍍浴之額外操作。每一額外電鍍浴可具有不同於其他鍍浴之化性，但會包括用於鍍覆之相同金屬離子，如銅。
為了於實施多浴電鍍法時將產率影響降至最低，可使具有待電鍍特徵部之基板在單一工具上直接在兩個(或更多)鍍浴之間轉移。因此，基板於初始電鍍製程結束與接續電鍍製程開始之間保持濕潤。例如，加州佛利蒙(Fremont)科林研發(Lam Research Corp)所製造的Sabre 3D®具有多個電鍍槽，其可於單一工具上連接至分開的鍍浴。因此，可於單一工具(如Sabre 3D®)上，實施多浴電鍍法，將製程產率影響降至最低，如圖10B所示之製程流程。然而，若無法如此做，也可使用分開的工具，如圖10C所示，儘管此做法可能因為基板必須經過兩次預濕及旋轉清洗乾燥(SRD)而導致製程產率降低。
已針對大型WLP柱體(例如高度大於約150μm)發展圖中所示並描述的方法，其中一般的電鍍時間很長(如多於約10分鐘)。因此，從一鍍浴移到另一鍍浴對於整個電鍍時間影響極小。無論如何，多浴電鍍方法可擴展到其他WLP應用及/或柱體尺寸(如50μm x 50μm柱體)，其舉例來說仍可達到不均勻性的改進，但從一鍍浴到另一鍍浴之基板轉移時間可能對製程產率產生較大影響。
使用圖2及5所示之製程流程中概述的多浴電鍍方法有許多優點。例如，一開始於高銅浴中進行電鍍，銅擴散進特徵部不是限制因素。相反地，銅可根據需求鍍進凹入特徵部中，以形成金屬柱體，如圖1D所示。接著，當銅必須擴散進特徵部中的距離變短時(如完成圖5所示之操作505)，換成較低銅且較高酸的電鍍浴(如操作507中所使用的第二電鍍浴)，可幫助改善WIW及WID。因此，透過電鍍過程一開始先集中於WID及WIW表現，隨後再針對WIF，如此WID及WIF便可呈現出超過僅使用一電鍍浴的改善效果。
WID、WIW及WIF型之特徵部不均勻性
基於上下文，圖6A及6B繪出晶圓601，其放大部分609顯示晶粒607中形成有特徵部611。本領域之技術人員能理解，圖6A及6B未按尺寸繪示，且可能為其他形狀或方向。於習知技術中，晶圓601係利用本領域習知方法或製程製得，且可包括具有所需物理性質之物質(如矽)。晶粒607(如圖6A所示，於方向A至D上延伸遍及整個晶圓601)上之積體電路(ICs)製作包含有分別沿水平及垂直線603及605切割晶圓601之步驟，此於製程中稱為“切割”或分離，其通常 是於專用切割工具中進行。接著，如放大部分609所示形成有特徵部611之晶粒607再依需求進行封裝。
與上述先將晶圓切成個別電路(稱為“晶粒”)再進行封裝之習知晶圓製程相比，WLP係於IC仍為晶圓一部分時即進行IC封裝。維持柱體(例如由圖1D所示之金屬113形成)之WID、WIW及WIF嚴格均勻性通常是WLP應用中極為需要的。
圖7A至7C中顯示WID、WIW及WIF特徵部不均勻性之細節。如先前所述，WID、WIW及WIF表徵特徵部(例如，由圖1D所示金屬113形成之柱體)的不均勻性。又，如所述內容，電鍍浴中金屬與酸之特定化學組成及其相對濃度影響了特徵部的不均勻性。亦即，高酸濃度可改善WID及WIW，而高銅濃度可改善WIF。
可如圖7A所示計算WID。分別示出第一晶粒及第二晶粒707A及707A’，其上形成有對應的第一及第二組柱體705A及705A’。測量每一晶粒上柱體(如第一晶粒707A上之第一組柱體705A)的高度範圍變化。線711A於晶粒707A上之最低柱體713A頂點處劃過第一晶粒707A。類似地，線709A於晶粒707A上之最高柱體715A頂點處劃過第一晶粒707A。因此，測得第一晶粒707A上柱體高度的第一範圍717A為線709A至線711A的距離。類似於計算第一範圍717A所述，可測量第二晶粒707A’上線709A’至線711A’的距離，以算得第二範圍717A’。據此，可於整個晶圓上平均第一範圍717A與第二範圍717A’間的差異(以及於給定晶圓上其他晶粒上以如第一及第二範圍所述之方法算得後續範圍)，以測得WID。因此，可於整個晶圓上評估每個晶粒之平均高度變化，以測得WID。
此外，本文所提供的方法可用於改善晶圓內不均勻性(WIW)，如圖7B所示。於一些具體實施例中，晶圓(如圖7B所示包含晶粒707B及707B’之晶圓701B)之某些區域可能歷經了比所需更厚或更薄的電鍍。可取得每一晶粒的平均特徵部高度(如第一晶粒707B之線713B及第二晶粒707B’之線715B’所示，於晶圓表面上多個位置處之晶粒中的單個特徵部類型上測量)，以測得WIW不均勻性。WIW不均勻性是晶圓上所有晶粒平均特徵部高度之間(即，具最高平均高度之晶粒與具最低平均高度之晶粒之間)的最大差異(範圍)。
圖7C顯示特徵部內(WIF)不均勻性之計算。於具有複數柱體(如形成於第一晶粒707C上之第一及第二柱體705C及705C’)之基板上，計算每一柱體之範圍，即柱體最厚部分與柱體最薄部分之間的高度差(一般為柱體中心處與柱體邊緣處之間的高度差)。該些範圍(晶圓之所有特徵部或其代表樣本上)的平均值即為WIF不均勻性。
雖然圖7C所示之該些計算結果是針對移除周圍貫穿遮罩後之柱體，但應當理解，可於遮罩移除前類似地計算及/或評估不均勻性。於一些具體實施例中，所提之方法可用於提供大型柱體(megapillar)基板，其具有小於約3%之WIF、小於約10%之WID、小於約4%之WIW及其任何組合(該些提供的值為特徵部高度之半範圍百分比)。
示例結果
圖9A至9C顯示多浴電鍍方法(如參考圖2及5所示)之結果。如前文所述，第一電鍍浴(如圖9A至9C所示之“鍍浴1”，其具有硫酸銅所提供之85g/l銅濃度於具有Dow Intervia 9000添加劑包料之145g/l硫酸中)提供良好的WID及 WIW不均勻性表現，如圖9及9B所示。第二電鍍浴(如圖9A至9C所示之“鍍浴2”，其具有硫酸銅所提供之70g/l銅濃度於具有Enthone SC添加劑包料之190g/l硫酸中)提供良好的WIF不均勻性表現，如圖9C所示。然而，當單獨使用時，沒有一個鍍浴可展現良好的WID、WIW及WIF不均勻性結果。當使用兩鍍浴時，可觀察到WID、WIW及WIF有大幅改善。例如，如圖9C所示，相較於單獨使用鍍浴1，可觀察到WIF有18%的改善。據此，多浴電鍍方法於所有度量上(如WID、WIW及WIF)展現明顯的改善。例如，WID及WIW皆比單獨於鍍浴2中進行電鍍有明顯更佳的結果，而WIF則比單獨於鍍浴1中進行電鍍有明顯較佳結果。
上下文工作流程
圖10A至10C顯示本揭示具體實施例中進行電鍍的各種製程。圖10A所示之製程1009A可類似傳統上使用之單一銅電鍍操作，於操作1005A。製程開始於操作1001A，將進行處理之基板或晶圓置於操作1003A所進行的預濕。該預濕可根據與電鍍製程有關的方法或設備進行，如美國專利第8,962,085號“WETTING PRETREATMENT FOR ENHANCED DAMASCENE METAL FILLING”、美國專利第9,455,139號“METHODS AND APPARATUS FOR WETTING PRETREATMENT FOR THROUGH RESIST METAL PLATING”所揭露。接著，於操作1005A中，使晶圓與單個銅離子電鍍浴接觸，隨後於操作1007A中進行傳統“旋轉清洗乾燥”(spin rinse dry，SRD)步驟，以於操作1011A完成製程。如先前所述，使用圖10A所示之單浴方法的限制包括，難以優化WID、WIW及WIF三個所有度量，尤其是於高電鍍速率下。
圖10B顯示圖10A所示之單浴電鍍製程增加額外銅電鍍操作1013B之變化。其餘的製程操作1001B至1011B對應於圖10A所示並論及之類似操作。圖10B所示可具有所有電鍍操作，如操作1005B之銅電鍍及1013B之額外銅電鍍，其於單一電鍍工具上兩雙重槽進行。雙重槽係指一對共用某些資源(如含有電鍍溶液或鍍浴之貯槽)之電鍍腔室。在此，以製程1009B來說，該些雙重槽可分別包含具有如前述優化WID、WIW及WIF所需之不同組成之鍍浴。又，一般來說，每一雙重槽可根據製程需求連接至一或更多其他雙重槽。於某些具體實施例中，用於執行操作1009B之工具可包括四或八個雙重槽，以達分別包含八或十六個電鍍腔室之配置。當然，實施圖10B之具體實施例不需要雙重槽結構。用於各種雙重槽之電鍍浴貯槽可填充具有第一組成之第一電鍍浴，其他則填充具有第二組成之第二電鍍浴。如上所述，每一第一及第二電鍍浴可具有不同的金屬及酸濃度，以使單一金屬於WID、WIW及WIF三度量上達到電鍍最佳化。
除了使用上文敘及並討論之一或更多雙重槽，圖10B所示之多浴電鍍製程可於單一(如共用)腔室中依序進行所有電鍍操作。例如，第一鍍浴可流進該腔室(未示於圖10B)中。可將待電鍍之晶圓(進行操作1003B之預濕後)浸入腔室中之第一鍍浴，以進行電鍍。接著，可將晶圓從腔室中的鍍浴移開，以使第一鍍浴從腔室完全排出。於某些具體實施例中，例如於鍍銅電鍍操作1005B與額外銅電鍍操作1013B之間，可清洗該腔室，以移除第一鍍浴之殘留物。接著，第二鍍浴流進腔室中，其中第二鍍浴具有與第一鍍浴不同濃度之共用離子，如先前於各種具體實施例中所述。隨後，再次將晶圓插入腔室中之第 二鍍浴，以於最後移開晶圓前進行額外電鍍，並於最後1011B製程結束前，於操作1007B中進行旋轉清洗乾燥(SRD)步驟。
除了圖10B所示之製程1009B所述，藉由多浴法之電鍍可擴展至於位於分開工具上之電鍍腔室中進行電鍍，如圖10C所示，以分別於第一及第二工具上進行整個製程1009C及1009C’。示於1009C及1009C’中之製程類似於圖10A所示製程1009A所討論之流程，其差異在於，操作1005C’中所執行之額外銅電鍍步驟係由具有不同於操作1005C組成之鍍浴來進行，例如以達到優化WID、WIW及WIF。
設備
圖11為電沉積設備1100之具體實施態樣示意圖。於本具體實施例中，電沉積設備1100具有成對或呈多個“雙重”構型之一套電鍍槽1107，每一電鍍槽含有電鍍浴。可將電鍍槽1107配置成填有一或更多電鍍浴，每一鍍浴填充於槽1107，並具有不同於其餘鍍浴之化學組成及/或金屬離子濃度。此外，所有鍍浴可具有相同金屬之濃度，以使電鍍槽1107可用於沉積相同金屬，如銅。除了電鍍本身之外，電沉積設備1100可進行各種其他電鍍相關製程及子步驟，如旋轉清洗、旋轉乾燥、金屬及矽濕蝕刻、無電沉積、預濕及預化學處理、還原、退火、光阻剝除及表面預活化。圖11為電沉積設備1100之俯視示意圖，圖中僅揭示單一層或“樓層”(floor)，但本領域中具有通常知識者可輕易理解，此設備(如購自加州佛利蒙(Fremont)科林研發(Lam Research Corp)之Sabre 3D®工具)可具有兩層或更多層，其相互疊於頂部，每一層可能具有相同或不同型處理站。
再參考圖11，待電鍍之基板1106通常是藉由前端裝載FOUP 1101運至電沉積設備1100，其於本實施例中是藉由前端機器人1102，從FOUP載送至電沉積設備1100之主要基板處理區域，前端機器人1102係藉由心軸1103以多維度方式驅動，其可取回基板，並將基板從接取站的一站移動至另一站(此實施例中顯示二個前端可接取站1104，以及另外二個前端可接取站1108)。前端可接取站1104及1108可包括例如預處理站、旋轉清洗乾燥(SRD)站。利用機器人軌道1102a，可實現從前端機器人1102之一側到另一側之橫向移動。每一基板1106可由透過心軸1103所驅動之杯狀/錐狀組件(圖未示)固持，心軸1103連接至馬達(圖未示)，而馬達可連接至安裝架1109。本實施例中亦顯示四個雙重電鍍槽1107，即總數為八個的電鍍槽1107。系統控制器(圖未示)可耦接至電沉積設備1100，以控制電沉積設備1100之部分或全部性能。系統控制器可程式化，或以其他方式裝配成可根據本文先前所述製程來執行指令。
系統控制器
在某些實施態樣中，控制器為系統之一部分，其可為上述實施例之一部分。此等系統可包括半導體處理設備，而半導體處理設備包含一處理工具或複數工具、一腔室或複數腔室、一處理平台或複數平台、及/或特定處理構件(晶圓座、氣流系統等)。該些系統可與電子設備結合，以控制半導體晶圓或基板處理前、處理期間及處理後之操作。此等電子設備可被稱為”系統控制器”或”控制器”，且可控制該系統或複數系統之各種構件或次部件。決定於處理需求及/或系統類型之控制器可程式化，以控制本文所揭示之任何製程，包括處理氣體之傳送、溫度設定(如加熱及/或冷卻)、壓力設定、真空設定、功 率設定、射頻(RF)產生器設定、射頻匹配電路設定、頻率設定、流速設定、流體傳送設定、位置及操作設定、晶圓轉移(進出與特定系統相連接或相接合之工具及其他轉移工具、及/或裝載室)。
廣泛地講，控制器可定義為具有用以接收指令、發佈指令、控制操作、啟動清洗操作、啟動終點量測以及類似者之各種積體電路、邏輯、記憶體、及/或軟體的電子設備。積體電路可包含：儲存程式指令之韌體形式的晶片、數位訊號處理器(DSP，digital signal processor)、定義為特殊應用積體電路(ASIC，application specific integrated circuit)的晶片、及/或一或更多微處理器、或執行程式指令(例如，軟體)的微控制器。程式指令可為以不同的單獨設定(或程式檔案)之形式而傳送至控制器的指令，該單獨設定(或程式檔案)為實行半導體晶圓上、或針對半導體晶圓、或對系統之特定的製程而定義操作參數。在一些具體實施例中，操作參數可為由製程工程師為了在一或更多以下者的製造期間實現一或更多處理步驟而定義之配方的一部分：層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶圓的晶粒。
在一些實施例中，控制器可為電腦的一部分，或耦接至電腦，該電腦係與系統整合、耦接至系統、以其他網路的方式接至系統、或其組合。舉例而言，控制器可在能容許遠端存取晶圓處理之「雲端」或廠房主機電腦系統的全部、或部分中。電腦可使系統能夠遠端存取，以監控製造操作的目前進度、檢查過去製造操作的歷史、自複數的製造操作而檢查其趨勢或效能度量，以改變目前處理的參數、設定目前處理之後的處理步驟、或開始新的製程。在一些實施例中，遠端電腦(例如，伺服器)可通過網路而提供製程配方至系統，該網路可包含局域網路或網際網路。遠端電腦可包含能夠進行參數及/或設定輸入 或程式設計之使用者介面，接著該參數及/或設定可自遠端電腦傳送至系統。在一些實施例中，控制器接收數據形式指令，該指令為即將於一或更多操作期間進行之每一處理步驟指定參數。應當理解，參數可特定針對待執行之製程類型、及控制器與之接合或加以控制之工具類型。因此，如上所述，控制器可為分散式，例如藉由包含以網路方式接在一起、且朝向共同目的(例如，本文所描述之製程及控制)運作之一或更多分離的控制器。用於此目的之分散式控制器舉例為，腔室上與位於遠端的一或更多積體電路(例如，於平臺水平處、或作為遠端電腦的一部分)進行通訊的一或更多積體電路，兩者相結合以控制腔室上的製程。
示例性系統可包含，但不限於，電漿蝕刻腔室或模組、沉積腔室或模組、旋轉清洗腔室或模組、金屬電鍍腔室或模組、清洗腔室或模組、斜角緣部蝕刻腔室或模組、物理氣相沉積(PVD)腔室或模組、化學氣相沉積(CVD)腔室或模組、原子層沉積(ALD)腔室或模組、原子層蝕刻(ALE)腔室或模組、離子植入腔室或模組、軌道腔室或模組、及可在半導體晶圓的製造及/或加工中相關聯的、或使用的任何其他半導體處理系統。
如上所述，取決於待藉由工具而執行之製程步驟或複數步驟，控制器可與半導體製造工廠中的一或更多以下者進行通訊：其他工具電路或模組、其他工具元件、叢集工具、其他工具介面、鄰近的工具、相鄰的工具、遍及工廠而分布的工具、主電腦、另一控制器、或材料輸送中使用之工具，該材料輸送中使用之工具攜帶晶圓容器往返工具位置及/或裝載埠。
結論
儘管已為了清楚理解之目的而詳加敘述前述具體實施例，但顯而易見的，可於隨附請求項之範圍內實施某些變更及修飾。應注意，實施本發明具體實施例之製程、系統、及設備有許多替代方式。據此，應將本發明實施例視為說明性的，而非限制性的，且該些具體實施例不應侷限於本說明書中所提及之細節。
501、503、505、507、509、511、513:操作

Claims (29)

  1. 一種電鍍金屬的方法，電鍍一金屬至一基板上部分已製成之一電子元件之複數特徵部內，該方法包括：(a)接收該基板，其中該基板包括一晶種層，以及設置在該晶種層上方的一微影遮罩，其中該些特徵部係形成在該微影遮罩中，該些特徵部具有複數底部及複數側壁，且其中該晶種層為該些特徵部的該些底部加襯(line)，但不為該些特徵部的該些側壁加襯，以及於該些特徵部接觸具有一第一組成且包含該金屬之離子之一第一電鍍浴時，將該金屬電鍍至該些特徵部中，以透過由下往上填充的機制部分填充該些特徵部；(b)其後，於該些特徵部接觸具有不同於該第一組成之一第二組成且包含該金屬之該些離子之一第二電鍍浴時，將更多該金屬電鍍至該些特徵部中，以進一步填充該些特徵部，其中該第一電鍍浴具有一第一濃度之該金屬之該些離子，而該第二電鍍浴具有一第二濃度之該金屬之該些離子，其中該金屬之該些離子之該第一濃度大於該金屬之該些離子之該第二濃度；以及(c)將該基板從進行操作(b)之一電鍍工具中移開。
  2. 如申請專利範圍第1項所述之該電鍍金屬的方法，其中該金屬為銅。
  3. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中該第一電鍍浴及該第二電鍍浴每一者包含酸。
  4. 如申請專利範圍第3項所述之該電鍍金屬的方法，其中該第一電鍍浴僅包含一種溶解陰離子。
  5. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中該第一電鍍浴及該第二電鍍浴每一者包含硫酸銅及硫酸。
  6. 如申請專利範圍第1項所述之該電鍍金屬的方法，其中該第一電鍍浴包含兩種溶解陰離子。
  7. 如申請專利範圍第1項所述之該電鍍金屬的方法，其中該第一電鍍浴包含硫酸銅及甲基磺酸。
  8. 如申請專利範圍第7項所述之該電鍍金屬的方法，其中該第二電鍍浴包含硫酸銅及硫酸，但不含有甲基磺酸。
  9. 如申請專利範圍第1項所述之該電鍍金屬的方法，其中該金屬為銅，該金屬之該些離子之該第一濃度於約24g/L至90g/L之間，且該金屬之該些離子之該第二濃度於約24g/L至90g/L之間。
  10. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中該第一電鍍浴具有一第一濃度的酸，而該第二電鍍浴具有一第二濃度的酸，其中該酸之該第二濃度大於該酸之該第一濃度。
  11. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中該第一電鍍浴具有一第一濃度的酸，而該第二電鍍浴具有一第二濃度的酸，其中該酸之該第二濃度小於該酸之該第一濃度。
  12. 如申請專利範圍第10項所述之該電鍍金屬的方法，其中該金屬為銅，該酸之該第一濃度具有約-0.34至0.26之間的pH，且該酸之該第二濃度具有約-0.34至0.26之間的pH。
  13. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中該第一電鍍浴具有一第一添加劑組成，而該第二電鍍浴具有不同於該第一添加劑組成之一第二添加劑組成。
  14. 如申請專利範圍第13項所述之該電鍍金屬的方法，其中相較於該第二添加劑組成，該第一添加劑組成具有較強之由下往上填充特性。
  15. 如申請專利範圍第13項所述之該電鍍金屬的方法，其中該第一添加劑組成包括一抑制劑及一加速劑。
  16. 如申請專利範圍第13項所述之該電鍍金屬的方法，其中相較於該第一添加劑組成，該第二添加劑組成具有較強之整平特性。
  17. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中操作(a)中之該電鍍係於一第一溫度下進行，且其中操作(b)中之該電鍍係於低於該第一溫度之一第二溫度下進行。
  18. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中操作(a)中之該電鍍係於一第一電流密度下進行，該第一電流密度低於在操作(a)期間用於將該金屬電鍍至該些特徵部中之一第一極限電流密度，且其中操作(b)中之該電鍍係於一第二電流密度下進行，該第二電流密度高於該第一極限電流密度，但低於在操作(b)期間用於將該金屬電鍍至該些特徵部中之一第二極限電流密度。
  19. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，更包括：於操作(b)之後，於該些特徵部接觸具有不同於該第二組成之一第三組成且包含該金屬之該些離子之一第三電鍍浴時，將甚至更多的該金屬電鍍進該些特徵部中。
  20. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中操作(a)係於一第一電鍍腔室中進行，而操作(b)係於一第二電鍍腔室中進行。
  21. 如申請專利範圍第20項所述之該電鍍金屬的方法，其中該第一電鍍腔室位於一第一電鍍工具中，其具有多個電鍍腔室共用之一或更多站及/或機構，並包括該第一電鍍腔室於該第一電鍍工具中，其中該第二電鍍腔室位於一第二電鍍工具中，其未共用該第一電鍍工具之該一或更多站及/或機構。
  22. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中操作(a)及操作(b)係於單一電鍍腔室中進行，其中該第一電鍍浴及該第二電鍍浴依序流進該單一電鍍腔室中，以先進行操作(a)，隨後再進行操作(b)。
  23. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中該些特徵部為該基板上之一光阻層中的孔洞，且操作(a)及(b)中電鍍該金屬係於該些孔洞中形成複數金屬柱體。
  24. 如申請專利範圍第23項所述之該電鍍金屬的方法，其中該些金屬柱體為晶圓級封裝之一構件。
  25. 如申請專利範圍第24項所述之該電鍍金屬的方法，更包括：於該些金屬柱體與一錫焊料組成之間形成接觸。
  26. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中該些特徵部為直徑或寬度至少約為150微米之孔洞或溝槽。
  27. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中該些特徵部為直徑或寬度至少約為200微米之孔洞或溝槽。
  28. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中至少一些之該些特徵部具有約1：2至15：1之間的深寬比。
  29. 如申請專利範圍第1項或第2項所述之該電鍍金屬的方法，其中至少一些之該些特徵部具有至少約3：1之深寬比。
TW107136267A 2017-10-19 2018-10-16 單一金屬之多浴電鍍 TWI802603B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201762574426P 2017-10-19 2017-10-19
US62/574,426 2017-10-19

Publications (2)

Publication Number Publication Date
TW201929146A TW201929146A (zh) 2019-07-16
TWI802603B true TWI802603B (zh) 2023-05-21

Family

ID=66170133

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107136267A TWI802603B (zh) 2017-10-19 2018-10-16 單一金屬之多浴電鍍

Country Status (5)

Country Link
US (1) US20190122890A1 (zh)
KR (1) KR20200060522A (zh)
CN (1) CN111247633A (zh)
TW (1) TWI802603B (zh)
WO (1) WO2019079199A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7101608B2 (ja) * 2018-12-21 2022-07-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20220275531A1 (en) * 2019-07-26 2022-09-01 Lam Research Corporation Differential contrast plating for advanced packaging applications

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030089986A1 (en) * 2001-11-13 2003-05-15 Daniele Gilkes Microelectronic device layer deposited with multiple electrolytes
US20030102223A1 (en) * 2001-08-08 2003-06-05 Toshihisa Shimo Method of copper plating via holes
US20030116439A1 (en) * 2001-12-21 2003-06-26 International Business Machines Corporation Method for forming encapsulated metal interconnect structures in semiconductor integrated circuit devices
US20050045485A1 (en) * 2003-09-03 2005-03-03 Taiwan Semiconductor Manufacturing Co. Ltd. Method to improve copper electrochemical deposition
US20100126872A1 (en) * 2008-11-26 2010-05-27 Enthone, Inc. Electrodeposition of copper in microelectronics with dipyridyl-based levelers
TW201131023A (en) * 2009-10-15 2011-09-16 Uyemura C & Co Ltd Copper electrolytic plating bath and copper electrolytic plating method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW584899B (en) * 2001-07-20 2004-04-21 Nutool Inc Planar metal electroprocessing
JP2006225715A (ja) * 2005-02-17 2006-08-31 Ebara Corp めっき装置及びめっき方法
US20060252254A1 (en) * 2005-05-06 2006-11-09 Basol Bulent M Filling deep and wide openings with defect-free conductor
US8076241B2 (en) * 2009-09-30 2011-12-13 Tokyo Electron Limited Methods for multi-step copper plating on a continuous ruthenium film in recessed features
US8508573B2 (en) * 2009-10-27 2013-08-13 Intaglio, Llc Communication system
US9153449B2 (en) * 2012-03-19 2015-10-06 Lam Research Corporation Electroless gap fill
US9758893B2 (en) * 2014-02-07 2017-09-12 Applied Materials, Inc. Electroplating methods for semiconductor substrates

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030102223A1 (en) * 2001-08-08 2003-06-05 Toshihisa Shimo Method of copper plating via holes
US20030089986A1 (en) * 2001-11-13 2003-05-15 Daniele Gilkes Microelectronic device layer deposited with multiple electrolytes
US20030116439A1 (en) * 2001-12-21 2003-06-26 International Business Machines Corporation Method for forming encapsulated metal interconnect structures in semiconductor integrated circuit devices
US20050045485A1 (en) * 2003-09-03 2005-03-03 Taiwan Semiconductor Manufacturing Co. Ltd. Method to improve copper electrochemical deposition
US20100126872A1 (en) * 2008-11-26 2010-05-27 Enthone, Inc. Electrodeposition of copper in microelectronics with dipyridyl-based levelers
TW201131023A (en) * 2009-10-15 2011-09-16 Uyemura C & Co Ltd Copper electrolytic plating bath and copper electrolytic plating method

Also Published As

Publication number Publication date
CN111247633A (zh) 2020-06-05
KR20200060522A (ko) 2020-05-29
US20190122890A1 (en) 2019-04-25
TW201929146A (zh) 2019-07-16
WO2019079199A1 (en) 2019-04-25

Similar Documents

Publication Publication Date Title
US20220010446A1 (en) Electrodeposition of nanotwinned copper structures
KR102546220B1 (ko) 코발트 막 전착을 위한 화학 첨가제들 및 프로세스
CN105845558B (zh) 穿硅通孔填充工艺
KR102439386B1 (ko) 희생적 산화제들을 사용하여 코발트 전기충진을 최적화하는 프로세스
KR102249530B1 (ko) 충진 및 디펙트 제어를 위한 저 구리 전기도금 용액들
US20230212773A1 (en) Surface pretreatment for electroplating nanotwinned copper
US12012667B2 (en) Copper electrofill on non-copper liner layers
KR20110127617A (ko) 듀얼 스테이트 저해제를 지닌 전해질을 이용한 관통형 실리콘 비아 충전
US20150053565A1 (en) Bottom-up fill in damascene features
US20160102416A1 (en) Low copper/high halide electroplating solutions for fill and defect control
US20220275531A1 (en) Differential contrast plating for advanced packaging applications
TWI802603B (zh) 單一金屬之多浴電鍍
US20230026818A1 (en) Tsv process window and fill performance enhancement by long pulsing and ramping
US20220102209A1 (en) Electrodeposition of cobalt tungsten films
TW202208692A (zh) 電鍍鈷、鎳、及其合金