TWI795460B - 靜態隨機存取記憶體結構 - Google Patents

靜態隨機存取記憶體結構 Download PDF

Info

Publication number
TWI795460B
TWI795460B TW107139586A TW107139586A TWI795460B TW I795460 B TWI795460 B TW I795460B TW 107139586 A TW107139586 A TW 107139586A TW 107139586 A TW107139586 A TW 107139586A TW I795460 B TWI795460 B TW I795460B
Authority
TW
Taiwan
Prior art keywords
well
mentioned
type
area
region
Prior art date
Application number
TW107139586A
Other languages
English (en)
Other versions
TW201926640A (zh
Inventor
張峰銘
包家豪
洪連嶸
王屏薇
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201926640A publication Critical patent/TW201926640A/zh
Application granted granted Critical
Publication of TWI795460B publication Critical patent/TWI795460B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)

Abstract

本發明實施例提供靜態隨機存取記憶體結構。靜態隨機存取記憶體結構包括複數第一井區、複數第二井區、一第三井區、複數第一井拾取區、複數第二井拾取區以及複數記憶體單元。第一井區具有第一摻雜類型並形成在半導體基底內。第二井區具有第二摻雜類型並形成在半導體基底內。第一井區與第二井區為交錯排列。第三井區具有第二摻雜類型並形成在半導體基底內。第三井區是相鄰於第二井區。第一井拾取區形成在第一井區內。第二井拾取區形成在第三井區內。第二井拾取區是由第三井區以及第二井區所共享。記憶體單元形成在第一井區與第二井區上。

Description

靜態隨機存取記憶體結構
本揭露有關於一種靜態隨機存取記憶體，且特別有關於一種可阻止閂鎖問題的靜態隨機存取記憶體結構。
記憶體通常用於積體電路。例如，靜態隨機存取記憶體（SRAM）為揮發記憶體，係用於需要高速、低耗電和簡單操作的電子應用中。嵌入式靜態隨機存取記憶體在高速通訊、影像處理和系統單晶片（SOC）的應用中是特別受歡迎的。靜態隨機存取記憶體具有不需要刷新（refresh）就能維持資料的優點。
靜態隨機存取記憶體包括設置在列和行而形成陣列的複數位元單元。每一位元單元包括耦接於位元線以及字元線的複數電晶體，而位元線與字元線係用於讀取和寫入一位元資料至記憶體單元。單埠靜態隨機存取記憶體能使單一位元的資料在特定的時間內寫入至位元單元或從位元單元中讀取出來。
本揭露提供一種靜態隨機存取記憶體結構。靜態隨機存取記憶體結構包括複數第一井區、複數第二井區、一第三井區、複數第一井拾取區、複數第二井拾取區以及複數記憶體單元。第一井區具有一第一摻雜類型並形成在一半導體基底內。第二井區具有一第二摻雜類型並形成在半導體基底內，其中第一井區與第二井區為交錯排列。第三井區具有第二摻雜類型並形成在半導體基底內，其中第三井區是相鄰於第二井區。第一井拾取區形成在第一井區內。第二井拾取區形成在第三井區內，其中第二井拾取區是由第三井區以及第二井區所共享。記憶體單元形成在第一井區與第二井區上。
為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
以下揭露內容提供了許多用於實現在此所提供之標的不同部件的不同實施例或範例。以下描述組件和排列的具體範例以簡化本發明之實施例。當然，這些僅僅是範例，而不在於限制本發明之保護範圍。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明之實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡單和清楚的目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。
再者，為了容易描述，在此可以使用例如“在…底下”、“在…下方”、“下”、“在…上方”、“上”等空間相關用語，以描述如圖所示的一個元件或部件與另一個（或另一些）元件或部件之間的關係。除了圖中所示的方位外，空間相關用語可涵蓋裝置在使用或操作中的不同方位。裝置可以採用其他方式定向（旋轉90度或在其他方位上），並且在此使用的空間相關描述可以同樣地作出相應的解釋。
根據各種示例性實施例提供各種靜態隨機存取記憶體（SRAM）結構，並討論了一些實施例的部分變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。
第1圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體30的簡單電路圖。靜態隨機存取記憶體30是記憶體陣列並實施在積體電路（例如系統單晶片（SOC））中。靜態隨機存取記憶體包括由多個SRAM單元（或稱為位元單元）10所形成的單元陣列，以及SRAM單元10是安排在複數行和複數列。每一SRAM單元10是位元單元，例如六電晶體（6T）、8T、10T單元等。
在SRAM單元的製造中，單元陣列是由多個邊緣單元20A和多個邊緣單元20B所分離。邊緣單元20A是設置在單元陣列的上下兩側的虛擬（dummy）單元，而邊緣單元20B是設置在單元陣列的左右兩側的虛擬單元。例如，邊緣單元20A是安排在圍繞單元陣列的列（row）方向，而邊緣單元20B是安排在圍繞單元陣列的行（column）方向。在一些實施例中，邊緣單元20A是帶狀（strap）單元。
邊緣單元20A和20B的形狀和尺寸是根據實際應用而決定。在一些實施例中，邊緣單元20A和20B的形狀和尺寸是相同於SRAM單元10。在一些實施例中，邊緣單元20A和20B的形狀和尺寸是不同於SRAM單元10。
第2A圖係顯示根據本發明一些實施例所述之單埠SRAM單元。SRAM單元10包括一對交叉耦接的反向器Inverter-1和Inverter-2，以及兩個導通閘電晶體PG-1和PG-2。反向器Inverter-1和Inverter-2在節點112與110之間交叉耦接並形成鎖存器（latch）。導通閘電晶體PG-1耦接在位元線BL和節點112之間，而導通閘電晶體PG-2耦接在互補位元線BLB和節點110之間。互補位元線BLB是互補於位元線BL。導通閘電晶體PG-1和PG-2的閘極是耦接到相同的字元線WL。此外，導通閘電晶體PG-1和PG-2是NMOS電晶體。
SRAM單元10的電晶體可以是平面電晶體或是非平面（例如鰭式）電晶體。可以藉由任何合適的方法對鰭進行圖案化。例如，可以使用一或多個光刻製程來圖案化鰭，其中光刻製程包括雙圖案化或多圖案化製程。通常，雙圖案化或多圖案化製程會組合光刻製程和自對準製程，以允許建立具有，例如，比使用單一直接光刻製程可獲得的間距更小的間距的圖案。例如，在一實施例中，在基底上形成犧牲層並使用光刻製程來圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物。然後去除犧牲層，就可以使用剩餘的間隔物來圖案化鰭。
第2B圖係顯示根據本發明一些實施例所述之第2A圖之SRAM單元10之簡單電路圖。反向器Inverter-1包括上拉電晶體PU-1和下拉電晶體PD-1。上拉電晶體PU-1是PMOS電晶體，而下拉電晶體PD-1是NMOS電晶體。上拉電晶體PU-1和下拉電晶體PD-1的汲極是耦接於連接至導通閘電晶體PG-1的節點112。上拉電晶體PU-1與下拉電晶體PD-1的閘極是耦接於連接至導通閘電晶體PG-2的節點110。此外，上拉電晶體PU-1的源極是耦接到正電源節點Vdd，而下拉電晶體PD-1的源極是耦接到接地端Vss。
相似地，反向器Inverter-2包括上拉電晶體PU-2以及下拉電晶體PD-2。上拉電晶體PU-2是PMOS電晶體，而下拉電晶體PD-2是NMOS電晶體。上拉電晶體PU-2與下拉電晶體PD-2的汲極是耦接於連接導通閘電晶體PG-2的節點110。上拉電晶體PU-2與下拉電晶體PD-2的閘極是耦接於連接至導通閘電晶體PG-1的節點112。此外，上拉電晶體PU-2的源極是耦接到正電源節點Vdd，而下拉電晶體PD-2的源極是耦接到接地端Vss。
第3圖係顯示根據本發明一些實施例所述之SRAM結構30A的示意上視圖，其中SRAM結構30A包括第1圖之靜態隨機存取記憶體30的複數層。第3圖之複數層是形成在半導體基底上。
SRAM結構30A包括P型井區210A、多個N型井區220_1至220_(n+1)以及多個SRAM單元10。P型井區210A在上視圖中具有梯狀，以及梯狀之P型井區210A會劃分成P型井子區（P-well sub-region）210_1至210_n以及P型井子區210_a與210_b。
P型井子區210_1至210_n以及N型井區220_1至220_(n+1)是形成在半導體基底中，並沿X方向平行延伸。SRAM單元10是形成在P型井子區210_1至210_n以及N型井區220_2至220_n上。此外，P型井子區210_1至210_n和N型井區220_1至220_(n+1)的數量僅是例子，並非用以限制靜態隨機存取記憶體30的實際結構。為了簡化說明，第3圖中將省略邊緣單元20A和20B。
P型井子區210_1至210_n以及N型井區220_1至220_(n+1)在半導體基底中交錯排列。例如，P型井子區210_1是安排在N型井區220_1與220_2之間，而P型井子區210_2是安排在N型井區220_2與220_3之間，以此類推。再者，N型井區220_2是安排在P型井子區210_1與210_2之間，而N型井區220_3是安排在P型井子區210_2與210_3之間，以此類推。
P型井子區210_a與210_b是形成在半導體基底中，並沿Y方向平行延伸。具體而言，P型井子區210_a與210_b是垂直於P型井子區210_1至210_n。此外，P型井子區210_a是相鄰於P型井子區210_1至210_n的左側，而P型井子區210_b是相鄰於P型井子區210_1至210_n的右側。
在一些實施例中，在上視圖中，N型井區220_2至220_n具有相同的寬度W1，而P型井子區210_1至210_n具有相同的寬度W2，即W2＞W1。在一些實施例中，N型井區220_2至220_n以及P型井子區210_1至210_n具有相同的寬度，例如W2=W1。此外，N型井區220_1至220_(n+1)以及P型井子區210_1至210_n在上視圖中具有相同的長度。
在SRAM結構30A，每一N型井區220_2至220_n是由梯狀P型井區210A所包圍。例如，N型井區220_2是由梯狀P型井區210A的P型井子區210_1、210_b、210_2與210_a所包圍，而N型井區220_3是由梯狀P型井區210A的P型井子區210_2、210_b、210_3與210_a所包圍，以此類推。具體而言，N型井區220_2至220_n是由梯狀P型井區210而彼此分離。
SRAM結構30A更包括在N型井區220_1至220_(n+1)上的多個N型井拾取（pick-up）區225。每一N型井拾取區225是由一或多個N型井區接點所形成的電性連接。N型井區接點是用於連接至正供應電壓，例如電源節點Vdd。在這些實施例中，對每一N型井區220_1至220_(n+1)而言，N型井拾取區225是安排在所對應之N型井區的兩側。
SRAM結構30A更包括多個P型井拾取區215。每一P型井拾取區215是由一或多個P型井區接點所形成的電性連接。P型井區接點是用於連接至接地端，例如接地端Vss。對梯狀P型井區210A而言，P型井拾取區215是安排在P型井子區210_a與210_b上。再者，P型井拾取區215是由P型井子區210_a與210_b以及P型井子區210_1至210_n所共享。在一些實施例中，沒有P型井拾取區215會安排在P型井子區210_1至210_n上。
在這些實施例中，每一SRAM單元10包括中央N型井區以及在中央N型井區相對側的兩相鄰P型井區。舉例而言，以SRAM單元10_1作為例子來說明，中央N型井區為N型井區220_2，而兩相鄰P型井區是P型井子區210_1和210_2。再者，上拉電晶體PU-1與PU-2是形成在N型井區220_2上，而導通閘電晶體PG-1與PG-2以及下拉電晶體PD-1與PD-2是形成在P型井子區210_1與210_2上。
在一些實施例中，更多的P型井拾取區215會安排在P型井子區210_a與210_b。於是，在SRAM結構30A中，P型井拾取區215的數量是大於N型井拾取區225。
第4圖係顯示根據本發明一些實施例所述之第3圖之SRAM單元10_1、10_2、10_3與10_4的布局圖。在這些實施例中，SRAM單元10_1、10_2、10_3與10_4內的電晶體為鰭式電晶體。
在SRAM單元10_1，導通閘電晶體PG-1是形成在P型井子區210_2上之鰭230_4與多晶矽240_3的交叉點。下拉電晶體PD-1是形成在P型井子區210_2上之鰭230_4與多晶矽240_4的交叉點。導通閘電晶體PG-2是形成在P型井子區210_1上之鰭230_1與多晶矽240_2的交叉點。下拉電晶體PD-2是形成在P型井子區210_1上之鰭230_1與多晶矽240_1的交叉點。上拉電晶體PU-1是形成在N型井區220_2上之鰭230_3與多晶矽240_4的交叉點。上拉電晶體PU-2是形成在N型井區220_2上之鰭230_2與多晶矽240_1的交叉點。
可以使用各種接點及其對應的互連接導通孔來耦接每一SRAM單元10中的元件。經由導通孔和閘極接點，字元線（WL）接點（未顯示）可以耦接到導通閘電晶體PG-1的閘極，而另一個字元線接點會耦接到導通閘電晶體PG-2的閘極。同樣地，位元線（BL）接點（未顯示）是耦接到導通閘電晶體PG-1的汲極，而互補位元線接點BLB是耦接到導通閘電晶體PG-2的汲極。
耦接到電源節點Vdd的電源接點（未顯示）是耦接到上拉電晶體PU-1的源極，以及耦接到電源節點Vdd的另一電源接點是耦接到上拉電晶體PU-2的源極。耦接到接地端Vss的接地接點是耦接到下拉電晶體PD-1的源極，以及耦接到接地端Vss的另一個接地接點是耦接到下拉電晶體PD-2的源極。
在這些實施例中，SRAM單元10_2是SRAM單元10_1的複製單元，但是在Y軸上翻轉。此外，SRAM單元10_3是SRAM單元10_1的複製單元，但是在X軸上翻轉。再者，SRAM單元10_4是SRAM單元10_3的複製單元，但是在Y軸上翻轉。共同接點（例如BL、Vdd和Vss）會被結合以節省空間。
第5圖係顯示沿著第3圖中剖線A-AA之SRAM結構30A的剖面圖。
在第5圖，P型井子區210_a與210_2以及N型井區220_2是形成在P型基底200上。PMOS電晶體MP是形成在N型井區220_2上，而NMOS電晶體MN是形成在P型井區210_2上。此外，N型井拾取區225會形成PMOS電晶體MP的基極（bulk），而P型井拾取區215會形成NMOS電晶體MN的基極。
在這些實施例中，PMOS電晶體MP以及NMOS電晶體MN為平面電晶體。此外，PMOS電晶體MP可以是SRAM單元10_1的上拉電晶體PU-1或PU-2，而NMOS電晶體MN可以是SRAM單元10_1的導通閘電晶體PG-1或PG-2或是下拉電晶體PD-1或PD-2。
寄生PNP電晶體Q1具有由P+區251（即PMOS電晶體MP的源極）形成的射極、由N型井區220_2形成的基極以及由P型基底200和P型井子區210_a形成的集極。PNP電晶體Q1是經由電阻RNW 耦接到N型井拾取區225。N型井拾取區225是由在N型井區220_2上N型摻雜區所形成的電性連接，以及N型井拾取區225被配置為連接至電源節點Vdd。電阻RNW 是N型井區220_2的寄生元件（內在電阻）。PNP電晶體Q1的集極是經由電阻RS 和RPW 而耦接到P型井拾取區215。P型井拾取區215是由在P型井子區210_a上的P型摻雜區所形成的電性連接，以及P型井拾取區215被配置為連接至接地端Vss。電阻器RS 和RPW 分別是P型基底200和P型井子區210_a的寄生元件（內在電阻）。
寄生NPN電晶體Q2具有由N+區252（即NMOS電晶體MN的源極）形成的射極、由P型基底200以及P型井子區210_a形成的基極以及由N型井區220_2形成的集極。
假如當電晶體Q1/Q2中的一個PN接面（junction）正向偏壓時，PNP電晶體Q1或是NPN電晶體Q2會導通，而這可能在SRAM結構30A引起不期望的閂鎖效應（latch-up），且在某些情況下，甚至會永久地損壞靜態隨機存取記憶體30。
在第5圖中，P型井子區210_a會形成保護環（guard ring），以及保護環能夠阻擋從SRAM結構30A外部的N型井區到N型井區220_2的電流（例如漏電流），從而避免該電流會導通PNP電晶體Q1或是NPN電晶體Q2。因此，當SRAM結構30A相鄰於P型基底200上的其它電路/元件的N型井區時，P型井子區210_a可阻止從SRAM結構30A外部的N型井區之漏電流所引起的閂鎖問題。具體而言，P型井子區210_a被配置為減少來自其他外部N型井區到第3圖中N型井子區（N-well sub-region）220_1至220_(n+1)的雜訊干擾。
在一些實施例中，更多的P型井拾取區215安排在P型井子區210_a與210_b。當P型井拾取區215的數量增加時，電阻RPW 會減少，使得P型井區210A中的漏電流難以導通NPN電晶體Q2。
第6圖係顯示根據本發明一些實施例所述之SRAM結構30B的示意上視圖，其中SRAM結構30B包括第1圖之靜態隨機存取記憶體30的複數層。第6圖之複數層是形成在半導體基底上。
SRAM結構30B包括N型井區220A、多個P型井區210_1至210_n以及多個SRAM單元10。N型井區220A會劃分成多個N型井子區220_1至220_(n+1)以及N型井子區220_a與220_b。
P型井區210_1至210_n以及N型井子區220_1至220_(n+1)是形成在半導體基底中，並沿X方向平行延伸。SRAM單元10是形成在P型井區210_1至210_n以及N型井子區220_2至220_n上。此外，第6圖中P型井區210_1至210_n和N型井子區220_1至220_(n+1)的數量僅是例子，並非用以限制靜態隨機存取記憶體30的實際結構。為了簡化說明，第6圖中將省略邊緣單元20A和20B。
P型井區210_1至210_n以及N型井子區220_1至220_(n+1)在半導體基底中交錯排列。此外，N型井子區220_a與220_b是形成在半導體基底中，並沿Y方向平行延伸。具體而言，N型井子區220_a與220_b是垂直於N型井子區220_1至220_(n+1)。此外，N型井子區220_a是相鄰於N型井子區220_1至220_(n+1)的左側，而N型井子區220_b是相鄰於N型井子區220_1至220_(n+1)的右側。
在SRAM結構30B中，每一P型井區210_1至210_n是由N型井子區220A所包圍。例如，P型井區210_1是由N型井區220A的N型井子區220_1、220_b、220_2與220_a所包圍，而P型井區210_2是由N型井區220A的N型井子區220_2、220_b、220_3與220_a所包圍，以此類推。具體而言，P型井區210_1至210_n是由N型井區220A而彼此分離。
SRAM結構30B更包括在P型井區210_1至210_n上的多個P型井拾取區215。每一P型井拾取區215是由一或多個P型井區接點所形成的電性連接。P型井區接點是用於連接至接地端，例如接地端Vss。在這些實施例中，對每一P型井區210_1至210_n而言，P型井拾取區215是安排在所對應之P型井區的兩側。
SRAM結構30B更包括多個N型井拾取區225。每一N型井拾取區225是由一或多個N型井區接點所形成的電性連接。N型井區接點是用於連接至正供應電壓，例如電源節點Vdd。對N型井區220A而言，N型井拾取區225是安排在N型井子區220_a與220_b上。再者，N型井拾取區225是由N型井子區220_a與220_b以及N型井子區220_1至220_(n+1)所共享，且沒有N型井拾取區225會安排在N型井子區220_1至220_(n+1)上。
在一些實施例中，更多的N型井拾取區225安排在N型井子區220_a與220_b。於是，在SRAM結構30B中，P型井拾取區215的數量是小於N型井拾取區225。相似地，N型井區220A能減少來自其他外部P型井區到P型井區210_1至210_n的雜訊干擾。
第7圖係顯示根據本發明一些實施例所述之SRAM結構30C的示意上視圖，其中SRAM結構30C包括第1圖之靜態隨機存取記憶體30的複數層。第7圖之複數層是形成在半導體基底上。
SRAM結構30C包括P型井區210B、N型井區220B以及多個SRAM單元10。P型井區210B在上視圖中具有梳狀，以及梳狀P型井區210B會劃分成P型井子區210_1至210_n以及P型井子區210_a。N型井區220B在上視圖中具有梳狀，以及梳狀N型井區220B會劃分成多個N型井子區220_1至220_(n+1)以及N型井子區220_b。
P型井子區210_1至210_n以及N型井子區220_1至220_(n+1)是形成在半導體基底中，並沿X方向平行延伸。SRAM單元10是形成在P型井子區210_1至210_n以及N型井子區220_2至220_n上。此外，第7圖中P型井子區210_1至210_n和N型井子區220_1至220_(n+1)的數量僅是例子，並非用以限制靜態隨機存取記憶體30的實際結構。為了簡化說明，第7圖中將省略邊緣單元20A和20B。
P型井子區210_1至210_n以及N型井子區220_1至220_(n+1)在半導體基底中交錯排列。換言之，梳狀P型井區210B的齒狀部（例如P型井子區210_1至210_n）和梳狀N型井區220B的齒狀部（例如N型井區子區域220_1至220_(n+1)））是交錯的。此外，P型井子區210_a以及N型井子區220_b是形成在半導體基底中，並沿Y方向平行延伸。具體而言，N型井子區220_b是垂直於N型井子區220_1至220_(n+1)，而P型井子區210_a是垂直於P型井子區210_1至210_n。此外，P型井子區210_a是相鄰於P型井子區210_1至210_n的左側。N型井子區220_b是相鄰於N型井子區220_1至220_(n+1)的右側。
在SRAM結構30C，每一P型井子區210_1至210_n是由梳狀N型井區220B所包圍。例如，P型井子區210_1是由梳狀N型井區220B的N型井子區220_1、220_b與220_2所包圍，而P型井子區210_2是由梳狀N型井區220B的N型井子區220_2、220_b與220_3所包圍，以此類推。
每一N型井子區220_2至220_n是由梳狀P型井區210A所包圍。例如，N型井子區220_1是由梳狀P型井區210B的P型井子區210_1、210_a與210_2所包圍、N型井子區220_2是由梳狀P型井區210B的P型井子區210_2、210_a與210_3所包圍，以此類推。
SRAM結構30C更包括在P型井區210_1至210_n與210_a上的多個P型井拾取區215。每一P型井拾取區215是由一或多個P型井區接點所形成的電性連接。P型井區接點是用於連接至接地端，例如接地端Vss。在這些實施例中，對每一P型井子區210_1至210_n而言，P型井拾取區215是安排在所對應之P型井子區的右側。此外，P型井拾取區215亦安排在P型井子區210_a上。在一些實施例中，在P型井子區210_1至210_n上之P型井拾取區215的數量是少於P型井子區210_a上P型井拾取區215的數量。
SRAM結構30C更包括多個N型井拾取區225。每一N型井拾取區225是由一或多個N型井區接點所形成的電性連接。N型井區接點是用於連接至正供應電壓，例如電源節點Vdd。在這些實施例中，對每一N型井子區220_1至220_(n+1)而言，N型井拾取區225是安排在所對應之N型井子區的左側。再者，N型井拾取區225亦是安排在N型井子區220_b上。在一些實施例中，在N型井子區220_1至220_(n+1)上之N型井拾取區225的數量是少於N型井子區220_b上N型井拾取區225的數量。
在這些實施例中，在梳狀N型井區220B上N型井拾取區225的數量是不同於在梳狀P型井區210B上P型井拾取區215的數量。在一些實施例中，在梳狀N型井區220B上N型井拾取區225的數量是相同於在梳狀P型井區210B上P型井拾取區215的數量。
如先前所描述，N型井子區220_b能減少來自在N型井子區220_b右側的其他外部P型井區到P型井子區210_1至210_n的雜訊干擾（例如漏電流）。此外，P型井子區210_a能減少來自在P型井子區210_a之左側的其他外部N型井區到N型井子區220_1至220_(n+1)的雜訊干擾（例如漏電流）。
在一些實施例中，根據其他電路之外部井區的摻雜類型，可以決定在Y方向上平行延伸之井子區的摻雜類型。
本發明實施例提供了SRAM結構。多個N型井區平行於多個P型井區。N型井區與P型井區是交錯排列。多個SRAM單元形成在N型井區與P型井區上。在一些實施例中，N型井區是由P型井區、第一P型井區以及第二P型井區所形成之梯型P型井區所包圍，而第一P型井區與第二P型井區是垂直且相鄰於P型井區。此外，多個N型井拾取區是形成在N型井區上，以及多個P型井拾取區是形成在第一P型井區與第二P型井區上。梯型P型井區能提供保護環以避免SRAM結構的閂鎖問題，並為N型井區阻擋雜訊。在一些實施例中，P型井區是由N型井區、第一N型井區以及第二N型井區所包圍，以及第一N型井區與第二N型井區是垂直且相鄰於N型井區。再者，多個P型井拾取區是形成在P型井區上，以及多個N型井拾取區是形成在第一N型井區與第二N型井區上。全部的N型井區能提供保護環以避免SRAM結構的閂鎖問題並為P型井區阻擋雜訊。在一些實施例中，N型井區以及第一N型井區會形成梳狀N型井區，而梳狀N型井區的齒狀部是由N型井區所形成。P型井區以及第一P型井區會形成梳狀P型井區，而梳狀P型井區的齒狀部是由P型井區所形成。此外，多個P型井拾取區是形成在P型井區與第一P型井區上，以及多個N型井拾取區是形成在N型井區與第一N型井區上。梳狀P型井區能避免SRAM結構的閂鎖問題並為N型井區阻擋雜訊，而梳狀N型井區能避免SRAM結構的閂鎖問題並為P型井區阻擋雜訊。
在一些實施例中，本揭露提供一種靜態隨機存取記憶體結構。靜態隨機存取記憶體結構包括複數第一井區、複數第二井區、一第三井區、複數第一井拾取區、複數第二井拾取區以及複數記憶體單元。第一井區具有一第一摻雜類型並形成在一半導體基底內。第二井區具有一第二摻雜類型並形成在半導體基底內，其中第一井區與第二井區為交錯排列。第三井區具有第二摻雜類型並形成在半導體基底內，其中第三井區是相鄰於第二井區。第一井拾取區形成在第一井區內。第二井拾取區形成在第三井區內，其中第二井拾取區是由第三井區以及第二井區所共享。記憶體單元形成在第一井區與第二井區上。
在一些實施例中，第二井區是平行於第一井區，其中第一井區是由第三井區以及在第一井區之相對側的兩第二井區所包圍。第三井區是垂直於第二井區。
在一些實施例中，第一井拾取區的數量是少於第二井拾取區的數量。
在一些實施例中，第一井區為N型井區，而第一井拾取區為N型井拾取區。第二井區與第三井區為P型井區，而第二井拾取區為P型井拾取區。
在一些實施例中，記憶體單元的PMOS電晶體是形成在第一井區上，而記憶體單元的NMOS電晶體是形成在第二井區上。第一井拾取區形成PMOS電晶體的基極，而第二井拾取區形成NMOS電晶體的基極。
在一些實施例中，第一井區為P型井區，而第一井拾取區為P型井拾取區。第二井區與第三井區為N型井區，而第二井拾取區為N型井拾取區。
在一些實施例中，記憶體單元的PMOS電晶體是形成在第二井區上，而記憶體單元的NMOS電晶體是形成在第一井區上。第一井拾取區形成NMOS電晶體的基極，而第二井拾取區形成PMOS電晶體的基極。
在一些實施例中，本揭露提供一種靜態隨機存取記憶體結構。靜態隨機存取記憶體結構包括複數第一井區、一第二井區、複數第一井拾取區、複數第二井拾取區以及複數記憶體單元。第一井區具有一第一摻雜類型並形成在一半導體基底內。第二井區具有一第二摻雜類型並形成在半導體基底內，其中第一井區被第二井區包圍。第一井拾取區形成在第一井區內。第二井拾取區形成在第二井區內。記憶體單元形成在第一井區與第二井區上。第一井區延伸且平行於第一方向，以及第一井區是由第二井區而彼此分離。
在一些實施例中，第二井區劃分成複數第一子區、一第二子區以及一第三子區。第一子區延伸且平行於第一方向，而第二子區與第三子區延伸且平行於第二方向。第二方向垂直於第一方向。
在一些實施例中，第一井區以及第一子區為交錯排列。
在一些實施例中，第二井拾取區是形成在第二子區以及第三子區上。
在一些實施例中，第一井拾取區的數量是少於第二井拾取區的數量。
在一些實施例中，第一井區為N型井區，而第一井拾取區為N型井拾取區。第二井區為P型井區，而第二井拾取區為P型井拾取區。
在一些實施例中，記憶體單元的PMOS電晶體是形成在第一井區上，而記憶體單元的NMOS電晶體是形成在第二井區上。第一井拾取區形成PMOS電晶體的基極，而第二井拾取區形成NMOS電晶體的基極。
在一些實施例中，第一井區為P型井區，而第一井拾取區為P型井拾取區。第二井區為N型井區，而第二井拾取區為N型井拾取區。
在一些實施例中，記憶體單元的PMOS電晶體是形成在第二井區上，而記憶體單元的NMOS電晶體是形成在第一井區上。第一井拾取區形成NMOS電晶體的基極，而第二井拾取區形成PMOS電晶體的基極。
在一些實施例中，本揭露提供一種靜態隨機存取記憶體結構。靜態隨機存取記憶體結構包括梳狀P型井區、梳狀N型井區、複數P型井拾取區、複數N型井拾取區以及複數記憶體單元。梳狀P型井區形成在半導體基底內。梳狀N型井區形成在半導體基底內，其中梳狀N型井區的齒狀部是由梳狀P型井區的齒狀部所包圍。P型井拾取區形成在梳狀P型井區內。N型井拾取區形成在梳狀N型井區內。記憶體單元形成在梳狀N型井區與梳狀P型井區上。
在一些實施例中，記憶體單元的PMOS電晶體是形成在梳狀N型井區的齒狀部，而記憶體單元的NMOS電晶體是形成在梳狀P型井區的齒狀部。P型井拾取區形成NMOS電晶體的基極，而N型井拾取區形成PMOS電晶體的基極。
在一些實施例中，梳狀P型井區的齒狀部以及梳狀N型井區的齒狀部為交錯排列。
在一些實施例中，P型井拾取區的數量不同於N型井拾取區的數量。
雖然本揭露已以較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中包括通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
10、10_1-10_4‧‧‧SRAM單元20A、20B‧‧‧邊緣單元30、30A-30C‧‧‧SRAM結構110、112‧‧‧節點200‧‧‧P型基底210A-210B、210_1-210_n、210_a、210_b‧‧‧P型井區215‧‧‧P型井拾取區220A-220B、220_1-220_(n+1)‧‧‧N型井區225‧‧‧N型井拾取區230_1-230_5‧‧‧鰭240_1-240_4‧‧‧多晶矽251‧‧‧P+區252‧‧‧N+區BL‧‧‧位元線BLB‧‧‧互補位元線Inverter-1、Inverter-2‧‧‧反向器MN‧‧‧NMOS電晶體MP‧‧‧PMOS電晶體PD-1、PD-2‧‧‧下拉電晶體PG-1、PG-2‧‧‧導通閘電晶體PU-1、PU-2‧‧‧上拉電晶體Q1‧‧‧PNP電晶體Q2‧‧‧NPN電晶體RNW、RPW、RS‧‧‧電阻Vdd‧‧‧正電源節點Vss‧‧‧接地端W1、W2‧‧‧寬度WL‧‧‧字元線
第1圖係顯示根據本發明一些實施例所述之靜態隨機存取記憶體的簡單電路圖； 第2A圖係顯示根據本發明一些實施例所述之單埠SRAM單元； 第2B圖係顯示根據本發明一些實施例所述之第2A圖之SRAM單元之簡單電路圖； 第3圖係顯示根據本發明一些實施例所述之SRAM結構的示意上視圖； 第4圖係顯示根據本發明一些實施例所述之第3圖之SRAM單元的布局圖； 第5圖係顯示沿著第3圖中剖線A-AA之SRAM結構30A的剖面圖； 第6圖係顯示根據本發明一些實施例所述之SRAM結構的示意上視圖；以及 第7圖係顯示根據本發明一些實施例所述之SRAM結構的示意上視圖。
10、10_1-10_4‧‧‧SRAM單元
30A‧‧‧SRAM結構
210A、210_1-210_n、210_a、210_b‧‧‧P型井區
215‧‧‧P型井拾取區
220_1-220_(n+1)‧‧‧N型井區
225‧‧‧N型井拾取區
W1、W2‧‧‧寬度

Claims (10)

  1. 一種靜態隨機存取記憶體結構，包括：複數第一井區，具有一第一摻雜類型並形成在一半導體基底內；複數第二井區，具有一第二摻雜類型並形成在上述半導體基底內，其中上述第一井區與上述第二井區為交錯排列；一第三井區，具有上述第二摻雜類型並形成在上述半導體基底內，其中上述第三井區是相鄰於上述第二井區；複數第一井拾取區，形成在上述第一井區內；複數第二井拾取區，形成在上述第三井區內，其中上述第二井拾取區是由上述第三井區以及上述第二井區所共享；以及複數記憶體單元，形成在上述第一井區與上述第二井區上；其中上述第二井區中的每一者相鄰於上述第三井區之上述第二井拾取區的至少一者。
  2. 如請求項1之靜態隨機存取記憶體結構，其中上述第二井區是平行於上述第一井區，其中上述第一井區是由上述第三井區以及在上述第一井區之相對側的兩個上述第二井區所包圍，且上述第三井區是垂直於上述第二井區。
  3. 一種靜態隨機存取記憶體結構，包括：一梳狀P型井區，形成在一半導體基底內且劃分為複數第一P型子區以及一第二P型子區，上述第一P型子區沿著一第一方向延伸而上述第二P型子區沿著一第二方向延伸，其中上述第二方向垂直於上述第一方向；一梳狀N型井區，形成在上述半導體基底內且劃分為複數第一N型子區以及一第二N型子區，上述第一N型子區沿著上述第一方向延伸而上述第二N型子區沿著上述第二方向延伸，其中構成上述梳狀P型井區之齒狀部的上述第一P型子 區與構成上述梳狀N型井區之齒狀部的上述第一N型子區為交錯排列，使得上述梳狀N型井區的齒狀部是由上述梳狀P型井區的齒狀部所包圍；複數P型井拾取區，形成在上述梳狀P型井區內；複數N型井拾取區，形成在上述梳狀N型井區內；以及複數記憶體單元，位於上述第一P型子區與上述第一N型子區上。
  4. 一種靜態隨機存取記憶體結構，包括：複數第一類型井區，形成在一半導體基底中且平行於一第一方向延伸；複數第二類型井區，形成在上述半導體基板中，且被劃分成平行於上述第一方向延伸的一第一組以及平行於一第二方向延伸的一第二組，其中上述第二方向垂直於上述第一方向；複數第一井拾取區，形成在上述第一類型井區中；複數第二井拾取區，形成在上述第二組的上述第二類型井區中，其中上述第二井拾取區由上述第一組與上述第二組的上述第二類型井區所共享；以及複數記憶體單元，位於上述第一類型井區與上述第二類型井區上；其中上述第一類型井區中之上述第一井拾取區的數量，少於上述第二組之上述第二類型井區中的上述第二井拾取區的數量。
  5. 一種靜態隨機存取記憶體結構，包括：複數第一井區，具有一第一摻雜類型並形成在一半導體基底內；複數第二井區，具有一第二摻雜類型並形成在上述半導體基底內；一對第三井區，具有上述第二摻雜類型，並形成在上述半導體基底內以及上述第二井區的相對側；複數第一井拾取區，形成在上述第一井區內；複數第二井拾取區，形成在上述一對第三井區內；以及複數記憶體單元，位在上述第一井區與上述第二井區上； 其中上述第二井區與上述一對第三井區形成一梯狀井區，且上述第一井區由上述梯狀井區所包圍。
  6. 一種靜態隨機存取記憶體結構，包括：複數第一井區，具有一第一摻雜類型並形成在一半導體基底內；一第二井區，具有一第二摻雜類型並形成在上述半導體基底內；複數第一井拾取區，形成在上述第一井區內；複數第二井拾取區，形成在上述第二井區內；以及複數記憶體單元，上述記憶體單元中的每一者，設置於兩個相鄰的上述第一井區上以及上述第二井區在上述兩個相鄰的上述第一井區之間的一部分上；其中上述第一井拾取區中的每一者設置於兩個相鄰的上述第二井拾取區之間。
  7. 一種靜態隨機存取記憶體結構，包括：複數第一類型井區，形成在一半導體基板中且平行於一第一方向延伸；複數第二類型井區，形成在上述半導體基板中，且劃分為平行於上述第一方向延伸的一第一組以及平行於一第二方向延伸的一第二組，其中上述第二方向垂直於上述第一方向；複數第一井拾取區，形成在上述第一類型井區內；複數第二井拾取區，形成在上述第二類型井區的上述第二組內，其中上述第二井拾取區由上述第二類型井區的上述第一組與上述第二組所共享；以及複數記憶體單元，位於上述第一類型井區以及上述第二類型井區的上述第一組上；其中上述第一類型井區的每一者接觸上述第一組的兩個上述第二類型井區；其中上述第一井拾取區的數量少於上述第二井拾取區的數量。
  8. 一種靜態隨機存取記憶體結構，包括： 複數第一井區，具有一第一摻雜類型並形成在一半導體基底內；複數第二井區，具有一第二摻雜類型並形成在上述半導體基底內；一對第三井區，具有上述第二摻雜類型，並形成在上述半導體基底內以及上述第二井區的相對側上；複數第一井拾取區，形成在上述第一井區內；複數第二井拾取區，形成在上述一對第三井區內；以及複數記憶體單元，位於上述第一井區與上述第二井區上；其中上述第一井區中的每一者，由兩個上述第二井區以及上述一對第三井區所包圍；其中上述第二井區中的每一者，相鄰於上述一對第三井區之上述第二井拾取區中的至少一者。
  9. 一種靜態隨機存取記憶體結構，包括：複數第一類型井區，形成在一半導體基板中且平行於一第一方向延伸；一第二類型井區，形成在上述半導體基板中，且被劃分成複數第一子區以及複數第二子區，其中上述第一子區平行於上述第一方向延伸，而上述第二子區平行於一第二方向延伸，上述第二方向垂直於上述第一方向；複數第一井拾取區，形成在上述第一類型井區中；複數第二井拾取區，形成在上述第二類型井區的上述第二子區中；以及複數記憶體單元，位於上述第一類型井區以及上述第二類型井區的上述第一子區上；其中上述第一類型井區中的每一者，接觸上述第二類型井區的兩個上述第一子區。
  10. 一種靜態隨機存取記憶體結構，包括：複數第一井區，具有一第一摻雜類型並形成在一半導體基底內； 一第二井區，具有一第二摻雜類型並形成在上述半導體基底內；複數第一井拾取區，形成在上述第一井區內；複數記憶體單元，位於上述第一井區以及上述第二井區的複數第一子區上；以及複數第二井拾取區，形成在上述第二井區的一第二子區與一第三子區內；其中上述第一井區由上述第二井區的上述第一子區所分離；其中上述第二井區之上述第一子區中的每一者，相鄰於上述第二井區之上述第二子區與上述第三子區的上述第二井拾取區中的至少一者。
TW107139586A 2017-11-28 2018-11-08 靜態隨機存取記憶體結構 TWI795460B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762591273P 2017-11-28 2017-11-28
US62/591,273 2017-11-28
US15/953,818 US10714484B2 (en) 2017-11-28 2018-04-16 SRAM structure
US15/953,818 2018-04-16

Publications (2)

Publication Number Publication Date
TW201926640A TW201926640A (zh) 2019-07-01
TWI795460B true TWI795460B (zh) 2023-03-11

Family

ID=66633503

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107139586A TWI795460B (zh) 2017-11-28 2018-11-08 靜態隨機存取記憶體結構

Country Status (3)

Country Link
US (2) US10714484B2 (zh)
CN (1) CN109841625A (zh)
TW (1) TWI795460B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158368B2 (en) * 2019-09-06 2021-10-26 Coventor, Inc. Static random-access memory cell design

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140177312A1 (en) * 2011-07-29 2014-06-26 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
US20140312405A1 (en) * 2013-04-18 2014-10-23 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same
US20170125424A1 (en) * 2015-10-30 2017-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device with vertical fet devices
US20170186691A1 (en) * 2015-12-29 2017-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques based on electromigration characteristics of cell interconnect
US20170278555A1 (en) * 2016-03-25 2017-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Memory macro and method of operating the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006245276A (ja) * 2005-03-03 2006-09-14 Toshiba Corp 半導体集積回路装置
WO2011077664A1 (ja) * 2009-12-25 2011-06-30 パナソニック株式会社 半導体装置
JP2012195326A (ja) * 2011-03-14 2012-10-11 Ricoh Co Ltd 半導体装置
JP2014135398A (ja) * 2013-01-10 2014-07-24 Fujitsu Semiconductor Ltd 半導体記憶装置
US9831236B2 (en) * 2015-04-29 2017-11-28 GlobalFoundries, Inc. Electrostatic discharge (ESD) protection transistor devices and integrated circuits with electrostatic discharge protection transistor devices
JP6579273B2 (ja) * 2016-08-12 2019-09-25 富士電機株式会社 半導体集積回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140177312A1 (en) * 2011-07-29 2014-06-26 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
US20140312405A1 (en) * 2013-04-18 2014-10-23 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same
US20170125424A1 (en) * 2015-10-30 2017-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device with vertical fet devices
US20170186691A1 (en) * 2015-12-29 2017-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques based on electromigration characteristics of cell interconnect
US20170278555A1 (en) * 2016-03-25 2017-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Memory macro and method of operating the same

Also Published As

Publication number Publication date
TW201926640A (zh) 2019-07-01
CN109841625A (zh) 2019-06-04
US10714484B2 (en) 2020-07-14
US20200335508A1 (en) 2020-10-22
US11201158B2 (en) 2021-12-14
US20190164978A1 (en) 2019-05-30

Similar Documents

Publication Publication Date Title
US11676654B2 (en) SRAM structure with reduced capacitance and resistance
US9831253B2 (en) FinFET memory device
TWI644400B (zh) 半導體元件及記憶體元件
TWI459511B (zh) 記憶體晶胞
TWI618197B (zh) 積體電路結構
KR101357921B1 (ko) 메모리 셀
US9673195B2 (en) Semiconductor device having sufficient process margin and method of forming same
TWI754385B (zh) 靜態隨機存取記憶胞、其形成方法及記憶體陣列
KR20130083358A (ko) Ｓｒａｍ 셀과 어레이
CN106298782B (zh) 静态随机存取存储器
TWI604462B (zh) 靜態隨機存取記憶體
KR20010010407A (ko) 완전 씨모스 에스램 셀
KR20020034313A (ko) 에스램셀의 제조 방법
US6812534B2 (en) Static semiconductor memory device
TWI795460B (zh) 靜態隨機存取記憶體結構
US10868019B2 (en) Semiconductor device having strap cell
JP3854749B2 (ja) Ｓｒａｍ用のスタティックセル
JP3075930B2 (ja) 半導体メモリ装置
KR100325464B1 (ko) 자기 정렬된 금속 플러그를 이용한 ｃｍｏｓ 메모리소자의 제조 방법
JP3472590B2 (ja) 半導体記憶装置
US10923482B2 (en) IC product with a novel bit cell design and a memory array comprising such bit cells
US20240306362A1 (en) Interconnect structures for integration of memory cells and logic cells
JP3558945B2 (ja) 半導体記憶装置
JPH043465A (ja) 半導体スタティックメモリ装置の製造方法
JP2000174141A (ja) 半導体記憶装置