CN109841625A - 静态随机存取存储器结构 - Google Patents

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Abstract

本公开实施例提供静态随机存取存储器结构。静态随机存取存储器结构包括复数第一井区、复数第二井区、一第三井区、复数第一井拾取区、复数第二井拾取区以及复数存储器单元。第一井区具有第一掺杂类型并形成在半导体基底内。第二井区具有第二掺杂类型并形成在半导体基底内。第一井区与第二井区为交错排列。第三井区具有第二掺杂类型并形成在半导体基底内。第三井区是相邻于第二井区。第一井拾取区形成在第一井区内。第二井拾取区形成在第三井区内。第二井拾取区是由第三井区以及第二井区所共享。存储器单元形成在第一井区与第二井区上。

Description

静态随机存取存储器结构
技术领域
本公开有关于一种静态随机存取存储器，且特别有关于一种可阻止闩锁问题的静态随机存取存储器结构。
背景技术
存储器通常用于集成电路。例如，静态随机存取存储器(SRAM)为挥发存储器，用于需要高速、低耗电和简单操作的电子应用中。嵌入式静态随机存取存储器在高速通信、影像处理和系统单芯片(SOC)的应用中是特别受欢迎的。静态随机存取存储器具有不需要刷新(refresh)就能维持数据的优点。
静态随机存取存储器包括设置在列和行而形成阵列的复数位元单元。每一位元单元包括耦接于位元线以及字元线的复数晶体管，而位元线与字元线用于读取和写入一位元数据至存储器单元。单埠静态随机存取存储器能使单一位元的数据在特定的时间内写入至位元单元或从位元单元中读取出来。
发明内容
本公开提供一种静态随机存取存储器结构。静态随机存取存储器结构包括复数第一井区、复数第二井区、一第三井区、复数第一井拾取区、复数第二井拾取区以及复数存储器单元。第一井区具有一第一掺杂类型并形成在一半导体基底内。第二井区具有一第二掺杂类型并形成在半导体基底内，其中第一井区与第二井区为交错排列。第三井区具有第二掺杂类型并形成在半导体基底内，其中第三井区是相邻于第二井区。第一井拾取区形成在第一井区内。第二井拾取区形成在第三井区内，其中第二井拾取区是由第三井区以及第二井区所共享。存储器单元形成在第一井区与第二井区上。
附图说明
图1是显示根据本发明一些实施例所述的静态随机存取存储器的简单电路图；
图2A是显示根据本发明一些实施例所述的单埠SRAM单元；
图2B是显示根据本发明一些实施例所述的图2A的SRAM单元的简单电路图；
图3是显示根据本发明一些实施例所述的SRAM结构的示意上视图；
图4是显示根据本发明一些实施例所述的图3的SRAM单元的布局图；
图5是显示沿着图3中剖线A-AA的SRAM结构30A的剖面图；
图6是显示根据本发明一些实施例所述的SRAM结构的示意上视图；以及
图7是显示根据本发明一些实施例所述的SRAM结构的示意上视图。
附图标记说明：
10、10_1-10_4～SRAM单元；
20A、20B～边缘单元；
30、30A-30C～SRAM结构；
110、112～节点；
200～P型基底；
210A-210B、210_1-210_n、210_a、210_b～P型井区；
215～P型井拾取区；
220A-220B、220_1-220_(n+1)～N型井区；
225～N型井拾取区；
230_1-230_5～鳍；
240_1-240_4～多晶硅；
251～P+区；
252～N+区；
BL～位元线；
BLB～互补位元线；
Inverter-1、Inverter-2～反向器；
MN～NMOS晶体管；
MP～PMOS晶体管；
PD-1、PD-2～下拉晶体管；
PG-1、PG-2～导通闸晶体管；
PU-1、PU-2～上拉晶体管；
Q1～PNP晶体管；
Q2～NPN晶体管；
RNW、RPW、RS～电阻；
Vdd～正电源节点；
Vss～接地端；以及
WL～字元线。
具体实施方式
为让本公开的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：
以下公开内容提供了许多用于实现在此所提供的标的不同部件的不同实施例或范例。以下描述组件和排列的具体范例以简化本发明的实施例。当然，这些仅仅是范例，而不在于限制本发明的保护范围。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明的实施例可在各个范例中重复参考标号及/或字母。此重复是为了简单和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。
下文描述实施例的各种变化。通过各种视图与所示出的实施例，类似的元件标号用于标示类似的元件。应可理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，可以取代或省略部分的操作步骤。
再者，为了容易描述，在此可以使用例如“在…底下”、“在…下方”、“下”、“在…上方”、“上”等空间相关用语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。除了图中所示的方位外，空间相关用语可涵盖装置在使用或操作中的不同方位。装置可以采用其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相关描述可以同样地作出相应的解释。
根据各种示例性实施例提供各种静态随机存取存储器(SRAM)结构，并讨论了一些实施例的部分变化。通过各种视图与所示出的实施例，类似的元件标号用于标示类似的元件。
图1是显示根据本发明一些实施例所述的静态随机存取存储器30的简单电路图。静态随机存取存储器30是存储器阵列并实施在集成电路(例如系统单芯片(SOC))中。静态随机存取存储器包括由多个SRAM单元(或称为位元单元)10所形成的单元阵列，以及SRAM单元10是安排在复数行和复数列。每一SRAM单元10是位元单元，例如六晶体管(6T)、8T、10T单元等。
在SRAM单元的制造中，单元阵列是由多个边缘单元20A和多个边缘单元20B所分离。边缘单元20A是设置在单元阵列的上下两侧的虚拟(dummy)单元，而边缘单元20B是设置在单元阵列的左右两侧的虚拟单元。例如，边缘单元20A是安排在围绕单元阵列的行(row)方向，而边缘单元20B是安排在围绕单元阵列的列(column)方向。在一些实施例中，边缘单元20A是带状(strap)单元。
边缘单元20A和20B的形状和尺寸是根据实际应用而决定。在一些实施例中，边缘单元20A和20B的形状和尺寸是相同于SRAM单元10。在一些实施例中，边缘单元20A和20B的形状和尺寸是不同于SRAM单元10。
图2A是显示根据本发明一些实施例所述的单埠SRAM单元。SRAM单元10包括一对交叉耦接的反向器Inverter-1和Inverter-2，以及两个导通闸晶体管PG-1和PG-2。反向器Inverter-1和Inverter-2在节点112与110之间交叉耦接并形成锁存器(latch)。导通闸晶体管PG-1耦接在位元线BL和节点112之间，而导通闸晶体管PG-2耦接在互补位元线BLB和节点110之间。互补位元线BLB是互补于位元线BL。导通闸晶体管PG-1和PG-2的栅极是耦接到相同的字元线WL。此外，导通闸晶体管PG-1和PG-2是NMOS晶体管。
SRAM单元10的晶体管可以是平面晶体管或是非平面(例如鳍式)晶体管。可以通过任何合适的方法对鳍进行图案化。例如，可以使用一或多个光刻工艺来图案化鳍，其中光刻工艺包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺会组合光刻工艺和自对准工艺，以允许建立具有，例如，比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一实施例中，在基底上形成牺牲层并使用光刻工艺来图案化。使用自对准工艺在图案化牺牲层旁边形成间隔物。然后去除牺牲层，就可以使用剩余的间隔物来图案化鳍。
图2B是显示根据本发明一些实施例所述的图2A的SRAM单元10的简单电路图。反向器Inverter-1包括上拉晶体管PU-1和下拉晶体管PD-1。上拉晶体管PU-1是PMOS晶体管，而下拉晶体管PD-1是NMOS晶体管。上拉晶体管PU-1和下拉晶体管PD-1的漏极是耦接于连接至导通闸晶体管PG-1的节点112。上拉晶体管PU-1与下拉晶体管PD-1的栅极是耦接于连接至导通闸晶体管PG-2的节点110。此外，上拉晶体管PU-1的源极是耦接到正电源节点Vdd，而下拉晶体管PD-1的源极是耦接到接地端Vss。
相似地，反向器Inverter-2包括上拉晶体管PU-2以及下拉晶体管PD-2。上拉晶体管PU-2是PMOS晶体管，而下拉晶体管PD-2是NMOS晶体管。上拉晶体管PU-2与下拉晶体管PD-2的漏极是耦接于连接导通闸晶体管PG-2的节点110。上拉晶体管PU-2与下拉晶体管PD-2的栅极是耦接于连接至导通闸晶体管PG-1的节点112。此外，上拉晶体管PU-2的源极是耦接到正电源节点Vdd，而下拉晶体管PD-2的源极是耦接到接地端Vss。
图3是显示根据本发明一些实施例所述的SRAM结构30A的示意上视图，其中SRAM结构30A包括图1的静态随机存取存储器30的复数层。图3的复数层是形成在半导体基底上。
SRAM结构30A包括P型井区210A、多个N型井区220_1至220_(n+1)以及多个SRAM单元10。P型井区210A在上视图中具有梯状，以及梯状的P型井区210A会划分成P型井子区(P-well sub-region)210_1至210_n以及P型井子区210_a与210_b。
P型井子区210_1至210_n以及N型井区220_1至220_(n+1)是形成在半导体基底中，并沿X方向平行延伸。SRAM单元10是形成在P型井子区210_1至210_n以及N型井区220_2至220_n上。此外，P型井子区210_1至210_n和N型井区220_1至220_(n+1)的数量仅是例子，并非用以限制静态随机存取存储器30的实际结构。为了简化说明，图3中将省略边缘单元20A和20B。
P型井子区210_1至210_n以及N型井区220_1至220_(n+1)在半导体基底中交错排列。例如，P型井子区210_1是安排在N型井区220_1与220_2之间，而P型井子区210_2是安排在N型井区220_2与220_3之间，以此类推。再者，N型井区220_2是安排在P型井子区210_1与210_2之间，而N型井区220_3是安排在P型井子区210_2与210_3之间，以此类推。
P型井子区210_a与210_b是形成在半导体基底中，并沿Y方向平行延伸。具体而言，P型井子区210_a与210_b是垂直于P型井子区210_1至210_n。此外，P型井子区210_a是相邻于P型井子区210_1至210_n的左侧，而P型井子区210_b是相邻于P型井子区210_1至210_n的右侧。
在一些实施例中，在上视图中，N型井区220_2至220_n具有相同的宽度W1，而P型井子区210_1至210_n具有相同的宽度W2，即W2>W1。在一些实施例中，N型井区220_2至220_n以及P型井子区210_1至210_n具有相同的宽度，例如W2＝W1。此外，N型井区220_1至220_(n+1)以及P型井子区210_1至210_n在上视图中具有相同的长度。
在SRAM结构30A，每一N型井区220_2至220_n是由梯状P型井区210A所包围。例如，N型井区220_2是由梯状P型井区210A的P型井子区210_1、210_b、210_2与210_a所包围，而N型井区220_3是由梯状P型井区210A的P型井子区210_2、210_b、210_3与210_a所包围，以此类推。具体而言，N型井区220_2至220_n是由梯状P型井区210而彼此分离。
SRAM结构30A还包括在N型井区220_1至220_(n+1)上的多个N型井拾取(pick-up)区225。每一N型井拾取区225是由一或多个N型井区接点所形成的电性连接。N型井区接点是用于连接至正供应电压，例如电源节点Vdd。在这些实施例中，对每一N型井区220_1至220_(n+1)而言，N型井拾取区225是安排在所对应的N型井区的两侧。
SRAM结构30A还包括多个P型井拾取区215。每一P型井拾取区215是由一或多个P型井区接点所形成的电性连接。P型井区接点是用于连接至接地端，例如接地端Vss。对梯状P型井区210A而言，P型井拾取区215是安排在P型井子区210_a与210_b上。再者，P型井拾取区215是由P型井子区210_a与210_b以及P型井子区210_1至210_n所共享。在一些实施例中，没有P型井拾取区215会安排在P型井子区210_1至210_n上。
在这些实施例中，每一SRAM单元10包括中央N型井区以及在中央N型井区相对侧的两相邻P型井区。举例而言，以SRAM单元10_1作为例子来说明，中央N型井区为N型井区220_2，而两相邻P型井区是P型井子区210_1和210_2。再者，上拉晶体管PU-1与PU-2是形成在N型井区220_2上，而导通闸晶体管PG-1与PG-2以及下拉晶体管PD-1与PD-2是形成在P型井子区210_1与210_2上。
在一些实施例中，更多的P型井拾取区215会安排在P型井子区210_a与210_b。于是，在SRAM结构30A中，P型井拾取区215的数量是大于N型井拾取区225。
图4是显示根据本发明一些实施例所述的图3的SRAM单元10_1、10_2、10_3与10_4的布局图。在这些实施例中，SRAM单元10_1、10_2、10_3与10_4内的晶体管为鳍式晶体管。
在SRAM单元10_1，导通闸晶体管PG-1是形成在P型井子区210_2上的鳍230_4与多晶硅240_3的交叉点。下拉晶体管PD-1是形成在P型井子区210_2上的鳍230_4与多晶硅240_4的交叉点。导通闸晶体管PG-2是形成在P型井子区210_1上的鳍230_1与多晶硅240_2的交叉点。下拉晶体管PD-2是形成在P型井子区210_1上的鳍230_1与多晶硅240_1的交叉点。上拉晶体管PU-1是形成在N型井区220_2上的鳍230_3与多晶硅240_4的交叉点。上拉晶体管PU-2是形成在N型井区220_2上的鳍230_2与多晶硅240_1的交叉点。
可以使用各种接点及其对应的互连接导通孔来耦接每一SRAM单元10中的元件。经由导通孔和栅极接点，字元线(WL)接点(未显示)可以耦接到导通闸晶体管PG-1的栅极，而另一个字元线接点会耦接到导通闸晶体管PG-2的栅极。同样地，位元线(BL)接点(未显示)是耦接到导通闸晶体管PG-1的漏极，而互补位元线接点BLB是耦接到导通闸晶体管PG-2的漏极。
耦接到电源节点Vdd的电源接点(未显示)是耦接到上拉晶体管PU-1的源极，以及耦接到电源节点Vdd的另一电源接点是耦接到上拉晶体管PU-2的源极。耦接到接地端Vss的接地接点是耦接到下拉晶体管PD-1的源极，以及耦接到接地端Vss的另一个接地接点是耦接到下拉晶体管PD-2的源极。
在这些实施例中，SRAM单元10_2是SRAM单元10_1的复制单元，但是在Y轴上翻转。此外，SRAM单元10_3是SRAM单元10_1的复制单元，但是在X轴上翻转。再者，SRAM单元10_4是SRAM单元10_3的复制单元，但是在Y轴上翻转。共同接点(例如BL、Vdd和Vss)会被结合以节省空间。
图5是显示沿着图3中剖线A-AA的SRAM结构30A的剖面图。
在图5，P型井子区210_a与210_2以及N型井区220_2是形成在P型基底200上。PMOS晶体管MP是形成在N型井区220_2上，而NMOS晶体管MN是形成在P型井区210_2上。此外，N型井拾取区225会形成PMOS晶体管MP的基极(bulk)，而P型井拾取区215会形成NMOS晶体管MN的基极。
在这些实施例中，PMOS晶体管MP以及NMOS晶体管MN为平面晶体管。此外，PMOS晶体管MP可以是SRAM单元10_1的上拉晶体管PU-1或PU-2，而NMOS晶体管MN可以是SRAM单元10_1的导通闸晶体管PG-1或PG-2或是下拉晶体管PD-1或PD-2。
寄生PNP晶体管Q1具有由P+区251(即PMOS晶体管MP的源极)形成的射极、由N型井区220_2形成的基极以及由P型基底200和P型井子区210_a形成的集极。PNP晶体管Q1是经由电阻RNW耦接到N型井拾取区225。N型井拾取区225是由在N型井区220_2上N型掺杂区所形成的电性连接，以及N型井拾取区225被配置为连接至电源节点Vdd。电阻RNW是N型井区220_2的寄生元件(内在电阻)。PNP晶体管Q1的集极是经由电阻RS和RPW而耦接到P型井拾取区215。P型井拾取区215是由在P型井子区210_a上的P型掺杂区所形成的电性连接，以及P型井拾取区215被配置为连接至接地端Vss。电阻器RS和RPW分别是P型基底200和P型井子区210_a的寄生元件(内在电阻)。
寄生NPN晶体管Q2具有由N+区252(即NMOS晶体管MN的源极)形成的射极、由P型基底200以及P型井子区210_a形成的基极以及由N型井区220_2形成的集极。
假如当晶体管Q1/Q2中的一个PN接面(junction)正向偏压时，PNP晶体管Q1或是NPN晶体管Q2会导通，而这可能在SRAM结构30A引起不期望的闩锁效应(latch-up)，且在某些情况下，甚至会永久地损坏静态随机存取存储器30。
在图5中，P型井子区210_a会形成保护环(guard ring)，以及保护环能够阻挡从SRAM结构30A外部的N型井区到N型井区220_2的电流(例如漏电流)，从而避免该电流会导通PNP晶体管Q1或是NPN晶体管Q2。因此，当SRAM结构30A相邻于P型基底200上的其它电路/元件的N型井区时，P型井子区210_a可阻止从SRAM结构30A外部的N型井区的漏电流所引起的闩锁问题。具体而言，P型井子区210_a被配置为减少来自其他外部N型井区到图3中N型井子区(N-well sub-region)220_1至220_(n+1)的噪声干扰。
在一些实施例中，更多的P型井拾取区215安排在P型井子区210_a与210_b。当P型井拾取区215的数量增加时，电阻RPW会减少，使得P型井区210A中的漏电流难以导通NPN晶体管Q2。
图6是显示根据本发明一些实施例所述的SRAM结构30B的示意上视图，其中SRAM结构30B包括图1的静态随机存取存储器30的复数层。图6的复数层是形成在半导体基底上。
SRAM结构30B包括N型井区220A、多个P型井区210_1至210_n以及多个SRAM单元10。N型井区220A会划分成多个N型井子区220_1至220_(n+1)以及N型井子区220_a与220_b。
P型井区210_1至210_n以及N型井子区220_1至220_(n+1)是形成在半导体基底中，并沿X方向平行延伸。SRAM单元10是形成在P型井区210_1至210_n以及N型井子区220_2至220_n上。此外，图6中P型井区210_1至210_n和N型井子区220_1至220_(n+1)的数量仅是例子，并非用以限制静态随机存取存储器30的实际结构。为了简化说明，图6中将省略边缘单元20A和20B。
P型井区210_1至210_n以及N型井子区220_1至220_(n+1)在半导体基底中交错排列。此外，N型井子区220_a与220_b是形成在半导体基底中，并沿Y方向平行延伸。具体而言，N型井子区220_a与220_b是垂直于N型井子区220_1至220_(n+1)。此外，N型井子区220_a是相邻于N型井子区220_1至220_(n+1)的左侧，而N型井子区220_b是相邻于N型井子区220_1至220_(n+1)的右侧。
在SRAM结构30B中，每一P型井区210_1至210_n是由N型井子区220A所包围。例如，P型井区210_1是由N型井区220A的N型井子区220_1、220_b、220_2与220_a所包围，而P型井区210_2是由N型井区220A的N型井子区220_2、220_b、220_3与220_a所包围，以此类推。具体而言，P型井区210_1至210_n是由N型井区220A而彼此分离。
SRAM结构30B还包括在P型井区210_1至210_n上的多个P型井拾取区215。每一P型井拾取区215是由一或多个P型井区接点所形成的电性连接。P型井区接点是用于连接至接地端，例如接地端Vss。在这些实施例中，对每一P型井区210_1至210_n而言，P型井拾取区215是安排在所对应的P型井区的两侧。
SRAM结构30B还包括多个N型井拾取区225。每一N型井拾取区225是由一或多个N型井区接点所形成的电性连接。N型井区接点是用于连接至正供应电压，例如电源节点Vdd。对N型井区220A而言，N型井拾取区225是安排在N型井子区220_a与220_b上。再者，N型井拾取区225是由N型井子区220_a与220_b以及N型井子区220_1至220_(n+1)所共享，且没有N型井拾取区225会安排在N型井子区220_1至220_(n+1)上。
在一些实施例中，更多的N型井拾取区225安排在N型井子区220_a与220_b。于是，在SRAM结构30B中，P型井拾取区215的数量是小于N型井拾取区225。相似地，N型井区220A能减少来自其他外部P型井区到P型井区210_1至210_n的噪声干扰。
图7是显示根据本发明一些实施例所述的SRAM结构30C的示意上视图，其中SRAM结构30C包括图1的静态随机存取存储器30的复数层。图7的复数层是形成在半导体基底上。
SRAM结构30C包括P型井区210B、N型井区220B以及多个SRAM单元10。P型井区210B在上视图中具有梳状，以及梳状P型井区210B会划分成P型井子区210_1至210_n以及P型井子区210_a。N型井区220B在上视图中具有梳状，以及梳状N型井区220B会划分成多个N型井子区220_1至220_(n+1)以及N型井子区220_b。
P型井子区210_1至210_n以及N型井子区220_1至220_(n+1)是形成在半导体基底中，并沿X方向平行延伸。SRAM单元10是形成在P型井子区210_1至210_n以及N型井子区220_2至220_n上。此外，图7中P型井子区210_1至210_n和N型井子区220_1至220_(n+1)的数量仅是例子，并非用以限制静态随机存取存储器30的实际结构。为了简化说明，图7中将省略边缘单元20A和20B。
P型井子区210_1至210_n以及N型井子区220_1至220_(n+1)在半导体基底中交错排列。换言之，梳状P型井区210B的齿状部(例如P型井子区210_1至210_n)和梳状N型井区220B的齿状部(例如N型井区子区域220_1至220_(n+1)))是交错的。此外，P型井子区210_a以及N型井子区220_b是形成在半导体基底中，并沿Y方向平行延伸。具体而言，N型井子区220_b是垂直于N型井子区220_1至220_(n+1)，而P型井子区210_a是垂直于P型井子区210_1至210_n。此外，P型井子区210_a是相邻于P型井子区210_1至210_n的左侧。N型井子区220_b是相邻于N型井子区220_1至220_(n+1)的右侧。
在SRAM结构30C，每一P型井子区210_1至210_n是由梳状N型井区220B所包围。例如，P型井子区210_1是由梳状N型井区220B的N型井子区220_1、220_b与220_2所包围，而P型井子区210_2是由梳状N型井区220B的N型井子区220_2、220_b与220_3所包围，以此类推。
每一N型井子区220_2至220_n是由梳状P型井区210A所包围。例如，N型井子区220_1是由梳状P型井区210B的P型井子区210_1、210_a与210_2所包围、N型井子区220_2是由梳状P型井区210B的P型井子区210_2、210_a与210_3所包围，以此类推。
SRAM结构30C还包括在P型井区210_1至210_n与210_a上的多个P型井拾取区215。每一P型井拾取区215是由一或多个P型井区接点所形成的电性连接。P型井区接点是用于连接至接地端，例如接地端Vss。在这些实施例中，对每一P型井子区210_1至210_n而言，P型井拾取区215是安排在所对应的P型井子区的右侧。此外，P型井拾取区215亦安排在P型井子区210_a上。在一些实施例中，在P型井子区210_1至210_n上的P型井拾取区215的数量是少于P型井子区210_a上P型井拾取区215的数量。
SRAM结构30C还包括多个N型井拾取区225。每一N型井拾取区225是由一或多个N型井区接点所形成的电性连接。N型井区接点是用于连接至正供应电压，例如电源节点Vdd。在这些实施例中，对每一N型井子区220_1至220_(n+1)而言，N型井拾取区225是安排在所对应的N型井子区的左侧。再者，N型井拾取区225亦是安排在N型井子区220_b上。在一些实施例中，在N型井子区220_1至220_(n+1)上的N型井拾取区225的数量是少于N型井子区220_b上N型井拾取区225的数量。
在这些实施例中，在梳状N型井区220B上N型井拾取区225的数量是不同于在梳状P型井区210B上P型井拾取区215的数量。在一些实施例中，在梳状N型井区220B上N型井拾取区225的数量是相同于在梳状P型井区210B上P型井拾取区215的数量。
如先前所描述，N型井子区220_b能减少来自在N型井子区220_b右侧的其他外部P型井区到P型井子区210_1至210_n的噪声干扰(例如漏电流)。此外，P型井子区210_a能减少来自在P型井子区210_a的左侧的其他外部N型井区到N型井子区220_1至220_(n+1)的噪声干扰(例如漏电流)。
在一些实施例中，根据其他电路的外部井区的掺杂类型，可以决定在Y方向上平行延伸的井子区的掺杂类型。
本发明实施例提供了SRAM结构。多个N型井区平行于多个P型井区。N型井区与P型井区是交错排列。多个SRAM单元形成在N型井区与P型井区上。在一些实施例中，N型井区是由P型井区、第一P型井区以及第二P型井区所形成的梯型P型井区所包围，而第一P型井区与第二P型井区是垂直且相邻于P型井区。此外，多个N型井拾取区是形成在N型井区上，以及多个P型井拾取区是形成在第一P型井区与第二P型井区上。梯型P型井区能提供保护环以避免SRAM结构的闩锁问题，并为N型井区阻挡噪声。在一些实施例中，P型井区是由N型井区、第一N型井区以及第二N型井区所包围，以及第一N型井区与第二N型井区是垂直且相邻于N型井区。再者，多个P型井拾取区是形成在P型井区上，以及多个N型井拾取区是形成在第一N型井区与第二N型井区上。全部的N型井区能提供保护环以避免SRAM结构的闩锁问题并为P型井区阻挡噪声。在一些实施例中，N型井区以及第一N型井区会形成梳状N型井区，而梳状N型井区的齿状部是由N型井区所形成。P型井区以及第一P型井区会形成梳状P型井区，而梳状P型井区的齿状部是由P型井区所形成。此外，多个P型井拾取区是形成在P型井区与第一P型井区上，以及多个N型井拾取区是形成在N型井区与第一N型井区上。梳状P型井区能避免SRAM结构的闩锁问题并为N型井区阻挡噪声，而梳状N型井区能避免SRAM结构的闩锁问题并为P型井区阻挡噪声。
在一些实施例中，本公开提供一种静态随机存取存储器结构。静态随机存取存储器结构包括复数第一井区、复数第二井区、一第三井区、复数第一井拾取区、复数第二井拾取区以及复数存储器单元。第一井区具有一第一掺杂类型并形成在一半导体基底内。第二井区具有一第二掺杂类型并形成在半导体基底内，其中第一井区与第二井区为交错排列。第三井区具有第二掺杂类型并形成在半导体基底内，其中第三井区是相邻于第二井区。第一井拾取区形成在第一井区内。第二井拾取区形成在第三井区内，其中第二井拾取区是由第三井区以及第二井区所共享。存储器单元形成在第一井区与第二井区上。
在一些实施例中，第二井区是平行于第一井区，其中第一井区是由第三井区以及在第一井区的相对侧的两第二井区所包围。第三井区是垂直于第二井区。
在一些实施例中，第一井拾取区的数量是少于第二井拾取区的数量。
在一些实施例中，第一井区为N型井区，而第一井拾取区为N型井拾取区。第二井区与第三井区为P型井区，而第二井拾取区为P型井拾取区。
在一些实施例中，存储器单元的PMOS晶体管是形成在第一井区上，而存储器单元的NMOS晶体管是形成在第二井区上。第一井拾取区形成PMOS晶体管的基极，而第二井拾取区形成NMOS晶体管的基极。
在一些实施例中，第一井区为P型井区，而第一井拾取区为P型井拾取区。第二井区与第三井区为N型井区，而第二井拾取区为N型井拾取区。
在一些实施例中，存储器单元的PMOS晶体管是形成在第二井区上，而存储器单元的NMOS晶体管是形成在第一井区上。第一井拾取区形成NMOS晶体管的基极，而第二井拾取区形成PMOS晶体管的基极。
在一些实施例中，本公开提供一种静态随机存取存储器结构。静态随机存取存储器结构包括复数第一井区、一第二井区、复数第一井拾取区、复数第二井拾取区以及复数存储器单元。第一井区具有一第一掺杂类型并形成在一半导体基底内。第二井区具有一第二掺杂类型并形成在半导体基底内，其中第一井区被第二井区包围。第一井拾取区形成在第一井区内。第二井拾取区形成在第二井区内。存储器单元形成在第一井区与第二井区上。第一井区延伸且平行于第一方向，以及第一井区是由第二井区而彼此分离。
在一些实施例中，第二井区划分成复数第一子区、一第二子区以及一第三子区。第一子区延伸且平行于第一方向，而第二子区与第三子区延伸且平行于第二方向。第二方向垂直于第一方向。
在一些实施例中，第一井区以及第一子区为交错排列。
在一些实施例中，第二井拾取区是形成在第二子区以及第三子区上。
在一些实施例中，第一井拾取区的数量是少于第二井拾取区的数量。
在一些实施例中，第一井区为N型井区，而第一井拾取区为N型井拾取区。第二井区为P型井区，而第二井拾取区为P型井拾取区。
在一些实施例中，存储器单元的PMOS晶体管是形成在第一井区上，而存储器单元的NMOS晶体管是形成在第二井区上。第一井拾取区形成PMOS晶体管的基极，而第二井拾取区形成NMOS晶体管的基极。
在一些实施例中，第一井区为P型井区，而第一井拾取区为P型井拾取区。第二井区为N型井区，而第二井拾取区为N型井拾取区。
在一些实施例中，存储器单元的PMOS晶体管是形成在第二井区上，而存储器单元的NMOS晶体管是形成在第一井区上。第一井拾取区形成NMOS晶体管的基极，而第二井拾取区形成PMOS晶体管的基极。
在一些实施例中，本公开提供一种静态随机存取存储器结构。静态随机存取存储器结构包括梳状P型井区、梳状N型井区、复数P型井拾取区、复数N型井拾取区以及复数存储器单元。梳状P型井区形成在半导体基底内。梳状N型井区形成在半导体基底内，其中梳状N型井区的齿状部是由梳状P型井区的齿状部所包围。P型井拾取区形成在梳状P型井区内。N型井拾取区形成在梳状N型井区内。存储器单元形成在梳状N型井区与梳状P型井区上。
在一些实施例中，存储器单元的PMOS晶体管是形成在梳状N型井区的齿状部，而存储器单元的NMOS晶体管是形成在梳状P型井区的齿状部。P型井拾取区形成NMOS晶体管的基极，而N型井拾取区形成PMOS晶体管的基极。
在一些实施例中，梳状P型井区的齿状部以及梳状N型井区的齿状部为交错排列。
在一些实施例中，P型井拾取区的数量不同于N型井拾取区的数量。
虽然本公开已以优选实施例公开如上，然其并非用以限定本公开，任何所属技术领域中包括通常知识者，在不脱离本公开的构思和范围内，当可作些许的变动与润饰，因此本公开的保护范围当视权利要求所界定者为准。

Claims (1)

1.一种静态随机存取存储器结构，包括：
复数第一井区，具有一第一掺杂类型并形成在一半导体基底内；
复数第二井区，具有一第二掺杂类型并形成在上述半导体基底内，其中上述第一井区与上述第二井区为交错排列；
一第三井区，具有上述第二掺杂类型并形成在上述半导体基底内，其中上述第三井区是相邻于上述第二井区；
复数第一井拾取区，形成在上述第一井区内；
复数第二井拾取区，形成在上述第三井区内，其中上述第二井拾取区是由上述第三井区以及上述第二井区所共享；以及
复数存储器单元，形成在上述第一井区与上述第二井区上。
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