TWI789861B - 具有串接驅動電路的控制系統及其驅動方法 - Google Patents

具有串接驅動電路的控制系統及其驅動方法 Download PDF

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Abstract

一種控制系統，包含有複數個串接的驅動電路，該複數個驅動電路包含有一第一驅動電路及一第二驅動電路。該第一驅動電路包含有一第一接收器、一第一傳輸器及一複製接收器，其中該第一傳輸器耦接於該第一接收器，該複製接收器耦接於該第一傳輸器的一輸出端。該第二驅動電路耦接於該第一驅動電路，並包含有一第二接收器及一第二傳輸器，其中該第二接收器耦接於該第一傳輸器，該第二傳輸器耦接於該第二接收器。

Description

具有串接驅動電路的控制系統及其驅動方法
本發明係指一種具有串接驅動電路的控制系統及其驅動方法，尤指一種可在具有串接驅動電路的控制系統中執行的同步技術及其相關的同步方法。
隨著控制系統需要處理的資料量逐漸提升，多晶片系統已成為無可或缺的方案，多晶片的設置使得大量的資料能夠順利處理。在多晶片系統中，晶片可互相耦接而形成串接結構，其中，每一晶片可從前一級的晶片接收訊號，並將訊號傳送至下一級。而傳送至系統中每一晶片的訊號可用來實現特定目的，例如驅動面板發光或優化顯示影像等。在此情形下，由於現有的顯示系統具有高解析度，使得單一晶片往往無法負荷大量的顯示資料，因而多晶片系統是更為可行的方案。
由於晶片依序串接的緣故，欲透過一晶片處理的訊號通常來自於前一級的晶片，而訊號從一晶片流向另一晶片會經過一段時間延遲，導致不同晶片接收的訊號出現時間差。為使晶片能夠正常運作，訊號的處理需要進行同步。舉例來說，在透過多晶片驅動面板的顯示系統中，由不同晶片輸出的顯示資料 應互相同步。因此，如何在多晶片系統中同步晶片的運作已成為本領域的重要課題。
因此，本發明之主要目的即在於提供一種由串接晶片組成的控制系統及其晶片間同步的驅動方法。
本發明之一實施例揭露一種控制系統，其包含有複數個串接的驅動電路。該複數個驅動電路包含有一第一驅動電路及一第二驅動電路。該第一驅動電路包含有一第一接收器、一第一傳輸器及一複製接收器，其中該第一傳輸器耦接於該第一接收器，該複製接收器耦接於該第一傳輸器的一輸出端。該第二驅動電路耦接於該第一驅動電路，並包含有一第二接收器及一第二傳輸器，其中該第二接收器耦接於該第一傳輸器，該第二傳輸器耦接於該第二接收器。
本發明之另一實施例揭露一種控制系統，其包含有複數個串接的驅動電路。該複數個驅動電路包含有一第一驅動電路及一第二驅動電路。該第一驅動電路包含有一第一接收器、一第一傳輸器及一第一延遲電路，其中該第一傳輸器耦接於該第一接收器，該第一延遲電路耦接於該第一接收器及該第一傳輸器之間。該第二驅動電路耦接於該第一驅動電路，並包含有一第二接收器、一第二傳輸器及一第二延遲電路，其中該第二傳輸器耦接於該第二接收器，該第二延遲電路耦接於該第二接收器及該第二傳輸器之間。其中，該第一延遲電路及該第二延遲電路用來同步該第一驅動電路所輸出的一第一驅動訊號與該第二驅動電路所輸出的一第二驅動訊號。
本發明之另一實施例揭露一種用來驅動一控制裝置的方法，用於一控制系統，該控制系統具有複數個串接的驅動電路，其包含有一第一驅動電路及一第二驅動電路。該方法包含有下列步驟：該第一驅動電路從一前級接收一第一訊號；該第一驅動電路傳送該第一訊號至該第二驅動電路；在該第一驅動電路及該第二驅動電路中，透過一第一延遲電路延遲該第一訊號以產生一第二訊號；在該第一驅動電路及該第二驅動電路中，在一第二延遲電路中從具有不同相位的複數個時脈訊號當中選擇一時脈訊號；以及利用所選擇的該時脈訊號來控制輸出該第二訊號至該控制裝置的時序，以同步該第一驅動電路及該第二驅動電路所輸出的該第二訊號。
本發明之另一實施例揭露一種驅動電路，其包含有一接收器、一傳輸器及一複製接收器。該傳輸器耦接於該接收器，該複製接收器耦接於該傳輸器的一輸出端。
本發明之另一實施例揭露一驅動電路，其包含有一接收器、一傳輸器及一延遲電路。該傳輸器耦接於該接收器，該延遲電路耦接於該接收器及該傳輸器之間，用來輸出一驅動訊號。其中，該延遲電路包含有一選擇電路，該選擇電路耦接於複數個正反器的輸出端。
10,20,30,40:控制系統
102,104,202,302,402:控制裝置
N0,N1,M0,M1,D1,D2,D3:驅動電路
S1,S2,S3:驅動訊號
RX1,RX2,RX1A,RX2A,RX3A:接收器
TX1,TX2,TX1A,TX2A,TX3A:傳輸器
BF1,BF2,BF3:輸出緩衝器
RRX1,RX1B,RX1C,RX2B:複製接收器
TX1B:複製傳輸器
RX2C,RX3B,RX3C:虛設接收器
TX1C,TX2B,TX2C,TX3B,TX3C:虛設傳輸器
DL1,DL2:延遲電路
510,610:選擇電路
520,620:處理電路
DFF_1~DFF_K,DFF_A~DFF_D:D型正反器
FS:旗標訊號
CLK,CLK_A~CLK_D:時脈訊號
CTRL1,CTRL2:控制訊號
90:同步流程
900~912:步驟
第1圖為一控制系統之示意圖。
第2~4圖為本發明實施例一控制系統之示意圖。
第5及6圖繪示第4圖中的延遲電路之一種範例實施方式。
第7圖為說明時脈訊號波形之波形圖。
第8圖為本發明實施例一控制系統之示意圖。
第9圖為本發明實施例一同步流程之流程圖。
請參考第1圖，第1圖為一控制系統10之示意圖。如第1圖所示，控制系統10包含有控制裝置102及104、以及分別用來控制控制裝置102及104的驅動電路N0、N1、M0及M1。詳細來說，驅動電路N0及N1可用來驅動控制裝置102，而驅動電路M0及M1可用來驅動控制裝置104。每一驅動電路可以是實現於一晶片中的積體電路(Integrated Circuit，IC)，因此，驅動電路N0及N1可以是被設定用來控制控制裝置102的一晶片組(chipset)，而驅動電路M0及M1可以是被設定用來控制控制裝置104的一晶片組。控制裝置102及104泛指各種類型的控制電路，可作為負載以接收驅動電路的控制及/或提供控制的功能。
詳細來說，在控制系統10中的驅動電路係依序串接。訊號源可提供一資料或時脈訊號予每一驅動電路，並將資料或時脈訊號傳送至位於第一級的驅動電路，此驅動電路接著將資料或時脈訊號轉傳至下一級的驅動電路，並以此類推。對於每一驅動電路而言，資料或時脈訊號可以從訊號源或前一級的驅動電路接收。此外，每一驅動電路(除了最後一級以外)皆可傳送資料或時脈訊號至下一級。
因此，由於每一控制裝置皆受控於多個驅動電路，這些用來控制同一控制裝置的驅動電路需進行同步。換句話說，這些驅動電路傳送至同一控制裝置的驅動訊號需互相同步。在控制系統10中，用來控制控制裝置102的驅動電 路N0及N1需進行同步，用來控制控制裝置104的驅動電路M0及M1需進行同步。
值得注意的是，第1圖所示的控制系統10僅用來說明每一控制裝置受控於二驅動電路的一種控制系統範例。在另一實施例中，一控制裝置可受控於多於二驅動電路，且/或控制系統可包含任意數量的可接受驅動電路控制的控制裝置。若一控制裝置受控於多於二驅動電路時，所有驅動電路之間皆應互相同步。
在一實施例中，每一控制裝置102及104皆可以是一燈板(light board)，其可作為顯示面板的拼接螢幕之一部分，顯示面板可以是例如液晶顯示(Liquid Crystal Display，LCD)面板、發光二極體(Light-Emitting Diode，LED)顯示面板、或微型發光二極體(micro-LED)顯示面板等。因此，在驅動電路之間傳送的資料或時脈訊號可包含顯示資料及/或用來控制顯示面板上各項參數的控制訊號，例如有關於影像顯示、光學特性、音效特性等參數。或者，資料或時脈訊號亦可用來產生顯示資料及/或控制訊號。然而，在控制系統10中，訊號係一級一級依序在驅動電路之間傳送，使得每一驅動電路之間的訊號接收存在一時間差。也就是說，位於前級的驅動電路往往較早接收到訊號，而位於後級的驅動電路往往較晚接收到訊號。因此，驅動電路應適當地進行同步，使得驅動電路中用來控制控制裝置及其相對應顯示面板的驅動訊號具有同步的輸出時序，進而使影像正確顯示。
在另一實施例中，控制系統10亦可以是其它類型的電子系統，其不應受限於本揭露書所述的顯示系統。根據控制裝置的應用，若多個驅動電路的輸出訊號可共同運作以實現一預定功能，則這些輸出訊號皆應進行同步。如上 所述，每一驅動電路可以是實現於一晶片的積體電路，代表上述同步係在晶片與晶片之間進行。
在一實施例中，驅動電路可利用一延遲複製(delay replica)方案來進行同步。請參考第2圖，第2圖為本發明實施例一控制系統20之示意圖。如第2圖所示，控制系統20包含有一控制裝置202及二驅動電路D1及D2。控制裝置202可分別從驅動電路D1及D2接收驅動訊號S1及S2。驅動電路D1及D2可以是控制系統20中的複數個驅動電路當中彼此相耦接的二驅動電路，其中，驅動電路D1可從訊號源或前一級的驅動電路接收一資料或時脈訊號，並將該資料或時脈訊號轉傳至驅動電路D2。
詳細來說，驅動電路D1包含有一接收器RX1、一傳輸器TX1及一輸出緩衝器BF1，驅動電路D2包含有一接收器RX2、一傳輸器TX2及一輸出緩衝器BF2。驅動電路D2的接收器RX2耦接於驅動電路D1的傳輸器TX1，使得驅動電路D2可從驅動電路D1接收資料或時脈訊號。接收器RX1及RX2包含用以從前一級接收訊號的電路結構，傳輸器TX1及TX2則包含可傳送訊號至後一級的電路結構。輸出緩衝器BF1及BF2可分別用來輸出驅動訊號S1及S2以驅動控制裝置202，所輸出的驅動訊號S1及S2需進行同步，亦即，驅動電路D2輸出驅動訊號S2至控制裝置202的時序需與驅動電路D1輸出驅動訊號S1至控制裝置202的時序互相同步。需注意的是，每一輸出緩衝器BF1及BF2皆可由一緩衝電路所構成，其可以是例如暫存器、D型正反器(D flip-flop)、或可用來轉傳所接收的資料或時脈訊號之任何其它類型的電路。或者，輸出緩衝器BF1或BF2亦可包含一處理電路，其可識別和處理資料訊號，並根據接收到的資料訊號來產生可用於控制裝置202的驅動訊號S1及S2。在一實施例中，若控制裝置202包含有用來從驅動電 路D1及D2接收驅動訊號S1及S2的顯示面板時，每一輸出緩衝器BF1及BF2皆可包含一位準移位器(level shifter)，用來將訊號轉換至相容於顯示面板的位準，且/或包含一運算放大器，可用來驅動面板上的龐大負載。在另一實施例中，亦可省略輸出緩衝器BF1及BF2，此時來自於接收器或複製接收器的訊號可直接輸出至控制裝置202。
在此例中，驅動電路D1的輸出緩衝器BF1可藉由接收資料或時脈訊號來輸出驅動訊號S1，驅動電路D2的輸出緩衝器BF2可藉由接收相同的資料或時脈訊號來輸出驅動訊號S2。由於驅動電路D1在驅動電路D2的前一級，驅動電路D1可在驅動電路D2之前接收資料或時脈訊號。為了實現驅動訊號S1及S2的同步，驅動電路D1另可包含一複製接收器RRX1，其耦接於傳輸器TX1的輸出端(亦同時耦接於驅動電路D2的接收器RX2之輸入端)。複製接收器RRX1的電路結構類似於接收器RX2的電路結構，因此複製接收器RRX1產生的延遲時間相同於接收器RX2所產生的延遲時間。此外，複製接收器RRX1可設置於資料或時脈訊號的輸出路徑上，例如耦接至傳輸器TX1的輸出端。因此，來自於驅動電路D1輸入端的資料或時脈訊號可通過接收器RX1、傳輸器TX1及複製接收器RRX1而傳送至輸出緩衝器BF1，而來自於驅動電路D1輸入端的相同資料或時脈訊號亦可通過接收器RX1、傳輸器TX1及接收器RX2而傳送至輸出緩衝器BF2，使得資料或時脈訊號可同時到達輸出緩衝器BF1及BF2。除此之外，輸出緩衝器BF1及BF2可具有相同的電路結構，用以良好同步輸出驅動訊號。
在此情況下，僅需要加入額外的一複製接收器，無需大面積和高成本即可輕易地實現同步。較佳地，複製接收器RRX1之電路結構可完全相同於接收器RX2之電路結構。除此之外，亦可利用佈局技術使複製接收器RRX1與接收 器RX2之間的製程變異達到最小。舉例來說，可在驅動電路D1中另外加入一虛設傳輸器，耦接於複製接收器RRX1的輸出端，其中，虛設傳輸器之電路結構相同於驅動電路D2中的傳輸器TX2之電路結構，使得複製接收器RRX1的輸出負載相同於接收器RX2的輸出負載。如此一來，複製接收器RRX1及接收器RX2可對訊號產生幾乎相同的延遲時間，使訊號良好地同步。
值得注意的是，本發明的延遲複製方案亦可套用於一控制系統中多於二驅動電路的同步。請參考第3圖，第3圖為本發明實施例另一控制系統30之示意圖。如第3圖所示，控制系統30包含有一控制裝置302及三驅動電路D1~D3。驅動電路D1~D3係依序串接，並分別用來輸出驅動訊號S1~S3以控制控制裝置302。資料或時脈訊號可由驅動電路D1依序傳送至D2及D3。為了順利對控制裝置302進行控制，所輸出的驅動訊號S1~S3需互相同步。
同樣地，驅動電路D1~D3分別包含有一輸出緩衝器BF1~BF3。為了同步所輸出的驅動訊號S1~S3，資料或時脈訊號應在同一時間被輸出緩衝器BF1~BF3接收。因此，除了原來的接收器及傳輸器以外，還需搭配設置數個複製接收器及/或複製傳輸器。詳細來說，驅動電路D3包含有一接收器RX3A及一傳輸器TX3A；驅動電路D2除了包含一接收器RX2A及一傳輸器TX2A之外，另包含有一複製接收器RX2B；驅動電路D1除了包含一接收器RX1A及一傳輸器TX1A之外，另包含有二複製接收器RX1B、RX1C以及一複製傳輸器TX1B。如此一來，從驅動電路D1輸入端出發的資料或時脈訊號可在通過三個接收器及二個傳輸器之後到達每一輸出緩衝器BF1~BF3，進而在同一時間被輸出緩衝器BF1~BF3接收(即具有相同的延遲時間)。
除此之外，驅動電路D1另可包含一虛設傳輸器TX1C，驅動電路D2另可包含一虛設接收器RX2C及虛設傳輸器TX2B、TX2C，且/或驅動電路D3另可包含虛設接收器RX3B、RX3C及虛設傳輸器TX3B、TX3C。這些虛設傳輸器及接收器可選擇性地設置，進而實現每一驅動電路D1~D3中的相等輸出負載，以進一步提升延遲時間的一致性。
在一實施例中，每一驅動電路皆可具有相同的收發器實施方式，其配置相同數量的接收器及傳輸器，根據驅動電路的位置可設置至少一多工器(Multiplexer，MUX)(例如透過多工器來實現第2圖或第3圖的訊號路徑)，並控制多工器使驅動電路輸出的訊號具有相同的延遲時間。換句話說，藉由多工器的設定，驅動電路的訊號可在通過相同數量的接收器(包括複製接收器)及相同數量的傳輸器(包括複製傳輸器)之後輸出至控制裝置。
在另一實施例中，驅動電路可利用一延遲幀起始(delay frame start)方案來進行同步。在一控制裝置受控於多個串接驅動電路的控制系統中，每一驅動電路可在完成資料或時脈訊號的接收之後輸出一旗標訊號。針對顯示面板的應用而言，旗標訊號可視為用來指示一幀圖像開始顯示的幀起始訊號。基於旗標訊號輸出的時間點，即可偵測每一驅動電路之間的延遲時間。當未執行任何同步操作的情形下，位於前級的驅動電路之旗標訊號往往較早輸出，而位於後級的驅動電路之旗標訊號往往較晚輸出，旗標訊號輸出的時間差即代表二驅動電路之間的延遲時間。根據延遲幀起始方案，可藉由對不同的驅動電路選擇不同延遲時間輸出旗標訊號以對旗標訊號進行同步，進而使驅動電路在同一時間輸出驅動訊號。
請參考第4圖，第4圖為本發明實施例又一控制系統40之示意圖。如第4圖所示，控制系統40包含有一控制裝置402及二驅動電路D1及D2。控制裝置402可分別從驅動電路D1及D2接收驅動訊號S1及S2。驅動電路D1及D2可以是控制系統40中的複數個驅動電路當中彼此相耦接的二驅動電路，其中，驅動電路D1可從訊號源或前一級的驅動電路接收一資料或時脈訊號，並將資料或時脈訊號轉傳至驅動電路D2。同樣地，驅動電路D1包含有一接收器RX1、一傳輸器TX1及一輸出緩衝器BF1，驅動電路D2包含有一接收器RX2、一傳輸器TX2及一輸出緩衝器BF2。驅動電路D2的接收器RX2耦接於驅動電路D1的傳輸器TX1，使得驅動電路D2可從驅動電路D1接收資料或時脈訊號。
在控制系統40中，驅動電路D1另可包含一延遲電路DL1，耦接於接收器RX1、傳輸器TX1及輸出緩衝器BF1之間。驅動電路D2另可包含一延遲電路DL2，耦接於接收器RX2、傳輸器TX2及輸出緩衝器BF2之間。如上所述，旗標訊號的輸出時間需進行同步，因此，延遲電路DL1及DL2可產生一延遲時間，且延遲時間的長度應能夠設定和調整，以實現驅動電路D1及D2之間的同步。
值得注意的是，延遲電路可透過任意方式來實現。在一實施例中，每一延遲電路DL1及DL2可包含一多工器，用來選擇延遲時間以輸出旗標訊號。第5圖繪示第4圖中的延遲電路DL1或DL2之一種範例實施方式。如第5圖所示，延遲電路DL1或DL2包含有一選擇電路510、一處理電路520、及複數個D型正反器(D flip-flop)DFF_1~DFF_K，其中K可以是大於1的任意正整數。選擇電路510可以是一多工器，複數個D型正反器DFF_1~DFF_K可分別耦接至選擇電路510的輸入端，處理電路520則耦接至選擇電路510的輸出端。選擇電路510另可包含一選擇端(未繪示)，用來控制選擇電路510選擇從D型正反器DFF_1~ DFF_K之其中一者輸出旗標訊號FS至處理電路520。
詳細來說，處理電路520係用來處理相對應驅動電路D1或D2所接收的資料或時脈訊號，並接著輸出對應的驅動訊號至輸出緩衝器BF1或BF2。在一實施例中，處理電路520在從選擇電路510接收到旗標訊號FS時開始處理資料或時脈訊號。根據選擇電路510的選擇，處理電路520可在一特定延遲時間之下接收旗標訊號FS。
如第5圖所示，D型正反器DFF_1~DFF_K係彼此依序串接。更明確來說，位於第一級的D型正反器DFF_1之資料輸入端可用來接收原始的旗標訊號FS，而其它D型正反器DFF_2~DFF_K之資料輸入端分別耦接於前一級的D型正反器之資料輸出端。每一D型正反器DFF_1~DFF_K之時脈端可用來接收一時脈訊號CLK，因此，每一級的D型正反器DFF_1~DFF_K皆可產生一時脈週期的延遲時間。位於前級的D型正反器(如DFF_1、DFF_2等)較早輸出旗標訊號FS；而位於後級的D型正反器(如DFF_(K-1)、DFF_K等)較晚輸出旗標訊號FS。
在此情況下，對於不同驅動電路而言，選擇電路510可選擇從不同D型正反器DFF_1~DFF_K輸出旗標訊號FS，以同步驅動電路所輸出的驅動訊號。在第5圖所示的實施例中，位於前級的驅動電路D1之資料或時脈訊號可在較短的延遲時間之下接收，因此，選擇電路510可選擇從具有較長延遲時間的D型正反器取得旗標訊號FS作為補償；位於後級的驅動電路D2之資料或時脈訊號可在較長的延遲時間之下接收，因此，選擇電路510可選擇從具有較短延遲時間的D型正反器取得旗標訊號FS。透過這樣的方式，處理電路520可在同一時間接收到旗標訊號FS，並同時開始處理接收到的資料或時脈訊號。因此，輸出緩衝器 BF1及BF2亦可同時接收到相對應的訊號，進而在同一時間輸出驅動訊號。如此一來，驅動電路D1所輸出的驅動訊號S1與驅動電路D2所輸出的驅動訊號S2可互相同步。
在上述實施例中，延遲電路DL1或DL2的延遲時間係基於時脈訊號CLK的一週期時間作為解析度來進行調整。在另一實施例中，亦可實現小於一時脈週期的延遲時間。第6圖繪示第4圖中的延遲電路DL1或DL2之另一種範例實施方式。如第6圖所示，延遲電路DL1或DL2包含有一選擇電路610、一處理電路620、及四個D型正反器DFF_A~DFF_D。選擇電路610可以是一多工器，D型正反器DFF_A~DFF_D可分別耦接至選擇電路610的輸入端，處理電路620則耦接至選擇電路610的輸出端，選擇電路610可選擇從D型正反器DFF_A~DFF_D的其中一者輸出旗標訊號FS至處理電路620。
為了實現較高的延遲解析度，D型正反器DFF_A~DFF_D可接收具有不同相位的時脈訊號CLK_A~CLK_D。第7圖為說明時脈訊號CLK_A，CLK_B，CLK_C及CLK_D波形之波形圖。如第7圖所示，相較於時脈訊號CLK_A而言，時脈訊號CLK_B具有1/4週期的延遲時間，時脈訊號CLK_C具有1/2週期的延遲時間，時脈訊號CLK_D具有3/4週期的延遲時間。如此一來，相較於來自D型正反器DFF_A的旗標訊號FS而言，來自D型正反器DFF_B的旗標訊號FS之延遲時間為(1/4)T，來自D型正反器DFF_C的旗標訊號FS之延遲時間為(1/2)T，來自D型正反器DFF_D的旗標訊號FS之延遲時間為(3/4)T，其中，T代表一時脈週期的長度。選擇電路610可選擇從不同的D型正反器DFF_A~DFF_D輸出旗標訊號FS以產生不同的延遲時間，進而同步驅動電路D1及D2所輸出的驅動訊號S1及S2。
在上述實施例中，不同的延遲時間係來自於串接的多個D型正反器，需注意本發明延遲電路的實施方式不限於此。舉例來說，延遲時間亦可透過其它類型的正反器或任何其它的延遲電路來產生。
在一實施例中，驅動電路D1及D2的旗標訊號FS可輸出至一顯示器，使用者或作業員可據以調整選擇電路510或610的設定。舉例來說，旗標訊號FS的資訊可顯示於控制裝置所包含的顯示面板上或外接於驅動電路的顯示裝置。在控制系統的測試程序中，作業員可控制每一驅動電路D1及D2中的延遲電路DL1及DL2使其具有相同設定，並監看各驅動電路D1及D2的旗標訊號FS，以判斷驅動電路D1及D2之間的延遲時間長度。因此，基於所監看的旗標訊號FS，作業員可判斷延遲電路DL1及DL2中的選擇電路510或610應從哪一D型正反器選擇旗標訊號FS，並據以對選擇電路510或610進行設定，使得驅動電路D1及D2可在同一時間輸出驅動訊號S1及S2。在控制系統的操作中，當選擇電路完成設定或調整之後，驅動訊號S1及S2的即可良好地同步輸出。
在另一實施例中，控制裝置402可用來監看旗標訊號FS或驅動電路D1及D2所輸出的驅動訊號S1及S2，進而輸出一控制訊號來調整延遲電路DL1及DL2中的選擇電路510或610的設定。舉例來說，如上所述，當延遲電路DL1及DL2中的處理電路520或620接收到旗標訊號FS時，處理電路520或620可開始處理資料或時脈訊號，使得輸出緩衝器BF1或BF2輸出驅動訊號S1或S2，因此，控制裝置402可偵測接收到驅動訊號S1及S2的時間以判斷其接收時間差。如此一來，基於偵測到的時間差，控制裝置402可判斷延遲電路DL1及DL2中的選擇電路510或610應從哪一D型正反器選擇旗標訊號FS，並據以對選擇電路510或610進行設 定，使得驅動電路D1及D2可在同一時間輸出驅動訊號S1及S2。
在一實施例中，控制裝置402另可耦接至延遲電路DL1及DL2。如第8圖所示，控制裝置402可發送控制訊號CTRL1及CTRL2以控制延遲電路DL1及DL2中的選擇電路(如多工器)。控制訊號CTRL1及CTRL2可傳送至選擇電路的選擇端，以設定選擇電路從所選的D型正反器輸出旗標訊號FS。在另一實施例中，控制裝置402亦可耦接至接收器RX1及RX2的輸入端，且控制訊號可透過接收器RX1及RX2接收後再轉傳至延遲電路DL1及DL2。
值得注意的是，本發明之目的在於提供一種用於控制系統中的串接驅動電路之同步方法。本領域具通常知識者當可據以進行修飾或變化，而不限於此。舉例來說，在本發明的實施例中，延遲複製方案及延遲幀起始方案皆可應用於包含任意數量的驅動電路之控制系統。此外，在驅動電路間傳送的訊號可包含資料訊號、時脈訊號、及/或用來實現各種功能的控制訊號，其可透過例如電子、光線、磁場、聲波等各種可行的形式傳送。另外，在延遲幀起始方案中，選擇電路中的延遲時間可調整為任意的適當數值，在一實施例中，基於時脈週期的延遲時間調整(如第5圖)和基於時脈相位的延遲時間調整(如第6圖)可互相搭配使用，且/或延遲複製方案和延遲幀起始方案亦可互相搭配使用。
請參考第9圖，第9圖為本發明實施例一同步流程90之流程圖。如第9圖所示，同步流程90可實現於本發明之一控制電路，以同步控制電路中的一第一驅動電路與一第二驅動電路，其中，第一驅動電路及第二驅動電路皆用來控制一控制裝置。同步流程90包含有下列步驟：
步驟900：開始。
步驟902：第一驅動電路從一前級接收一資料或時脈訊號。
步驟904：第一驅動電路傳送資料或時脈訊號至第二驅動電路。
步驟906：在第一驅動電路及/或第二驅動電路中，透過一粗調延遲電路延遲資料或時脈訊號以產生一驅動訊號。
步驟908：在第一驅動電路及/或第二驅動電路中，在一細調延遲電路中從具有不同相位的複數個時脈訊號當中選擇一時脈訊號。
步驟910：利用所選擇的時脈訊號來控制輸出驅動訊號至控制裝置的時序，以同步第一驅動電路及第二驅動電路所輸出的驅動訊號。
步驟912：結束。
根據同步流程90，第一驅動電路可從前一級接收資料或時脈訊號，並將資料或時脈訊號轉傳至第二驅動電路，因此，第一驅動電路可視為上述實施例中的驅動電路D1，而第二驅動電路可視為上述實施例中的驅動電路D2。在驅動電路D1及D2中，可利用粗調延遲電路對資料或時脈訊號進行粗略的延遲調整，以產生驅動訊號，接著利用細調延遲電路對驅動訊號進行精細的延遲調整，進而同步驅動電路D1及D2所輸出的驅動訊號。
粗調延遲電路可採用上述延遲複製方案及/或延遲幀起始方案。若採用延遲複製方案時，粗調延遲電路可包含一複製接收器，且驅動電路D1中的資料或時脈訊號可通過複製接收器以刻意產生一延遲時間，其相同於驅動電路D2的接收器所產生的延遲時間。若採用延遲幀起始方案時，粗調延遲電路可包含一選擇電路，其可藉由在驅動電路D1及D2中選擇對應於不同時脈週期的不同旗標訊號，以同步驅動電路D1及D2中的資料或時脈訊號。
細調延遲電路可採用延遲幀起始方案中的時脈相位選擇方式以實現延遲時間的細微調整。詳細來說，細調延遲電路可包含一選擇電路，其可藉由在驅動電路D1及D2中選擇對應於不同時脈相位的不同旗標訊號，以同步驅動電路D1及D2的驅動訊號。
值得注意的是，雖然同步流程90係針對二驅動電路D1及D2所輸出的驅動訊號進行同步，但同步流程90亦可應用於彼此串接的多於二個串接驅動電路的同步，本領域具通常知識者可依據本說明書的內容，輕易推論出其詳細實施方式，在此不贅述。
綜上所述，本發明提供了一種可用於控制系統中的串接驅動電路之同步方法，其中，串接驅動電路可用來驅動或控制相同的控制裝置以實現一預定功能，例如控制顯示面板顯示影像。由於驅動電路係彼此依序串接，每一驅動電路可從前一級接收一資料或時脈訊號，並將資料或時脈訊號轉傳至下一級。這些驅動電路所輸出的驅動訊號應良好同步，以消除輸出驅動訊號之間的時間差。在一實施例中，可利用延遲複製方案來進行同步，其中，位於較前級的驅動電路可設置複製接收器，以刻意產生一延遲時間，此延遲時間相同於後級驅動電路中的接收器所產生的延遲時間。在一實施例中，可利用延遲幀起始方案來進行同步，其中，可在不同驅動電路之間選擇不同延遲時間來輸出旗標訊號，使得驅動電路的驅動訊號可在同一時間輸出。針對不同的驅動電路，可在延遲電路中設定不同的延遲時間，作為串接驅動電路之間訊號轉傳延遲的補償。在一實施例中，每一驅動電路可以是包含在晶片中的積體電路，如此一來，同步機制可應用於多晶片系統，以有效實現晶片間的同步。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
20:控制系統
202:控制裝置
D1,D2:驅動電路
S1,S2:驅動訊號
RX1,RX2:接收器
TX1,TX2:傳輸器
BF1,BF2:輸出緩衝器
RRX1:複製接收器

Claims (26)

  1. 一種控制系統，包含有：複數個串接的驅動電路，包含有：一第一驅動電路，包含有：一第一接收器；一第一傳輸器，耦接於該第一接收器；以及一複製接收器，耦接於該第一傳輸器的一輸出端；以及一第二驅動電路，耦接於該第一驅動電路，包含有：一第二接收器，耦接於該第一傳輸器；以及一第二傳輸器，耦接於該第二接收器。
  2. 如請求項1所述之控制系統，其中該第一驅動電路另包含有一輸出緩衝器，該輸出緩衝器用來根據一資料或時脈訊號來驅動一控制裝置。
  3. 如請求項2所述之控制系統，其中該資料或時脈訊號係通過該第一接收器、該第一傳輸器及該複製接收器而傳送至該輸出緩衝器。
  4. 如請求項2所述之控制系統，其中該複製接收器位於用來驅動該控制裝置的該資料或時脈訊號之一輸出路徑上。
  5. 如請求項1所述之控制系統，其中該第一驅動電路及該第二驅動電路分別利用一第一驅動訊號及一第二驅動訊號來驅動一控制裝置，且該第二驅動電路輸出該第二驅動訊號至該控制裝置的時序與該第一驅動電路輸出該第一驅動訊號至該控制裝置的時序互相同步。
  6. 一種控制系統，包含有：複數個串接的驅動電路，包含有：一第一驅動電路，包含有：一第一接收器；一第一傳輸器，耦接於該第一接收器；以及一第一延遲電路，耦接於該第一接收器及該第一傳輸器之間；以及一第二驅動電路，耦接於該第一驅動電路，包含有：一第二接收器；一第二傳輸器，耦接於該第二接收器；以及一第二延遲電路，耦接於該第二接收器及該第二傳輸器之間；其中，該第一延遲電路及該第二延遲電路用來同步該第一驅動電路所輸出的一第一驅動訊號與該第二驅動電路所輸出的一第二驅動訊號。
  7. 如請求項6所述之控制系統，另包含有：一控制裝置，耦接於該第一驅動電路及該第二驅動電路，用來接收來自於該第一驅動電路的該第一驅動訊號，並接收來自於該第二驅動電路的該第二驅動訊號。
  8. 如請求項6所述之控制系統，其中該第一延遲電路及該第二延遲電路當中每一者皆包含有：一選擇電路，包含有複數個輸入端、一輸出端及一選擇端；複數個正反器(flip-flop)，其中每一正反器耦接於該選擇電路的該複數個輸入端之其中一輸入端；以及 一處理電路，耦接於該選擇電路的該輸出端。
  9. 如請求項8所述之控制系統，其中該複數個正反器中的每一正反器係彼此串接。
  10. 如請求項8所述之控制系統，其中該複數個正反器分別用來接收具有不同相位的時脈訊號。
  11. 如請求項8所述之控制系統，其中該選擇電路係用來選擇從該複數個正反器之其中一者輸出一旗標訊號，以同步該第一驅動訊號與該第二驅動訊號。
  12. 如請求項11所述之控制系統，其中當該處理電路從該選擇電路接收到該旗標訊號時，該處理電路處理從該複數個串接的驅動電路中相對應的驅動電路接收的一訊號。
  13. 一種用來驅動一控制裝置的方法，用於一控制系統，該控制系統具有複數個串接的驅動電路，其包含有一第一驅動電路及一第二驅動電路，該方法包含有：該第一驅動電路從一前級接收一第一訊號；該第一驅動電路傳送該第一訊號至該第二驅動電路；在該第一驅動電路及該第二驅動電路中，透過一第一延遲電路延遲該第一訊號以產生一第二訊號；在該第一驅動電路及該第二驅動電路中，在一第二延遲電路中從具有不同相 位的複數個時脈訊號當中選擇一時脈訊號；以及利用所選擇的該時脈訊號來控制輸出該第二訊號至該控制裝置的時序，以同步該第一驅動電路及該第二驅動電路所輸出的該第二訊號。
  14. 如請求項13所述之方法，其中該第一延遲電路為一粗調延遲電路，用來對該第一訊號提供粗略的延遲調整，該第二延遲電路為一細調延遲電路，用來對該第二訊號提供精細的延遲調整。
  15. 如請求項14所述之方法，其中該粗調延遲電路中的一延遲時間係藉由使該第一訊號通過一複製接收器而產生。
  16. 如請求項14所述之方法，其中該第一驅動電路及該第二驅動電路中的該粗調延遲電路選擇對應於不同時脈週期的不同旗標訊號，以同步該第一驅動電路及該第二驅動電路的該第一訊號。
  17. 如請求項14所述之方法，其中該第一驅動電路及該第二驅動電路中的該細調延遲電路選擇對應於不同時脈相位的不同旗標訊號，以同步該第一驅動電路及該第二驅動電路的該第二訊號。
  18. 一種驅動電路，包含有：一接收器；一傳輸器，耦接於該接收器；以及一複製接收器，耦接於該傳輸器的一輸出端；其中，該接收器、該傳輸器及該複製接收器包含在相同的晶片中。
  19. 如請求項18所述之驅動電路，其中該驅動電路另包含有一輸出緩衝器，該輸出緩衝器用來根據一資料或時脈訊號來驅動一控制裝置。
  20. 如請求項19所述之驅動電路，其中該資料或時脈訊號係通過該接收器、該傳輸器及該複製接收器而傳送至該輸出緩衝器。
  21. 如請求項19所述之驅動電路，其中該複製接收器位於用來驅動該控制裝置的該資料或時脈訊號之一輸出路徑上。
  22. 一種驅動電路，包含有：一接收器；一傳輸器，耦接於該接收器；以及一延遲電路，耦接於該接收器及該傳輸器之間，用來輸出一驅動訊號；其中，該延遲電路包含有一選擇電路，該選擇電路耦接於複數個正反器的輸出端。
  23. 如請求項22所述之驅動電路，其中該複數個正反器中的每一正反器係彼此串接。
  24. 如請求項22所述之驅動電路，其中該複數個正反器分別用來接收具有不同相位的時脈訊號。
  25. 如請求項22所述之驅動電路，其中該選擇電路係用來選擇從該複 數個正反器之其中一者輸出一旗標訊號，以同步該驅動訊號的輸出時序。
  26. 如請求項25所述之驅動電路，另包含有一處理電路，當該處理電路從該選擇電路接收到該旗標訊號時，該處理電路處理從該驅動電路接收的一訊號。
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