TWI780549B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI780549B
TWI780549B TW109145949A TW109145949A TWI780549B TW I780549 B TWI780549 B TW I780549B TW 109145949 A TW109145949 A TW 109145949A TW 109145949 A TW109145949 A TW 109145949A TW I780549 B TWI780549 B TW I780549B
Authority
TW
Taiwan
Prior art keywords
layer
etch stop
contact
stop layer
dielectric
Prior art date
Application number
TW109145949A
Other languages
English (en)
Other versions
TW202127546A (zh
Inventor
葉柏男
汪于仕
葉明熙
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202127546A publication Critical patent/TW202127546A/zh
Application granted granted Critical
Publication of TWI780549B publication Critical patent/TWI780549B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在一實施例，裝置包括：半導體基底；第一層間介電質，在半導體基底的上方；第一導體部件，延伸而穿透第一層間介電質；第一蝕刻停止層，在第一導體部件的上方與第一層間介電質的上方，第一蝕刻停止層為第一介電材料；第二層間介電質，在第一蝕刻停止層的上方；接觸件，具有第一部分與第二部分，第一部分穿透第二層間介電質，第二部分穿透第一蝕刻停止層，接觸件物理性且電性耦接於第一導體部件；以及第一保護層，圍繞接觸件的第二部分，接觸件的第一部分在第一保護層的範圍外，第一保護層為第二介電材料，第二介電材料不同於第一介電材料。

Description

半導體裝置及其形成方法
本發明實施例是關於半導體技術，特別是關於半導體裝置及其形成方法。
一般而言，主動裝置與被動裝置是形成在一半導體基底之上與之中。一旦形成，可使用一系列的導體層與絕緣層，將這些主動裝置與被動裝置互相連接以及將這些主動裝置與被動裝置連接於外部裝置。這些層可有助於將各種主動裝置與被動裝置互連，同時經由例如一接觸墊而提供到達外部裝置的電性連接。
為了在這些層內形成上述互連，可施行一系列的光學微影、蝕刻、沉積與平坦化技術。然而，隨著主動裝置與被動裝置的尺寸的縮減而使互連的尺寸也需要縮減，使用這樣的技術會隨之變得複雜。因此，需要對內連的形成與結構作改善，以在減少缺陷及問題之下，使整體裝置變得更小、更便宜以及更有效率。
一實施例是關於一種半導體裝置的形成方法，包括：在一第一層間介電質(inter-layer dielectric；ILD)的上方沉積一蝕刻停止層，上述蝕刻停止層包括一第一介電材料；在上述蝕刻停止層的上方沉積一第二層間介電質；以一第一乾蝕刻製程蝕刻出穿透上述第二層間介電質的一第一開口，上述第一開口暴露上述蝕刻停止層的一第一區，上述第一區被上述第一乾蝕刻製程改質而成為一第二介電材料，上述蝕刻停止層的一第二區仍被上述第二層間介電質覆蓋，上述第二區在上述第一乾蝕刻製程之後為上述第一介電材料；以及以一第一溼蝕刻製程將上述第一開口延伸而穿透上述蝕刻停止層，在上述第一溼蝕刻製程期間，上述蝕刻停止層暴露於一第一蝕刻溶液，上述第一蝕刻溶液包括用於上述第一介電材料的一介電保護劑與用於上述第二介電材料的一蝕刻劑。
另一實施例是關於一種半導體裝置，包括：一半導體基底；一第一層間介電質(inter-layer dielectric；ILD)，在上述半導體基底的上方；一第一導體部件，延伸而穿透上述第一層間介電質；一第一蝕刻停止層，在上述第一導體部件的上方與上述第一層間介電質的上方，上述第一蝕刻停止層為一第一介電材料；一第二層間介電質，在上述第一蝕刻停止層的上方；一接觸件，具有一第一部分與一第二部分，上述第一部分穿透上述第二層間介電質，上述第二部分穿透上述第一蝕刻停止層，上述接觸件物理性且電性耦接於上述第一導體部件；以及一第一保護層，圍繞上述接觸件的上述第二部分，上述接觸件的上述第一部分在上述第一保護層的範圍外，上述第一保護層為一第二介電材料，上述第二介電材料不同於上述第一介電材料。
又另一實施例是關於一種半導體裝置，包括：一半導體基底；一第一導體部件，在上述半導體基底的上方；一第一蝕刻停止層，在上述第一導體部件的上方，上述第一蝕刻停止層為一第一介電材料；一層間介電質(inter-layer dielectric；ILD)，在上述第一蝕刻停止層的上方；以及一接觸件，具有一第一部分與一第二部分，上述第一部分穿透上述層間介電質，上述第二部分穿透上述第一蝕刻停止層，上述接觸件物理性且電性耦接於上述第一導體部件。上述接觸件的上述第一部分具有一第一寬度，上述接觸件的上述第二部分具有一第二寬度，上述第二寬度比上述第一寬度大了一第一距離，上述第一距離在1 nm至9 nm的範圍。
要瞭解的是，以下的揭露內容提供許多不同的實施例或範例以實現本發明實施例的不同構件。以下的揭露內容敘述各個構件及其排列方式的特定實施例或範例，以簡化本發明實施例的說明。當然，這些特定的範例並非用以限定。例如，元件的尺寸並非受限於所揭露的範圍或值，但可能依存於製程條件及/或裝置所需求的性質。此外，若是本發明實施例敘述了一第一構件形成於一第二構件之上或上方，即表示其可能包括上述第一構件與上述第二構件是直接接觸的實施例，亦可能包括了有附加構件形成於上述第一構件與上述第二構件之間，而使上述第一構件與第二構件可能未直接接觸的實施例。為了簡潔，可能以任意的比例繪示各種構件。此外，本發明實施例可能會在各種實施例重複使用相同的元件符號。這樣的重複是為了敘述上的簡化與明確，而非意指所討論的不同實施例及/或結構之間的關係。
此外，其與空間相關用詞。例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，係為了便於描述圖示中一個元件或構件與另一個(些)元件或構件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
根據一些實施例，在相鄰的介電層之間，例如在相鄰的層間介電質(inter-layer dielectric；ILD)之間，形成一蝕刻停止層(etch-stop layer；ESL)。上述蝕刻停止層是以氧化鋁形成，而上述層間介電質是以氧化矽形成，得以使上述蝕刻停止層與上述層間介電質相對於一組蝕刻製程具有蝕刻選擇性。因此，可以避免蝕刻停止層的過蝕刻，減少圖形化的負載效應(loading effect)。在為了源極/汲極或閘極接觸件而形成開口時，施行多步驟的蝕刻。特別是施行一乾蝕刻以將上層的層間介電質圖形化，然後施行一溼蝕刻以將開口延伸而穿透蝕刻停止層。上述溼蝕刻包括一介電保護劑，其藉由在蝕刻的期間在上述蝕刻停止層的側壁上形成保護層，有助於控制蝕刻停止層的橫向蝕刻的量。藉由控制橫向蝕刻的量，可以減少蝕刻停止層的橫向蝕刻的量，而有助於減少來自後續形成在上述開口的接觸件的漏電流的量。
第1圖顯示根據一些實施例的簡化的鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)的一例的立體視圖。為了圖示的明確，省略了鰭式場效電晶體的一些其他的部件(在後文說明)。以操作一或多個(例如為四個)電晶體的方式，可對上述鰭式場效電晶體作電性連接或耦接。上述鰭式場效電晶體包括一基底70與延伸自基底70的複數個鰭狀物72。在基底70的上方設置複數個淺溝槽隔離(shallow trench isolation；STI)區74，而鰭狀物72從相鄰的淺溝槽隔離區74之間突出且突出於淺溝槽隔離區74的上方。上述鰭式場效電晶體更包括置於鰭狀物72上及淺溝槽隔離區74上的複數個閘極堆疊物76。閘極堆疊物76沿著鰭狀物72的側壁且在鰭狀物72的頂表面的上方延伸，並覆蓋鰭狀物72的各自的通道區78(請見第2圖)。上述鰭式場效電晶體更包括複數個源極/汲極區80，源極/汲極區80置於鰭狀物72且在閘極堆疊物76的二側，源極/汲極區80鄰接鰭狀物72的通道區78。複數個閘極間隔物82沿著閘極堆疊物76的側壁而設置，並將源極/汲極區80與閘極堆疊物76物理性且電性隔離。一第一層間介電質(inter-layer dielectric；ILD)84設置在源極/汲極區80的上方，並沿著閘極堆疊物76的二側。如下文的進一步說明，一第二層間介電質可沉積在第一層間介電質84的上方。
基底70可以是一半導體基底，例如為塊體(bulk)半導體、絕緣體上覆半導體(semiconductor-on-insulator, SOI)基底或類似物，其可以被摻雜(例如，用p型或n型摻雜物)或未摻雜。基底70可以是一晶圓，例如為一矽晶圓。通常，一絕緣體上覆半導體基底是形成在一絕緣層上的一層半導體材料。上述絕緣層可以是例如一埋藏氧化物(buried oxide；BOX)層、氧化矽層或類似物。上述絕緣層設置在通常為矽或玻璃基底的一基底上。也可使用其他基底，例如，多層(multi-layered)或漸變(gradient)基底。在一些實施例中，基底70的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺(silicon-germanium；SiGe)、磷砷化鎵(gallium arsenide phosphide；GaAsP)、砷化銦鋁(aluminum indium arsenide；AlInAs)、砷化鎵鋁(aluminum gallium arsenide；AlGaAs)、砷化銦鎵(gallium indium arsenide；GaInAs)、磷化銦鎵(gallium indium phosphide；GaInP)及/或磷砷化銦鎵(gallium indium arsenide phosphide；GaInAsP)；或上述之組合。例如，當形成p型裝置時，基底70可以是一受到應變的材料，例如具有鍺濃度在約0 wt%(重量百分比)至約40 wt%的範圍的矽鍺(Six Ge1-x ，其中x可在0至1的範圍)，而形成具有p型完全應變通道(p-type fully strained channel；PFSC)的鰭式場效電晶體。
鰭狀物72為半導體條。在一些實施例中，可藉由以下方法來形成鰭狀物72：在基底70蝕刻出複數個溝槽，以基底70的留在上述溝槽之間的材料來形成鰭狀物72。上述蝕刻可以是任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch；RIE)、中性粒子束蝕刻(neutral beam etch；NBE)、類似的蝕刻製程或上述之組合。上述蝕刻製程可為非等向性。
淺溝槽隔離區74是以一絕緣材料形成。上述絕緣材料可以是氧化物(例如，氧化矽)、氮化物、類似物或上述之組合，並且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、流動式化學氣相沉積(flowable chemical vapor deposition；FCVD) (舉例：在遠距電漿系統中進行的基於化學氣相沉積的材料沉積，以及後固化(post curing)而使其轉化為另一種材料，例如為氧化物)、類似方法或上述之組合。可使用藉由任何可接受的方法所形成的其他絕緣材料。在一些實施例中，上述絕緣材料是藉由流動式化學氣相沉積製程所形成的氧化矽。在一些實施例中，可先沿著基底70的表面及鰭狀物72的表面形成一襯層(liner)(未繪示)，可在上述襯層上形成一填充材料(例如，如上文所討論的絕緣材料)。對上述絕緣材料進行一移除製程，以暴露鰭狀物72。在一些實施例中，可使用例如一化學機械研磨(chemical mechanical polish；CMP)、一回蝕製程、上述之組合或類似方法等的一平坦化製程，以暴露出鰭狀物72，在形成淺溝槽隔離區74的平坦化製程之後，留下部分的上述絕緣材料。
前述製程僅為可用於形成鰭狀物72的一例。可使用任何可接受的製程來形成鰭狀物72與淺溝槽隔離區74。在另一實施例中，是在淺溝槽隔離區74之後形成鰭狀物72。例如，可以在基底70的上方形成一層絕緣材料，可在上述絕緣材料形成複數個開口。然後，可藉由一磊晶成長製程使鰭狀物72在上述開口成長，而部分的上述絕緣材料留在鰭狀物72之間而形成淺溝槽隔離區74。
可以在鰭狀物72及/或基底70形成適當的井(未繪示)。當形成例如N型金屬-氧化物-半導體(NMOS)電晶體等的n型裝置(舉例：n型鰭式場效電晶體)時，可形成p型井。當形成例如P型金屬-氧化物-半導體(PMOS)電晶體等的p型裝置(舉例：p型鰭式場效電晶體)時，可形成n型井。在一些實施例中，藉由佈植摻雜(implantation doping)來形成上述井。在一些實施例中，在成長的過程可以同步(in-situ)摻雜鰭狀物72及/或基底70的成長材料，則可以不必要進行上述佈植摻雜，但同步摻雜與佈植摻雜可以併用。
可使用一閘極先製(gate-first)製程或一閘極後製(gate-last)製程來形成閘極堆疊物76。當使用一閘極先製製程時，先在鰭狀物72的各自的通道區78的上方形成閘極堆疊物76，然後沿著閘極堆疊物76的側壁沉積複數個閘極間隔物82，相鄰於閘極間隔物82而形成複數個源極/汲極區80，再於源極/汲極區80的上方形成第一層間介電質84。當使用一閘極後製製程時，先在鰭狀物72的通道區78上形成複數個虛置(dummy)閘極堆疊物，相鄰於閘極間隔物82而形成複數個源極/汲極區80，在源極/汲極區80的上方形成第一層間介電質84，然後以取代的閘極堆疊物76來取代上述虛置閘極堆疊物。閘極堆疊物76包括閘極介電質86與閘極電極88，閘極介電質86在鰭狀物72上及淺溝槽隔離區74上，閘極電極88在閘極介電質86的上方。當使用一閘極後製製程時，閘極介電質86可沿著閘極間隔物82的側壁延伸；當使用一閘極先製製程時，閘極介電質86則未沿著閘極間隔物82的側壁延伸。
閘極間隔物82可以以例如氮化矽、氮化矽碳(silicon carbon nitride)、上述之組合或類似物等的一介電材料來形成。在一些實施例中(未繪示)，閘極間隔物82是以多層介電材料形成，且包含多層。例如，閘極間隔物82可包括多層的氮化矽或可包含置於二層氮化矽之間的一層氧化矽。
閘極介電質86可以以例如氧化矽、氮化矽或上述的多層結構等的一介電材料來形成。在一些實施例中，閘極介電質86包括一高介電常數(high-k)介電材料，且在這些實施例中，閘極介電質86所具有的k值可高於約7.0，且可包括一金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb或上述之組合的一矽酸鹽。閘極介電質86的形成方法可包括分子束沉積(Molecular-Beam Deposition；MBD)、原子層沉積(atomic layer deposition；ALD)、電漿輔助化學氣相沉積(PECVD)或類似方法。
在閘極介電質86的上方沉積閘極電極88。閘極電極88可包括一含金屬的材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、上述之組合或上述之多層結構。例如，儘管在第1圖繪示單層的閘極電極88，但是閘極電極88可包括任何數量的襯層(未繪示)、任何數量的功函數調整層以及一填充材料88A(請見第2圖)。在一些實施例中，閘極電極88包括一蓋層88B(請見第2圖)，蓋層88B可有助於降低後續形成的閘極接觸件的阻值。在閘極電極88的填充之後，可施行例如一化學機械研磨等的一平坦化製程，以移除閘極介電質86與閘極電極88之在閘極間隔物82的上方的多餘的部分。
可藉由一磊晶成長製程來形成源極/汲極區80。在這樣的實施例中，將複數個凹部形成在鰭狀物72且鄰近閘極間隔物82。施行一或多道磊晶製程，以在上述凹部長出源極/汲極區80。源極/汲極區80可以以適用於p型裝置或n型裝置的任何材料形成。例如，欲形成n型裝置時，源極/汲極區80可包括在鰭狀物72的通道區施加張應變的材料，例如SiC、SiCP、SiP或類似材料。類似地，欲形成p型裝置時，源極/汲極區80可包括在鰭狀物72的通道區施加壓應變的材料，例如SiGe、SiGeB、Ge、GeSn或類似材料。源極/汲極區80被摻雜有n型及/或p型不純物，且可在成長的過程中被同步摻雜或是在成長之後被植入摻雜物。在形成多個電晶體的實施例中，源極/汲極區80可以在各種電晶體之間共用。例如，在以多個鰭狀物72形成一個電晶體的實施例中，可將相鄰的源極/汲極區80電性連接，例如透過在磊晶成長的過程中使源極/汲極區80粗化，或是透過將複數個源極/汲極區80與相同的源極/汲極接觸件耦接。
在形成源極/汲極區80之後，在源極/汲極區80的上方沉積第一層間介電質84。第一層間介電質84可以以一介電材料來形成，且可以藉由任何適當的方法沉積，例如化學氣相沉積、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)或流動式化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(Phospho-Silicate Glass；PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass；BSG)、硼磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、非摻雜的矽酸鹽玻璃(undoped Silicate Glass；USG)或類似物。可使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，在第一層間介電質84及閘極堆疊物76、源極/汲極區80與閘極間隔物82之間設置一接觸蝕刻停止層(contact etch stop layer；CESL)。然後，可施行例如一化學機械研磨等的一平坦化製程，以使第一層間介電質84的頂表面與閘極堆疊物76的頂表面及閘極間隔物82的頂表面齊平。閘極堆疊物76的頂表面、閘極間隔物82的頂表面及第一層間介電質84的頂表面因此而齊平。因此，經由第一層間介電質84而暴露出閘極堆疊物76的頂表面。
第2至19圖為一系列之剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。第2至19圖是沿著繪示於第1圖的一參考剖面A-A而顯示，除了多個鰭式場效電晶體外。剖面A-A是沿著一鰭狀物72的縱軸，且在例如源極/汲極區80之間的電流的方向。
第2圖顯示在形成類似於示於第1圖的鰭式場效電晶體的部件之後的基底70的一區域70A與一區域70B。在一些實施例中，區域70A是用於形成n型裝置，而區域70B是用於形成p型裝置。在一些實施例中，區域70A與區域70B是用於形成形同型式的裝置。區域70A與區域70B可包括相同的鰭狀物72或不同的鰭狀物72。
在第3圖中，在閘極堆疊物76的上方形成閘極遮罩102。在後續的製程期間，閘極遮罩102保護閘極堆疊物76，而後續形成的閘極接觸物將穿透閘極遮罩102而接觸閘極電極88的頂表面。閘極遮罩102亦形成在閘極間隔物82的上方。作為形成閘極遮罩102的一例，藉由例如一可接受的蝕刻製程(例如溼蝕刻或乾蝕刻)，將閘極介電質86與閘極電極88下凹。閘極間隔物82亦可局部地被上述蝕刻製程下凹。由於不同材料的蝕刻速率的差異，閘極電極88的凹下程度可能甚於閘極介電質86與閘極間隔物82。將例如氮化矽、氮氧化矽(silicon oxynitride)或類似物等的一或多層的介電材料填充於上述凹部。在一些實施例中，以氮化矽形成閘極遮罩102。可施行一平坦化製程，以移除上述介電材料之延伸於第一層間介電質84的上方的多餘的部分。上述介電材料之留在上述凹部的部分則形成閘極遮罩102。
在第4A圖中，形成複數個下源極/汲極接觸件104，其穿透第一層間介電質84而物理性且電性耦接於源極/汲極區80。第4B圖是第4A圖中的一區域4B的詳細視圖，其更詳細地顯示下源極/汲極接觸件104。形成用於下源極/汲極接觸件104的複數個開口，其穿透第一層間介電質84。可使用可接受的光學微影與蝕刻技術來形成上述開口。例如，可以在上述開口形成例如一擴散阻障層、一黏著層或一類似物等的一襯層104A以及一導體材料104B。襯層104A可包括鈦、氮化鈦、鉭、氮化鉭或類似物。導體材料104B可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。在一些實施例中，導體材料104B為鈷。可施行例如一化學機械研磨等的一平坦化製程，以從第一層間介電質84的頂表面移除多餘的材料。留下來的襯層104A與導體材料104B則形成下源極/汲極接觸件104。可施行一退火製程，以在下源極/汲極接觸件104與源極/汲極區80之間的界面形成矽化物。
在一些實施例中，形成複數個接觸襯層106，其圍繞下源極/汲極接觸件104。可藉由在用於下源極/汲極接觸件104的上述開口共形地(conformally)沉積例如氮化矽、氮氧化矽或類似物等的一層介電材料來形成接觸襯層106。上述沉積可藉由分子束沉積、原子層沉積、電漿輔助化學氣相沉積或類似方法。然後，可施行例如一非等向性蝕刻等的一可接受的蝕刻，以移除上述介電層的水平部分，留下沿著上述開口的側壁的部分來形成接觸襯層106。然後，可以在上述開口形成下源極/汲極接觸件104。接觸襯層106為附加層，用來幫助將下源極/汲極接觸件104物理性且電性隔離於閘極堆疊物76。
在第5圖中，在第一層間介電質84的上方、閘極遮罩102的上方、下源極/汲極接觸件104的上方以及接觸襯層106(若是形成)的上方，形成一蝕刻停止層108。然後，在蝕刻停止層108的上方形成一第二層間介電質110。蝕刻停止層108是以對第二層間介電質110具有高蝕刻選擇性的材料形成，使得相對於同一蝕刻製程，對第二層間介電質110的蝕刻速率高於對蝕刻停止層108的蝕刻速率。例如，以例如單層的氧化鋁等的一絕緣材料來形成蝕刻停止層108。蝕刻停止層108可藉由例如原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積或類似方法等的一沉積製程來形成。由於蝕刻停止層108相對於同一蝕刻製程對第二層間介電質110具有高蝕刻選擇性，可將蝕刻停止層108形成至較小的厚度T1 。例如，蝕刻停止層108可具有在約0 Å至約50 Å的範圍的厚度T1 。
第二層間介電質110是可藉由一流動式化學氣相沉積方法形成的一流動式的膜層。在一些實施例中，第二層間介電質110是以例如磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、非摻雜的矽酸鹽玻璃或類似物等的一介電材料形成，並可藉由任何合適的方法沉積，例如化學氣相沉積與電漿輔助化學氣相沉積。
在第6圖中，形成複數個源極/汲極接觸開口112，其穿透第二層間介電質110。源極/汲極接觸開口112暴露出蝕刻停止層108。可使用可接受的光學微影與蝕刻技術來形成源極/汲極接觸開口112。可以在第二層間介電質110的上方形成一光阻(未繪示)，並加以圖形化而使其具有源極/汲極接觸開口112的圖形。在一些實施例中，施行一乾蝕刻製程114，以將上述光阻的圖形轉移至第二層間介電質110，因此而形成源極/汲極接觸開口112。例如在一些實施例中，乾蝕刻製程114包括使用氯氣或溴氣在第二層間介電質110的上方產生一電漿護套(plasma sheath)。乾蝕刻製程114可在包括氬或氮的環境施行，並可施行約10秒與約150秒的範圍的期間。
蝕刻停止層108的材料(舉例：氧化鋁)對於第二層間介電質110的材料(舉例：氧化矽)具有高蝕刻選擇性，使得相對於乾蝕刻製程114，對第二層間介電質110的蝕刻速率高於對蝕刻停止層108的蝕刻速率。例如，相對於乾蝕刻製程114，第二層間介電質110的蝕刻速率對比於蝕刻停止層108的蝕刻速率的比例可以在約10:1至約100:1的範圍。如此一來，在乾蝕刻製程114的期間，蝕刻停止層108的厚度T1 實質上未減少或非常小幅度地減少。藉由減少蝕刻停止層108的過蝕刻，可以減少在後續製程的負載效應。
第7圖更詳細地繪示在施行乾蝕刻製程114之後的第6圖的一區域70C。儘管在乾蝕刻製程114的期間，實質上未發生蝕刻停止層108的厚度T1 的減少，蝕刻停止層108的一些區域108D會藉由乾蝕刻製程114而受損(或者，一般而言為改質)。例如，乾蝕刻製程114的蝕刻劑可能會與蝕刻停止層108的材料反應，而改變受損的蝕刻停止層的區域108D的材料組成。取決於乾蝕刻製程114的精確的參數，受損的蝕刻停止層的區域108D的新的材料組成可能會較為多孔質。在一些實施例中，乾蝕刻製程114以氟的化合物或溴的化合物來取代受損的蝕刻停止層的區域108D中的氧。因此，受損的蝕刻停止層的區域108D與未受損的蝕刻停止層的區域108U為不同的材料。例如，未受損的蝕刻停止層的區域108U可能仍是以氧化鋁形成，但是受損的蝕刻停止層的區域108D可以以氯化鋁、溴化鋁或類似材料形成。如後文進一步說明，在後續的製程，將較為快速地蝕刻受損的蝕刻停止層的區域108D。
在第8圖中，將源極/汲極接觸開口112延伸而穿透蝕刻停止層108。延伸後的源極/汲極接觸開口112暴露出下源極/汲極接觸件104。可使用一可接受的蝕刻技術來將源極/汲極接觸開口112延伸。在一些實施例中，可施行一溼蝕刻製程116來使源極/汲極接觸開口112延伸而穿透蝕刻停止層108。
第9A圖更詳細地繪示在施行溼蝕刻製程116之後的第8圖的區域70C。施行溼蝕刻製程116，直到將受損的蝕刻停止層的區域108D移除並暴露出下源極/汲極接觸件104。溼蝕刻製程116是對受損的蝕刻停止層的區域108D的材料(舉例：氯化鋁或溴化鋁)具有選擇性，使得對受損的蝕刻停止層的區域108D的蝕刻速率高於對下源極/汲極接觸件104的蝕刻速率及對未受損的蝕刻停止層的區域108U的蝕刻速率。溼蝕刻製程116可以是非等向性，但是仍可能有一些不均勻發生在未受損的蝕刻停止層的區域108U的側壁的輪廓。例如，第9B圖繪示的實施例中，未受損的蝕刻停止層的區域108U在其蝕刻後的側壁具有一彎曲的輪廓。
溼蝕刻製程116的施行是藉由將蝕刻停止層108暴露於包括一蝕刻劑、一介電保護劑與一鈷保護劑的一蝕刻溶液。上述蝕刻溶液可包括濃度約20 wt%至約98 wt%(例如約95 wt%)的去離子水、濃度約0.1 wt%至約3 wt%(例如約2.5 wt%)的蝕刻劑、濃度約0.01 wt%至約3 wt%(例如約2.5 wt%)的介電保護劑以及濃度約0.01 wt%至約3 wt%(例如小於約1 wt%)的鈷保護劑。在一些實施例中，上述蝕刻溶液可亦包括氨─過氧化氫混合物(ammonia peroxide mixture；APM)或碳酸去離子水(carbonated deionized water)。上述蝕刻劑與受損的蝕刻停止層的區域108D反應而將受損的蝕刻停止層的區域108D移除，但如在後文的詳細說明，移除未受損的蝕刻停止層的區域108U的一定限度的量。在一些實施例中，上述蝕刻劑為具有高鹽基度(alkalinity)的酸，例如氫氟酸、氨或類似物。
上述介電保護劑與蝕刻停止層108的材料(舉例：氧化鋁)反應，以延緩未受損的蝕刻停止層的區域108U的蝕刻速率。在一些實施例中，上述介電保護劑是氧化劑，例如過氧化氫(H2 O2 )、臭氧或類似物。在溼蝕刻製程116的期間，快速地移除受損的蝕刻停止層的區域108D。隨著暴露出未受損的蝕刻停止層的區域108U的側壁，上述介電保護劑與未受損的蝕刻停止層的區域108U的材料(舉例：氧化鋁)反應，以形成複數個保護層117。保護層117包括上述介電保護劑與未受損的蝕刻停止層的區域108U的材料的產物。例如，當未受損的蝕刻停止層的區域108U為氧化鋁時，保護層117可包括高密度的氧化鋁或氫氧化鋁。保護層117的密度可大於未受損的蝕刻停止層的區域108U的密度。在一些實施例中，施行一熱製程以促進保護層117的形成。例如，可以在上述蝕刻之前可施行一退火製程或一烘烤製程，以將未受損的蝕刻停止層的區域108U的側壁加熱氧化。保護層117保護未受損的蝕刻停止層的區域108U的側壁。在溼蝕刻製程116的期間所移除的未受損的蝕刻停止層的區域108U的量可因此而大幅減少或受到控制。
上述鈷保護劑與下源極/汲極接觸件104的材料(舉例：鈷)反應，以延緩下源極/汲極接觸件104的蝕刻速率。在一些實施例中，上述鈷保護劑是鈷緩蝕劑(cobalt inhibitor)，例如為具有甲基或乙基側鏈的苯并三唑(benzotriazole；BTA)聚合物。在溼蝕刻製程116的期間，上述鈷保護劑將下源極/汲極接觸件104的暴露表面鈍化而形成覆蓋下源極/汲極接觸件104的一保護層119。保護層119可以是例如蒽(anthracene)，並可具有導電性。在溼蝕刻製程116之後，可留下一些保護層119。下源極/汲極接觸件104可因此在溼蝕刻製程116的期間維持受到保護的狀態。另外，由於上述介電保護劑為氧化劑，其可形成下源極/汲極接觸件104的材料的氧化物(舉例：氧化鈷)。上述鈷保護劑可以也從下源極/汲極接觸件104移除上述氧化物，因此而降低接觸電阻。
在形成之後，源極/汲極接觸開口112在穿透第二層間介電質110的部分具有上寬度WU1 ，在穿透蝕刻停止層108的部分具有下寬度WL1 。上寬度WU1 可以在約3 nm至約100 nm的範圍。如前文所述，溼蝕刻製程116是對受損的蝕刻停止層的區域108D的材料(舉例：氯化鋁或溴化鋁) 具有選擇性。因此，儘管在溼蝕刻製程116的期間發生了未受損的蝕刻停止層的區域108U的一些橫向蝕刻，但是橫向蝕刻的量不大。例如，溼蝕刻製程116對於未受損的蝕刻停止層的區域108U的橫向蝕刻的量，可以在約1 nm至約9 nm的範圍 (例如，小於約1.5 nm)。因此，下寬度WL1 可以在約4 nm至約109 nm的範圍。因為橫向蝕刻的量不大，上寬度WU1 對比於下寬度WL1 的比值接近1，例如在約3:4至約100:109的範圍。取決於橫向蝕刻的量，可能亦暴露出部分的閘極遮罩102及/或部分的接觸襯層106。
在一些實施例中，可形成不同寬度的複數個源極/汲極接觸開口112。例如一第一子集的源極/汲極接觸開口112A可具有較小的上寬度WU1 ，例如約3nm的上寬度WU1 ；一第二子集的源極/汲極接觸開口112B可具有較大的上寬度WU1 ，例如約10nm的上寬度WU1 。源極/汲極接觸開口112的所需要的寬度可取決於最初形成源極/汲極接觸開口112的光學微影製程的限制。當形成較寬的源極/汲極接觸開口112，其亦可暴露出閘極遮罩102及/或接觸襯層106的一或多個。由於溼蝕刻製程116是對未受損的蝕刻停止層的區域108U的材料(舉例：氧化鋁) 具有選擇性，可避免或減少閘極遮罩102的材料(舉例：氮化矽)的蝕刻。例如，相對於溼蝕刻製程116，未受損的蝕刻停止層的區域108U的蝕刻速率對比於閘極遮罩102的蝕刻速率的比例可大於約100:1。
在第10圖中，形成複數個上源極/汲極接觸件118，其穿透第二層間介電質110與蝕刻停止層108而物理性且電性耦接於下源極/汲極接觸件104中的一些。在一些實施例中，上源極/汲極接觸件118包括形成在源極/汲極接觸開口112的例如一擴散阻障層、一黏著層或類似物等的一襯層以及一導體材料。上述襯層可包括鈦、氮化鈦、鉭、氮化鉭或類似物。上述導體材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。在一些實施例中，上述導體材料為鎢。在一些實施例中，下源極/汲極接觸件104是以一第一導體材料(舉例：鈷)，而上源極/汲極接觸件118是以不同的一第二導體材料形成(舉例：鎢)。可施行例如一化學機械研磨等的一平坦化製程，以從第二層間介電質110的頂表面移除多餘的材料。留下來的襯層及導體材料形成上源極/汲極接觸件118。
第11圖更詳細地繪示在形成上源極/汲極接觸件118之後的第10圖的區域70C。上源極/汲極接觸件118之延伸穿透第二層間介電質110的部分具有上寬度WU1 ，而上源極/汲極接觸件118之延伸穿透蝕刻停止層108的部分具有下寬度WL1 。上源極/汲極接觸件118包括在源極/汲極接觸開口112A的複數個上源極/汲極接觸件118A與在源極/汲極接觸開口112B的複數個上源極/汲極接觸件118B。
應注意的是，不是所有的下源極/汲極接觸件104都具有對應的上源極/汲極接觸件118。在一些形式的裝置，下源極/汲極接觸件104的一子集仍維持被覆蓋的狀態，而將會在後續被耦接至複數個共用的接觸件，例如在閘極堆疊物76(請見第10圖)與源極/汲極區80之間共用的複數個接觸件。共用的接觸件可用來形成記憶裝置的一些形式，例如靜態隨機存取記憶體(static random-access memory；SRAM)裝置。
在第12圖中，形成複數個閘極接觸開口120，其穿透第二層間介電質110。閘極接觸開口120暴露出蝕刻停止層108。閘極接觸開口120可使用可接受的光學微影與蝕刻技術來形成。可以在第二層間介電質110的上方形成一光阻(未繪示)，並加以圖形化而使其具有閘極接觸開口120的圖形。在一些實施例中，施行一乾蝕刻製程122，以將上述光阻的圖形轉移至第二層間介電質110，因此而形成閘極接觸開口120。例如在一些實施例中，乾蝕刻製程114包括使用氯氣或溴氣在第二層間介電質110的上方產生一電漿護套(plasma sheath)。乾蝕刻製程114可在包括氬或氮的環境施行，並可施行約10秒與約150秒的範圍的期間。蝕刻停止層108的材料(舉例：氧化鋁)對第二層間介電質110的材料(舉例：氧化矽)具有高蝕刻選擇性，使得相對於乾蝕刻製程122，對第二層間介電質110的蝕刻速率高於對蝕刻停止層108的蝕刻速率。如此一來，在乾蝕刻製程122的期間，實質上未發生蝕刻停止層108的厚度T1 的減少。藉由減少蝕刻停止層108的過蝕刻，可以減少在後續製程的負載效應。
乾蝕刻製程122可類似於乾蝕刻製程114(請見第6圖)。在乾蝕刻製程122之後，可施行一蝕刻後清潔製程。在上述蝕刻後清潔製程的期間，上述中間結構暴露於鎢保護劑。上述鎢保護劑吸附於上源極/汲極接觸件118的暴露的表面(舉例：鎢)以形成一保護層123，保護層123在後續製程期間保護上源極/汲極接觸件118。在一些實施例中，上述鎢保護劑是鎢緩蝕劑(tungsten inhibitor)，例如為具有氯側鏈的苯并三唑聚合物。保護層123可以是例如蒽，並可具有導電性。在乾蝕刻製程122之後，可留下一些保護層123。
第13圖更詳細地繪示在施行乾蝕刻製程122之後的第12圖的一區域70D。如前文所述，儘管在乾蝕刻製程122的期間，實質上未發生蝕刻停止層108的厚度T1 的減少，但是蝕刻停止層108的一些區域108D被乾蝕刻製程122改質或損傷。受損的蝕刻停止層的區域108D的材料不同於未受損的蝕刻停止層的區域108U的材料，且受損的蝕刻停止層的區域108D將在後續的製程被更快速地蝕刻。
在第14圖中，將閘極接觸開口120延伸而穿透蝕刻停止層108。延伸後的閘極接觸開口120暴露出閘極遮罩102。可使用一可接受的蝕刻技術來將閘極接觸開口120延伸。在一些實施例中，可施行一溼蝕刻製程124來使閘極接觸開口120延伸而穿透蝕刻停止層108。
第15圖更詳細地繪示在施行溼蝕刻製程124之後的第14圖的區域70D。施行溼蝕刻製程124，直到將受損的蝕刻停止層的區域108D移除並暴露出閘極遮罩102。溼蝕刻製程124是對受損的蝕刻停止層的區域108D的材料(舉例：氯化鋁或溴化鋁) 具有選擇性，使得對受損的蝕刻停止層的區域108D的蝕刻速率高於對下源極/汲極接觸件104的蝕刻速率及對未受損的蝕刻停止層的區域108U的蝕刻速率。溼蝕刻製程124形成複數個保護層117，保護層117保護未受損的蝕刻停止層的區域108U而免於受到蝕刻。
溼蝕刻製程124的施行是藉由將蝕刻停止層108暴露於包括一蝕刻劑、一介電保護劑與一鈷保護劑的一蝕刻溶液。上述蝕刻溶液可包括濃度約20 wt%至約98 wt%(例如約95 wt%)的水、濃度約0.1 wt%至約3 wt%(例如約2.5 wt%)的蝕刻劑、濃度約0.01 wt%至約3 wt%(例如約2.5 wt%)的介電保護劑以及濃度約0.01 wt%至約3 wt%(例如小於約1 wt%)的鈷保護劑。上述蝕刻劑、介電保護劑與鈷保護劑類似於用於溼蝕刻製程116的對應的藥劑。蝕刻停止層108的材料(舉例：氧化鋁)對閘極遮罩102的材料(舉例：氮化矽)具有高蝕刻選擇性，使得相對於溼蝕刻製程124，對蝕刻停止層108的蝕刻速率高於對閘極遮罩102的蝕刻速率。如此一來，實質上未發生閘極遮罩102的高度的減少。
在溼蝕刻製程124的期間，上源極/汲極接觸件118受到保護。在一些實施例中，藉由在用於溼蝕刻製程124的蝕刻溶液包括鎢保護劑來保護上源極/汲極接觸件118。上述鎢保護劑可類似於在乾蝕刻製程122之後的上述蝕刻後清潔製程期間所使用的鎢保護劑。在一些實施例中，藉由調整溼蝕刻製程124的環境來減少鎢的蝕刻速率，使上源極/汲極接觸件118受到保護。例如，可以在低溫施行溼蝕刻製程124，例如在約20 °C至約40 °C的溫度，且使用具有低pH的一蝕刻溶液，例如約5至約7的pH，藉此降低鎢的蝕刻速率並限制或減少鎢的任何移除。在一些實施例中，鎢保護劑與環境調整都在溼蝕刻製程124的期間使用。藉由保護上源極/汲極接觸件118，實質上未發生上源極/汲極接觸件118的高度的減少。
在第16圖中，將閘極接觸開口120延伸而穿透閘極遮罩102。延伸後的閘極接觸開口120暴露出閘極堆疊物76。可使用一可接受的蝕刻技術來使閘極接觸開口120延伸。在一些實施例中，施行一乾蝕刻製程126來將閘極接觸開口120延伸而穿透閘極遮罩102。例如在一些實施例中，乾蝕刻製程126包括使用一氟碳化合物(fluorocarbon) (舉例：Cx Fy )氣體在第二層間介電質110的上方形成一電漿護套。乾蝕刻製程126可以在包括氬或氮的環境施行，並可施行約10秒與約150秒的範圍的期間。施行乾蝕刻製程126，直到移除部分的閘極遮罩102並暴露出閘極堆疊物76。閘極堆疊物76的一些部分(舉例：部分的蓋層88B)亦可能被移除。閘極遮罩102的材料(舉例：氮化矽)對第二層間介電質110的材料(舉例：氧化矽)及蝕刻停止層108的材料(舉例：氧化鋁)具有高蝕刻選擇性，使得相對於乾蝕刻製程126，對閘極遮罩102的蝕刻速率高於對蝕刻停止層108及第二層間介電質110的蝕刻速率。因此，實質上未發生第二層間介電質110的高度的減少，且實質上未發生蝕刻停止層108的橫向蝕刻。另外，由於在溼蝕刻製程124的期間，上源極/汲極接觸件118與下源極/汲極接觸件104曾經暴露於鈷保護劑與鎢保護劑，故在乾蝕刻製程126的期間，實質上未發生上源極/汲極接觸件118或下源極/汲極接觸件104的高度的減少。
第17圖更詳細地繪示在施行乾蝕刻製程126之後的第16圖的區域70D。在形成之後，閘極接觸開口120在穿透第二層間介電質110的部分具有上寬度WU2 ，在穿透蝕刻停止層108的部分具有中間寬度WI2 ，在穿透閘極遮罩102的部分具有下寬度WL2 。上寬度WU2 可以在約3 nm至約100 nm的範圍。如前文所述，溼蝕刻製程124是對受損的蝕刻停止層的區域108D的材料(舉例：氯化鋁或溴化鋁) 具有選擇性。因此，儘管在溼蝕刻製程124的期間發生了未受損的蝕刻停止層的區域108U的一些橫向蝕刻，但是橫向蝕刻的量不大。例如，溼蝕刻製程124對未受損的蝕刻停止層的區域108U橫向蝕刻的量可以在約1 nm至約9 nm的範圍 (例如，小於約1.5 nm)。因此，中間寬度WI2 可以在約4 nm至約109 nm的範圍。另外，下寬度WL2 可以小於中間寬度WI2 。例如，下寬度WL2 可以在約2 nm至約90 nm的範圍。
在一些實施例中，可形成不同寬度的複數個閘極接觸開口120。例如一第一子集的閘極接觸開口120A可具有較小的上寬度WU2 ，例如約3nm的上寬度WU2 ；一第二子集的閘極接觸開口120B可具有較大的上寬度WU2 ，例如約10nm的上寬度WU2 。第一子集的閘極接觸開口120A可用於僅用於閘極堆疊物76的閘極接觸件，而第二子集的閘極接觸開口120B可用於共用接觸件，例如在閘極堆疊物76與源極/汲極區80之間共用的接觸件。因此，第二子集的閘極接觸開口120B亦可暴露下源極/汲極接觸件104及/或接觸襯墊106中的一或多個。
在第18圖中，形成複數個閘極接觸件128，其穿透第二層間介電質110、蝕刻停止層108及閘極遮罩102而物理性且電性耦接於閘極堆疊物76，並可選地物理性且電性耦接於下源極/汲極接觸件104中的一些。可以在閘極接觸開口120形成例如一擴散阻障層、一黏著層或類似物等的一襯層以及一導體材料。上述襯層可包括鈦、氮化鈦、鉭、氮化鉭或類似物。上述導體材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。在一些實施例中，閘極接觸件128與上源極/汲極接觸件118是以相同的材料(舉例：鎢)形成。可施行例如一化學機械研磨等的一平坦化製程，以從第二層間介電質110的頂表面移除多餘的材料。留下來的襯層與導體材料則形成閘極接觸件128。閘極接觸件128包括在複數個閘極接觸開口120A的複數個閘極接觸件128A與在複數個閘極接觸開口120B的複數個閘極接觸件128B。閘極接觸件128B可各自為一共用接觸件，其將一源極/汲極區80耦接於閘極堆疊物76。
儘管所示的共用接觸件是在用於形成閘極接觸件128的製程期間形成，但應瞭解的是，共用接觸件亦可以在用於形成上源極/汲極接觸件118的製程期間形成。例如，可施行類似於乾蝕刻製程126的一乾蝕刻製程，以將源極/汲極接觸開口112B(請見第8圖)延伸而穿透閘極遮罩102。上源極/汲極接觸件118中的一些可因此亦為共用接觸件。換句話說，上述共用接觸件可以與上述源極/汲極接觸件同時形成、與上述閘極接觸件同時形成或與上述源極/汲極接觸件及上述閘極接觸件二者同時形成。
第19圖更詳細地繪示在形成閘極接觸件128之後的第18圖的區域70D。閘極接觸件128之延伸穿透第二層間介電質110的部分具有上寬度WU2 ，閘極接觸件128之延伸穿透蝕刻停止層108的部分具有中間寬度WI2 ，閘極接觸件128之延伸穿透閘極遮罩102的部分具有下寬度WL2 。
第20至28圖為一系列之剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。第20至28圖是沿著繪示於第1圖的一參考剖面A-A而顯示，除了多個鰭式場效電晶體外。在本實施例中，在蝕刻停止層108的上方形成一緩衝層130，緩衝層130有助於在用於第二層間介電層110的乾蝕刻製程114的期間保護蝕刻停止層108而免於過蝕刻。
在第20圖中，顯示的結構類似於第5圖的中間結構。在蝕刻停止層108與第二層間介電層110之間，形成一緩衝層130。緩衝層130是以對蝕刻停止層108具有高蝕刻選擇性的材料形成，使得在同一蝕刻製程，對緩衝層130的蝕刻速率高於對蝕刻停止層108的蝕刻速率。緩衝層130有助於控制蝕刻停止層108的蝕刻。例如，緩衝層130是以一絕緣材料形成，例如一層氮化矽、氮氧化矽、碳氧化矽(silicon oxycarbide)、碳化鎢或類似物。可藉由例如原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積或類似製程等的一沉積製程來形成緩衝層130。緩衝層130可以是相同於閘極遮罩102的材料。在所顯示的實施例中，緩衝層130是單層的氮化矽。可將蝕刻停止層108形成至小的厚度T2 。例如，蝕刻停止層108可具有在約20 Å至約50 Å的範圍的一厚度T2 。亦可將緩衝層130形成至小的厚度T3 。例如，緩衝層130可具有在約20 Å至約50 Å的範圍的一厚度T3 。
在第21圖中，施行一乾蝕刻製程以形成複數個源極/汲極接觸開口112，其穿透第二層間介電質110與緩衝層130。上述乾蝕刻製程可類似於在前文參考第6圖而說明的乾蝕刻製程114。乾蝕刻製程114對第二層間介電層110的材料與對緩衝層130的材料具有選擇性，並移除此二層的材料，儘管是以不同的速率。
在第22圖中，施行一溼蝕刻製程來使源極/汲極接觸開口112延伸而穿透蝕刻停止層108。上述溼蝕刻製程可類似於在前文參考第8圖而說明的溼蝕刻製程116。溼蝕刻製程116是對受損的蝕刻停止層的區域108D(請見第7圖)的材料具有選擇性，使得對受損的蝕刻停止層的區域108D的蝕刻速率高於對下源極/汲極接觸件104的蝕刻速率、對未受損的蝕刻停止層的區域108U的蝕刻速率、對閘極遮罩102的蝕刻速率以及對緩衝層130的蝕刻速率。
在第23圖中，形成複數個上源極/汲極接觸件118，其穿透第二層間介電質110、蝕刻停止層108與緩衝層130而物理性且電性耦接於下源極/汲極接觸件104中的一些。可使用類似於前文參考第10圖所說明的方法，在源極/汲極接觸開口112形成上源極/汲極接觸件118。儘管未分開顯示，可在上源極/汲極接觸件118與下源極/汲極接觸件104之間形成一保護層119(請見第9A圖)。
在第24圖中，施行一乾蝕刻製程而形成複數個閘極接觸開口120，其穿透第二層間介電質110與緩衝層130。上述乾蝕刻製程可類似於在前文參考第12圖而說明的乾蝕刻製程122。乾蝕刻製程122對第二層間介電層110的材料與對緩衝層130的材料具有選擇性，並移除此二層的材料，儘管是以不同的速率。儘管未分開顯示，可在上述乾蝕刻製程的期間，在上源極/汲極接觸件118上形成一保護層123(請見第12圖)。
在第25圖中，施行一溼蝕刻製程而將閘極接觸開口120延伸而穿透蝕刻停止層108。上述溼蝕刻製程可類似於在前文參考第14圖而說明的溼蝕刻製程124。溼蝕刻製程124是對受損的蝕刻停止層的區域108D(請見第7圖)的材料具有選擇性，使得對受損的蝕刻停止層的區域108D的蝕刻速率高於對下源極/汲極接觸件104的蝕刻速率、對未受損的蝕刻停止層的區域108U的蝕刻速率以及對緩衝層130的蝕刻速率。
在第26圖中，施行一乾蝕刻製程而將閘極接觸開口120延伸而穿透閘極遮罩102。上述乾蝕刻製程可類似於在前文參考第16圖而說明的乾蝕刻製程126。延伸後的閘極接觸開口120暴露出閘極堆疊物76。上述乾蝕刻製程可以亦對蝕刻停止層108作橫向蝕刻，但是與對閘極遮罩102的蝕刻速率比較，對蝕刻停止層108的蝕刻速率為可忽略。
在第27圖中，形成複數個閘極接觸件128，其穿透第二層間介電質110、蝕刻停止層108、閘極遮罩102及緩衝層130而物理性且電性耦接於閘極堆疊物76，並可選地物理性且電性耦接於下源極/汲極接觸件104中的一些。可使用類似於前文參考第18圖所說明的方法，在閘極接觸開口120形成閘極接觸件128。
第28圖更詳細地繪示在形成閘極接觸件128之後的第27圖的區域70E。閘極接觸件128之延伸穿透第二層間介電質110的部分具有上寬度WU2 ，閘極接觸件128之延伸穿透蝕刻停止層108的部分具有中間寬度WI2 ，閘極接觸件128之延伸穿透閘極遮罩102的部分具有下寬度WL2 。另外，閘極接觸件128之延伸穿透緩衝層130的部分具有中間寬度WI3 ，其小於中間寬度WI2 。例如，中間寬度WI3 可以在3 nm至100 nm的範圍。
第29至38圖為一系列之剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。第29至38圖是沿著繪示於第1圖的一參考剖面A-A而顯示，除了多個鰭式場效電晶體外。在本實施例中，在蝕刻停止層108的下方形成一緩衝層132，緩衝層132有助於在溼蝕刻製程116的期間保護下源極/汲極接觸件104。
在第29圖中，顯示的結構類似於第5圖的中間結構。在第一層間介電層84的上方，形成一緩衝層132。緩衝層132是以相對於同一蝕刻製程對蝕刻停止層108具有高蝕刻選擇性的材料形成。例如，緩衝層132是以一絕緣材料形成，例如一層氮化矽、氮氧化矽、碳氧化矽、碳化鎢或類似物。可藉由例如原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積或類似製程等的一沉積製程來形成緩衝層132。緩衝層132可以是相同於閘極遮罩102的材料。在所顯示的實施例中，緩衝層132是單層的氮化矽。可將蝕刻停止層108形成至小的厚度T4 。例如，蝕刻停止層108可具有在約20 Å至約50 Å的範圍的一厚度T4 。亦可將緩衝層132形成至小的厚度T5 。例如，緩衝層132可具有在約20 Å至約50 Å的範圍的一厚度T5 。
在第30圖中，施行一乾蝕刻製程以形成複數個源極/汲極接觸開口112，其穿透第二層間介電質110。上述乾蝕刻製程可類似於在前文參考第6圖而說明的乾蝕刻製程114。
在第31圖中，施行一溼蝕刻製程來使源極/汲極接觸開口112延伸而穿透蝕刻停止層108。上述溼蝕刻製程可類似於在前文參考第8圖而說明的溼蝕刻製程116。溼蝕刻製程116是對受損的蝕刻停止層的區域108D(請見第7圖)的材料具有選擇性，使得對受損的蝕刻停止層的區域108D的蝕刻速率高於對下源極/汲極接觸件104的蝕刻速率以及對未受損的蝕刻停止層的區域108U的蝕刻速率。
在第32圖中，將源極/汲極接觸開口112延伸而穿透緩衝層132。延伸後的源極/汲極接觸開口112暴露出下源極/汲極接觸件104。可使用一可接受的蝕刻技術來使源極/汲極接觸開口112延伸。在一些實施例中，施行一乾蝕刻製程134來將源極/汲極接觸開口112延伸而穿透緩衝層132。例如在一些實施例中，乾蝕刻製程134包括使用氟碳化合物(舉例：Cx Fy )氣體在第二層間介電質110的上方形成一電漿護套。乾蝕刻製程134可以在包括氬或氮的環境施行，並可施行約10秒與約150秒的範圍的期間。施行乾蝕刻製程134，直到移除部分的緩衝層132並暴露出下源極/汲極接觸件104。閘極遮罩102的一些部分亦可能被移除。乾蝕刻製程134類似於乾蝕刻製程126，但可以施行不同的期間。在閘極遮罩102與緩衝層132為相同的材料或具有類似的蝕刻速率的材料的實施例中，乾蝕刻製程134可移除閘極遮罩102中的一些。如此一來，乾蝕刻製程134可以是一定時蝕刻(timed etch)，使得緩衝層132被移除，而在移除閘極遮罩102的少量材料或尚未移除閘極遮罩102時，停止乾蝕刻製程134。例如，乾蝕刻製程126可施行約10秒與約150秒的期間。因此，實質上未發生閘極遮罩102的高度的減少。
在第33圖中，形成複數個上源極/汲極接觸件118，其穿透第二層間介電質110、蝕刻停止層108與緩衝層132而物理性且電性耦接於下源極/汲極接觸件104中的一些。可使用類似於前文參考第10圖所說明的方法，在源極/汲極接觸開口112形成上源極/汲極接觸件118。儘管未分開顯示，可在上源極/汲極接觸件118與下源極/汲極接觸件104之間形成一保護層119(請見第9A圖)。
在第34圖中，施行一乾蝕刻製程而形成複數個閘極接觸開口120，其穿透第二層間介電質110。上述乾蝕刻製程可類似於在前文參考第12圖而說明的乾蝕刻製程122。儘管未分開顯示，可在上述乾蝕刻製程的期間，在上源極/汲極接觸件118上形成一保護層123(請見第12圖)。
在第35圖中，施行一溼蝕刻製程而將閘極接觸開口120延伸而穿透蝕刻停止層108。上述溼蝕刻製程可類似於在前文參考第14圖而說明的溼蝕刻製程124。溼蝕刻製程124是對受損的蝕刻停止層的區域108D(請見第7圖)的材料具有選擇性，使得對受損的蝕刻停止層的區域108D的蝕刻速率高於對下源極/汲極接觸件104的蝕刻速率、對未受損的蝕刻停止層的區域108U的蝕刻速率以及對緩衝層132的蝕刻速率。
在第36圖中，施行一乾蝕刻製程而將閘極接觸開口120延伸而穿透緩衝層132與閘極遮罩102。上述乾蝕刻製程可類似於在前文參考第16圖而說明的乾蝕刻製程126。延伸後的閘極接觸開口120暴露出閘極堆疊物76。由於緩衝層132與閘極遮罩102可以以相似的材料形成，乾蝕刻製程126可以以相似的速率移除緩衝層132及閘極遮罩102二者的材料。
在第37圖中，形成複數個閘極接觸件128，其穿透第二層間介電質110、蝕刻停止層108、閘極遮罩102及緩衝層132而物理性且電性耦接於閘極堆疊物76，並可選地物理性且電性耦接於下源極/汲極接觸件104中的一些。可使用類似於前文參考第18圖所說明的方法，在閘極接觸開口120形成閘極接觸件128。
第38圖更詳細地繪示在形成閘極接觸件128之後的第37圖的區域70F。閘極接觸件128之延伸穿透第二層間介電質110的部分具有上寬度WU2 ，閘極接觸件128之延伸穿透蝕刻停止層108的部分具有中間寬度WI2 ，閘極接觸件128之延伸穿透緩衝層132的部分具有中間寬度WI3 ，閘極接觸件128之延伸穿透閘極遮罩102的部分具有下寬度WL2 ，其可以在閘極遮罩102的頂部量測。
第39至47圖為一系列之剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。第39至47圖是沿著繪示於第1圖的一參考剖面A-A而顯示，除了多個鰭式場效電晶體外。在本實施例中，形成另一個蝕刻停止層136，而在蝕刻停止層108與136之間形成一緩衝層138。
在第39圖中，顯示的結構類似於第5圖的中間結構。在第一層間介電層84的上方，形成一蝕刻停止層136；在蝕刻停止層136的上方，形成一緩衝層138；在緩衝層138的上方，形成蝕刻停止層108。使用多重蝕刻停止層有助於在用於形成複數個源極/汲極接觸開口的一後續製程中，對圖形的負載(pattern loading)有較佳的控制。蝕刻停止層136是以相對於同一蝕刻製程對第二層間介電層110具有高蝕刻選擇性的材料形成。例如，蝕刻停止層136是以一絕緣材料形成，例如單層的氧化鋁。可藉由例如原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積或類似製程等的一沉積製程來形成蝕刻停止層136。由於相對於同一蝕刻製程，蝕刻停止層136對第二層間介電層110具有高蝕刻選擇性，可將蝕刻停止層136形成至小的厚度T6 。例如，蝕刻停止層136可具有在約20 Å至約40 Å的範圍的一厚度T6 。
緩衝層138是以相對於同一蝕刻製程對蝕刻停止層108與136具有高蝕刻選擇性的材料形成。例如，緩衝層138是以一絕緣材料形成，例如一層氮化矽、氮氧化矽、碳氧化矽、碳化鎢或類似物。可藉由例如原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積或類似製程等的一沉積製程來形成緩衝層138。緩衝層138可以是相同於閘極遮罩102的材料。在所顯示的實施例中，緩衝層138是單層的氮化矽。亦可將緩衝層138形成至小的厚度T7 。例如，緩衝層138可具有在約20 Å至約40 Å的範圍的一厚度T7 。可將蝕刻停止層108形成至小的厚度T8 。例如，蝕刻停止層108可具有在約20 Å至約40 Å的範圍的一厚度T8 。
在第40圖中，施行一乾蝕刻製程以形成複數個源極/汲極接觸開口112，其穿透第二層間介電質110。上述乾蝕刻製程可類似於在前文參考第6圖而說明的乾蝕刻製程114。
在第41圖中，將源極/汲極接觸開口112延伸而穿透蝕刻停止層108與136，並穿透緩衝層138。延伸後的源極/汲極接觸開口112暴露出下源極/汲極接觸件104。可使用一可接受的蝕刻技術來將源極/汲極接觸開口112延伸。在一些實施例中，可施行一組合蝕刻製程140來使源極/汲極接觸開口112延伸。組合蝕刻製程140可包括二個溼蝕刻與一個乾蝕刻。每個上述溼蝕刻是類似於溼蝕刻製程116，並以小量的橫向蝕刻而對蝕刻停止層108與136蝕刻。上述乾蝕刻是對緩衝層138蝕刻且可類似於乾蝕刻製程134。
在第42圖中，形成複數個上源極/汲極接觸件118，其穿透第二層間介電質110、蝕刻停止層108與136以及緩衝層138而物理性且電性耦接於下源極/汲極接觸件104中的一些。可使用類似於前文參考第10圖所說明的方法，在源極/汲極接觸開口112形成上源極/汲極接觸件118。儘管未分開顯示，可在上源極/汲極接觸件118與下源極/汲極接觸件104之間形成一保護層119(請見第9A圖)。
在第43圖中，施行一乾蝕刻製程以形成複數個閘極接觸開口120，其穿透第二層間介電質110。上述乾蝕刻製程可類似於在前文參考第12圖而說明的乾蝕刻製程122。儘管未分開顯示，可在上述乾蝕刻製程的期間，在上源極/汲極接觸件118上形成一保護層123(請見第12圖)。
在第44圖中，將閘極接觸開口120延伸而穿透蝕刻停止層108與136，並穿透緩衝層138。可使用一可接受的蝕刻技術來將閘極接觸開口120延伸。在一些實施例中，可施行一組合蝕刻製程142來使閘極接觸開口120延伸。組合蝕刻製程142類似於前文參考第41圖而說明的組合蝕刻製程140。
在第45圖中，施行一乾蝕刻製程而將閘極接觸開口120延伸而穿透緩衝層138與閘極遮罩102。上述乾蝕刻製程可類似於在前文參考第16圖而說明的乾蝕刻製程126。延伸後的閘極接觸開口120暴露出閘極堆疊物76。
在第46圖中，形成複數個閘極接觸件128，其穿透第二層間介電質110、蝕刻停止層108與136、閘極遮罩102及緩衝層138而物理性且電性耦接於閘極堆疊物76，並可選地物理性且電性耦接於下源極/汲極接觸件104中的一些。可使用類似於前文參考第18圖所說明的方法，在閘極接觸開口120形成閘極接觸件128。
第47圖更詳細地繪示在形成閘極接觸件128之後的第46圖的區域70G。閘極接觸件128之延伸穿透第二層間介電質110的部分具有上寬度WU2 ，閘極接觸件128之延伸穿透蝕刻停止層108與136的部分具有中間寬度WI2 ，閘極接觸件128之延伸穿透緩衝層138的部分具有中間寬度WI3 ，閘極接觸件128之延伸穿透閘極遮罩102的部分具有下寬度WL2 。
第48至57圖為一系列之剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。第48至57圖是沿著繪示於第1圖的一參考剖面A-A而顯示，除了多個鰭式場效電晶體外。在本實施例中，形成二個緩衝層144與146而夾置蝕刻停止層108。
在第48圖中，顯示的結構類似於第5圖的中間結構。在第一層間介電層84的上方，形成一緩衝層144；在緩衝層144的上方，形成蝕刻停止層108；且在蝕刻停止層108的上方，形成一緩衝層146。緩衝層144與146是以相對於同一蝕刻製程對蝕刻停止層108具有高蝕刻選擇性的材料形成。例如，緩衝層144與146是以一絕緣材料形成，例如一層氮化矽、氮氧化矽、碳氧化矽、碳化鎢或類似物。可藉由例如原子層沉積、化學氣相沉積、電漿輔助化學氣相沉積或類似製程等的一沉積製程來形成緩衝層144與146。緩衝層144與146可以是相同於閘極遮罩102的材料。在所顯示的實施例中，緩衝層144與146個別是單層的氮化矽。可將緩衝層144形成至小的厚度T9 。例如，緩衝層144可具有在約20 Å至約40 Å的範圍的一厚度T9 。可將蝕刻停止層108形成至小的厚度T10 。例如，蝕刻停止層108可具有在約20 Å至約40 Å的範圍的一厚度T10 。另外，可將緩衝層146形成至小的厚度T11 。例如，緩衝層146可具有在約20 Å至約40 Å的範圍的一厚度T11 。
在第49圖中，施行一乾蝕刻製程以形成複數個源極/汲極接觸開口112，其穿透第二層間介電質110與緩衝層146。上述乾蝕刻製程可類似於在前文參考第6圖而說明的乾蝕刻製程114。乾蝕刻製程114對第二層間介電層110的材料與對緩衝層146的材料具有選擇性，並移除此二層的材料，儘管是以不同的速率。
在第50圖中，施行一溼蝕刻製程來使源極/汲極接觸開口112延伸而穿透蝕刻停止層108。上述溼蝕刻製程可類似於在前文參考第8圖而說明的溼蝕刻製程116。溼蝕刻製程116是對受損的蝕刻停止層的區域108D(請見第7圖)的材料具有選擇性，使得對受損的蝕刻停止層的區域108D的蝕刻速率高於對未受損的蝕刻停止層的區域108U的蝕刻速率以及對緩衝層144與146的蝕刻速率。
在第51圖中，將源極/汲極接觸開口112延伸而穿透緩衝層144。延伸後的源極/汲極接觸開口112暴露出下源極/汲極接觸件104。可使用一可接受的蝕刻技術來使源極/汲極接觸開口112延伸。在一些實施例中，施行一乾蝕刻製程148來將源極/汲極接觸開口112延伸而穿透緩衝層144。例如在一些實施例中，乾蝕刻製程148包括使用氟碳化合物(舉例：Cx Fy )氣體在第二層間介電質110的上方形成一電漿護套。乾蝕刻製程148可以在包括氬或氮的環境施行，並可施行約10秒與約150秒的範圍的期間。施行乾蝕刻製程148，直到移除部分的緩衝層144並暴露出下源極/汲極接觸件104。閘極遮罩102的一些部分亦可能被移除。乾蝕刻製程148類似於乾蝕刻製程126，但可以施行不同的期間。由於閘極遮罩102的材料與緩衝層144的材料相似，乾蝕刻製程148可移除閘極遮罩102中的一些。如此一來，乾蝕刻製程148可以是一定時蝕刻，使得緩衝層144被移除，而在移除閘極遮罩102的少量材料或尚未移除閘極遮罩102時，停止乾蝕刻製程148。例如，乾蝕刻製程148可施行約10秒與約150秒的期間。因此，實質上未發生閘極遮罩102的高度的減少。
在第52圖中，形成複數個上源極/汲極接觸件118，其穿透第二層間介電質110、蝕刻停止層108以及緩衝層144與146而物理性且電性耦接於下源極/汲極接觸件104中的一些。可使用類似於前文參考第10圖所說明的方法，在源極/汲極接觸開口112形成上源極/汲極接觸件118。儘管未分開顯示，可在上源極/汲極接觸件118與下源極/汲極接觸件104之間形成一保護層119(請見第9A圖)。
在第53圖中，施行一乾蝕刻製程而形成複數個閘極接觸開口120，其穿透第二層間介電質110與緩衝層146。上述乾蝕刻製程可類似於在前文參考第12圖而說明的乾蝕刻製程122。乾蝕刻製程122對第二層間介電層110的材料與對緩衝層146的材料具有選擇性，並移除此二層的材料，儘管是以不同的速率。儘管未分開顯示，可在上述乾蝕刻製程的期間，在上源極/汲極接觸件118上形成一保護層123(請見第12圖)。
在第54圖中，施行一溼蝕刻製程而將閘極接觸開口120延伸而穿透蝕刻停止層108。上述溼蝕刻製程可類似於在前文參考第14圖而說明的溼蝕刻製程124。溼蝕刻製程124是對受損的蝕刻停止層的區域108D(請見第7圖)的材料具有選擇性，使得對受損的蝕刻停止層的區域108D的蝕刻速率高於對未受損的蝕刻停止層的區域108U的蝕刻速率以及對緩衝層144與146的蝕刻速率。
在第55圖中，施行一乾蝕刻製程而將閘極接觸開口120延伸而穿透緩衝層144與閘極遮罩102。上述乾蝕刻製程可類似於在前文參考第16圖而說明的乾蝕刻製程126。延伸後的閘極接觸開口120暴露出閘極堆疊物76。由於緩衝層144與閘極遮罩102可以以類似的材料形成，乾蝕刻製程126可以以類似的速率移除緩衝層144與閘極遮罩102二者的材料。
在第56圖中，形成複數個閘極接觸件128，其穿透第二層間介電質110、蝕刻停止層108、閘極遮罩102及緩衝層144與146而物理性且電性耦接於閘極堆疊物76，並可選地物理性且電性耦接於下源極/汲極接觸件104中的一些。可使用類似於前文參考第18圖所說明的方法，在閘極接觸開口120形成閘極接觸件128。
第57圖更詳細地繪示在形成閘極接觸件128之後的第56圖的區域70H。閘極接觸件128之延伸穿透第二層間介電質110的部分具有上寬度WU2 ，閘極接觸件128之延伸穿透蝕刻停止層108的部分具有中間寬度WI2 ，閘極接觸件128之延伸穿透緩衝層144與146的部分具有中間寬度WI3 ，閘極接觸件128之延伸穿透閘極遮罩102的部分具有下寬度WL2 。
本發明實施例可達成許多效益。藉由形成蝕刻停止層108，其材料相對於同一蝕刻製程對閘極遮罩102與第二層間介電層110具有高蝕刻選擇性，而可以減少對蝕刻停止層108的過蝕刻的量。藉由減少對蝕刻停止層108的過蝕刻，可以減少在後續製程的負載效應。另外，藉由使用包括一介電保護劑的一蝕刻溶液來對蝕刻停止層108作開口，可以在形成源極/汲極接觸開口112與閘極接觸開口120時減少對蝕刻停止層108的橫向蝕刻的量。減少對蝕刻停止層108的橫向蝕刻，可使上源極/汲極接觸件118與閘極接觸件128的漏電流的量減低。
在一實施例中，一種半導體裝置的形成方法，包括：在一第一層間介電質(inter-layer dielectric；ILD)的上方沉積一蝕刻停止層，上述蝕刻停止層包括一第一介電材料；在上述蝕刻停止層的上方沉積一第二層間介電質；以一第一乾蝕刻製程蝕刻出穿透上述第二層間介電質的一第一開口，上述第一開口暴露上述蝕刻停止層的一第一區，上述第一區被上述第一乾蝕刻製程改質而成為一第二介電材料，上述蝕刻停止層的一第二區仍被上述第二層間介電質覆蓋，上述第二區在上述第一乾蝕刻製程之後為上述第一介電材料；以及以一第一溼蝕刻製程將上述第一開口延伸而穿透上述蝕刻停止層，在上述第一溼蝕刻製程期間，上述蝕刻停止層暴露於一第一蝕刻溶液，上述第一蝕刻溶液包括用於上述第一介電材料的一介電保護劑與用於上述第二介電材料的一蝕刻劑。
在上述方法的一些實施例中，上述第一介電材料為氧化鋁，上述第二介電材料為氯化鋁或溴化鋁。在上述方法的一些實施例中，上述蝕刻劑為氫氟酸或氨，上述介電保護劑為過氧化氫或臭氧。在一些實施例中，上述方法更包括：在一半導體基底的上方形成一第一導體部件，上述第一導體部件包括一第一導體材料；以及在上述第一導體部件的上方沉積上述第一層間介電質，其中上述第一蝕刻溶液包括用於上述第一導體部件的一第一金屬保護劑。在一些實施例中，上述方法更包括：在上述第一開口形成一第一接觸件，上述第一接觸件物理性且電性耦接於上述第一導體部件，上述第一接觸件包括一第二導體材料；以一第二乾蝕刻製程蝕刻出穿透上述第二層間介電質的一第二開口；以及以一第二溼蝕刻製程將上述第二開口延伸而穿透上述蝕刻停止層，在上述第二溼蝕刻製程期間，上述蝕刻停止層暴露於一第二蝕刻溶液，上述第二蝕刻溶液包括上述介電保護劑、上述蝕刻劑、上述第一金屬保護劑與用於上述第二導體材料的一第二金屬保護劑。在上述方法的一些實施例中，上述第一導體材料為鈷，上述第二導體材料為鎢。在上述方法的一些實施例中，上述第一金屬保護劑為具有甲基或乙基側鏈的苯并三唑聚合物，上述第二金屬保護劑為具有氯側鏈的苯并三唑聚合物。在一些實施例中，上述方法更包括：在上述半導體基底的上方形成一第二導體部件；在上述第二導體部件的上方形成一遮罩；以及在上述遮罩的上方沉積上述蝕刻停止層。在一些實施例中，上述方法更包括：以一第三乾蝕刻製程將上述第二開口延伸而穿透上述遮罩；以及在上述第二開口形成一第二接觸件，上述第二接觸件物理性且電性耦接於上述第二導體部件。在一些實施例中，上述方法更包括：在上述遮罩的上方沉積一緩衝層，上述蝕刻停止層沉積於上述緩衝層的上方；以及以上述第三乾蝕刻製程將上述第二開口延伸而穿透上述緩衝層。在一些實施例中，上述方法更包括：在上述蝕刻停止層的上方沉積一緩衝層，上述第二層間介電質沉積於上述緩衝層的上方；以及以上述第一乾蝕刻製程將上述第一開口延伸而穿透上述緩衝層。
在一實施例中，一種半導體裝置，包括：一半導體基底；一第一層間介電質(inter-layer dielectric；ILD)，在上述半導體基底的上方；一第一導體部件，延伸而穿透上述第一層間介電質；一第一蝕刻停止層，在上述第一導體部件的上方與上述第一層間介電質的上方，上述第一蝕刻停止層為一第一介電材料；一第二層間介電質，在上述第一蝕刻停止層的上方；一接觸件，具有一第一部分與一第二部分，上述第一部分穿透上述第二層間介電質，上述第二部分穿透上述第一蝕刻停止層，上述接觸件物理性且電性耦接於上述第一導體部件；以及一第一保護層，圍繞上述接觸件的上述第二部分，上述接觸件的上述第一部分在上述第一保護層的範圍外，上述第一保護層為一第二介電材料，上述第二介電材料不同於上述第一介電材料。
在上述裝置的一些實施例中，上述第一蝕刻停止層為氧化鋁。在上述裝置的一些實施例中，上述第一保護層為氫氧化鋁。在上述裝置的一些實施例中，上述接觸件的上述第一部分具有一第一寬度，上述接觸件的上述第二部分具有一第二寬度，上述第二寬度比上述第一寬度大了一第一距離，上述第一距離在1 nm至9 nm的範圍。在一些實施例中，上述裝置更包括：一緩衝層，置於上述第一導體部件與上述第一蝕刻停止層之間，上述接觸件具有一第三部分，上述第三部分延伸而穿透上述緩衝層，上述接觸件的上述第三部分在上述第一保護層的範圍外。在一些實施例中，上述裝置更包括：一緩衝層，置於上述第一蝕刻停止層與上述第二層間介電質之間，上述接觸件具有一第三部分，上述第三部分延伸而穿透上述緩衝層，上述接觸件的上述第三部分在上述第一保護層的範圍外。在一些實施例中，上述裝置更包括：一第二蝕刻停止層，置於上述緩衝層與上述第二層間介電質之間，上述第二蝕刻停止層為上述第一介電材料，上述接觸件具有一第四部分，上述第四部分延伸而穿透上述第二蝕刻停止層；以及一第二保護層，圍繞上述接觸件的上述第四部分，上述第二保護層為上述第二介電材料。在一些實施例中，上述半導體裝置更包括：一第一緩衝層，置於上述第一層間介電質與上述第一蝕刻停止層之間，上述接觸件具有一第三部分，上述第三部分延伸而穿透上述第一緩衝層，上述接觸件的上述第三部分在上述第一保護層的範圍外；以及一第二緩衝層，置於上述第一蝕刻停止層與上述第二層間介電質之間，上述接觸件具有一第四部分，上述第四部分延伸而穿透上述第二緩衝層，上述接觸件的上述第四部分在上述第一保護層的範圍外。
在一實施例中，一種半導體裝置，包括：一半導體基底；一第一導體部件，在上述半導體基底的上方；一第一蝕刻停止層，在上述第一導體部件的上方，上述第一蝕刻停止層為一第一介電材料；一層間介電質(inter-layer dielectric；ILD)，在上述第一蝕刻停止層的上方；以及一接觸件，具有一第一部分與一第二部分，上述第一部分穿透上述層間介電質，上述第二部分穿透上述第一蝕刻停止層，上述接觸件物理性且電性耦接於上述第一導體部件。上述接觸件的上述第一部分具有一第一寬度，上述接觸件的上述第二部分具有一第二寬度，上述第二寬度比上述第一寬度大了一第一距離，上述第一距離在1 nm至9 nm的範圍。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
70:基底 4B,70A,70B,70C,70D,70E,70F,70G,70H:區域 72:鰭狀物 74:淺溝槽隔離區 76:閘極堆疊物 78:通道區 80:源極/汲極區 82:閘極間隔物 84:第一層間介電質 86:閘極介電質 88:閘極電極 88A:填充材料 88B:蓋層 102:閘極遮罩 104:下源極/汲極接觸件 104A:襯層 104B:導體材料 106:接觸襯層 108,136:蝕刻停止層 108D:受損的蝕刻停止層的區域 108U:未受損的蝕刻停止層的區域 110:第二層間介電質 112,112A,112B:源極/汲極接觸開口 114,122,126:乾蝕刻製程 116,124:溼蝕刻製程 118,118A,118B:上源極/汲極接觸件 117,119,123:保護層 120,120A,120B:閘極接觸開口 128,128A,128B:閘極接觸件 130,132,138,144,146:緩衝層 140,142:組合蝕刻製程 WL1 ,WL2 :下寬度 WI2 ,WI3 :中間寬度 WU1 ,WU2 :上寬度 T1 ,T2 ,T3 ,T4 ,T5 ,T6 ,T7 ,T8 ,T9 ,T10 ,T11 :厚度
根據以下的詳細說明並配合所附圖式，可以更加理解本發明實施例的形貌。應注意的是，根據本產業的標準作業，圖式並未必按照部件的比例繪製。事實上，可能任意的放大或縮小部件的尺寸，以做清楚的說明。 第1圖顯示根據一些實施例的簡化的鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)的一例的立體視圖。 第2圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第3圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第4A圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第4B圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第5圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第6圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第7圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第8圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第9A圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第9B圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第10圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第11圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第12圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第13圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第14圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第15圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第16圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第17圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第18圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第19圖為一剖面圖，顯示根據一些實施例為了鰭式場效電晶體製造接觸件的中間階段。 第20圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第21圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第22圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第23圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第24圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第25圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第26圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第27圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第28圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第29圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第30圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第31圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第32圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第33圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第34圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第35圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第36圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第37圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第38圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第39圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第40圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第41圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第42圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第43圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第44圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第45圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第46圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第47圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第48圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第49圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第50圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第51圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第52圖為一剖面圖，顯示根據一些其他實施例為鰭式場效電晶體製造接觸件的中間階段。 第53圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第54圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第55圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第56圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。 第57圖為一剖面圖，顯示根據一些其他實施例為了鰭式場效電晶體製造接觸件的中間階段。
70D:區域
84:第一層間介電質
102:閘極遮罩
104:下源極/汲極接觸件
106:接觸襯層
108:蝕刻停止層
108U:未受損的蝕刻停止層的區域
110:第二層間介電質
117:保護層
128:閘極接觸件
WL2:下寬度
WI2:中間寬度
WU2:上寬度

Claims (15)

  1. 一種半導體裝置的形成方法，包括：在一第一層間介電質(inter-layer dielectric；ILD)的上方沉積一蝕刻停止層，該蝕刻停止層包括一第一介電材料；在該蝕刻停止層的上方沉積一第二層間介電質；以一第一乾蝕刻製程蝕刻出穿透該第二層間介電質的一第一開口，該第一開口暴露該蝕刻停止層的一第一區，該第一區被該第一乾蝕刻製程改質而成為一第二介電材料，該蝕刻停止層的一第二區仍被該第二層間介電質覆蓋，該第二區在該第一乾蝕刻製程之後為該第一介電材料；以及以一第一溼蝕刻製程將該第一開口延伸而穿透該蝕刻停止層，在該第一溼蝕刻製程期間，該蝕刻停止層暴露於一第一蝕刻溶液，該第一蝕刻溶液包括用於該第一介電材料的一介電保護劑與用於該第二介電材料的一蝕刻劑。
  2. 如請求項1之半導體裝置的形成方法，其中該第一介電材料為氧化鋁，該第二介電材料為氯化鋁或溴化鋁。
  3. 如請求項2之半導體裝置的形成方法，其中該蝕刻劑為氫氟酸或氨，該介電保護劑為過氧化氫或臭氧。
  4. 如請求項1至3任一項之半導體裝置的形成方法，更包括：在一半導體基底的上方形成一第一導體部件，該第一導體部件包括一第一導體材料；以及在該第一導體部件的上方沉積該第一層間介電質；其中該第一蝕刻溶液包括用於該第一導體部件的一第一金屬保護劑。
  5. 如請求項4之半導體裝置的形成方法，更包括： 在該第一開口形成一第一接觸件，該第一接觸件物理性且電性耦接於該第一導體部件，該第一接觸件包括一第二導體材料；以一第二乾蝕刻製程蝕刻出穿透該第二層間介電質的一第二開口；以及以一第二溼蝕刻製程將該第二開口延伸而穿透該蝕刻停止層，在該第二溼蝕刻製程期間，該蝕刻停止層暴露於一第二蝕刻溶液，該第二蝕刻溶液包括該介電保護劑、該蝕刻劑、該第一金屬保護劑與用於該第二導體材料的一第二金屬保護劑。
  6. 如請求項1至3任一項之半導體裝置的形成方法，更包括：在該蝕刻停止層的上方沉積一緩衝層，該第二層間介電質沉積於該緩衝層的上方；以及以該第一乾蝕刻製程將該第一開口延伸而穿透該緩衝層。
  7. 一種半導體裝置，包括：一半導體基底；一第一層間介電質(inter-layer dielectric；ILD)，在該半導體基底的上方；一第一導體部件，延伸而穿透該第一層間介電質；一第一蝕刻停止層，在該第一導體部件的上方與該第一層間介電質的上方，該第一蝕刻停止層為一第一介電材料；一第二層間介電質，在該第一蝕刻停止層的上方；一接觸件，具有一第一部分與一第二部分，該第一部分穿透該第二層間介電質，該第二部分穿透該第一蝕刻停止層，該接觸件物理性且電性耦接於該第一導體部件；以及一第一保護層，圍繞該接觸件的該第二部分，該接觸件的該第一部分在 該第一保護層的範圍外，該第一保護層為一第二介電材料，該第二介電材料不同於該第一介電材料。
  8. 如請求項7之半導體裝置，其中該第一蝕刻停止層為氧化鋁。
  9. 如請求項7之半導體裝置，其中該第一保護層為氫氧化鋁。
  10. 如請求項7之半導體裝置，其中該接觸件的該第一部分具有一第一寬度，該接觸件的該第二部分具有一第二寬度，該第二寬度比該第一寬度大了一第一距離，該第一距離在1nm至9nm的範圍。
  11. 如請求項7至10任一項之半導體裝置，更包括：一緩衝層，置於該第一導體部件與該第一蝕刻停止層之間，該接觸件具有一第三部分，該第三部分延伸而穿透該緩衝層，該接觸件的該第三部分在該第一保護層的範圍外。
  12. 如請求項7至10任一項之半導體裝置，更包括：一緩衝層，置於該第一蝕刻停止層與該第二層間介電質之間，該接觸件具有一第三部分，該第三部分延伸而穿透該緩衝層，該接觸件的該第三部分在該第一保護層的範圍外。
  13. 如請求項12之半導體裝置，更包括：一第二蝕刻停止層，置於該緩衝層與該第二層間介電質之間，該第二蝕刻停止層為該第一介電材料，該接觸件具有一第四部分，該第四部分延伸而穿透該第二蝕刻停止層；以及一第二保護層，圍繞該接觸件的該第四部分，該第二保護層為該第二介電材料。
  14. 如請求項7至10任一項之半導體裝置，更包括： 一第一緩衝層，置於該第一層間介電質與該第一蝕刻停止層之間，該接觸件具有一第三部分，該第三部分延伸而穿透該第一緩衝層，該接觸件的該第三部分在該第一保護層的範圍外；以及一第二緩衝層，置於該第一蝕刻停止層與該第二層間介電質之間，該接觸件具有一第四部分，該第四部分延伸而穿透該第二緩衝層，該接觸件的該第四部分在該第一保護層的範圍外。
  15. 一種半導體裝置，包括：一半導體基底；一第一導體部件，在該半導體基底的上方；一第一蝕刻停止層，在該第一導體部件的上方，該第一蝕刻停止層為一第一介電材料；一層間介電質(inter-layer dielectric；ILD)，在該第一蝕刻停止層的上方；一接觸件，具有一第一部分與一第二部分，該第一部分穿透該層間介電質，該第二部分穿透該第一蝕刻停止層，該接觸件物理性且電性耦接於該第一導體部件；其中該接觸件的該第一部分具有一第一寬度，該接觸件的該第二部分具有一第二寬度，該第二寬度比該第一寬度大了一第一距離，該第一距離在1nm至9nm的範圍；以及一保護層，圍繞該接觸件的該第二部分，該接觸件的該第一部分在該保護層的範圍外。
TW109145949A 2019-12-27 2020-12-24 半導體裝置及其形成方法 TWI780549B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/728,145 2019-12-27
US16/728,145 US11488859B2 (en) 2019-12-27 2019-12-27 Semiconductor device and method

Publications (2)

Publication Number Publication Date
TW202127546A TW202127546A (zh) 2021-07-16
TWI780549B true TWI780549B (zh) 2022-10-11

Family

ID=76310409

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109145949A TWI780549B (zh) 2019-12-27 2020-12-24 半導體裝置及其形成方法

Country Status (5)

Country Link
US (2) US11488859B2 (zh)
KR (1) KR102446573B1 (zh)
CN (1) CN113053801A (zh)
DE (1) DE102020100092B4 (zh)
TW (1) TWI780549B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942371B2 (en) * 2020-09-29 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of via opening

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009079657A2 (en) * 2007-12-18 2009-06-25 Byung Chun Yang High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability
US7998825B2 (en) * 2008-05-21 2011-08-16 Hynix Semiconductor Inc. Method for fabricating semiconductor device
CN105280591A (zh) * 2014-06-12 2016-01-27 台湾积体电路制造股份有限公司 具有保护层的自对准互连件
US9659857B2 (en) * 2013-12-13 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
TW201924004A (zh) * 2017-09-30 2019-06-16 美商英特爾股份有限公司 導電通孔及金屬線端部的製造及由其製成的結構

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440833B1 (en) 2000-07-19 2002-08-27 Taiwan Semiconductor Manufacturing Company Method of protecting a copper pad structure during a fuse opening procedure
US6852592B2 (en) 2002-06-03 2005-02-08 Hynix Semiconductor, Inc. Methods for fabricating semiconductor devices
KR20040053841A (ko) 2002-12-16 2004-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100690881B1 (ko) 2005-02-05 2007-03-09 삼성전자주식회사 미세 전자 소자의 듀얼 다마신 배선의 제조 방법 및 이에의해 제조된 듀얼 다마신 배선을 구비하는 미세 전자 소자
US7820552B2 (en) * 2007-03-13 2010-10-26 International Business Machines Corporation Advanced high-k gate stack patterning and structure containing a patterned high-k gate stack
KR20100008556A (ko) 2008-07-16 2010-01-26 주식회사 하이닉스반도체 반도체 장치 제조방법
JP2010251640A (ja) 2009-04-20 2010-11-04 Sharp Corp 半導体装置の製造方法および半導体装置
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9269585B2 (en) 2014-01-10 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for cleaning metal gate surface
JP6230930B2 (ja) 2014-02-17 2017-11-15 東京エレクトロン株式会社 半導体装置の製造方法
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9887129B2 (en) * 2014-09-04 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with contact plug
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10121873B2 (en) * 2016-07-29 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and contact plug design and method forming same
WO2018021038A1 (ja) 2016-07-29 2018-02-01 富士フイルム株式会社 処理液及び基板洗浄方法
US10037918B2 (en) * 2016-11-29 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of fabricating the same
WO2018173718A1 (ja) 2017-03-24 2018-09-27 株式会社アルバック エッチングストップ層及び半導体デバイスの製造方法
US10727178B2 (en) 2017-11-14 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Via structure and methods thereof
KR102376508B1 (ko) * 2017-11-16 2022-03-18 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US10468297B1 (en) 2018-04-27 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-based etch-stop layer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009079657A2 (en) * 2007-12-18 2009-06-25 Byung Chun Yang High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability
US20090197404A1 (en) * 2007-12-18 2009-08-06 Byung Chun Yang High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability
US7998825B2 (en) * 2008-05-21 2011-08-16 Hynix Semiconductor Inc. Method for fabricating semiconductor device
US9659857B2 (en) * 2013-12-13 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
CN105280591A (zh) * 2014-06-12 2016-01-27 台湾积体电路制造股份有限公司 具有保护层的自对准互连件
TW201924004A (zh) * 2017-09-30 2019-06-16 美商英特爾股份有限公司 導電通孔及金屬線端部的製造及由其製成的結構

Also Published As

Publication number Publication date
US20220367258A1 (en) 2022-11-17
US20210202305A1 (en) 2021-07-01
TW202127546A (zh) 2021-07-16
DE102020100092A1 (de) 2021-07-01
CN113053801A (zh) 2021-06-29
US11488859B2 (en) 2022-11-01
DE102020100092B4 (de) 2024-05-08
KR20210086396A (ko) 2021-07-08
KR102446573B1 (ko) 2022-09-22

Similar Documents

Publication Publication Date Title
US11670690B2 (en) Semiconductor device with dielectric spacer liner on source/drain contact
TWI650869B (zh) 半導體裝置與其形成方法
KR101887255B1 (ko) 3D FinFET 금속 게이트를 위한 구조물 및 방법
US20220328360A1 (en) Semiconductor Fin Cutting Process and Structures Formed Thereby
TW201725630A (zh) 半導體裝置的形成方法
TW201730987A (zh) 半導體裝置及其製造方法
TWI827923B (zh) 半導體結構及其形成方法
TW201724514A (zh) 半導體裝置及其製造方法
TWI785589B (zh) 半導體裝置及其形成方法
US11901180B2 (en) Method of breaking through etch stop layer
TWI780549B (zh) 半導體裝置及其形成方法
TW202329242A (zh) 製造半導體裝置的方法
TWI774186B (zh) 半導體裝置及其製造方法
US11615965B2 (en) Semiconductor FinFET device and method
TWI762112B (zh) 半導體裝置的形成方法
KR102623749B1 (ko) 갭충전 구조물 및 그 제조 방법
TWI845103B (zh) 半導體裝置結構之形成方法
TWI802217B (zh) 半導體裝置和製造方法
US20230299136A1 (en) Semiconductor device and method
US20240021476A1 (en) Transistor Contacts and Methods of Forming the Same
US20230187216A1 (en) Semiconductor FinFET Device and Method
TW202308040A (zh) 半導體裝置及其製造方法
CN114551400A (zh) FinFET器件及方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent