TWI774790B - 氧化物-金屬-氧化物-金屬堆疊之高深寬比蝕刻 - Google Patents

氧化物-金屬-氧化物-金屬堆疊之高深寬比蝕刻 Download PDF

Info

Publication number
TWI774790B
TWI774790B TW107120921A TW107120921A TWI774790B TW I774790 B TWI774790 B TW I774790B TW 107120921 A TW107120921 A TW 107120921A TW 107120921 A TW107120921 A TW 107120921A TW I774790 B TWI774790 B TW I774790B
Authority
TW
Taiwan
Prior art keywords
layer
mask layer
etching
mask
metal
Prior art date
Application number
TW107120921A
Other languages
English (en)
Other versions
TW201911406A (zh
Inventor
喬伊迪普 古哈
瑟利西 Ｋ 瑞迪
凱旭克 查托帕迪亞
湯瑪士 Ｗ 茂希爾
亞倫 艾普勒
托爾斯滕 立爾
瓦西德 瓦海地
哈密特 席恩
Original Assignee
美商蘭姆研究公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商蘭姆研究公司 filed Critical 美商蘭姆研究公司
Publication of TW201911406A publication Critical patent/TW201911406A/zh
Application granted granted Critical
Publication of TWI774790B publication Critical patent/TWI774790B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • ing And Chemical Polishing (AREA)
  • Inorganic Compounds Of Heavy Metals (AREA)
  • Oxygen, Ozone, And Oxides In General (AREA)

Abstract

一種用以於一OMOM堆疊層上蝕刻特徵部之方法。所述OMOM堆疊層包含由氧化矽構成之一第一層、由含金屬材料層構成且於所述第一層上之一第二層、由氧化矽構成且於所述第二層上之一第三層，以及由含金屬材料構成且於所述第三層上之一第四層。一硬遮罩層形成於所述OMOM堆疊層上。將該硬遮罩層加以圖案化。所述OMOM堆疊層係透過該硬遮罩層進行蝕刻。

Description

氧化物-金屬-氧化物-金屬堆疊之高深寬比蝕刻
本發明係有關於半導體元件之製作。更具體地，本發明係有關於半導體元件之高深寬比特徵部的蝕刻。
在半導體晶圓製程期間，在3D快閃記憶體元件中，複數個單元係以鏈狀方式堆疊以節省空間並增加堆積密度。
本申請案係與美國專利號US 9,018,103(公告日為2015年4月28日)，名稱為「以組合遮罩進行高深寬比蝕刻」之專利相關，以及與美國專利號9,659,783(公告日為2017年5月23日)，名稱為「以組合遮罩進行高深寬比蝕刻」之專利相關。所述二件美國專利皆揭露用以對堆疊層蝕刻高深寬比特徵部之製程，在此皆藉由參照納入本案揭露內容用於所有目的。
為了實現前述內容與根據本揭示內容，以下提供一種用以在OMOM堆疊層中蝕刻特徵部之方法，所述OMOM堆疊層包含由氧化矽構成之一第一層、設置於第一層上的含金屬材料之一第二層、設置於第二層上且由氧化矽構成之一第三層，及設置於第三層上的含金屬材料之一第四層。一硬遮罩 層形成於所述堆疊層上。圖案化所述硬遮罩層。透過硬遮罩層，蝕刻所述OMOM堆疊層。
以下將結合圖式和詳細說明內容，對本揭示內容之所有特徵進行更詳細之說明。
204:堆疊層
208:晶圓
212:多晶矽層
216:氧化矽層
220:硬遮罩層
224:含金屬之硬遮罩層
228:圖案化遮罩層
232:特徵部
400:電漿處理系統
401:電漿處理設備
402:電漿反應器
404:電漿處理腔室
408:吸盤電極
410:氣體供應機構或氣體源
416:氣體源
417:氣體歧管
418:排氣機構
419:壓力控制閥
420:排氣泵
424:電漿
450:TCP功率控制器
451:TCP供應源
452:TCP匹配網絡
453:TCP線圈
454:射頻透明窗
455:偏壓功率控制器
456:偏壓功率供應源
457:偏壓匹配網絡
470:電子控制電路
484:冷卻電源
480:溫度控制器
500:電腦系統
502:處理器
504:電子顯示設備
506:主記憶體
508:儲存裝置
510:可移除式儲存裝置
512:使用者介面裝置
514:通訊介面
516:通訊基礎設備
804:堆疊層
820:含碳或氧化矽之硬遮罩層
824:含金屬之硬遮罩層
828:圖案化遮罩
1004:堆疊層
1008:晶圓
1012:第一層
1014:第二層
1016:第三層
1018:第四層
1020:碳緩衝層
1024:第一遮罩層
1028:第二遮罩層
1032:第三遮罩層
1036:第四遮罩層
1040:光阻遮罩層
本揭示內容僅為說明之示例而已，而非作為限制之用途。附圖圖式中相似之元件標號係代表相似的元件，其中：圖1為在一實施例可使用之製程的高階流程圖。
圖2A至2G為根據一實施例形成之記憶體堆疊層的剖面示意圖。
圖3為在一實施例可使用之硬遮罩層的圖案化製程之詳細流程圖。
圖4為實施本揭示內容可使用之處理腔室之示意圖。
圖5為適於實現在實施例中使用的控制器之一電腦系統。
圖6為在一實施例可使用之金屬硬遮罩層的蝕刻製程之更詳細流程圖。
圖7為在一實施例可使用之含碳或氧化矽硬遮罩層的蝕刻製程之更詳細流程圖。
圖8A至8C是根據另一實施例形成之記憶體堆疊層的剖面示意圖。
圖9為另一實施例可使用的製程之高階流程圖。
圖10A至10J為根據一實施例處理之堆疊層的剖面示意圖。
以下將參考附圖及一些較佳實施例詳細說明本揭示內容。以下描述內容中，包含一些具體細節，俾以使熟知此項技術者能充分了解本揭示內容。然而，顯而易見的是，熟知此項技術者亦可省略所述具體細節之部分或全部的情況下，仍然實施本揭示內容。此外，以下內容並未對部分已知的製程步驟和/或結構詳細描述，以避免不必要地模糊本揭示內容。
為促進理解，圖1為可在一實施例中使用之製程的高階流程圖。在步驟104中提供一堆疊層。在步驟108中，於所述堆疊層上形成一含碳或氧化矽之硬遮罩層。在步驟112中，於所述含碳或氧化矽之硬遮罩層上形成含金屬之硬遮罩層。在步驟116中，對含碳或氧化矽之硬遮罩層及含金屬之硬遮罩層進行圖案化。在步驟120中，利用圖案化後的硬遮罩層對所述堆疊層進行蝕刻。圖案化的硬遮罩層可包含BARC/DARC/碳，或氧化矽之組合。
實例
在步驟104中提供一堆疊層。在本揭示內容的一實施方式之一實例中，蝕刻一3D記憶體陣列。在此記憶體陣列中，記憶體堆疊層係形成於一晶圓上。圖2A為形成於一晶圓208上之堆疊層204的複數個層之剖面圖。堆疊層204包含設置於晶圓208上之一或多個層。在此實施例中，堆疊層204是複數個記憶體堆疊層，由多晶矽層212及其上的氧化矽層(SiO2)216的一雙層(bilayer)構成。
在步驟108中，於堆疊層204上形成一個碳或氧化矽硬遮罩層。圖2B為在堆疊層204上形成含碳或氧化矽之硬遮罩層220之後堆疊層204的剖面圖。在此實施例中，含碳或氧化矽之硬遮罩層220為非晶碳。
在步驟112中，於含碳或氧化矽之硬遮罩層上形成一含金屬之硬遮罩層。圖2C為在含碳或氧化矽之硬遮罩層220上形成一含金屬之硬遮罩層224 後之堆疊層204的剖面圖。在此實施例中，含金屬之硬遮罩層224是氮化鈦(TiN)。
在步驟116中，圖案化硬遮罩層。圖3為本實施例使用之圖案化硬遮罩層之製程的流程圖。在步驟304中，在含金屬之硬遮罩層上形成一圖案化遮罩層。圖2D為在含金屬之硬遮罩層224上形成一圖案化遮罩層228後之堆疊層204的剖面圖。在此例中，圖案化遮罩層係由氮化矽(SiN)形成。
之後，可將堆疊層204放置在製程設備中以進行後續步驟。圖4為電漿處理系統400的示意圖，其包含一電漿處理設備401。電漿處理設備401為一感應耦合式電漿蝕刻設備，其包含其中具有電漿處理腔室404之電漿反應器402。一變壓耦合式功率(Transformer Coupled Power，TCP)控制器450及一偏壓功率控制器455分別用以控制一TCP供應源451及一偏壓功率供應源456，藉以影響電漿處理腔室404中形成之電漿424。
TCP控制器450設定TCP供應源451之設定點，以將13.56MHz之射頻訊號，由TCP匹配網絡452調諧，供應至靠近電漿處理腔室404之TCP線圈453。一射頻透明窗454係設置用以分隔TCP線圈453與電漿處理腔室404，並允許能量從TCP線圈453傳送至電漿處理腔室404。
偏壓功率控制器455設定偏壓功率供應源456之設定點，以將一射頻訊號，由偏壓匹配網絡457調諧，供應至設置於電漿處理腔室404內之吸盤電極408，藉以在吸盤電極408上方產生直流(DC)偏壓，吸盤電極408係用以承接處理中的晶圓208。
氣體供應機構或氣體源410包含通過一氣體歧管417連接的一或多個氣體源416，以提供電漿處理腔室404內部製程所需之適當化學物質。排氣機構418包含壓力控制閥419和排氣泵420，並用以自電漿處理腔室404內移除粒子，並使電漿處理腔室404內維持在一特定壓力。
一溫度控制器480藉由控制一冷卻電源484而控制於吸盤電極408內所設置之冷卻循環系統的溫度。電漿處理系統更包含電子控制電路470。電漿處理系統400亦可包含一終點偵測器。此一感應耦合系統例如是位於加州弗里蒙特之蘭姆研究公司(Lam Research)製造之Kiyo機台，此機台除了用以蝕刻介電材料和有機材料之外，亦可用以蝕刻矽、多晶矽和導電層。在其他實施例中，亦可以使用電容耦合系統。
圖5為適於實現在本揭示內容的實施例中的控制器之一電腦系統500的高階方塊圖。此電腦系統可具有許多實體形式，範圍從積體電路、印刷電路板及小型手持裝置，到大型的超級電腦皆可。此電腦系統500包含一或多個處理器502，並且可更包含一電子顯示設備504(用於顯示圖形、文字及其他資料)、主記憶體506(例如是隨機存取記憶體(Random Access Memory，RAM))、儲存裝置508(例如是硬碟機)、可移除式儲存裝置510(例如是光碟機)、使用者介面裝置512(例如是鍵盤、觸控螢幕、小型鍵盤、滑鼠，或其他指向裝置等)，以及通訊介面(例如是無線網路介面)。此通訊介面514使得軟體及資料可以透過連結在電腦系統500與外部裝置之間傳輸。此系統亦可包含一通訊基礎設備516(例如是通訊匯流排、交換模組(Cross-Over Bar)或網路)，上述裝置或模組係連接至該通訊基礎設備516。
透過通訊介面514傳送的資訊可以是訊號的形式，例如是電子的、電磁的、光學的，或其他可由通訊介面514透過一通訊連結而接收的訊號，其中此通訊連結係用以搭載訊號，並可以電線、電纜、光纖、電話線、手機連線、射頻連線，及/或其它種通訊通道之方式實現。藉由此通訊介面，吾人設想，在執行前述方法之步驟中，可使一或多個處理器502自網絡接收資訊，或者是輸出資訊至網路。此外，本揭示內容之方法實施例可以只在處理器上執行，亦或結合共同分擔部分處理之數個遠端處理器透過一網路(網際網路)而執行。
「非暫態電腦可讀取媒體」一詞通常指如主記憶體、輔助記憶體、可移除式記憶體之媒體，以及如硬碟、快閃記憶體、磁碟驅動記憶體、光碟及其它形式之持久型記憶體之儲存裝置，而不應解讀為包含暫時性標的，例如是載波或訊號。電腦碼例如是包含由編譯程式產生的機器碼，以及包含由電腦透過一直譯器執行之高階碼的程式。電腦可讀取媒體亦可為由透過載波體現之電腦資料訊號傳送的電腦碼，此電腦碼用以代表由一處理器執行之指令序列。
在步驟308中，含金屬硬遮罩層224在電漿處理系統400內被蝕刻。圖6是含金屬硬遮罩層224之蝕刻製程的更詳細流程圖。在步驟604中，將一金屬硬遮罩層蝕刻氣體通入電漿處理腔室404。在此實例中，金屬硬遮罩層蝕刻氣體是含有氟及氯之鹵素氣體與氧氣、氬氣、氮氣及氦氣混合之組合。鹵素氣體可以是SF6、NF3、Cl2、CH2F2、或C4F6。在步驟608中，使金屬硬遮罩層蝕刻氣體形成電漿。在此實例中，提供5-50mT範圍的壓力。提供500-2000W之源功率，以使蝕刻氣體形成電漿。提供100-1000V之偏壓。在步驟612中，停止金屬硬遮罩蝕刻氣體之流動。圖2E為特徵部232已被蝕刻為含金屬硬遮罩層224之堆疊層204之剖面圖。
在步驟312中，含碳或氧化矽之硬遮罩層220被蝕刻。圖7是含碳或氧化矽之硬遮罩層220之蝕刻製程的更詳細流程圖。在步驟704中，將含碳或氧化矽之硬遮罩層的蝕刻氣體通入電漿處理腔室404。在此實例中，含碳或氧化矽之硬遮罩層的蝕刻氣體為CF4、CH2F2、C4F6、NF3、SF6、Ar、He及O2。在步驟708中，使含碳或氧化矽之硬遮罩層的蝕刻氣體形成電漿。在此實例中，提供5-50mT範圍之壓力。提供500-2000W之源功率。提供偏壓100V至1000V。在步驟712中，停止含碳或氧化矽之硬遮罩層的蝕刻氣體之流動。圖2F為特徵部232已被蝕刻進含碳或氧化矽之硬遮罩層220之後堆疊層204的剖面圖。
在步驟120中，透過圖案化的硬遮罩層對堆疊層204進行蝕刻。若堆疊層為OPOP，用以蝕刻堆疊層204之配方的示例為包含氫氟碳化合物(CxHyFz)、溴化氫(HBr)、氦氣及氬氣之蝕刻氣體，其中x，y和z為整數。若堆疊層是ONON，則蝕刻氣體包含氫氟碳化合物(CxHyFz)、氬氣及氦氣。圖2G為特徵部232已被蝕刻進堆疊層204之堆疊層204的剖面圖。在此實施例中，在蝕刻堆疊層204時(步驟120)，含金屬硬遮罩層224會被消耗掉，而含碳或氧化矽之硬遮罩層220則在蝕刻堆疊層204操作之剩餘部分期間作為遮罩。
接著，可使用其它製程以進一步形成所述元件。這些製程可包含用以去除再次沉積之金屬殘餘物的濕蝕刻製程。此外，若含碳或氧化矽之硬遮罩層220為碳，則可採用一灰化步驟以去除含碳或氧化矽之硬遮罩層220。如果含金屬硬遮罩層224在蝕刻過程中未被移除的話，此一灰化製程較諸於用以移除含金屬硬遮罩層224所需之製程，對堆疊層204的損害較輕微。
本實施例同時提高了所有遮罩層之垂直及徑向選擇性。選擇性可增加3至4倍。徑向選擇性是遮罩層削面(faceting)之函數。隨著遮罩層削面增加，所蝕刻之特徵部的寬度或徑向尺寸也會增加。因此，為了提高徑向選擇性，應當要減少遮罩層之削面。在本實施例中，對於蝕刻堆疊層204而言，含金屬硬遮罩層224提供了改進的選擇性。藉由在蝕刻堆疊層204期間吸收含金屬硬遮罩224之濺鍍再沉積物，含碳或氧化矽之硬遮罩層220在蝕刻堆疊層204期間係作為一主要緩衝層。濺鍍主要是由含金屬硬遮罩層224之水平表面而來。由於含碳或氧化矽之硬遮罩層220吸收了從含金屬硬遮罩層224來的再沉積濺鍍金屬，使含碳或氧化矽之硬遮罩層220之側壁摻雜了金屬，藉以提高了蝕刻含碳或氧化矽之硬遮罩層220的阻力，這進一步改善選擇性。此外，由於含碳或氧化矽之硬遮罩層220吸收了再沉積濺鍍金屬，含碳或氧化矽之硬遮罩層220 減少或避免濺鍍金屬達到堆疊層204側壁，這減少或防止堆疊層204的濺鍍金屬汙染。
在其它實施例中，堆疊層204可以是複數個交替層，例如是交替堆疊之氧化矽及氮化矽(Silicon Oxide and Silicon Nitride，ONON)、交替堆之氧化矽及多晶矽(Silicon Oxide and Polysilicon，OPOP)，或單一材料，例如是氧化矽。堆疊層204可用於不同的用途，例如是3D記憶體、3D NAND或DRAM電容器。含碳或氧化矽之硬遮罩層220可具有金屬摻雜劑。在某些實施例中，在製作高深寬比特徵部時，堆疊層204可具有超過70個交替層。更佳是，堆疊層204具有超過100個以上之交替層。在其他實施例中，含金屬之硬遮罩層係由TiOx、W(例如WOx、WN或WC)，或Ta(例如是TaN或TaOx)所形成。
對於含金屬之硬遮罩層224而言，通常使用氟或鹵素基底之蝕刻氣體進行化學蝕刻。此一蝕刻製程通常會以一蝕刻階段與一鈍化階段交替進行。對於蝕刻含碳硬遮罩層220而言，會使用氧為基底之化學蝕刻。除了氧之外，亦會在蝕刻氣體中加入COS或SO2以作為鈍化劑。堆疊層204之蝕刻亦可為化學蝕刻，例如是鹵素蝕刻，以高能量或偏壓電漿蝕刻高深寬比特徵部。較佳是，此一蝕刻製程並非為衝擊型蝕刻。含金屬之硬遮罩層224可以是元素金屬、合金、金屬氧化物、金屬氮化物或金屬碳化物。對於蝕刻包含氧化矽之堆疊層204而言，較佳地，含碳或氧化矽之硬遮罩層220係由碳形成。若堆疊層204不含氧化矽，則含碳或氧化矽之硬遮罩層220可為氧化矽。較佳地，圖案化遮罩層228係用以同時蝕刻含金屬之硬遮罩層224及含碳或氧化矽之硬遮罩層220。然而，在其它實施例中，圖案化遮罩層228可用以蝕刻含金屬之硬遮罩層224，而含金屬之硬遮罩層224可用以蝕刻含碳或氧化矽之硬遮罩層220。在這樣的實施例中，在將含碳或氧化矽之硬遮罩層220開通時，可能使含金屬之硬遮罩層224劣化。
在另一個實施例中，形成含碳或氧化矽之硬遮罩層之步驟(步驟108)和形成含金屬之硬遮罩層之步驟(步驟112)係循環地重複進行複數次，以形成多個交替的含碳或氧化矽之硬遮罩層和含金屬之硬遮罩層。圖8A為形成多個交替的含碳或氧化矽之硬遮罩層820和含金屬之硬遮罩層824後之堆疊層804的剖面圖。
如同前述的實施例，為了圖案化硬遮罩層(步驟116)，可形成一圖案化遮罩828(步驟304)。用以蝕刻含金屬之硬遮罩層824(步驟308)和蝕刻含碳或氧化矽之硬遮罩層820(步驟312)之步驟係循環地重複進行複數次。圖8B為，在利用複數次循環之交替地蝕刻含金屬之硬遮罩層824(步驟308)和蝕刻含碳或氧化矽之硬遮罩層820(步驟312)之步驟來蝕刻複數個交替的含碳或氧化矽之硬遮罩層820與含金屬之硬遮罩層824之後，堆疊層804之剖面圖。在此實例中，在圖案化硬遮罩層之蝕刻過程中，圖案化遮罩828會被移除。
堆疊層804係透過硬遮罩層進行蝕刻(步驟120)。前述實施例所使用之製程亦可用以蝕刻堆疊層804，亦或使用其它製程。圖8C為特徵部832已被蝕刻進堆疊層804之後堆疊層804的剖面圖。
圖9為另一實施例可使用之製程的高階流程圖。在步驟904中，提供一氧化物-金屬-氧化物-金屬(OMOM)堆疊層。在步驟908中，於所述堆疊層上形成由碳或氧化矽構成之第一遮罩層。在步驟912中，於第一遮罩層上形成含金屬材料之第二遮罩層。在步驟916中，於第二遮罩層上形成由碳或氧化矽構成之第三遮罩層。在步驟920中，於第三遮罩層上形成含金屬材料之第四遮罩層。在步驟924中，圖案化該些遮罩層。在步驟928中，所述堆疊層係透過圖案化後之遮罩層進行蝕刻。
在一實例中，在步驟904中，提供一OMOM堆疊層。圖10A為形成於一晶圓1008上的堆疊層1004的複數個層之剖面圖。堆疊層1004包含設 置於晶圓1008上之一個或多個層。在此實施例中，堆疊層1004為ReRAM堆疊，其係由一個氧化矽層(SiO2)及其上之一含金屬材料層構成之雙層所形成。在此實例中，含金屬材料層是W或TiN。在此實例中，在晶圓1008和由碳或氧化矽形成之第一層1012之間有多個雙層。含金屬材料之第二層1014在第一層1012上方。由碳或氧化矽形成之第三層1016在第二層1014上方。含金屬材料的第四層1018在第三層1016上方。其它的雙層可於第四層1018上方。堆疊層1004係被放置於化學氣相沉積(CVD)腔室中。
在此實例中，由碳或氧化矽構成之第一遮罩層係形成於堆疊層之上(步驟908)。在此實例中，一碳緩衝層係形成於堆疊層1004之上。由氧化矽構成之第一遮罩層形成於碳緩衝層上。由含金屬材料構成之第二遮罩層係形成於第一遮罩層之上(步驟912)。在此實例中，第二遮罩層係由和堆疊層1004之含金屬材料層相同之含金屬材料所形成。氧化矽構成之第三遮罩層形成於第二遮罩層上(步驟916)。由含金屬材料構成之第四遮罩層係形成於第三遮罩層上(步驟920)。在此實例中，第四遮罩層係由和堆疊層1004之含金屬材料層相同之含金屬材料所形成。在不同的實施例中，可以加入額外的遮罩層。所述額外的遮罩層可以是交替的氧化矽層和含金屬層。較佳是，第一、第二、第三及第四遮罩層係透過化學氣相沉積方式於化學氣相沉積腔室中形成。圖10B是為碳緩衝層1020、第一遮罩層1024、第二遮罩層1028、第三遮罩層1032及第四遮罩層1036已形成於堆疊層1004上之後堆疊層1004的剖面圖。在此實例中，與第一層1012、第二層1014、第三層1016及第四層1018相比，第一遮罩層1024、第二遮罩層1028、第三遮罩層1032及第四遮罩層1036為相對地較薄。較佳地，第一遮罩層1024、第二遮罩層1028、第三遮罩層1032及第四遮罩層1036每一者之厚度係小於第一層1012、第二層1014、第三層1016及第四層1018之厚度 的一半。在這些實例中，堆疊層中之膜厚與遮罩層中之膜厚的比率係介於2：1和20：1之間，而在大部分的情況中，膜厚比率為4：1。
在步驟924中，圖案化所述遮罩層。在此實例中，一圖案化光阻遮罩層係形成於所述遮罩層之上。圖10C為在一光阻遮罩層1040形成於第四遮罩層1036上之後堆疊層1004的剖面圖。在不同的實施例中，亦可在第四遮罩層1036及光阻遮罩層1040之間設置其它層，例如是一抗反射塗層。圖案係從光阻遮罩層1040轉移到第一遮罩層1024、第二遮罩層1028、第三遮罩層1032及第四遮罩層1036。在此實例中，單一蝕刻製程能夠進行第一遮罩層1024、第二遮罩層1028、第三遮罩層1032及第四遮罩層1036之蝕刻。由於所述遮罩層相對地薄，因此單一非選擇性蝕刻製程能夠蝕刻所述所有遮罩層，而不是針對各個遮罩層需要獨立蝕刻配方。舉例而言，用以蝕刻遮罩層之配方提供一包含鹵素成分的遮罩蝕刻氣體。所述遮罩蝕刻氣體會形成為電漿，用以蝕刻第一遮罩層1024、第二遮罩層1028、第三遮罩層1032及第四遮罩層1036。之後，停止遮罩蝕刻氣體的流動。緩衝層1020係作為一蝕刻終止層。圖10D為所述圖案已從光阻遮罩層轉移到所述遮罩層後之堆疊層1004之剖面圖。在此實例中，該圖案轉移將光阻遮罩層移除。此製程會些微蝕刻緩衝層1020，並形成凹陷。在其它實施例中，光阻遮罩層可在圖案轉移之後才被移除。碳緩衝層1020係作為一蝕刻終止層，用以防止非選擇性圖案轉移至所述遮罩層之過程會蝕刻下方由含金屬材料層構成之第四層1018。在此實例中，一選擇性蝕刻係用以開通緩衝層1020。圖10E為已將所述緩衝層1020開通之後堆疊層1004之剖面圖。
在步驟928中，透過遮罩層對堆疊層進行蝕刻。在此實例中，係使用二種高選擇性蝕刻配方。第一蝕刻配方係用以高選擇性地蝕刻含金屬材料，此高選擇性係指相對於氧化矽而言。第二蝕刻配方係用以高選擇性地蝕刻氧化矽，此高選擇性係指相對於含金屬材料而言。此高選擇性為至少2：1。由氧化矽 構成之第四遮罩層1036係作為遮罩，用以高選擇性蝕刻由含金屬材料構成之第四層1018。在此實例中，由於此蝕刻具有高選擇性，僅有少量的第四遮罩層1036會被蝕刻。對於含金屬材料為氮化鈦的一蝕刻製程，此蝕刻製程係使用Cl2/CH4/Ar為基底之製程化學品。若含金屬材料為鎢時，此製程可以Cl2/SF6/Ar為基底。所述製程氣體將形成為電漿，以蝕刻一層。圖10F為第四層1018被蝕刻後之堆疊層的剖面圖。
由含金屬材料構成之第三遮罩層1032係作為遮罩，用以高選擇性地蝕刻由氧化矽構成之第三層1016。在此實例中，由於此蝕刻具有高選擇性，僅有少量的第三遮罩層1032會被蝕刻。然而，由於此配方選擇性地蝕刻氧化矽，且由於在此實例中，第四遮罩層為氧化矽，因此第四遮罩層亦會被蝕刻掉。針對第三層1016的蝕刻製程可以使用氟碳化物(CxFy)/Ar/O2為基底之製程化學品，其係轉換為電漿。此一製程將會非常快地遮罩層1036的殘餘材料。圖10G為第三層1016被蝕刻後之堆疊層的剖面圖。在此實例中，第四遮罩層已加以蝕刻掉。
由氧化矽構成之第二遮罩層1028係作為遮罩，用以高選擇性地蝕刻由含金屬材料構成之第二層1014。在此實例中，由於此蝕刻具有高選擇性，僅有少量的第二遮罩層1028會被蝕刻。相同的配方可用以作為蝕刻第四層1018之配方。圖10H為第二層1014被蝕刻後之堆疊層的剖面圖。由於第三遮罩層和第二層1014為相同含金屬材料，因此第三遮罩層係由蝕刻加以移除。
由含金屬材料構成之第一遮罩層1024係作為遮罩，用以高選擇性地蝕刻由氧化矽構成之第一層1012。在此實例中，由於此蝕刻具有高選擇性，僅有少量的第一遮罩層1024會被蝕刻。然而，由於此配方係選擇性地蝕刻氧化矽，且由於此實例中，第二遮罩層是氧化矽，因此第二遮罩層亦會被蝕刻掉。 相同的配方可用以作為蝕刻第三層1016之配方。圖10I為第一層被蝕刻後之堆疊層的剖面圖。在此實例中，第二遮罩層已被蝕刻掉。
此外，亦可執行額外的步驟。舉例而言，第一遮罩層1024可被移除。第一遮罩層1024可利用濺鍍方式移除。緩衝層1020可用以吸收濺鍍第一遮罩層1024之金屬，保護緩衝層1020下面的各層。之後，緩衝層可被移除，亦或，作為後續蝕刻及CMP製程之終止層。圖10J為第一遮罩層及緩衝層被移除後之堆疊層的剖面圖。在此實施例中，所述硬遮罩層係用以蝕刻堆疊層之至少四個層。
由於在所述遮罩層及欲蝕刻之堆疊層中使用相同之含金屬材料層，且欲蝕刻之堆疊層及遮罩層其中一些為氧化矽，因此蝕刻堆疊層的操作係用以移除一先前的遮罩層。由於遮罩層與蝕刻層間之高選擇性，所述遮罩層可以比欲蝕刻層薄很多。由於遮罩層夠薄，所有遮罩層可在單一蝕刻製程中被蝕刻。較佳地，該些欲蝕刻層及所述遮罩層之蝕刻選擇比為4：1。
在其它實施例中，若欲蝕刻額外的層，需在緩衝層1020和第一遮罩層1024之間形成額外的遮罩層，因此所有的雙層會被蝕刻。在其它實施例中，含金屬材料層可以由金屬、合金、金屬氧化物或金屬氮化物形成。較佳地，含金屬材料具有低電阻。較佳地，含金屬材料之電阻率小於10-5Ohm*m。較佳地，含金屬材料為一或多個選自於Ti、TiN、W、Sn、SnOx、Ru或Ta之材料。在各種實施例中，使用10至20個遮罩層，對10至20個層進行蝕刻。在其它實施例中，所述堆疊層具有大於100個層。各種實施例可以在避免結構崩塌之情況下，提供小於20nm之CD。
雖然本揭示內容已用多種實施例的方式加以說明，然而仍有其它替代方式、預設可能性及多種等效替代物，而這些方法仍應落入本揭示內容之範圍內。此處應注意的是有多種替代方式可用以實施本揭示內容之方法及裝 置。因此，在本揭示內容之精神及範圍內，以下的申請專利範圍理應涵蓋所有變化方案、預設可能性及等效替代物。
104‧‧‧提供一堆疊層
108‧‧‧形成含碳或氧化矽之硬遮罩層
112‧‧‧形成金屬硬遮罩層
116‧‧‧圖案化硬遮罩層
120‧‧‧透過硬遮罩層蝕刻該堆疊層

Claims (18)

  1. 一種用於蝕刻特徵部的方法，包含：在一OMOM堆疊層上形成一硬遮罩層，其中，該OMOM堆疊層包含由氧化矽構成之一第一層、由一含金屬材料層構成且於該第一層上之一第二層、由氧化矽構成且於該第二層上之一第三層，以及由一含金屬材料構成且於該第三層上之一第四層，其中，於該OMOM堆疊層上形成該硬遮罩層之步驟包含：於該OMOM堆疊層上形成包含一含金屬材料之一第一遮罩層；於該第一遮罩層上形成包含碳或氧化矽之一第二遮罩層；於該第二遮罩層上形成包含一含金屬材料之一第三遮罩層；以及於該第三遮罩層上形成包含碳或氧化矽之一第四遮罩層；圖案化該硬遮罩層；以及透過該硬遮罩層蝕刻該OMOM堆疊層。
  2. 如請求項1之用於蝕刻特徵部的方法，其中，該圖案化該硬遮罩層步驟包含：通入包含一鹵素成分之一硬遮罩蝕刻氣體；使該硬遮罩蝕刻氣體形成一電漿，該電漿蝕刻該第一遮罩層、第二遮罩層、第三遮罩層及第四遮罩層，使該第一遮罩層形成為一第一圖案化遮罩層，且使該第二遮罩層形成為一第二圖案化遮罩層，且使該第三遮罩層形成為一第三圖案化遮罩層，及使該第四遮罩層形成為一第四圖案化遮罩層；以及停止該硬遮罩蝕刻氣體之流動。
  3. 如請求項2之用於蝕刻特徵部的方法，其中，該透過該硬遮罩層蝕刻該OMOM堆疊層之步驟包含：使用該第四圖案化遮罩層蝕刻該第四層； 使用該第三圖案化遮罩層蝕刻該第三層，其中，蝕刻該第三層之步驟移除該第四圖案化遮罩層；使用該第二圖案化遮罩層蝕刻該第二層，其中，蝕刻該第二層之步驟移除該第三圖案化遮罩層；以及使用該第一圖案化遮罩層蝕刻該第一層，其中，在蝕刻該第一層之步驟移除該第二圖案化遮罩層。
  4. 如請求項3之用於蝕刻特徵部的方法，其中，該第二層及該第四層各自具有小於10-50hm*m的電阻率。
  5. 如請求項4之用於蝕刻特徵部的方法，其中，該第二層及該第四層為金屬、合金、金屬氧化物或金屬氮化物。
  6. 如請求項4之用於蝕刻特徵部的方法，其中，該第二層及該第四層為鈦、氮化鈦、鎢、錫、氧化錫、釕及鉭中的至少一種。
  7. 如請求項5之用於蝕刻特徵部的方法，其中，該第三層具有一厚度，且該第一遮罩層、該第二遮罩層、該第三遮罩層及該第四遮罩層各自的厚度均小於該第三層之該厚度的一半。
  8. 如請求項4之用於蝕刻特徵部的方法，其中，該第二遮罩層及該第四遮罩層為氧化矽。
  9. 如請求項4之用於蝕刻特徵部的方法，其中，該第一遮罩層及該第三遮罩層各自具有小於10-5ohm*m的電阻率。
  10. 如請求項4之用於蝕刻特徵部的方法，其中，該第三遮罩層之材料和該第二層相同，俾使蝕刻該第二層之步驟亦去除該第三遮罩層。
  11. 如請求項10之用於蝕刻特徵部的方法，其中，該第一遮罩層之材料和該第三遮罩層相同。
  12. 如請求項2之用於蝕刻特徵部的方法，其中，更包含在形成該第一遮罩層之前，於該OMOM堆疊層上形成一個碳緩衝層，其中，該碳緩衝層係用以作為在圖案化該硬遮罩層的步驟期間之一蝕刻終止層。
  13. 如請求項1之用於蝕刻特徵部的方法，其中，形成該第一遮罩層的步驟以化學氣相沉積形成該第一遮罩層，且其中形成該第二遮罩層的步驟以化學氣相沉積形成該第二遮罩層，且其中形成該第三遮罩層的步驟以化學氣相沉積形成該第三遮罩層，且其中形成該第四遮罩層的步驟以化學氣相沉積形成該第四遮罩層。
  14. 如請求項2之用於蝕刻特徵部的方法，其中，透過該硬遮罩層蝕刻該OMOM堆疊層之步驟包含：以該第四圖案化遮罩層蝕刻該第四層；以該第三圖案化遮罩層蝕刻該第三層，其中，該蝕刻該第三層之步驟亦移除該第四圖案化遮罩層；以該第二圖案化遮罩層蝕刻該第二層，其中，該蝕刻該第二層之步驟亦移除該第三圖案化遮罩層；以及以該第一圖案化遮罩層蝕刻該第一層，其中，該蝕刻該第一層之步驟亦移除該第二圖案化遮罩層。
  15. 如請求項1之用於蝕刻特徵部的方法，其中，該第三層具有一厚度，且該第一遮罩層、該第二遮罩層、該第三遮罩層及該第四遮罩層各自的厚度均小於該第三層之該厚度的一半。
  16. 如請求項1之用於蝕刻特徵部的方法，其中，該第二遮罩層及該第四遮罩層為氧化矽。
  17. 如請求項1之用於蝕刻特徵部的方法，其中，該第三遮罩層之材料和該第二層相同，俾使蝕刻該第二層之步驟亦去除該第三遮罩層。
  18. 如請求項17之用於蝕刻特徵部的方法，其中，該第一遮罩層之材料和該第三遮罩層相同。
TW107120921A 2017-06-23 2018-06-19 氧化物-金屬-氧化物-金屬堆疊之高深寬比蝕刻 TWI774790B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/632,163 US10242883B2 (en) 2017-06-23 2017-06-23 High aspect ratio etch of oxide metal oxide metal stack
US15/632,163 2017-06-23

Publications (2)

Publication Number Publication Date
TW201911406A TW201911406A (zh) 2019-03-16
TWI774790B true TWI774790B (zh) 2022-08-21

Family

ID=64693495

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107120921A TWI774790B (zh) 2017-06-23 2018-06-19 氧化物-金屬-氧化物-金屬堆疊之高深寬比蝕刻

Country Status (3)

Country Link
US (1) US10242883B2 (zh)
TW (1) TWI774790B (zh)
WO (1) WO2018236614A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10699943B2 (en) * 2018-04-30 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contacts in a semiconductor device
KR20210011493A (ko) * 2018-06-13 2021-02-01 램 리써치 코포레이션 고 종횡비 구조체들의 효율적인 세정 및 에칭
CN109524300B (zh) * 2018-11-28 2021-08-03 上海华力微电子有限公司 一种刻蚀方法及半导体器件
JP2020191427A (ja) * 2019-05-23 2020-11-26 東京エレクトロン株式会社 ハードマスク、基板処理方法及び基板処理装置
JP7524303B2 (ja) 2019-08-01 2024-07-29 アプライド マテリアルズ インコーポレイテッド パターニングされた金属酸化物フォトレジストの線量減少
TWI833334B (zh) * 2022-08-19 2024-02-21 南亞科技股份有限公司 半導體元件的製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150087154A1 (en) * 2013-09-26 2015-03-26 Lam Research Corporation High aspect ratio etch with combination mask
US20160181259A1 (en) * 2014-12-23 2016-06-23 Imec Vzw Vertical ferroelectric memory device and a method for manufacturing thereof
TW201631663A (zh) * 2014-11-14 2016-09-01 蘭姆研究公司 用於垂直nand孔洞蝕刻之經電鍍的金屬硬式遮罩
TW201714873A (zh) * 2015-08-31 2017-05-01 液態空氣喬治斯克勞帝方法研究開發股份有限公司 用於蝕刻半導體結構的含氮化合物

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1107342C (zh) 1997-01-21 2003-04-30 松下电器产业株式会社 图案形成方法
US6319822B1 (en) 1998-10-01 2001-11-20 Taiwan Semiconductor Manufacturing Company Process for forming an integrated contact or via
JP3400770B2 (ja) 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
DE19958904C2 (de) 1999-12-07 2002-01-24 Infineon Technologies Ag Verfahren zur Herstellung einer Hartmaske auf einem Substrat
US6696365B2 (en) 2002-01-07 2004-02-24 Applied Materials, Inc. Process for in-situ etching a hardmask stack
JP3909283B2 (ja) 2002-10-31 2007-04-25 富士通株式会社 半導体装置の製造方法
US7432194B2 (en) 2005-06-10 2008-10-07 United Microelectronics Corp. Etching method and method for forming contact opening
US7358182B2 (en) 2005-12-22 2008-04-15 International Business Machines Corporation Method of forming an interconnect structure
KR100898678B1 (ko) 2006-10-31 2009-05-22 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7476588B2 (en) 2007-01-12 2009-01-13 Micron Technology, Inc. Methods of forming NAND cell units with string gates of various widths
US8766239B2 (en) 2008-12-27 2014-07-01 E I Du Pont De Nemours And Company Buffer bilayers for electronic devices
US8697340B2 (en) * 2008-12-29 2014-04-15 Macronix International Co., Ltd. Semiconductor structure and method of fabricating the same
US10206813B2 (en) * 2009-05-18 2019-02-19 Dose Medical Corporation Implants with controlled drug delivery features and methods of using same
US9029123B2 (en) * 2009-05-22 2015-05-12 E I Du Pont De Nemours And Company Altering the interface of hydrocarbon-coated surfaces
JP5563860B2 (ja) 2010-03-26 2014-07-30 東京エレクトロン株式会社 基板処理方法
KR20130004784A (ko) * 2011-07-04 2013-01-14 삼성전자주식회사 저항 변화 체를 갖는 비-휘발성 메모리 소자 및 그 제조방법
US8859430B2 (en) 2012-06-22 2014-10-14 Tokyo Electron Limited Sidewall protection of low-K material during etching and ashing
US20140363963A1 (en) * 2013-06-07 2014-12-11 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US20180211703A1 (en) * 2017-01-23 2018-07-26 Western Digital Technologies, Inc. High-density 3d vertical reram with bidirectional threshold-type selector

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150087154A1 (en) * 2013-09-26 2015-03-26 Lam Research Corporation High aspect ratio etch with combination mask
TW201631663A (zh) * 2014-11-14 2016-09-01 蘭姆研究公司 用於垂直nand孔洞蝕刻之經電鍍的金屬硬式遮罩
US20160181259A1 (en) * 2014-12-23 2016-06-23 Imec Vzw Vertical ferroelectric memory device and a method for manufacturing thereof
TW201714873A (zh) * 2015-08-31 2017-05-01 液態空氣喬治斯克勞帝方法研究開發股份有限公司 用於蝕刻半導體結構的含氮化合物

Also Published As

Publication number Publication date
WO2018236614A1 (en) 2018-12-27
US10242883B2 (en) 2019-03-26
US20180374712A1 (en) 2018-12-27
TW201911406A (zh) 2019-03-16

Similar Documents

Publication Publication Date Title
TWI774790B (zh) 氧化物-金屬-氧化物-金屬堆疊之高深寬比蝕刻
US9659783B2 (en) High aspect ratio etch with combination mask
US9257638B2 (en) Method to etch non-volatile metal materials
TWI651805B (zh) 具有高角落選擇性的自我對準接觸窗/導通孔之形成方法
KR101683405B1 (ko) 에칭 및 애싱 동안의 로우-k 재료의 측벽 보호
TW506019B (en) A method of simultaneously etching a substrate and cleaning a chamber
US8153527B2 (en) Method for reducing sidewall etch residue
TW201801184A (zh) 蝕刻介電層中之特徵部的方法
JP2007235136A (ja) 高アスペクト比用途の異方性フィーチャを形成するためのエッチング方法
JP2007235135A (ja) 高アスペクト比用途の異方性フィーチャを形成するためのエッチング方法
TW201841246A (zh) 介層接觸窗蝕刻
TW201820388A (zh) 用於半導體處理之矽基沉積
KR100838527B1 (ko) 상변화 기억소자 형성 방법
TW201826382A (zh) 具有降低的深寬比依存性之選擇性蝕刻方法
TW202224023A (zh) 藉由乾式蝕刻清潔處理的電阻式記憶體（ReRAM）效能穩定化方法
JP6820730B2 (ja) エッチング方法及びプラズマ処理装置
TWI759340B (zh) 矽氧化物矽氮化物堆疊離子輔助蝕刻
KR100777925B1 (ko) 금속 배선 형성 방법
TW202338975A (zh) 使用類金屬或金屬之基於氟碳化合物之沉積的選擇性蝕刻
TW202242992A (zh) 半導體結構的形成方法
TW200807619A (en) Method of fabricating dual damascene structure
JP2001044182A (ja) ポリシリコン層のプラズマ・エッチング方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent