TW201841246A - 介層接觸窗蝕刻 - Google Patents

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艾倫 詹森
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Abstract

提供在電漿處理腔室中形成半導體元件的方法。原子層蝕刻相對於SiN而選擇性地蝕刻SiO，並沉積氟化聚合物。氟化聚合物層係受到剝除，此步驟包含：（i）使包含氧的剝除氣體流入電漿處理腔室內，（ii）使剝除氣體形成電漿，及 （iii）停止剝除氣體流入。相對於SiO及SiGe及Si而選擇性地蝕刻SiN層。

Description

介層接觸窗蝕刻
本揭露內容關於在半導體晶圓上形成半導體元件的方法。更具體而言，本揭露內容關於鰭式電晶體。
在形成半導體元件的過程中，FinFET製造與磊晶可用以提供鰭式電晶體。
為達成先前所述以及根據本揭露內容之目的，提供在電漿處理腔室中形成半導體元件的方法。原子層蝕刻相對於SiN而選擇性地蝕刻SiO，並沉積氟化聚合物。氟化聚合物層係受到剝除，此步驟包含：（i）使包含氧的剝除氣體流入電漿處理腔室內，（ii）使剝除氣體形成電漿，及 （iii）停止剝除氣體流入。相對於SiO及SiGe及Si而選擇性地蝕刻SiN層。
本揭露內容之此等及其他特徵將於以下「實施方式」中、並結合下列圖示而加以詳述。
本揭露內容現將參照如隨附圖式中所說明的幾個較佳實施例詳細描述。在以下說明中，為了提供本揭露內容的透徹理解，說明許多具體細節。然而，顯然地，對於熟習本項技術之人士而言，本揭露內容可不具有某些或全部這些具體細節而實施。另一方面，為了不要不必要地模糊本揭露內容，未詳細說明眾所周知的製程步驟及/或結構。
圖1為實施例的高階流程圖。在此實施例中，將帶有一結構（例如具有磊晶生長物的FinFET結構）的基板置放在電漿處理腔室中（步驟104）。提供SiO的循環的原子層蝕刻（步驟108）。原子層蝕刻製程的各循環包含氟化聚合物沉積階段（步驟112）與活化階段（步驟116）。使用氧剝除製程將不想要的氟化聚合物剝除（步驟120）。選擇性地蝕刻SiN層（步驟124）。從電漿處理腔室移除帶有該結構的基板（步驟128）。圖2為氟化聚合物沉積階段（步驟112）的更詳細的流程圖。使氟化聚合物沉積氣體流入電漿處理腔室內（步驟204）。氟化聚合物沉積氣體係形成為電漿，其在該結構上沉積氟碳化物聚合物（步驟208）。停止氟化聚合物沉積氣體流入（步驟212）。圖3為活化階段（步驟116）的更詳細的流程圖。使活化氣體流入電漿處理腔室內，其中該活化氣體包含惰性轟擊氣體（步驟304）。活化氣體係形成為電漿，其活化在氟化聚合物中的氟與碳，造成SiO相對於SiN而受到選擇性地蝕刻（步驟308）。停止活化氣體流入（步驟312）。範例
在一範例中，將帶有一結構的基板置放在電漿處理腔室中（步驟104）。圖4A為結構400的示意橫剖面圖，該結構400具有在矽層408之下的基板404，該矽層408係在具有FinFET結構420的介層418之下。FinFET結構420具有SiGe或Si或其組合。在說明書及申請專利範圍中，SiGe或Si包括摻雜的與未摻雜的SiGe或Si。FinFET結構420的頂部已經使用磊晶術加以擴大。SiN之塗覆的蝕刻停止層424已經保形地沉積在FinFET結構420之擴大頂部的周圍。硬遮罩428係形成在介層418的上方。
圖5為可使用於實施例中之電漿處理腔室的示意圖。在一或更多實施例中，電漿處理系統500包含包含設置氣體入口之氣體散佈板506與靜電卡盤（ESC）508，氣體散佈板506與ESC 508係在由腔室牆550圍起的處理腔室549之內。在處理腔室549內，基板404定位在ESC 508的頂部之上。ESC 508可提供來自ESC源548的偏壓。氣體源510經由散佈板506連接至電漿處理腔室549。氣體源510包含複數氣體源。ESC溫度控制器551連接至ESC 508且提供ESC 508的溫度控制。在此範例中，第一連接件513提供功率至內部加熱器511以加熱ESC 508的內部區域，且第二連接件514提供功率至外部加熱器512以加熱ESC 508的外部區域。RF源530提供RF功率至下電極534。上電極在此實施例中為氣體散佈板506且電性接地。在較佳的實施例中，2 MHz、60 MHz及27 MHz功率源構成RF源530與ESC源548。在此實施例中，一產生器提供各頻率。在其他實施例中，該等產生器可在分開的RF源中，或分開的RF產生器可連接至不同的電極。例如，上電極可具有連接至不同RF源之內部與外部電極。控制器535可控制地連接至RF源530、ESC源548、排氣泵浦520與蝕刻氣體源510。如此電漿處理腔室的範例為Lam Research Corporation of Fremont, CA所製造的Exelan FlexTM蝕刻系統。製程腔室可為CCP（電容耦合電漿）反應器或ICP（電感耦合電漿）反應器。
圖6為顯示電腦系統600的高階方塊圖，該電腦系統600合適於實施在實施例中使用的控制器535。電腦系統可具有許多實體形式，其範圍從積體電路、印刷電路板與小型手持裝置上至大型超級電腦。電腦系統600包括一或更多處理器602且進一步可包括電子顯示裝置604（用於顯示圖形、文字與其他數據）、主記憶體606（例如，隨機存取記憶體（RAM））、儲存裝置608（例如，硬碟裝置）、可移除式儲存裝置610（例如，光碟機）、使用者介面裝置612（例如，鍵盤、觸控螢幕、小鍵盤、滑鼠或其他指向裝置等等）、及通訊介面614（例如，無線網路介面）。通訊介面614容許軟體與數據在電腦系統600與外部裝置之間經由連線來轉移。系統亦可包括前述裝置/模組連接至其上的通訊基礎結構616（例如，通訊匯流排、縱橫條（cross-over bar）、或網路）。
經由通訊介面614傳輸的資訊可為訊號之形式，例如能夠經由通訊連結而被通訊介面614接收的電子、電磁、光學、或其他訊號，該通訊連結攜帶訊號且可藉由使用導線或纜線、光纖、電話線、行動電話連結、射頻連結、及/或其他通訊通道加以實現。在使用此種通訊介面之情況下，吾人預期該一或更多處理器602可於執行上述方法步驟期間內從網路接收資訊、或可將資訊輸出至網路。此外，方法實施例可僅在該等處理器上執行，或可透過網路（例如，網際網路）而結合遠端處理器（其分擔一部分的處理）執行。
術語「非暫態電腦可讀媒體」通常係用以意指媒體，例如主記憶體、輔助記憶體、可移除式儲存裝置及儲存裝置（例如硬碟）、快閃記憶體、磁碟機記憶體、CD-ROM、及其他形式的持續性記憶體，且不應被理解為涵蓋暫時性標的（例如，載波或訊號）。電腦碼之範例包含機器碼（例如藉由編譯器產生者）、及含有較高階碼的檔案，該較高階的碼係藉由使用解譯器的電腦而執行。電腦可讀媒體亦可為藉由電腦數據訊號而傳輸的電腦碼，該電腦數據訊號係包含在載波中且代表了可由處理器執行之指令的序列。
在具有基板404的結構400已經被置放進電漿處理腔室549之後，提供循環的原子層蝕刻（步驟108）。原子層蝕刻製程的各循環包含氟化聚合物沉積階段（步驟112）與活化階段（步驟116）。圖2為氟化聚合物沉積階段（步驟112）的更詳細的流程圖。使氟化聚合物沉積氣體流入電漿處理腔室內（步驟204）。在此實施例中，使氟化聚合物沉積氣體流動的步驟使C4 F6 在1至20 sccm之間流動、使O2 在1至520 sccm之間流動、使CO在10至300 sccm之間流動以及使Ar在100至1000 sccm之間流動。氟化聚合物沉積氣體係形成為電漿，其將氟碳化物聚合物沉積在該結構上（步驟208）。以0-200瓦特之間的功率在60 MHz及/或27 MHz下提供的RF功率係提供以將沉積氣體轉變成電漿。在1至15秒之後，停止氟化聚合物沉積氣體流入（步驟212）。其他的氟碳化物可作為沉積氣體使用。
圖4B為在氟化聚合物沉積階段完成之後結構400的示意橫剖面圖。氟化聚合物的薄保形層或塗層432係沉積在結構400上。氟化聚合物的塗層432未依比例描繪，而是描繪得更厚以較好地促進理解。
圖3為活化階段（步驟116）的更詳細的流程圖。使活化氣體流入電漿處理腔室內，其中該活化氣體包含惰性轟擊氣體（步驟304）。在此範例中，活化氣體僅包含100-1000 sccm Ar。在此範例中，活化氣體不含有氫。活化氣體係形成為電漿，其活化在氟化聚合物中的氟與碳，造成SiO相對於SiN、SiGe、Si及摻雜的Si而受到選擇性地蝕刻（步驟308）。在此實施例中，以60 MHz提供30-400瓦特的RF功率，並以27 MHz提供30-300瓦特的RF功率。在幾秒之後，停止活化氣體流入（步驟312）。
圖4C為在活化階段完成之後，結構400的示意橫剖面圖。由惰性轟擊氣體產生的電漿活化在氟化聚合物中的氟與碳，造成部分的介層418相對於SiN而受到蝕刻。顯示蝕刻去除介層418的一層。
循環的製程係重複許多次。在此範例中，製程係重複從5-50次。圖4D為在原子層蝕刻已經執行15個循環之後，結構400的示意橫剖面圖。原子層蝕刻相對於SiN、SiGe、Si及摻雜的Si而選擇性地蝕刻SiO層。氟化聚合物層436係沉積在蝕刻停止層424的暴露的部分之上。
提供氧剝除製程以剝除氟化聚合物層（步驟120）。圖7為在此範例中的氧剝除製程的更詳細的流程圖（步驟120）。包含氧的剝除氣體係流入電漿處理腔室內（步驟704）。在此範例中，剝除氣體為200-2000 sccm O2 。剝除氣體可包含其他氣體，像是CO2 、CO及/或稀有氣體。剝除氣體係形成為電漿（步驟708）。在此範例中，在60 MHz下以200瓦特來提供RF功率。停止剝除氣體流入（步驟712）。
圖4E為在氧剝除製程完成之後，結構400的示意橫剖面圖。在不移除蝕刻停止層424的情況下，氟化聚合物層已經受到剝除。
選擇性地蝕刻SiN（步驟124）。圖8為選擇性地蝕刻SiN（步驟124）的更詳細的流程圖。SiN蝕刻氣體係流入電漿處理腔室內（步驟804）。在此範例中，SiN蝕刻氣體為10-200 sccm CH3 F及100-800 sccm H2 。SiN蝕刻氣體係形成為電漿（步驟808）。在此範例中，以50與250瓦特之間的功率及60 MHz的頻率來提供RF功率。RF功率係使用50-500 Hz之間的頻率在50%的負載循環下加以脈衝。停止SiN蝕刻氣體流入（步驟812）。可添加其他的氫氟碳化物及碳氫化合物。
圖4F為在蝕刻停止層424的SiN受到選擇性地蝕刻之後，結構400的示意橫剖面圖。蝕刻停止層424係受到選擇性地蝕刻，使得具有FinFET結構420及介層418的SiO受到最小程度的蝕刻。
從電漿處理腔室移除帶有結構400的基板404（步驟128）。在從電漿處理腔室移除結構400之前，可執行額外的步驟。
吾人發現，原子層蝕刻具有超過10：1之SiO對SiN的蝕刻選擇性。在一些實施例中，蝕刻停止層424的厚度低於5 nm。在SiO介層418的蝕刻期間沒有如此高的SiO對SiN的蝕刻選擇性的情況下，蝕刻停止層424可能被蝕刻去除而暴露FinFET結構420的磊晶部分，這可能損壞元件並造成缺陷。為了相對於SiO、SiGe及Si而選擇性地蝕刻該蝕刻停止層424，氟化聚合物必須充分地移除。吾人發現，在沒有氧的情況下剝除氟化聚合物之操作無法充分地移除氟化聚合物。由於氧將損壞FinFET結構420的磊晶部分，先前技術在如此的製程中避免使用氧。由於原子層蝕刻的高選擇性，蝕刻停止層424未受到過度蝕刻而對FinFET結構420提供充分的保護，以防止由氧造成的損壞。在剝除步驟中使用氧充分地移除氟化聚合物，使得SiN可受到高度選擇性地蝕刻。SiN對SiO的蝕刻選擇性在穩態中為至少10：1。此外，SiN對SiGe與Si的蝕刻選擇性在穩態中為至少10：1。在沒有相對於SiO而蝕刻SiN之高選擇性的情況下，蝕刻SiN將進一步蝕刻且改變介層418。在沒有相對於SiGe與Si而蝕刻SiN之高選擇性的情況下，蝕刻SiN可能損壞FinFET結構420，造成元件性能劣化。此外，吾人出乎意料地發現SiO的原子層蝕刻具有不同的實施例，該等實施例係能提供小CD蝕刻包繞（etch wrap around），其容許在結構周圍進行蝕刻然後繞過該結構。由於蝕刻包繞沿著FinFET結構420的磊晶部分的有角度表面提供接觸窗，所以蝕刻包繞改善所造成的接觸窗。在不同的實施例中，一或更多層可設置在此等不同的層之間或者在此等不同的層之上或者在此等不同的層之下。在不同的實施例中，可增加額外的步驟或階段。在其他實施例中，不同的步驟可在不同的處理腔室中執行。例如，剝除步驟可在與SiO的原子層蝕刻不同的腔室中執行。
除了氟碳化物之外，氟化聚合物沉積氣體可更包含CO、O2 、CO2 及/或Ar。CO在具有低深寬比的區域的頂部上提供比具有高深寬比的區域更多的碳沉積，其進一步減慢在低深寬比區域中SiN的蝕刻。較佳是，活化氣體不含有氟。較佳是，活化氣體不含有氫。較佳是，在氟化聚合物沉積階段與活化階段期間的偏壓電壓具有低於200伏特的大小。
在活化階段期間，氟化聚合物的量或厚度提供蝕刻的量的自限性。在說明書與申請專利範圍中，原子層蝕刻定義為自限制的蝕刻製程，例如，由於氟化聚合物的有限存在而導致的活化製程的的自限性。
較佳是，SiO以至少10：1的比率相對於SiGe與Si而受到選擇性地蝕刻。更佳是，SiO以至少20：1的比率相對於SiGe與Si而受到選擇性地蝕刻。較佳是，SiO以至少10：1的比率相對於SiN而受到選擇性地蝕刻。更佳是，SiO以至少20：1的比率相對於SiN而受到選擇性地蝕刻。較佳是，SiN以至少10：1的比率相對於SiGe與Si而受到選擇性地蝕刻。更佳是，SiN以至少20：1的比率相對於SiGe與Si而受到選擇性地蝕刻。較佳是，SiN以至少10：1的比率相對於SiO而受到選擇性地蝕刻。更佳是，SiN以至少20：1的比率相對於SiO而受到選擇性地蝕刻。在不同的實施例中，摻雜的Si可為摻雜碳、磷或硼的矽。
藉由緊密地控制關鍵的介層蝕刻製程設定點與參數，實施例提供實質上改善元件的性能的方法。特別是，介層接觸窗蝕刻的需求導致部分的電晶體長時間暴露於電漿。這可能導致鰭式電晶體的源極與汲極磊晶生長區域（epi）不可逆的損壞，並因而劣化元件性能。
即使元件的設計對電晶體的主動區域提供特定的保護（該保護通常為隔開介層（典型地為矽氧化物或僅為氧化物）與電晶體的主動二維區域之薄矽氮化物（SiN）層），然而此SiN層可在稱為「過蝕刻」（OE）的相同製程步驟中相對於氧化物受到非選擇性地移除。在先前技術中，如果SiN層太薄（＜ 5奈米）， 其肯定會被移除，造成不想要地暴露於強大的OE電漿，並因此造成表現為在元件性能最關鍵的磊晶生長物的區域中epi材料的物理性損失之epi損壞。
在氧化物OE配方步驟期間，不同的實施例提供在保護磊晶生長物之薄（~ 4奈米）SiN層上停止蝕刻的方法，並接著平緩地移除SiN層，對下方的磊晶生長物造成最小的損壞或不造成損壞。為達成此目的，原子層蝕刻（ALE）技術係使用在氧化物OE步驟中，以確保對於SiN層（通常稱為「停止層」）的高選擇性。一旦氧化物受到移除，便應用短剝除步驟以移除不想要的聚合物，接著進行非常低功率的選擇性SiN去除步驟（稱為LRM）。此步驟對於仍暴露在某些區域中的氧化物與磊晶生長物兩者皆展現優異的選擇性。磊晶生長物實際上保持完好。由於LRM步驟能夠相對於epi而選擇性移除SiN，所以明顯的益處為接觸窗的金屬與epi之間的接觸區域的增加（良好的epi包繞）。這導致接觸阻抗降低，其進一步改善元件效能。
在不同的實施例中，習知的強力非選擇性氧化物過蝕刻配方步驟係由一系列低功率高選擇性步驟所取代，以最小化或甚至消除電晶體的epi損失，同時將其他的關鍵製程規格參數維持在控制內。「一體的（all-in-one）」氧化物與SiN移除步驟係由預計高度增加對於適當層的選擇性之該系列的配方步驟所取代，該配方步驟旨在最小化不想要的材料損失。
在不同的實施例中，為了相較於下方的SiN而選擇性移除氧化物，應用ALE技術，其係設計成將氧化物/SiN的選擇性提高至10以上。這容許氧化物在接觸窗中受到移除，而SiN停止層保持在原位以保護下方的epi。一旦氧化物藉由若干量的過蝕刻而受到清除，便應用氧剝除製程以清除從ALE步驟期間遺留下的任何聚合物，以確保暴露乾淨的SiN供後續專門的SiN移除步驟。在剝除期間，餘留的SiN層保護Si磊晶生長物免於氧化。待剝除步驟完成之後，應用SiN移除步驟（LRM）。此步驟係發展來相較於氧化物（例如剛經蝕刻的接觸窗的側壁）與磊晶生長物兩者而高度選擇性地（選擇性＞ 10）將SiN從其應當被移除之處移除。在其他實施例中，氟碳化物氣體可為C3 F6 、C4 F8 、C5 F8 或C6 F6 其中一者以上。此外，較佳的是氟碳化物氣體不包含氫氟碳化物。在其他實施例中，SiN蝕刻氣體可使用O2 或CO2 取代H2 ，或與H2 組合。
本揭露內容雖已透過少數較佳實施例加以說明，但仍有許多落於本揭露內容的範疇內之替代、修改、置換及各種均等物。應注意，有許多本揭露內容之方法及裝置的替代實施方式。因此欲使以下隨附申請專利範圍解釋為包含所有落於本揭露內容之真正精神及範疇內的此替代、修改、置換及各種均等物。
104‧‧‧步驟
108‧‧‧步驟
112‧‧‧步驟
116‧‧‧步驟
120‧‧‧步驟
124‧‧‧步驟
128‧‧‧步驟
204‧‧‧步驟
208‧‧‧步驟
212‧‧‧步驟
304‧‧‧步驟
308‧‧‧步驟
312‧‧‧步驟
400‧‧‧結構
404‧‧‧基板
408‧‧‧矽層
418‧‧‧介層
420‧‧‧FinFET結構
424‧‧‧蝕刻停止層
428‧‧‧硬遮罩
432‧‧‧氟化聚合物的塗層
436‧‧‧氟化聚合物層
500‧‧‧電漿處理系統
506‧‧‧氣體散佈板
508‧‧‧靜電卡盤（ESC）
510‧‧‧氣體源
511‧‧‧內部加熱器
512‧‧‧外部加熱器
513‧‧‧第一連接件
514‧‧‧第二連接件
520‧‧‧排氣泵浦
530‧‧‧RF源
534‧‧‧下電極
535‧‧‧控制器
548‧‧‧ESC源
549‧‧‧處理腔室
550‧‧‧腔室牆
551‧‧‧ESC溫度控制器
600‧‧‧電腦系統
602‧‧‧處理器
604‧‧‧顯示裝置
606‧‧‧記憶體
608‧‧‧儲存裝置
610‧‧‧可移除式儲存裝置
612‧‧‧使用者介面裝置
614‧‧‧通訊介面
616‧‧‧通訊基礎結構
704‧‧‧步驟
708‧‧‧步驟
712‧‧‧步驟
804‧‧‧步驟
808‧‧‧步驟
812‧‧‧步驟
在隨附圖式的圖中，本揭露內容係以示例為目的而不是以限制為目的加以說明，且其中類似的參考數字係關於相似的元件，且其中：
圖1為實施例的高階流程圖。
圖2為氟化聚合物沉積階段的更詳細的流程圖。
圖3為活化階段的更詳細的流程圖。
圖4A-F為根據實施例處理之一結構的示意橫剖面圖。
圖5為可使用於實施例中之電漿處理腔室的示意圖。
圖6為可使用於實施一實施例之電腦系統的示意圖。
圖7為氧氣剝除製程的更詳細的流程圖。
圖8為SiN蝕刻製程的更詳細的流程圖。

Claims (18)

  1. 一種在一電漿處理腔室中形成一半導體元件的方法，包含： 提供一原子層蝕刻，該原子層蝕刻相對於SiN而選擇性地蝕刻SiO並沉積氟化聚合物； 剝除該氟化聚合物層，包含： 使包含氧之一剝除氣體流入該電漿處理腔室內； 使該剝除氣體形成電漿；及 停止該剝除氣體流入；及 相對於SiO及SiGe及Si而選擇性地蝕刻一SiN層。
  2. 如申請專利範圍第1項之在一電漿處理腔室中形成一半導體元件的方法，其中該剝除氣體主要由氧組成。
  3. 如申請專利範圍第2項之在一電漿處理腔室中形成一半導體元件的方法，其中選擇性地蝕刻該SiN層的該步驟包含： 使包含H2 、O2 或CO2 其中至少一者及CH3 F的一蝕刻氣體流入該電漿處理腔室內，及 使該蝕刻氣體形成電漿。
  4. 如申請專利範圍第3項之在一電漿處理腔室中形成一半導體元件的方法，其中提供該原子層蝕刻的該步驟包含提供複數循環，其中各循環包含： 氟化聚合物沉積階段，包含： 使包含氟碳化物氣體之氟化聚合物沉積氣體流入該電漿處理腔室內； 使該氟化聚合物沉積氣體形成為電漿，其沉積氟碳化物聚合物層；及 使該氟化聚合物沉積氣體停止流入該電漿處理腔室內；及 活化階段，包含： 使包含一惰性轟擊氣體之一活化氣體流入該電漿處理腔室內； 使該活化氣體形成為電漿，其中該惰性轟擊氣體活化在該氟化聚合物中的氟與碳，造成SiO相對於SiN而受到選擇性地蝕刻；及 使該活化氣體停止流入該電漿處理腔室內。
  5. 如申請專利範圍第4項之在一電漿處理腔室中形成一半導體元件的方法，其中該活化氣體不含有氫。
  6. 如申請專利範圍第5項之在一電漿處理腔室中形成一半導體元件的方法，其中該活化氣體不含有氟。
  7. 如申請專利範圍第4項之在一電漿處理腔室中形成一半導體元件的方法，其中該活化氣體主要由Ar組成。
  8. 如申請專利範圍第4項之在一電漿處理腔室中形成一半導體元件的方法，其中該氟化聚合物沉積階段提供具有低於200伏特的大小之一偏壓電壓，且該活化階段提供具有低於200伏特的大小之一偏壓電壓。
  9. 如申請專利範圍第4項之在一電漿處理腔室中形成一半導體元件的方法，其中該氟化聚合物沉積氣體更包含CO。
  10. 如申請專利範圍第9項之在一電漿處理腔室中形成一半導體元件的方法，其中該氟化聚合物沉積氣體更包含O2 或Ar。
  11. 如申請專利範圍第4項之在一電漿處理腔室中形成一半導體元件的方法，其中該原子層蝕刻以高於10：1之比率，相對於矽氮化物而選擇性地蝕刻矽氧化物。
  12. 如申請專利範圍第4項之在一電漿處理腔室中形成一半導體元件的方法，其中選擇性地蝕刻該SiN層的該步驟以至少10：1之比率，相對於SiGe與Si而選擇性地蝕刻SiN。
  13. 如申請專利範圍第4項之在一電漿處理腔室中形成一半導體元件的方法，其中該半導體元件包含具有一磊晶生長物區域之一鰭式電晶體，該磊晶生長物區域係由具有低於5奈米的厚度之一層SiN保護。
  14. 如申請專利範圍第1項之在一電漿處理腔室中形成一半導體元件的方法，其中選擇性地蝕刻該SiN層的該步驟包含： 使包含H2 、O2 或CO2 其中至少一者及CH3 F的一蝕刻氣體流入該電漿處理腔室內，及 使該蝕刻氣體形成電漿。
  15. 如申請專利範圍第1項之在一電漿處理腔室中形成一半導體元件的方法，其中提供該原子層蝕刻的該步驟包含提供複數循環，其中各循環包含： 氟化聚合物沉積階段，包含： 使包含氟碳化物之氟化聚合物沉積氣體流入該電漿處理腔室內； 使該氟化聚合物沉積氣體形成為電漿，其沉積氟碳化物聚合物層；及 使該氟化聚合物沉積氣體停止流入該電漿處理腔室內；及 活化階段，包含： 使包含一惰性轟擊氣體之一活化氣體流入該電漿處理腔室內； 使該活化氣體形成為電漿，其中該惰性轟擊氣體活化在該氟化聚合物中的氟與碳，造成SiO相對於SiN而受到選擇性地蝕刻；及 使該活化氣體停止流入該電漿處理腔室內。
  16. 如申請專利範圍第15項之在一電漿處理腔室中形成一半導體元件的方法，其中該活化氣體主要由Ar組成。
  17. 如申請專利範圍第15項之在一電漿處理腔室中形成一半導體元件的方法，其中該氟化聚合物沉積氣體更包含CO、O2 或Ar。
  18. 如申請專利範圍第15項之在一電漿處理腔室中形成一半導體元件的方法，其中該半導體元件包含具有一磊晶生長物區域之一鰭式電晶體，該磊晶生長物區域係由具有低於5奈米的厚度之一層SiN保護。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111261593A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及其形成方法
TWI745789B (zh) * 2018-11-30 2021-11-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TWI844483B (zh) 2019-02-01 2024-06-01 法商液態空氣喬治斯克勞帝方法研究開發股份有限公司 在選擇性地蝕刻氮化矽間隔物期間改進輪廓控制之方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019117130A1 (ja) * 2017-12-15 2019-06-20 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US10847375B2 (en) * 2018-06-26 2020-11-24 Lam Research Corporation Selective atomic layer etching
CN109494147B (zh) * 2018-11-13 2020-10-30 中国科学院微电子研究所 基于交流电压下微波等离子体的碳化硅氧化方法
CN110379712A (zh) * 2019-08-05 2019-10-25 德淮半导体有限公司 一种刻蚀方法
CN113140458B (zh) * 2020-01-17 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US20220384199A1 (en) * 2021-06-01 2022-12-01 Tokyo Electron Limited Sacrificial capping layer for contact etch

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547636B2 (en) * 2007-02-05 2009-06-16 Lam Research Corporation Pulsed ultra-high aspect ratio dielectric etch
US8262920B2 (en) * 2007-06-18 2012-09-11 Lam Research Corporation Minimization of mask undercut on deep silicon etch
US8372756B2 (en) 2008-08-29 2013-02-12 Air Products And Chemicals, Inc. Selective etching of silicon dioxide compositions
US8691701B2 (en) * 2009-05-08 2014-04-08 Lam Research Corporation Strip with reduced low-K dielectric damage
US8691698B2 (en) * 2012-02-08 2014-04-08 Lam Research Corporation Controlled gas mixing for smooth sidewall rapid alternating etch process
KR101876793B1 (ko) 2012-02-27 2018-07-11 삼성전자주식회사 전계효과 트랜지스터 및 그 제조 방법
US20140273365A1 (en) * 2013-03-13 2014-09-18 Globalfoundries Inc. Methods of forming contacts to source/drain regions of finfet devices by forming a region that includes a schottky barrier lowering material
US9257300B2 (en) * 2013-07-09 2016-02-09 Lam Research Corporation Fluorocarbon based aspect-ratio independent etching
US9105700B2 (en) 2013-12-12 2015-08-11 Lam Research Corporation Method for forming self-aligned contacts/vias with high corner selectivity
US9378975B2 (en) * 2014-02-10 2016-06-28 Tokyo Electron Limited Etching method to form spacers having multiple film layers
US9773683B2 (en) 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
US9318343B2 (en) 2014-06-11 2016-04-19 Tokyo Electron Limited Method to improve etch selectivity during silicon nitride spacer etch
US20160181116A1 (en) * 2014-12-18 2016-06-23 Lam Research Corporation Selective nitride etch
US9396961B2 (en) * 2014-12-22 2016-07-19 Lam Research Corporation Integrated etch/clean for dielectric etch applications
US9431268B2 (en) 2015-01-05 2016-08-30 Lam Research Corporation Isotropic atomic layer etch for silicon and germanium oxides
US9396956B1 (en) * 2015-01-16 2016-07-19 Asm Ip Holding B.V. Method of plasma-enhanced atomic layer etching
US9911620B2 (en) 2015-02-23 2018-03-06 Lam Research Corporation Method for achieving ultra-high selectivity while etching silicon nitride
JP6532066B2 (ja) * 2015-03-30 2019-06-19 東京エレクトロン株式会社 原子層をエッチングする方法
KR102310081B1 (ko) 2015-06-08 2021-10-12 삼성전자주식회사 반도체 장치의 제조 방법
US9627221B1 (en) * 2015-12-28 2017-04-18 Asm Ip Holding B.V. Continuous process incorporating atomic layer etching

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111261593A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及其形成方法
TWI745789B (zh) * 2018-11-30 2021-11-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11177177B2 (en) 2018-11-30 2021-11-16 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of manufacture
TWI844483B (zh) 2019-02-01 2024-06-01 法商液態空氣喬治斯克勞帝方法研究開發股份有限公司 在選擇性地蝕刻氮化矽間隔物期間改進輪廓控制之方法

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Publication number Publication date
US10134600B2 (en) 2018-11-20
US20180226260A1 (en) 2018-08-09
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KR20190107159A (ko) 2019-09-18

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