TWI759693B - 用於異向性化學蝕刻之大面積計量和製程控制 - Google Patents

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Abstract

本發明技術之各種實施例大體上是關於半導體元件架構及製造技術。更確切地，本發明技術之一些實施例是關於用於異向性化學蝕刻之大面積計量及製程控制。催化劑影響化學蝕刻(CICE)可用於形成具有奈米或毫米級尺寸、具有異向性且光滑之側壁的高縱橫比半導體結構。然而，CICE製程之所有態樣必須與當前半導體製造設施中所使用之設備相容，並且此些態樣必須可縮放以實現具有高良率及可靠性之晶圓尺度處理。本發明是關於蝕刻之計量及控制，及圖案化催化劑且在不損壞蝕刻結構之情況下移除催化劑的CMOS相容方法。

Description

用於異向性化學蝕刻之大面積計量和製程控制
本申請案主張在2019年2月25日申請之美國臨時申請案第62/810,070號之優先權，此美國臨時申請案是出於所有目的以全文引用之方式併入本文中。
本發明技術之各種實施例大體上是關於半導體元件架構及製造技術。更確切地，本發明技術之一些實施例是關於用於異向性化學蝕刻之大面積計量及製程控制。
各種類型之電晶體、記憶體、積體電路、光子元件及其他半導體元件之半導體製造已引起現代計算元件及其他電子系統之激增。舉例而言，電腦、行動電話、汽車、消費型電子產品及類似物全部是半導體製造進步之直接產物。此等元件之製造之整體部分是蝕刻及圖案轉移。在半導體產業中使用以用於異向性地蝕刻高度受控之奈米圖案之幹電漿蝕刻製程需要昂貴的真空設備，且在圖案化高縱橫比時不能容易地保持橫截面形狀。此些蝕刻製程承受蝕刻挑戰，諸如縱橫比相依蝕刻(Aspect Ratio Dependent Etching；ARDE)及蝕刻錐度。催化劑影響化學蝕刻(Catalyst influenced chemical etching；CICE)是可行之替代例，且在此文件中描述。
本發明技術之各種實施例大體上是關於半導體元件架構及製造技術。更確切地，本發明技術之一些實施例是關於用於異向性化學蝕刻之大面積計量及製程控制。催化劑影響化學蝕刻(Catalyst influenced chemical etching；CICE)可用於產生具有異向性且光滑之側壁的具有奈米至毫米尺度之尺寸之高縱橫比半導體結構。然而，CICE製程之所有態樣必須與當今半導體製造設施中所使用之設備相容，且該等態樣必須可縮放以實現具有高良率及可靠性之晶圓尺度處理。本發明是關於蝕刻之計量及控制，及圖案化催化劑及在不損壞蝕刻結構之情況下移除催化劑的CMOS相容方法。
CICE中目前所使用之催化劑並不CMOS相容且使用承受低良率之非標準圖案化方法，諸如剝離(lift-off)。在確保蝕刻特徵無損傷的同時完成蝕刻之後的催化劑之移除目前亦不存在。本發明技術之各種實施例使用產業標準製程以圖案化且蝕刻用於CICE之催化劑。用於催化劑之處理窗亦將使用電場擴大。亦列出偵測及避免製程偏差之方法。
在一些實施例中，提供一種用於催化劑影響化學蝕刻之裝置。該裝置可包括處理腔室、一或多個致動器、控制系統、光源及/或沖洗台。處理腔室可經配置以容納半導體晶圓。一或多個致動器經配置以控制處理腔室內之環境性質。控制系統可經配置以藉由經由致動器中之一或多者調整一或多個環境性質來控制半導體晶圓之蝕刻速率。光源可經配置以照明半導體晶圓之一側或兩側。沖洗台可經配置以移除蝕刻劑。
一些實施例提供一種用於改良催化劑影響化學蝕刻之可靠性之方法。可提供半導體材料，且可在半導體材料之表面上圖案化催化劑層。可使經圖案化之催化劑層曝露於蝕刻劑及時變電場。在一些實施例中，經圖案化之催化劑層、蝕刻劑及電場導致半導體材料之蝕刻以形成垂直奈米結構。隨著蝕刻進行，能夠產生一或多個多孔性層，使得此些多孔層增強在高縱橫比結構之蝕刻期間的蝕刻劑擴散。
一些實施例提供用於改良催化劑影響化學蝕刻之可靠性之技術。可提供半導體材料，且可在半導體材料之表面上圖案化催化劑層。在一些實施例中，圖案可包括一或多個微影鏈接。可使經圖案化之層曝露於蝕刻劑，使得此經圖案化之催化劑層中之此些微影鏈接增強在高縱橫比結構之蝕刻期間的蝕刻劑擴散。
各種實施例提供圖案化用於催化劑影響化學蝕刻之催化劑之方法。在一些實施例中，可利用微影結構來圖案化基板。可在不具此些微影結構之區中暴露基板之表面。可在暴露之基板表面上選擇性地沉積催化劑。可使基板及催化劑曝露於蝕刻劑。
在一些實施例中，提供圖案化用於催化劑影響化學蝕刻之催化劑之方法。此些方法可包括在基板上沉積催化劑之步驟。在一些實施例中，可利用微影結構來圖案化催化劑。微影結構用作用於蝕刻催化劑材料之遮罩。此等方法亦可包括使基板及催化劑曝露於蝕刻劑之步驟。
一些實施例提供在催化劑影響化學蝕刻之後移除催化劑材料之方法。此等方法可包括使用催化劑，使用催化劑影響化學蝕刻產生高縱橫比結構之步驟。催化劑可位於高縱橫比結構之底部。此些方法可進一步包括在不實質上影響高縱橫比結構的情況下移除催化劑材料之步驟。
一些實施例提供用於蝕刻半導體材料之方法。此等方法可包括提供半導體材料及在半導體材料之表面上圖案化催化劑層的步驟。催化劑層包含複數個特徵。可使經圖案化之催化劑層曝露於蝕刻劑。經圖案化之催化劑層及蝕刻劑可導致半導體材料之蝕刻以形成對應於該複數個特徵之製成結構。催化劑材料可含有釕。
一些實施例提供用於蝕刻半導體材料之方法。此等方法可包括提供半導體材料及在半導體材料之表面上圖案化催化劑層之步驟。催化劑層可包括複數個特徵。可使此經圖案化之催化劑層曝露於蝕刻劑。經圖案化之催化劑層及蝕刻劑可導致半導體材料之蝕刻以形成對應於該複數個特徵之製成結構。催化劑材料可為兩種或更多種材料之合金。
在一些實施例中，用於蝕刻半導體材料之方法可包括提供半導體材料之步驟，其中材料具有至少一種摻雜類型及/或濃度。該等方法亦可包括在半導體材料之表面上圖案化催化劑層之步驟。催化劑層可包括複數個特徵。可使經圖案化之催化劑層曝露於蝕刻劑。此經圖案化之催化劑層及蝕刻劑可導致半導體材料之蝕刻以形成對應於該複數個特徵之製成結構。可修飾半導體材料之至少一個層之摻雜。
在一些實施例中，提供用於防止由催化劑影響化學蝕刻造成的高縱橫比半導體結構之實質塌陷之方法。該等方法可包括藉由在兩個或更多個未塌陷半導體結構上沉積材料來產生支撐結構之步驟。另外，該等方法可包括使支撐結構曝露於蝕刻劑以用在塌陷之前增大特徵之臨界高度之材料形成較高縱橫比半導體結構，以防止該等較高縱橫比該等半導體結構之實質塌陷。
本發明技術之實施例亦包括含有指令之集合的電腦可讀儲存媒體，該等指令使一或多個處理器執行本文中所描述之方法、該等方法之變體及其他操作。
儘管揭示了多個實施例，但熟習此項技術者仍將自以下詳細描述瞭解本發明技術之其他實施例，以下詳細描述展示且描述本發明技術之說明性實施例。如將認識到，本發明技術能夠在各種態樣上作出修改，所有修改不背離本發明技術之範疇。因此，圖式及詳細描述將被視為實際上是說明性的而非限制性的。
本發明技術之各種實施例大體上是關於半導體元件架構及製造技術。更確切地，本發明技術之一些實施例是關於用於異向性化學蝕刻之大面積計量及製程控制。催化劑影響化學蝕刻(catalyst influenced chemical etching；CICE)是用於產生具有異向性且光滑之側壁的高縱橫比半導體結構之製造程序。在半導體基板上圖案化催化劑且使此催化劑曝露於蝕刻劑。隨著催化劑下之材料由蝕刻劑選擇性地蝕刻掉，此催化劑下沉至基板中。在半導體產業中使用以用於產生高度受控奈米圖案之幹電漿蝕刻製程需要昂貴的真空設備，且在製造高縱橫比結構時經受諸如縱橫比相依蝕刻(Aspect Ratio Dependent Etching；ARDE)及蝕刻錐度之蝕刻挑戰。CICE可戰勝用於諸如矽之半導體基板之電漿蝕刻中的此等挑戰。此蝕刻製程可用於製造諸如電晶體、DRAM及3D NAND快閃之半導體元件。
然而，CICE製程之所有態樣必須與當前半導體製造設施中所使用之設備相容，且該等態樣必須可縮放以實現具有高良率及可靠性之晶圓尺度處理。本發明技術之各種實施例是關於CICE之大面積計量，及圖案化催化劑且在不損壞蝕刻結構之情況下移除催化劑的CMOS相容方法，由此使得能夠在半導體產業中採用。
本發明技術之各種實施例提供廣泛範圍之技術效應、優點及/或對半導體製造程序、系統及組件之改良。舉例而言，各種實施例包括以下技術效應、優點及/或改良中之一或多者：1)計算元件及記憶體元件的較低功耗、經改良效能及/或增大之記憶體密度；2)元件製造的提高之輸送量及良率；3)將非習知及非常規設計規則用於設計用於CICE之催化劑圖案(catalyst pattern)的模板及光罩；4)用於CICE之催化劑膜之大面積、高輸送量圖案化的新方法；5)用於使用CICE之高良率蝕刻的經改良工具感測器及致動器；6)改變設計半導體元件製造遮罩之方式；7)改變圖案化及蝕刻用於CICE之催化劑的方式；及/或8)改變用於CICE之催化劑材料及/或基板。
在以下描述中，出於解釋之目的，陳述眾多特定細節以便提供對本發明技術之實施例的透徹理解。然而，熟習此項技術者將瞭解，可在無此等特定細節中之一些的情況下實踐本發明技術之實施例。
此處所引入之技術可具體化為專用硬體（例如，電路系統）、用軟體及/或韌體適當程式化之可程式化電路系統或專用電路系統與可程式化電路系統之組合。因此，實施例可包括上面儲存有指令之機器可讀媒體，指令可用於程式化電腦（或其他電子元件）以執行程序。機器可讀媒體可包括但不限於軟式磁片、光碟、光碟唯讀記憶體(compact disc read-only memory；CD-ROM)、磁光碟、ROM、隨機存取記憶體(random access memory；RAM)、可抹除可程式化唯讀記憶體(erasable programmable read-only memory；EPROM)、電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory；EEPROM)、磁性或光學卡、快閃記憶體，或適合儲存電子指令的其他類型之媒體/機器可讀媒體。
片語「在一些實施例中」、「根據一些實施例」、「在所示之實施例中」、「在其他實施例中」及類似者通常意味該片語後之特定特徵、結構或特性包括在本發明技術之至少一個實施中，且可包括在超過一個的實施中。另外，此等片語未必參考相同實施例或不同實施例。
以下專利及專利申請案是出於所有目的地全部併入本文中：1) Sreenivasan、Sidlgata V.、Akhila Mallavarapu、Shrawan Singhal、Lawrence Dunn及Brian Gawlik之「使用催化劑網圖案形成三維記憶體架構(Forming Three-Dimensional Memory Architectures Using Catalyst Mesh Patterns)」，在2017年11月28日申請之美國臨時專利申請案第62/591,326號；2) Sreenivasan、Sidlgata V.及Akhila Mallavarapu之「用於半導體元件製造之多層電化學蝕刻製程(Multilayer Electrochemical Etch process for Semiconductor Device Fabrication)」，在2018年5月1日申請之美國臨時專利申請案第62/665,084號；3) Sreenivasan、Sidlgata V.及Akhila Mallavarapu之「用於半導體元件製造之基於催化劑的電化學蝕刻製程(Catalyst-Based Electrochemical Etch Process for Semiconductor Device Fabrication)」，在2018年6月20日申請之美國臨時專利申請案第62/701,049號；4) Sreenivasan、Sidlgata V.、Akhila Mallavarapu、Shrawan Singhal及Lawrence Dunn之「催化劑輔助之化學蝕刻技術：在半導體元件中之應用(Catalyst Assisted Chemical Etching Technology: Applications In Semiconductor Devices)」，在2018年9月10日申請之美國臨時專利申請案第62/729,361號；5) Sreenivasan、Sidlgata V.、Akhila Mallavarapu、Shrawan Singhal、Lawrence Dunn及Brian Gawlik之「催化劑影響圖案轉移技術(Catalyst Influenced Pattern Transfer Technology)」，在2018年11月9日申請之美國專利公開案第2018/060176號；6) Sreenivasan、Sidlgata V.、Akhila Mallavarapu、John Ekerdt、Michelle Grigas、Ziam Ghaznavi及Paras Ajay之「用於異向性化學蝕刻之大面積計量及製程控制(Large Area Metrology and Process Control for Anisotropic Chemical Etching)」，在2019年2月25日申請之美國臨時專利申請案第62/810,070號；7) Sreenivasan、Sidlgata V.、Akhila Mallavarapu、Jaydeep Kulkarni、Michael Watts及Sanjay Banerjee之「使用催化劑影響化學蝕刻之三維SRAM架構(Three-dimensional SRAM architectures using Catalyst Influenced Chemical Etching)」，在2019年5月13日申請之美國臨時專利申請案第62/847,196號；及8) Sreenivasan、Sidlgata V.及Akhila Mallavarapu之「用於大規模整合矽光子之低損耗、高良率波導(Low Loss, High Yield Waveguides for Large-Scale Integrated Silicon Photonics)」，在2019年10月7日申請之美國臨時專利申請案第62/911,837號。
CICE是一基於催化劑之蝕刻方法，此蝕刻方法可對諸如Si、Ge、Six Ge1-x 、GaN、InP、GaAs、InAs、GaP、InGaS、InGaP、SiC等的半導體以及多層半導體使用。半導體可在硬質基板及可撓性基板兩者上，諸如矽晶圓、玻璃或石英晶圓、藍寶石晶圓、聚合物膜、不銹鋼膜等。半導體在各種基板上生長或沉積，諸如金屬膜上、諸如赫史特合金鋼、鍺上之矽，或赫史特合金鋼上之GaAs、聚合物膜上之矽。半導體材料可為晶體、多晶或非晶的。Gao等人之「High- Performance Flexible Thin-Film Transistors Based on Single-Crystal-like Silicon Epitaxially Grown on Metal Tape by Roll-to-Roll Continuous Deposition Process」。ACS Applied Materials & Interfaces 8, 第43期（2016年11月2日）: 29565-72是出於所有目的以全文引用之方式併入本文中。
CICE使用催化劑以蝕刻半導體基板，且CICE已用於利用圖案化技術來製造高縱橫比特徵，該等圖案化技術諸如光微影、電子束微影、奈米球微影、嵌段共聚物、雷射干涉微影、膠體微影、雙重圖案化、四重圖案化、奈米壓模微影及用於圖案化催化劑之陽極氧化氧化鋁(anodized aluminum oxide；AAO)模板。催化劑可結合諸如聚合物、Cr等之蝕刻阻滯材料使用。
在一些實施例中，此裝置可浸沒在含蝕刻劑（例如，氟物種HF、NH4 F、緩衝HF、H2 SO4 、H2 O）及氧化劑（H2 O2 、V2 O5 、KMnO4 、溶解氧等）之溶液中。諸如醇類（乙醇、異丙醇、乙二醇）、用於調節蝕刻均勻性之材料（界面活性劑、可溶性聚合物、二甲亞碸-DMSO）、溶劑（DI水、DMSO等）之其他化學品及緩衝溶液亦可包括在蝕刻組合物中。所使用之化學品可取決於待蝕刻之半導體基板。在必要時，亦可使用非水蝕刻劑。蝕刻劑可為液相或氣相的。用於矽基板之此蝕刻劑之一實施例包含DI H2 O、H2 O2 、乙醇及HF。
金屬（例如，Ag、Au、Pd、Pt、Co、Cu、W、Ru、Ir、Rh）、諸如TiN、TaN、RuO2 、IrO2 之化合物及其他導電性金屬氧化物及氮化物、石墨烯、碳等可充當用於CICE之催化劑。用於蝕刻Si之CICE製程之機制可涉及藉由催化劑將氧化物還原，由此產生帶正電之電洞h+ 。接著穿過金屬將此等電洞注入至金屬­半導體界面，由此將金屬下之半導體氧化。藉由蝕刻劑之氟組份來溶解氧化之矽，蝕刻劑自催化劑之側擴散且穿過催化劑，且可溶性產物擴散離開。關於利用HF及H2 O2 的矽之CICE，此氧化還原反應亦可產生氫氣。變數n =2至4是由氧化劑與HF之比判定，此比判定出現之蝕刻狀態：
Figure 02_image001
CICE研究主要集中於諸如Au及Ag之金屬，該等金屬並非CMOS相容的。然而，此製程可擴展至諸如Pt、Ru及Pd之催化劑，接著可使用該等催化劑製造諸如電晶體及記憶體陣列之半導體元件。
CICE是稱作金屬輔助化學蝕刻(Metal Assisted Chemical Etching；MACE)之製程之超集合。除金屬外，存在亦有可能用作為催化劑之特定非金屬催化劑，諸如石墨烯或陶瓷（TiN、TaN等）。此外，儘管催化劑通常藉由在蝕刻劑及氧化劑存在之情況下挖掘至基板中來區域地幫助化學蝕刻，但該等催化劑亦可區域地抑制蝕刻，如在InP之情況下。為了涵蓋所有此等製程，各種實施例參考製程催化劑影響化學蝕刻(Catalyst Influenced Chemical Etching；CICE)。
然而，CICE目前不具有大面積精確蝕刻深度控制及晶圓尺度製造能力。不連續之催化劑特徵傾向於在CICE製程期間漂移，且導致缺陷。所使用之催化劑不容易用電漿或濕化學蝕刻進行蝕刻而無再沉積或底切。目前用於圖案化貴金屬催化劑之剝離製程遭受高缺陷性。本發明應能夠圖案化具有任意奈米圖案之催化劑材料，該等奈米圖案具有在毫米至奈米範圍內之特徵大小。
在CICE製程中所用之基板不耐CICE蝕刻化學品之實施例中，諸如具有石英晶圓或諸如赫史特合金之金屬基板，藉由用諸如聚合物之耐蝕刻材料塗佈基板之背面及/或藉由僅使表面之前部曝露於蝕刻劑來保護基板之背面。諸如O形環之密封件可用於保護晶圓之背面，或在可撓性金屬膜的情況下，可使用卷對卷系統，其中滾筒是豎直的且滾筒之間的卷僅噴射在具有蝕刻劑化學品之一側上。替代地，表面張力可用於使蝕刻劑包含至卷的僅一側。CICE 應用
CICE可用於產生塊材之奈米結構或材料之交替層，諸如超晶格。塊材之CICE可用於諸如鰭式FET及奈米線感測器之元件中。超晶格奈米結構應用於3D NAND快閃記憶體元件及奈米片電晶體中。可藉由對具有時變電場之半導體基板或對具有在摻雜濃度、材料、摻雜劑類型等中不同之半導體材料之交替層的基板執行CICE來產生超晶格。具有已界定形態之此等奈米結構可用於如下所述之許多應用。
電晶體：用於製造鰭之電漿蝕刻具有多種製程挑戰，諸如精確蝕刻、蝕刻錐度、塌陷、腐蝕及結構完整性，及側壁損傷。此影響電晶體之元件效能。利用CICE可達成低於10 nm臨界尺寸鰭的具有低側壁損傷之高縱橫比蝕刻。蝕刻錐角由於其限制特定鰭寬度下的鰭之最大高度而形成另外挑戰。為了增大鰭之高度，必須增大鰭之寬度，此使電晶體封裝密度減小。
3D NAND快閃：3D NAND快閃之ITRS地圖預測記憶體層之數目將以80 nm半間距自2016年之48個層穩定地提高至2030年之512個層。此需要交替材料層之高異向性(~900)高縱橫比蝕刻的實質性發展。當前電漿蝕刻方法涉及昂貴且低輸送量之交替沉積及蝕刻步驟以確保維持此異向性及選擇性。任何小於90度之電漿蝕刻錐角限制能夠可靠地達成的層堆疊之最大數目。此外，歸因於非零錐度，藉由電漿蝕刻蝕刻出的通道限制可能可靠地縮放的層之數目，此是因為最底部層具有比以微影方式界定之頂部層小得多之臨界尺寸。用於藉由堆疊各自具有64個記憶體層之多個晶圓來克服此限制之暫時解決方法是低效、昂貴的且增大元件體積。分開之微影及蝕刻步驟是圓形通道及矩形縫隙需要的，此是因為歸因於縱橫比相依蝕刻(Aspect Ratio Dependent Etch；ARDE)，不同的幾何形狀不能利用電漿蝕刻同時且可靠地蝕刻。CICE之目標是藉由實現具有高選擇性及異向性之廉價高縱橫比蝕刻來解決該情況，此可擴展至於3D NAND快閃之未來需求。
DRAM：動態隨機存取記憶體(DRAM)電晶體及電容器在橫向尺寸上之縮放，必須增大電容器之縱橫比以維持DRAM胞元之最佳工作所需之最小電容臨限值。DRAM電容器可形成為溝槽或堆疊。溝槽電容器經受電容器之最大深度之電漿蝕刻錐度限制，且堆疊式電容器經受由塌陷以及蝕刻錐度引起的最大高度之限制。
所有以上應用可自CICE獲益，此是因為CICE可蝕刻高縱橫比奈米結構而無蝕刻錐度限制。利用CICE製程亦可實現其他應用，諸如具有高縱橫比奈米線之氣體感測器、光學元件或類似者。
專利「催化劑影響圖案轉移技術(Catalyst Influenced Pattern Transfer Technology)」PCT/US2018/060176是出於所有目的以全文引用之方式併入本文中。蝕刻均勻性
蝕刻結構之蝕刻深度、多孔層厚度、異向性以及蝕刻方向必須跨晶圓均勻。為了確保均勻性，必須控制CICE製程之各種組件。舉例而言，在一些實施例中，可藉由使用如下兩種技術監測且控制蝕刻劑濃度來進行蝕刻劑濃度：a)電導率量測及/或b)折射率量測。在電導率量測中，氫氟酸(HF)在濃度與電導率之間具有線性相依性。在折射率量測中，光學計量系統將使用與溶液接觸之光學窗經由反射型幾何形狀來量測折射率(RI)，因此避免混濁、繞射及吸收。另外，為了確保跨晶圓之蝕刻劑濃度均勻性，漫射體可用於蝕刻劑跨晶圓表面之均勻分佈，攪拌器可用於攪拌蝕刻劑，蝕刻劑可在蝕刻期間使用氣動泵再循環，及/或晶圓可使用晶圓夾盤旋轉。
電場可用於CICE製程期間之各種功能，諸如用於形成交替之多孔層/無孔層、防止催化劑在蝕刻期間漂移、維持跨晶圓之均勻性及偵測晶粒中之蝕刻深度變化、晶粒間變化及中心至邊緣變化。諸如電流、電壓、電阻、電容、波形頻率、工作週期、幅度、電極之間的距離等之電場參數均用於偵測蝕刻狀態之變化以及控制交替層之孔隙度，同時防止催化劑之漂移。區域地及全域地跨基板施加電場需要設計工具及製程以確保與諸如正面及背面接觸、邊緣寬度接觸、電背面接觸材料等之不同CMOS處理設備及約束的相容性。
另外，必須在晶圓之背面上形成歐姆接觸以確保跨晶圓之均勻電場。歐姆接觸可藉由以下操作形成：用較高濃度（超過1019 cm-3 ）之摻雜劑對晶圓之背面進行摻雜；沉積一金屬且隨後使此金屬退火；研磨樣本之背面上的GaIn共熔物（例如24% In、76% Ga）；或使背面具備經照明之電解質觸點，由此產生光產生之電子-電洞對。特別地，為了跨適度摻雜晶圓產生相當大電流，必須照明反向偏壓接面，即應照明陽極（對於p型基板）或陰極（對於n型基板）。光之強度可調變。因此，CICE工具之設計必須考慮光穿過組件、電極及電解質透射至晶圓之背面上以用於形成歐姆接觸且透射至晶圓之正面以用於可見波長光學計量。（參見例如，「Lehmann, Volker. Electrochemistry of Silicon: Instrumentation, Science, Materials and Applications. Wiley, 2002」，此書出於所有目的以全文引用之方式併入本文中。）
晶圓之任一側上之電解質不必與蝕刻劑相同。在晶圓之正面，電解質與CICE蝕刻劑相同，即，電解質包含以下各者中之一或多者：用於蝕刻所要材料之化學品（例如，氟物種HF、NH4 F、緩衝HF、H2 SO4 、H2 O）、氧化劑（H2 O2 、V2 O5 、KMnO4 、溶解氧等）、醇類（乙醇、異丙醇、乙二醇）、用於調節蝕刻均勻性之材料（界面活性劑、可溶性聚合物、二甲亞碸-DMSO）、溶劑（DI水、DMSO等）及緩衝溶液。
在一個實施例中，晶圓之正面上之蝕刻劑包含HF及IPA。在另一實施例中，蝕刻劑包含HF及乙醇。在又一實施例中，蝕刻劑包含HF、H2 O2 、DI水及乙醇。晶圓之背面上之電解質可包含與晶圓之正面上之電解質相同的化學品。替代地，電解質可包含其他化學品，諸如稀釋H2 SO4 、基於聚合物之電解質（例如聚乙烯醇(PVA)或聚乳酸(PLA)與H2 SO4 之混合物）、諸如硫酸銨等之溶解鹽。在此情況下，晶圓之背面、諸如晶圓夾盤、熱及電致動器、光學感測器、電極等上的材料可為對替代電解質而非對蝕刻劑化學品具有抗性之材料，此增大可使用之材料之選擇。在一個實施例中，基於聚合物之電解質是藉由混合PVA粉末、H2 SO4 粉末及DI水形成，接著將此電解質注射至晶圓之背面。在蝕刻之後，用以下各者中之一或多者沖洗晶圓之正面及背面：丙酮、異丙醇、甲醇及/或DI水。亦可使用氧電漿在正面及背面上對晶圓進行清潔。
一些實施例可使用基板之預處理之各種技術。在一些實施例中，在CICE製程之前，可改質催化劑經圖案化之基板上之蝕刻劑化學品的潤濕性質，以使得基板之疏水性或親水性更強。此藉由確保蝕刻之起始同時在基板之所有位置開始來幫助改良蝕刻製程之均勻性。使基板曝露於蒸汽HF、王水（不同比例之硫酸與過氧化氫）、緩衝氧化物蝕刻劑、氫氟酸等；及/或用DI水、異丙醇、丙酮等沖洗基板，隨後將基板乾燥以防止水跡可改良基板上之蝕刻劑之潤濕。預處理步驟亦可經由使用諸如氧、二氧化碳電漿之氧化電漿的電漿活化，或將諸如氫、氨電漿之電漿氫化。亦可使用氦、氮或氬電漿。
在一個實施例中，基板之預處理涉及使用厚度在1 nm與500 nm之間的氧化矽層，接著沉積且圖案化催化劑，隨後進行CICE蝕刻。氧化物層之存在可增強蝕刻均勻性。
溫度可影響CICE蝕刻速率。舉例而言，在文獻中已證實CICE之蝕刻速率取決於蝕刻劑之溫度，且在0°C附近指數地下降。（參考文獻：Backes等人之2016. Temperature Dependent Pore Formation in Metal Assisted Chemical Etching of Silicon. ECS Journal of Solid State Science and Technology, 5(12)，第653頁至第656頁，此參考文獻出於所有目的以全文引用之方式併入本文中。）各種實施例藉由以下操作來利用此性質：藉由使用諸如液氮及乾冰之冷卻劑將整體蝕刻劑溫度維持接近零度來區域地控制蝕刻溫度，及區域地修改基板之溫度。此可使用靠近晶圓的可區域地將溶液加熱之熱夾盤、微鏡或電極進行。替代地，可藉由使用用於每一晶粒之各別井來區域地控制蝕刻劑溫度，該等井充滿有限且溫度受控之蝕刻劑容積且被泵出或循環。在一些實施例中，可使用熱相機、熱偶及類似物跨晶圓精確地繪製溫度。用於蝕刻控制之光學計量及照明
CICE製程之關鍵態樣是蝕刻深度均勻性及控制。可使用許多破壞性及非破壞性方法來量測且特性化蝕刻深度以及在CICE期間形成之任何多孔層，該等方法諸如掃描電子顯微術(Scanning Electron Microscopy；SEM)、穿透電子顯微術(Transmission Electron Microscopy；TEM)、原子力顯微術(Atomic Force Microscopy；AFM)、光學散射量測法、橢圓偏光術、小角度X射線散射量測法、離焦掃描光學顯微術(through focus Scanning Optical Microscopy；TSOM)、氦離子顯微術、質子顯微術等。
對於蝕刻輪廓之原位量測，CICE工具設計必須確保可使用一或多個波長之光對基板之正面以及背面成像。CICE工具之設計必須考慮光穿過組件及電解質透射至晶圓之背面上以用於形成歐姆接觸，且透射至晶圓之正面以用於光學計量。此可藉由在處理腔室之每一側上使用藍寶石窗口或使用光纖纜線來完成。藍寶石窗口及/或光纖組件可塗佈具有抗蝕刻劑材料，諸如鐵氟龍(Teflon)或氧化鋁，同時維持基板之透明性。電極可由鉑線、鉑網、具有抗蝕刻劑塗層之氧化銦錫、具有諸如碳、鑽石、氧化鋁、Cr等的抗蝕刻劑材料之可選塗層之摻雜矽晶圓製成。抗蝕刻劑材料可經進一步摻雜以改良導電性。電極之幾何形狀可經最佳化以確保均勻之電場，同時亦確保光通過，諸如具有圓形環。諸如鉻塗佈之矽或薄鉻板的鏡子亦可用於將光引導至基板之頂部。一或多個電極可在處理腔室中之晶圓之每一側上使用。
光學計量可在原位使用以在蝕刻製程期間檢查基板，此是因為矽奈米結構之光學性質導致寬色彩光譜及色調變化。Si奈米結構之光學性質先前已向下研究至單奈米線程度。幾何形狀可變的Si奈米結構之光學性質導致白光照明下之寬色彩光譜。在關於CICE之初步實驗中，Si奈米線樣本在CICE蝕刻期間展現深厚的色調變化。由於奈米線之間距及直徑保持相對固定，觀測樣本之色調變化是奈米線之高度且因此蝕刻深度之有用指示器。可藉由量測隨光之光譜內容變化的樣本之反射率來表徵色調變化。另外，在具有多孔層之奈米結構中，可利用多孔矽之光致發光及熱致發光以及不同多孔矽（諸如在皺褶濾光片及布拉格反射體中）之交替層的光學性質以判定諸如層厚度、孔隙度、孔徑、蝕刻深度變化等之蝕刻性質。
光學成像系統將用於即時地量測大樣本區域中之反射率。將用具有已知光譜內容之光來照明樣本。光可為白光、彩色光、單波長的光、在窄或寬光譜帶中的光等。相機接著可對反射此光之樣本成像。相機可為單色的、彩色的(RGB)、多光譜的、超光譜的等。在現代相機中發現之幾百萬像素解析度使得有可能同時觀察樣本上之數百萬個點。視訊圖框速率實現原位即時量測。每一影像可藉由參照物之影像劃分，以計算樣本之反射率影像或用作為反射率影像。影像處理演算法將判定製製程完成且收集關於樣本內及樣本間的CICE之均勻性的資料。
來自晶圓之背面的可見波長之光不能偵測CICE期間之蝕刻深度。可改為使用紅外線(IR)光譜法，此是因為IR光譜法為蝕刻狀態偵測之快速、非破壞性且原位之方法。矽在IR波長中是透明的，而催化劑不透明。此差異可用於判定在CICE製程之任何特定例子處的蝕刻速率及蝕刻深度兩者。在蝕刻期間使用IR計量自晶圓之背面獲取的影像與自晶圓之正面獲取的可見光影像一起可用於在蝕刻之前、期間及之後產生蝕刻正面及基板之3D影像。此可用於原位偵測製程偏差及蝕刻之進度。以規律的時間間隔獲取快照，其中時間間隔可小於一分鐘且可低至1 ms。以高於100 kHz拍攝之此等快照可用於即時製程控制，其中回饋是用於區域地及/或全域地調整或改良以下控制變數中之一者：電場、溫度、蝕刻劑濃度、磁場、照明、蒸氣壓等。此等快照亦可在晶圓之蝕刻的最後時使用以重建可包括無孔、多孔及多種材料(SiGe)等的最終蝕刻基板之3D幾何形狀。此資訊可用於品質控制或用於自動化製程控制，其中回饋是基於晶圓至晶圓進行。
另外，若CICE使用電場，則CICE製程期間之蝕刻均勻性亦取決於電極與基板之間的接觸之電阻。用最佳波長及強度之光照明基板之背面會改良蝕刻之均勻性。基板的後處理
選擇基板摻雜及摻雜劑濃度以將利用CICE蝕刻之結構之形態最佳化。基板可包含摻雜經最佳化之矽層，或整個基板可具有經最佳化之摻雜濃度。在一個實施例中，基板是無摻雜矽。在另一實施例中，基板是具有0.01至0.1歐姆-公分之電阻率的具磷摻雜劑之適度摻雜之n型矽。其他實施例包括具有磷及/或砷摻雜劑之輕摻雜之n型矽、具有輕摻雜、適度摻雜、重摻雜或退化摻雜之硼摻雜劑之p型矽，及具有輕摻雜、適度摻雜、重摻雜或退化摻雜之磷摻雜劑之n型矽。
在CICE之後，移除催化劑且可使用離子植入、退火、擴散等對蝕刻特徵及基板進行摻雜，以產生具有應用特定之摻雜類型及濃度的結構。在一個實施例中，可使用硼植入及退火來改質高度摻雜之n型層中之蝕刻結構，以將摻雜變為無摻雜或輕度p摻雜。在另一實施例中，接著摻雜無摻雜矽中之蝕刻結構以將該等蝕刻結構之摻雜改質為輕度或重度p摻雜或n摻雜之矽。蒸汽蝕刻及控制
CICE可利用處於蒸汽狀態下之蝕刻劑執行。用於基於蒸汽之CICE的裝置可包含用於控制區域基板溫度之熱夾盤及用於監測蝕刻劑蒸汽之每一組份之蒸氣壓的構件。電場亦可以電漿之形式施加。在一些實施例中，可使用脈衝H2 O2 蒸汽及HF蒸汽、脈衝H2 O2 液體及HF液體、脈衝H2 O2 蒸汽及HF液體或脈衝H2 O2 蒸汽及HF液體。H2 O2 、電漿及氟離子流量/壓力可交替以達成交替孔隙度。將較強氧化劑用於多孔層且將較弱氧化劑用於無孔層。用於基於蒸汽之CICE的裝置類似於蒸汽蝕刻工具，諸如蒸汽HF。具有區域溫度控制以及光學計量之熱夾盤可用於控制基於蒸汽之CICE的蝕刻深度變化。磁場輔助之 CICE
諸如Ni、Co、Fe之磁性材料可用於催化劑中以執行CICE。基於磁性材料對CICE蝕刻劑之抗性，該等金屬可用作獨立催化劑或該等金屬可封在諸如Pd、Pt、Au、Ru等之其他催化劑材料中。磁場可用於在蝕刻進行時引導催化劑圖案，且可防止蝕刻深度變化，或充當蝕刻終止方法。催化劑圖案化製程
催化劑材料之晶圓尺度圖案化是CICE製程之基礎態樣。諸如電漿蝕刻及化學蝕刻之典型圖案化方法不適用於CICE中所使用之催化劑。催化劑材料通常為貴金屬，該等貴金屬不形成電漿蝕刻之揮發性副產物。另外，此等金屬之化學蝕刻可攻擊微影圖案及基板材料。各種實施例提供用於產生催化劑圖案之替代方法。催化劑材料
催化劑材料應為CMOS相容以防止矽中之深度缺陷。深度缺陷在於高溫下處理諸如Au及Cu之金屬時出現。由於CICE是室溫至低溫製程，因此此等缺陷之效應可為最小的。催化劑可為以下各者中之一或多者：Au、Ag、Pt、Pd、Ru、Ir、Rh、W、Co、Cu、Al、RuO2 、IrO2 、TiN、TaN、石墨烯等。催化劑對CICE製程之影響基於催化劑之催化性質及對蝕刻劑溶液之穩定性而改變。儘管Au及Ag已顯露高異向性及可控形態（孔隙度、孔徑、孔定向），但Au及Ag並不CMOS相容。Pt及Pd展示可比較之CICE製程結果。CMOS相容催化劑之使用是確保能夠利用CICE來製造元件時的第一步。此外，對於CMOS相容催化劑，沉積及圖案化必須具有高良率。
第1圖根據本發明技術之一些實施例圖示利用Au催化劑蝕刻的菱形橫截面奈米線100之一實例。根據本發明技術之各種實施例，第2圖圖示利用Pd催化劑蝕刻的圓形橫截面奈米線200之一實例，且第3圖展示利用Ru催化劑蝕刻的奈米線300。第4圖根據本發明技術之一或多個實施例圖示利用Pt催化劑蝕刻的圓形橫截面奈米洞400之一實例。
沉積之催化劑需要使用電漿蝕刻、濕式蝕刻、剝離、具有金屬斷裂之沉積、原子層蝕刻等進行圖案化。在一個實施例中，將Ru用作為用於MACE之催化劑。Ru可使用原子層沉積來沉積，具有(a)作為可能之共反應物的雙（乙基環戊二烯基）釕(Ⅱ)及O2 、NH3 等；(b)作為可能之共反應物的（乙基苄基） （1-乙基-1,4-環己二烯基） Ru(0)前驅物及O2 ；(c)熱RuO4 (ToRuS)/H2 等。Ru亦可使用選擇性ALD而選擇性地沉積在所要區中，其中經圖案化之ALD-抑制材料及/或ALD-增強材料取決於所使用之前驅物。在一個實施例中，ALD-抑制材料為SiO2 且ALD-增強材料為Ti。在另一實施例中，ALD-抑制材料為Si-H且ALD-增強材料為SiO2 。
可利用諸如光阻劑、聚合物、壓模抗蝕劑、氧化矽、氮化矽等之蝕刻遮罩，使用臭氧、電漿O2 、O2 /Cl2 化學品來圖案化且蝕刻沉積之Ru。亦可使用具有用於電漿蝕刻之類似氣體化學品之原子層蝕刻來蝕刻Ru。亦可使用次氯酸鹽鈉混合物對Ru進行濕式蝕刻。在利用Ru之CICE之後，可使用臭氧、電漿O2 、O2 /Cl2 化學品或具有CMOS相容次氯酸鹽溶液之濕或蒸汽化學品來移除金屬。催化劑沉積
用作催化劑之貴金屬及過渡金屬不能藉由傳統CMOS圖案化方法來圖案化，該等傳統CMOS圖案化方法包含沉積材料、用於界定特徵之微影及用於將微影圖案轉移至所要材料中之電漿蝕刻。此是因為該等催化劑通常不形成電漿蝕刻所需之揮發性化合物。此外，來自離子碾磨及電漿蝕刻之殘餘物可將金屬再沉積在特徵內，從而引起元件故障。
所需的催化劑之厚度取決於CICE製程及待蝕刻之圖案。另外，為了防止不均勻之蝕刻深度，可增大催化劑厚度以改良網之剛性。在下文描述用於催化劑圖案化之方法。選擇性原子層沉積
諸如Pt或Pd之催化劑金屬的選擇性原子層沉積(ALD)可用於確保金屬僅沉積在與矽直接接觸之區域中。原生氧化矽可用於改良沉積區與微影化抗蝕劑特徵之間的表面能梯度。第4圖包括製程400，此製程根據本發明技術之一些實施例說明可在使用選定ALD來圖案化催化劑中使用的一組步驟之一實例。
如第5圖中所圖示，步驟505表明一選擇性阻斷層（例如PMMA、聚醯亞胺、碳等）在一基板上之光學沉積。在一些實施例中，基板可為具有可選層之Si晶圓，該等可選層諸如磊晶之經摻雜聚矽氧、SiGe或基於應用之其他層。在步驟510中，可使用微影以界定催化劑區。在一些實例中，微影可包括光微影、壓模微影、EUV微影、微影-蝕刻-微影-蝕刻(Litho-Etch-Litho-Etch；LELE)或其他類型的基於目的之微影中之一或多者。繼續至步驟515，顯影用於光學微影之微影化抗蝕劑。另外，針對壓模微影的殘餘層厚度之浮渣清除及至選擇性阻斷層中之圖案轉移可發生，以暴露矽基板。此外，可在選擇性原子層沉積(selective atomic layer deposition；S-ALD)之前移除微影化抗蝕劑。在步驟520中，將S-ALD應用於原生氧化物表面上之催化劑材料或藉由使聚矽氧基板曝露於氧電漿而產生之氧化物。在一些實施例中，ALD未應用於（或以不顯著量應用於）微影化抗蝕劑及/或阻斷層。在步驟525中，執行CICE，且在CICE完成後，在步驟530中，移除催化劑材料、阻斷層及/或微影化抗蝕劑。
在一個實施例中，使用光微影以在選擇性原子層沉積之前產生圖案。在此情況下，將膜之多層堆疊用於具有有機旋塗BARC之光微影，且此多層堆疊中所使用之碳硬式遮罩亦可用作用於選擇性ALD之選擇性阻斷層。
第6圖包括製程600，此製程說明用於光微影后之選擇性ALD的製程流程之一實例。在製程步驟605中，將光微影應用於一多層膜堆疊。在一些實施例中，多層膜堆疊包括表塗層、PR、BARC、硬式遮罩、碳硬式遮罩及基板中之一或多者。程序600以製程步驟610繼續，在此製程步驟中，將光微影進一步用於此多層膜堆疊並顯影抗蝕劑。在製程步驟615中，一旦抗蝕劑顯影，至硬式遮罩中之蝕刻即發生。在一些實施例中，蝕刻包括使用諸如旋塗式玻璃或二氧化矽之矽。在製程步驟620中，移除光阻劑且執行至碳硬式遮罩中之蝕刻。在一些實施例中，蝕刻碳硬式遮罩可利用CVD碳或旋塗式碳。在製程步驟625中，使用蒸汽HF移除含矽之硬式遮罩。在一些實施例中，可經由相對於碳具有選擇性之電漿蝕刻來移除含聚矽氧之硬式遮罩。在移除含聚矽氧硬式遮罩之後，在製程步驟630中，執行催化劑之選擇性ALD。在製程步驟635中，移除碳硬式遮罩。在替代性實施例中，可將碳硬式遮罩留在恰當位置。在製程步驟640中，執行CICE。
在下表中列出原子層沉積(atomic layer deposition；ALD)之前驅物：
催化劑 材料 前驅物A 氣體B ALD化學品 用於沉積 之基板
鉑 三甲基（甲基環-戊二烯基）鉑(IV) 氧氣 電漿增強、熱燃燒化學品 SiO2 ， 具有原生氧化物之Si
鈀 Pd(hfac)2 福馬林，H2 熱-氫還原化學品
金 三甲基膦基三甲基金(Ⅲ) 氧氣 電漿
TiN 四（二乙基胺基）鈦(Ⅳ)、四（二甲基胺基）鈦(Ⅳ)、四氯化鈦、異丙氧化鈦(Ⅳ) NH3 電漿增強、熱
TaN 三（二乙基胺基）（三級丁基胺基）鉭(Ⅴ) 氫氣、NH3 電漿增強、熱
Ru 雙（乙基環戊二烯基）釕(Ⅱ) NH3 、O2 電漿、熱                                                        一 燃燒化學品
Ir lr(acac)3 O2 熱                                                                    一 燃燒化學品
Ag Ag(fod)(PEt3 ) 氫氣 電漿增強
Cu (Cu(thd)2 )；β-二酮銅：1,1,1,5,5,5-六氟乙醯丙酮銅(Ⅱ) (Cu(hfac)2 ) 甲醇、乙醇、福馬林 熱-                                                                  一 氫還原化學品
Co Co(MeCp)2 H2 或NH3 電漿增強
雙（N-三級丁基,N'-乙基丙脒）鈷(Ⅱ) H2 O 熱
W 雙（三級丁基胺基）雙（二甲基胺基）鎢(Ⅵ)，WF6 Si2 H6 熱-氟矽烷消去化學品
原子層蝕刻
可基於在微影之後蝕刻掉材料來圖案化催化劑材料。舉例而言，可使用利用Cl2 之電漿蝕刻來蝕刻鉑，以在高於210°C之溫度下形成PtCl2 ，此是因為PtCl2 在彼等溫度下揮發，且因此可用作為在沉積及微影之後蝕刻金屬之可行方法。儘管習知電漿蝕刻不可產生催化劑材料中之一些的揮發性化合物，但諸如原子層蝕刻(Atomic Layer Etching；ALE)之其他方法可用於不破化微影化圖案之溫和蝕刻製程。特別地，對於可使用之低於20 nm特徵大小，可使用ALE。第7圖包括製程700，此製程根據一些實施例說明使用ALE的催化劑圖案化之一實例。
如第7圖中所圖示，步驟705要求在基板上沉積催化劑材料。在一些實施例中，催化劑材料之沉積利用ALD、濺鍍、電子束蒸發、熱蒸發、電沉積或其他類似沉積方法中之一或多者。基板可為Si晶圓。在一些實施例中，基板可包括額外層，諸如磊晶之經摻雜矽、SiGe或視基板之應用而定的其他層。在製程步驟710中，蝕刻遮罩（例如旋塗式碳、氧化矽、氮化物、TI、TiN等）之沉積可發生，接著進行用於界定催化劑區之微影。微影可藉由光微影、壓模微影、EUV微影及/或微影-蝕刻-微影-蝕刻(Litho-Etch-Litho-Etch；LELE)來執行。應瞭解，所使用的微影之類型不受限制。
在界定催化劑區後，在製程步驟715中，顯影一微影化抗蝕劑以用於光學微影。在一些實施例中，針對壓模微影執行殘餘層厚度之浮渣清除。另外，至可選蝕刻遮罩層中之圖案轉移及使用電漿蝕刻或原子層蝕刻的催化劑之圖案化可發生。在步驟720中，可移除蝕刻遮罩及微影。在步驟720之後，在步驟725中，執行CICE。在CICE完成後，在步驟730中，經由濕式蝕刻、電漿蝕刻或原子層蝕刻(ALE)來移除催化劑材料。
用於Pt蝕刻之典型電漿蝕刻化學品是SF6 /Ar/O2 、SF6 /C4 F8 、Cl2 /CO、Cl2 /O2 、Cl2 /C2 F6 、H2 S、HBr、S2 Cl2 /Cl2 及CO/NH3 。另外，Pd及Pt可藉由SF6 /Ar、Cl2 /Ar及CF4 /AR氣體化學品來蝕刻。然而，此等電漿化學品具有諸如蝕刻材料之再沉積、高熱需求及/或基板材料之損壞的挑戰。原子層蝕刻(ALE)是可避免此等問題之溫和蝕刻。
下面給出使用ALE的用於不同催化劑材料之典型蝕刻化學品：
材料 化學品 能量源 E_離子(eV) 蝕刻速率（埃/循環） 定向
TaN Cl2 /He H2 /He - 35至70 是
TiN Cl2 /He H2 /He - 50至73 是
O3 /H2 O2 、HF 熱 - 0.06至0.25 否
W Cl2 Ar+ 60 2.1 -
O2 /O3 、BCl3 、HF、O2 、WF6 熱 - 0.34至6.3 否
Co Acac Ar+ 500 12 是
甲酸 O2 電漿 200 28 是
Fe Cu Pd Pt 甲酸 O2 電漿 200 42 是
37
12
5
剝離
亦可使用剝離製程來圖案化催化劑。第8圖包括製程800且根據一些實施例圖示使用剝離的催化劑圖案化之一實例。在第8圖所示之實施例中，使用以下步驟。在製程步驟805中，在基板上沉積剝離層（例如PVA、旋塗式玻璃、聚醯亞胺等）可發生。在一些實施例中，基板可為Si晶圓。Si晶圓可包括多種層，包括磊晶之經摻雜矽層、SiGe層或視應用而定的其他類型之層。在製程步驟810中，藉由微影來界定催化劑區。微影可包括光微影、壓模微影、EUV微影、微影-蝕刻-微影-蝕刻(Litho-Etch-Litho-Etch；LELE)或其他應用恰當之微影方法。繼續製程步驟815，顯影一微影化抗蝕劑以允許光學微影。殘餘層厚度之浮渣清除亦可發生。可進行至剝離層中之圖案轉移以暴露聚矽氧基板，使得在剝離層輪廓中存在一切口。此切口亦可使用聚矽氧之電漿蝕刻在矽基板中形成。在微影抗蝕劑在基板上就位後，在製程步驟820中，可藉由利用電子束蒸發、熱蒸發或其他恰當方法定向地沉積催化劑材料。在製程步驟825中，在沉積催化劑材料之後，不與矽基板直接接觸之區域中的催化劑材料之剝離可發生。在一些實施例中，濕式蝕刻可用於移除剝離層。在步驟830中，執行CICE，且在CICE完成後，在步驟835中移除催化劑材料。
此剝離製程可導致良率損失及材料之再沉積，且因此必須進行最佳化。超音波攪拌亦可結合剝離製程使用以改良剝離良率。無剝離之催化劑圖案化
CICE製程僅在催化劑材料與矽接觸之區域中蝕刻至諸如矽之半導體中。此性質可用於執行無剝離之蝕刻。催化劑可沉積在微影化區域及基板之上，但僅與基板接觸之區域是藉由CICE蝕刻，從而不需要剝離。然而，諸如抗蝕劑、氮化矽、鉻、氧化鋁等之微影化材料上之催化劑亦可催化氧化劑還原反應，且擾亂蝕刻劑之濃度。此可藉由將導致額外催化之CICE蝕刻劑最佳化來克服。
第9圖包括製程900且根據本發明技術之各種實施例圖示無剝離之催化劑圖案化之一實例。如第9圖中所圖示，一些實施例可使用以下步驟。在製程步驟905中，在基板上沉積底切層堆疊（例如旋塗式玻璃、聚醯亞胺、旋塗式碳等）可發生。在一些實施例中，基板可為Si晶圓。Si晶圓可包括多種層，包括磊晶之經摻雜矽層、SiGe層或視應用而定的其他類型之層。在製程步驟910中，使用微影以界定催化劑區。微影可包括光微影、壓模微影、EUV微影、微影-蝕刻-微影-蝕刻(LELE)或其他應用恰當之微影方法。
繼續製程步驟915，顯影微影化抗蝕劑以允許光學微影。殘餘層厚度之浮渣清除亦可發生。另外，可進行至底切層堆疊中之圖案轉移以暴露聚矽氧基板，使得在聚矽氧基板之上的層中存在一切口。此切口亦可使用聚矽氧之電漿蝕刻在矽基板中形成。在微影抗蝕劑在基板上就位後，在製程步驟920中，催化劑材料之沉積可使用諸如電子束蒸發、熱蒸發、電沉積或其他沉積方法之方法發生。在一些實施例中，沉積之層由於切口輪廓而不連續。在製程步驟925中，在沉積催化劑材料之後，執行CICE，且在CICE完成後，可在步驟930中移除催化劑材料、微影抗蝕劑及底切層材料。
在一個實施例中，底切堆疊包含在矽之上的旋塗式碳（或CVD碳）及聚醯亞胺。調諧電漿蝕刻以使用於聚醯亞胺層之橫向組件大於用於旋塗式碳層之橫向組件，由此產生切口。諸如旋塗矽及旋塗玻璃之含矽聚合物亦可用於改良選擇性。氧化矽外部殼體可存在於此等含Si聚合物中，歸因於在CICE蝕刻劑中存在HF，該等含Si聚合物將在CICE製程之前或期間被蝕刻掉。
替代地，可藉由至矽中之短電漿蝕刻來替換底切層以在硬式遮罩下形成一切口輪廓。可使用RIE及/或利用布氏製程來蝕刻矽。可藉由改變蝕刻氣體、流動速率、壓力、功率、DC偏壓及其他蝕刻參數來修改矽之等向性。
第10圖根據本發明技術之各種實施例圖示藉由在蝕刻特徵上沉積催化劑材料的催化劑圖案化之一實例1000，展示了圖案之不連續性。在製程步驟1005中，使用電漿蝕刻、原子層蝕刻或濕式蝕刻將基板蝕刻至一短高度。在製程步驟1010中，使用物理氣相沉積、化學氣相沉積、熱或電子束蒸發等來沉積催化劑材料。在製程步驟1015中，執行CICE以使用沉積之催化劑蝕刻至半導體基板中。在一個實施例中，蝕刻遮罩是碳、鉻等，初始蝕刻為使用反應離子蝕刻及/或深度矽蝕刻而進入矽中。初始矽蝕刻輪廓可為等向性的，以產生一切口。沉積之催化劑包含以下各者中之一或多種，且亦可為以下各者中之兩者或多於兩者之合金：Au、Ag、Pt、Pd、Ru、Ir、Rh、W、Co、Cu、Al、RuO2 、IrO2 、TiN、TaN、石墨烯、Cr、C、Mo等。選擇性電沉積
另一沉積方法是經由微影之後的電沉積或無電沉積，其中金屬僅沉積在基板的未被抗蝕劑或絕緣材料覆蓋之區域中。此程序可包括獲得諸如Si晶圓之基板。Si晶圓可包括額外的基於應用之層，諸如磊晶之經摻雜矽層、SiGe層或其他類型之層。一旦獲得，用於改良表面上之電導率的薄（小於10 nm）金屬層之沉積即可發生。金屬層可包括Ti、TiN、Ta、TaN、W或其他應用特定之金屬或金屬化合物中之一或多者。一旦金屬層沉積，即可沉積額外絕緣層，諸如PMMA、聚醯亞胺或其他絕緣材料。接著可經由微影（例如光微影、壓模微影、EUV微影、微影-蝕刻-微影-蝕刻等）來界定催化劑區。接著可顯影微影化抗蝕劑以用於光學微影。替代地，針對壓模微影的殘餘層厚度之浮渣清除可發生。一旦完成，即可進行至絕緣層中之圖案轉移以暴露薄金屬膜（若存在）及/或矽基板。在暴露後，在未被絕緣層材料覆蓋之區域中的催化劑金屬之選擇性電沉積或無電沉積可發生。
在下表中給出用於各種催化劑金屬之電沉積之化學品：
催化劑材料 電解質
鉑 K2 PtCl6 + HClO4
鈀 K2 Pd(CN)4
金 亞硫酸金銨，KAu(CN)2
Ru RuCl3.xH2 O + HClO4
催化劑移除
在CICE製程完成之後，必須將蝕刻劑材料完全自高縱橫比結構沖洗掉。此可藉由升高液體之溫度以增強利用諸如DI水之沖洗介質或諸如異丙醇或乙醇之低表面張力液體的置換來進行。此後，必須在不影響蝕刻結構的情況下移除位於蝕刻之高縱橫比結構之底部的催化劑材料。舉例而言，必須在不影響矽、氧化矽、SiGe、多孔矽、多孔矽氧化物等的情況下蝕刻鉑。諸如王水之濕蝕刻劑因此可能不起作用。電漿蝕刻不太可能到達深及/或高縱橫比溝槽之底部，且可導致易碎蝕刻結構之橫向蝕刻。電漿蝕刻亦可再沉積蝕刻產物。因此需要原子層蝕刻(ALE)以有效地選擇性地移除催化劑金屬。
第11圖根據本發明技術之一些實施例圖示催化劑材料的ALE之一實例。第11圖包括環境1100，此環境進一步包括基板1105、製程1110及半導體1115。在一些實施例中，半導體1105包括具有CICE後特徵之基板，該等CICE後特徵具有存在於CICE特徵之底部的催化劑材料。在製程1110中，可藉由對催化劑材料之原子層蝕刻來移除催化劑材料，此原子層蝕刻藉由重複表面改質及蝕刻之交替步驟。一旦製程1110完成，即可產生半導體1115。半導體1115包括半導體高縱橫比結構上之氧化物經移除之基板。在一些實施例中，半導體1105及半導體1115為相同半導體。
在一個實施例中，催化劑是由鈀製成，且藉由使用O2 電漿改質鈀表面及使用液體或蒸汽形式之甲酸蝕刻掉改質之鈀表面來執行鈀之原子層蝕刻。替代地，在富氧氣氛中在高溫下且無電漿情況下進行表面改質。在兩種情況下，亦可在矽HAR結構周圍形成氧化物之薄層。在氧化步驟期間生長之氧化矽之厚度可為自限性的。將甲酸蝕刻最佳化，使得甲酸蝕刻不影響奈米結構周圍之氧化矽。使用諸如HF蒸汽之溫和蝕刻或原子層蝕刻來移除氧化矽。
在一個實施例中，使用濕式蝕刻來移除催化劑，且針對痕量的待移除之催化劑，使用利用諸如質譜術、ICP-MS、液體層析術等之方法的元素映射對來自蝕刻劑之滲出液進行測試。亦可使用EELS、XPS、XRR等對局部區域進行測試。在一個實施例中，待移除之催化劑是金，且滲出液是基於碘化物之金蝕刻劑。在另一實施例中，待移除之催化劑是金，且滲出液是王水、硝酸與氫氯酸之混合物。替代地，對於諸如Pt、Pd、Au、Ru等之催化劑，滲出液可為甲酸。蝕刻劑輸送
蝕刻劑反應物及產物自及至高縱橫比特徵之底部之輸送對CICE期間的均勻蝕刻以及在CICE之後使用ALE移除催化劑材料兩者至關重要。用於ALE之最大縱橫比及最小特徵尺寸取決於CICE之應用。舉例而言，具有縱橫比1:100及小於10 nm之鰭半間距的鰭式FET或具有縱橫比1:500及30 nm之特徵大小的3D NAND快閃元件可能需要額外製程特徵以實現蝕刻劑材料至及自高縱橫比結構之底部之輸送。此可藉由一或多種方法來完成。舉例而言，升高氣體及/或基板之溫度。一旦氣體或基板之溫度提高，即產生大的「進出孔」以達成經改良輸送，特別針對具有大於100之縱橫比的低於50 nm之孔。在一個實施例中，微米尺度孔是以10微米間距圖案化以實現蝕刻劑氣體之垂直輸送，使得由該等進出孔佔據之面積不超過多於所要元件之面積的1%。至其他催化劑區域之橫向輸送是藉由使用橫向多孔層及/或藉由利用連接之催化劑網設計來達成。
替代地，壓力腔室內之壓力可在表面改質及蝕刻期間增大(P>100 mT)，而高真空(P>10 mT)用於在ALE步驟之間泵出氣體。此外，在引入蝕刻氣體之後引入具有指向表面之動能的中性氣體，使得可進行中性氣體將蝕刻氣體驅趕/撞擊至特徵中。
第12圖根據本發明技術之一或多個實施例圖示近接高縱橫比溝槽中的用於ALE之催化劑之一實例1200，且包括半導體奈米結構1205、1210、1215及1220。半導體1205包括塊材矽高縱橫比結構。半導體1210包括多孔與無孔矽HAR結構之交替層以達成催化劑蝕刻劑氣體之經改良輸送。半導體1215包括大特徵及連接之催化劑結構以達成經改良之實體輸送。半導體1220包括在HAR結構之底部產生的有意多孔結構以達成經改良輸送。
在一個實施例中，對於3D NAND快閃元件之應用，使用CICE以產生具有多孔矽與無孔矽之交替層之奈米結構。必須執行ALE以移除催化劑金屬而不影響多孔矽、無孔矽且在一些實施例中氧化之多孔矽。
在一實施例中，對於鰭式FET元件之應用，使用CICE橫向地產生多孔層，以在鰭形成期間增強蝕刻劑擴散。接著可在製造閘極、源極、汲極及介電組件期間將此等多孔層氧化及/或移除。
在另一實施例中，對於具有Si與SiGe之交替層的奈米片FET元件之應用，使用CICE在奈米片鰭之矽部分中之一些中橫向地產生多孔層，以增強蝕刻劑擴散。接著可在製造閘極、源極、汲極及介電組件期間將此等多孔層氧化及/或移除。
在另一實施例中，對於奈米片FET元件之應用，使用CICE以產生具有SiGe與Si之交替層之奈米結構。在此情況下，必須執行ALE以移除催化劑材料而不影響Si及SiGe。
在ALE製程中之一些中，在蝕刻之前執行催化劑之氧化。在此情況下，應注意僅氧化催化劑而不氧化奈米結構。替代地，可在奈米結構上生長薄的自限性氧化物，此氧化物是利用HF蒸汽蝕刻移除。在另一情況下，可執行多孔矽之選擇性氧化，同時亦將用於ALE之催化劑氧化。嵌入式催化劑
在催化劑材料不參加最終元件之應用中，可使用蝕刻將催化劑移除，或可將催化劑嵌入於絕緣材料內以確保催化劑不影響元件之效能。此可藉由使用CICE以蝕刻至比應用所需之深度大的深度來達成。接著利用過多深度以形成隔離催化劑之絕緣層。
第13圖根據本發明技術之一些實施例圖示具有嵌入催化劑的製程流程之一實例。第13圖包括製程1300及製程步驟1305、1310及1315。在製程步驟1305中，展示在底部具有一多孔層的CICE之後之高縱橫比結構。可將此多孔層氧化以改良絕緣性質。製程步驟1310包括使用ALD、CVD或其他類似製程來保形地沉積諸如SiO2 之絕緣體。製程步驟1315表明使用蒸汽HF的SiO2 之定時回蝕。可執行光學計量以藉由使用區域加熱以增強所需區中之蝕刻速率來控制蝕刻深度監測。
替代地，可使用ALD在催化劑材料上選擇性地沉積SiO2 以確保絕緣材料之厚度為均勻的。 交替層之選擇性移除
在諸如3D NAND之應用中，在一些實施例中，多孔Si或氧化之多孔Si之交替層必須相對於矽層選擇性地移除。此移除可使用HF蒸汽或HF與H2 O2 之溶液或藉由使用SiO2 之ALE來執行。在一些實施例中，交替之矽層必須相對於鎢或氧化矽層選擇性地移除。此移除可使用Si之ALE、使用TMAH、KOH、EDP或其他選擇性矽蝕刻劑之蝕刻來執行。
在諸如奈米片FET之應用中，交替之SiGe層必須相對於矽層選擇性地移除。此移除可使用氫氯酸(HCl)或藉由使用ALE來執行。 組合催化劑
用於CICE之催化劑材料可為不同材料之一合金，此合金經設計以針對CICE產生所要蝕刻特性，諸如催化活性、顆粒大小、對CICE蝕刻劑之化學抗性、能夠在CICE之後圖案化及移除等。可使用一組合濺鍍系統來沉積合金。合金可包括諸如Au、Ag、Pt、Pd、Ru、Ir、W、TiN、RuO2 、IrO2 等之活性CICE材料，及諸如Mo、C、Cr、金屬氧化物、半導體氧化物及氮化物之非活性或蝕刻阻滯材料。
可能合金之變化組合物之組合濺鍍可用於對理想催化劑材料進行最佳化。使用共濺鍍以產生組合多元催化劑。接著創建具有最優催化劑組成之濺鍍標靶以用於大面積CICE及大量生產。在一個實施例中，催化劑包含1%至99% Cr且剩餘部分為Ru。在另一實施例中，催化劑包含1%至99%碳且剩餘部分為Ru。其他合金包括Crx Cy Ru1-x-y 、Crx Cy Pd1-x-y 、Crx Ruy O1-x-y 等。
第14圖根據本發明技術之一些實施例圖示組合材料沉積1400之一實例。在第14圖中所圖示之實施例中，利用蝕刻遮罩預先圖案化開始基板以產生短的蝕刻結構以實現催化劑材料之不連續沉積。使用共濺鍍將催化劑合金濺鍍至具有短的蝕刻結構之基板上，其中催化劑合金之組成取決於濺鍍標靶相對於晶圓之位置。使用不連續沉積允許無需顯影用於圖案化催化劑合金之化學蝕刻配方而對不同催化劑合金進行測試。接著利用CICE蝕刻具有經圖案化之多元催化劑的基板，且在不同位置評估CICE製程之品質以判定最佳合金。對不同催化劑位置及組成重複此程序，以判定用於具有CICE之各種應用之理想催化劑。 用於蝕刻深度及良率監測的對塌陷特徵之計量
可藉由在塌陷之前使用一頂板(ceiling)及/或一低表面能塗層以增加特徵之臨界高度來防止奈米結構之塌陷。藉由以下操作來進行頂板製造：利用電漿蝕刻或SiSE將特徵蝕刻至短的穩定高度；沉積頂板；及繼續SiSE製程。「頂板」亦可處於沿著短柱之高度的高度，諸如處於L/2，其中L是短的穩定柱之高度。此給予額外支撐，因為該等特徵將被進一步蝕刻並將最大縱橫比擴大至大於在短柱之上具有頂板之情況下的最大縱橫比。此將結構穩定性賦予高縱橫比柱並防止塌陷。
可藉由以下各者來沉積頂板：傾斜沉積；聚合物填充、回蝕及頂板沉積；或諸如旋塗之方法。可用於頂板之材料包括聚合物、濺鍍/沉積之半導體、不與CICE蝕刻劑反應之金屬及氧化物，諸如Cr、Cr2 O3 、碳、矽、Al2 O3 等。亦可藉由一額外低解析度微影步驟或藉由引發頂板材料之孔隙性的反應而使頂板變得多孔。一旦基板經蝕刻且催化劑經移除，即可在移除多孔頂板之前進行藉由如原子層沉積之方法的記憶體膜或介電質填充劑之沉積。頂板材料亦可調諧至對原子層沉積(ALD)無選擇性，由此防止孔洞閉合並阻斷沉積路徑。在填充特徵之後，蝕刻或研磨除去頂板。ALD亦可用於在蝕刻之後封堵高縱橫比形狀以在不使用隔離催化劑之情況下產生深孔。
可藉由化學氣相沉積來進行諸如氟聚合物之低表面張力材料之沉積。諸如CF4 、CHF3 、CH2 F2 、CH4 之氣體可用於使用電漿工具來沉積聚合物。在一個實施例中，使用用於在用於矽之深反應離子蝕刻之布氏(Bosch)製程中產生鈍化層的相同製程來沉積鈍化層。接著使用異向性蝕刻以移除在奈米結構之底部之催化劑之上的鈍化層，且使用CICE進一步蝕刻樣本。
第15圖根據本發明技術之一些實施例圖示用於擴大利用CICE蝕刻的特徵之臨界縱橫比之製程1500之一實例。在製程步驟1505中，使用所描述之實施例來圖案化催化劑。在1510中進行短CICE製程以產生未塌陷奈米結構。製程步驟1515涉及低表面能層之保形沉積，在步驟1520中使用異向性電漿蝕刻自催化劑表面之頂部移除此低表面能層。為了在塌陷之前進一步改良結構之臨界縱橫比，可在步驟1525中使用方法在該等奈米結構之頂部上沉積一頂板，該等方法諸如傾斜沉積或犧牲材料填充、回蝕、頂板沉積及移除犧牲材料。在製程步驟1530中，可進行使用CICE之長蝕刻，以產生具有藉由低表面能層及頂板增強之臨界高度的未塌陷奈米結構。
藉由使用例如鐵氟龍(Teflon)之低表面張力塗層及一可選固定「頂板」來改良縱橫比以防止塌陷。黏附及塌陷之力學模型及模擬是用於判定關於由各種力引起之塌陷的臨界高度，各種力諸如重力、至基板之黏附、 鄰近奈米線之間的黏附及毛細管效應。
傳統上，藉由使用蝕刻終止層來達成蝕刻均勻性，蝕刻終止層受用於蝕刻所要材料之蝕刻化學品的攻擊最少。然而，對於具有高縱橫比矽蝕刻之應用，諸如對於鰭式FET、DRAM溝槽電容器及MEMS元件，使用定時蝕刻而非蝕刻終止。類似地，對於MACE，矽奈米結構高度是藉由定時蝕刻判定，其中將蝕刻劑沖洗掉以防止進一步蝕刻。歸因於由溫度、蝕刻劑濃度、背景光等之變化引起的與預定蝕刻速率之偏差，精確蝕刻時間在晶圓至晶圓間可能不同。具有經程式化以在目標蝕刻深度或在目標蝕刻深度之前塌陷之部分的原位蝕刻監測器可用於判定蝕刻時間，由此改良良率及均勻性。
若良率監測器經設計以具有用於標稱處理條件之特定光學簽名PC標稱 = f(γ s 標稱 , E標稱 , h標稱 )，則此光學簽名上、時間上以及空間上之偏差可指示與標稱處理條件之偏差。良率監測器之光學簽名、時間及空間可針對每一特定蝕刻製程定製。
第16圖根據本發明技術之一些實施例圖示可程式化塌陷1600之面積之一實例。可程式化塌陷之面積是藉由用於偵測塌陷之柱之光學計量的最小解析度判定。在一個實施例中，良率監測器結構包含多列臨界尺寸以5 nm之步進自5 nm變至1000 nm的柱，且在特定時間的初始塌陷柱之尺寸可判定蝕刻深度。替代地，可改變柱之間的間隔以得到類似塌陷結果。此等設計亦可用作用於定時電漿蝕刻製程之良率監測器。然而，在奈米結構塌陷之後，由於電漿之定向性質，柱開始沿著側壁被蝕刻，有可能導致不可重複之光學簽名。 用於3D NAND快閃之矽超晶格整合方案
第17圖根據本發明技術之各種實施例圖示矽超晶格整合方案17010之一實例。下文展示之導體層可經受由層之「迷宮」部分中之介電質材料引起的增大之電阻。
第18圖根據本發明技術之各種實施例圖示描繪用於製造導體（例如鎢）層之傳導性經改良的3D NAND快閃元件之替代方法的製程流程1800之一實例。如第18圖中所圖示，CICE製程及後續催化劑移除產生步驟(a)中的具有多孔矽與無孔矽之交替層的半導體奈米結構。在步驟(b)中，保形地沉積半導體（諸如矽）以填充微影鏈接。在步驟(c)中，選擇性氧化製程將多孔矽及多孔矽氧化物層中的保形沉積之矽氧化成氧化物。在步驟(d)中，將諸如聚合物、碳、氧化矽、氮化矽等之材料沉積在縫隙中，此後，將諸如氧化矽、氮化矽、多晶矽、鍺等之記憶體材料沉積在孔中。在步驟(f)中，移除縫隙中之材料，且在步驟(g)中，相對於包括矽層中的保形沉積之非晶或多晶矽之多孔氧化物層選擇性地移除矽層。在閘極替換步驟(h)中沉積並回蝕W之後，可執行可選步驟(i)，其中可用ALD填充之氧化矽替換多孔氧化物層，及/或可用介電質填充該等縫隙。
第19圖根據本發明技術之各種實施例圖示描繪用於製造導體（例如鎢）層之傳導性經改良的3D NAND快閃元件之替代方法的製程流程1900之一實例。如第19圖中所圖示，CICE製程及後續催化劑移除產生步驟(a)中的具有多孔矽與無孔矽之交替層的半導體奈米結構。在步驟(b)中，選擇性氧化製程將多孔矽及多孔矽氧化物層中的保形沉積之矽氧化成氧化物。在步驟(c)中，將諸如聚合物、碳、氧化矽、氮化矽等之材料沉積在縫隙中。在步驟(d)中，保形地沉積一材料（諸如矽、鍺等）以填充微影鏈接，此後，在步驟(e)中，將諸如氧化矽、氮化矽、多晶矽、鍺等之記憶體材料沉積在孔中。
在步驟(f)中，將縫隙中之材料與該等多孔氧化物層一起移除，且在步驟(g)中，在閘極替換步驟中沉積並回蝕W，接著進行可選退火以在鎢層中之微影鏈接中得到矽化鎢。此改良W層之傳導性，因為不同於介電質鏈接，矽化之鏈接不阻礙當前路徑。在步驟(h)中，相對於包括多孔氧化物層中的保形沉積之非晶或多晶矽之鎢(W)層選擇性地移除矽層。可執行可選步驟(i)，其中在槽中及W層之間填充氧化矽或氮氧化矽或另一絕緣體。
使用電漿氧化、UV氧化、低溫熱氧化等來進行多孔及/或非晶矽相對於無孔矽之選擇性氧化，其中使用諸如溫度、氧化劑流動速率（諸如氧、臭氧、水等）、壓力、電漿功率及氧化時間之各種參數來調諧氧化速率。處於特徵之邊緣的無孔矽之薄層亦可被氧化。矽層圖案尺寸之此變化可在催化劑圖案化及微影步驟期間得到補償。
第20圖圖示用於產生3D NAND快閃結構之各種實施例所需的催化劑圖案之實例2000。提供催化劑圖案中之連接鏈接，以防止在CICE製程期間及之後的奈米結構之塌陷且防止在CICE期間的催化劑結構之漂移。
第21圖圖示用於產生第20圖所示之催化劑圖案的微影製程流程2100之一實例。製程步驟2105涉及製造用於連接鏈接之線/空間。使用切割遮罩（步驟2110）以移除特定區域中之線，從而產生步驟2115中之鏈接。接著在步驟2120中將點及線覆蓋在切割線空間上並圖案化。接著在步驟2125及2130中使用可選切割遮罩以圖案化較厚線中之鏈接。
第22圖圖示具有各種組件之CICE蝕刻工具2200之一實例，該等組件諸如工具控制系統、蝕刻子系統-包括電場、溫度控制等。此CICE蝕刻工具亦包含用於流量控制之蝕刻劑分配子系統及蝕刻劑供應子系統。 結論
除非上下文明確地另有要求，否則貫穿說明書及申請專利範圍，詞語「包含」及類似者應在包括性意義上解釋，與排他或窮舉意義相反；換言之，在「包括但不限於」意義上。如本文中所使用，術語「連接」、「佔據」或其任何變體意味著在兩個或更多個元件之間的直接或間接之任何連接或耦接；元件之間的耦接或連接可為實體的、邏輯的或其組合。另外，詞語「本文中」、「上文」、「下文」及類似意義之詞語在用於本申請案中時整體地參考本申請案，而非參考本申請案之任何特定部分。在上下文准許的情況下，以上詳細描述中使用單數或複數數目之詞語亦可分別包括複數或單數數目。關於兩個或更多個項目之清單的詞語「或」覆蓋此詞語之所有以下解釋：清單中之項目中的任一者；清單中之所有項目；及清單中之項目的任何組合。
技術之實例的以上詳細描述不欲為詳盡的或將技術限於上文所揭示之精確形式。如熟習相關領域技術者將認識到的，儘管在上文出於說明性目的描述了技術之特定實例，但各種等效修改是可能的。舉例而言，儘管程序或區塊是以給定次序呈現，但替代實施可以不同次序執行具有多個步驟之程序或使用具有多個區塊之系統，且可刪除、移動、添加、細分、組合及/或修改一些程序或區塊以提供替代例或子組合。此等程序或區塊中之每一者可以多種不同方式來實施。此外，儘管程序或區塊有時展示為順序地執行，但此等程序或區塊可改為並行地執行或實施，或可在不同時間執行。此外，本文中所說明之任何特定數字僅為實例：替代實施可使用不同值或範圍。
本文中提供的本技術之教示可適用於其他系統，未必是上文所描述之系統。可組合上文所描述之各種實例之元件及動作以提供本技術之另外實施。本技術之一些替代性實施不僅可包括除上文所說明之彼等實施外的額外元件，而且可包括更少元件。
可根據以上詳細描述對本技術作出此等及其他改變。儘管以上描述描述本技術之特定實例且描述預期之最佳模式，但無論以上描述多麼詳細地以文字呈現，本技術能夠以許多方式實踐。系統之細節可在其特定實施中有大量變化，但仍被本文中所揭示之技術覆蓋。如上文所說明，在描述本技術之特定特徵或態樣時所使用的特定術語不應視為暗示此術語在本文中重新定義為限於與此術語相關聯的本技術之任何特定特性、特徵或態樣。一般地，以下申請專利範圍中所使用之術語不應解釋為將本技術限於本說明書中所揭示之特定實例，除非以上詳細描述章節明確地定義此等術語。因此，本技術之實際範疇不僅覆蓋所揭示之實例，而且覆蓋根據申請專利範圍實踐或實施本技術之所有等效方式。
為了減少技術方案之數目，在下文以特定技術方案形式呈現本技術之特定態樣，但申請人期望呈許多技術方案形式的本技術之各種態樣。舉例而言，儘管本技術之僅一個態樣可以特定技術方案格式陳述（例如，系統技術方案、方法技術方案、電腦可讀媒體技術方案等），但其他態樣可類似地以彼等技術方案格式或其他形式具體化，諸如以方法附加功能技術方案具體化。意欲根據專利法來處理之任何技術方案將以詞語「用於……的構件」開始，但術語「用於」在任何其他上下文中之使用不欲引用根據專利法之處理。因此，申請人保留在申請本申請案之後追求額外技術方案之權利，以在本申請案中或在接續申請案中追求此等額外技術方案形式。
100:菱形橫截面奈米線 200:圓形橫截面奈米線 300:奈米線 400:圓形橫截面奈米洞 505,510,515,520,525,530:步驟 605,610,615,620,625,630,635,640:製程步驟 705,710,715,720,725,730:製程步驟 805,810,815,820,825,830,835:製程步驟 905,910,915,920,925,930:製程步驟 1005,1010,1015:製程步驟 1305,1310,1315:製程步驟 1505,1510,1515,1520,1525,1530:製程步驟 2105,2110,2115,2120,2125,2130:製程步驟 800,900,1110,1300,1500:製程 1000,1200,2000:實例 1100:環境 1105:基板 1115:半導體 1205,1210,1215,1220:半導體奈米結構 1400:組合材料沉積 1600:可程式化塌陷 1700:矽超晶格整合方案 1800,1900:製程流程 2100:微影製程流程 2200:CICE蝕刻工具
將經由使用附圖來描述及解釋本發明技術之實施例，在附圖中：
第1圖根據本發明技術之一些實施例圖示利用金(Au)催化劑蝕刻的菱形橫截面奈米線之一實例；
第2圖根據本發明技術之各種實施例圖示利用鈀(Pd)催化劑蝕刻的圓形橫截面奈米線之一實例；
第3圖根據本發明技術之一或多個實施例圖示利用釕(Ru)催化劑蝕刻的圓形橫截面奈米線之一實例
第4圖根據本發明技術之一或多個實施例圖示利用鉑(Pt)催化劑蝕刻的圓形橫截面奈米洞之一實例；
第5圖根據本發明技術之一些實施例圖示可在使用選定ALD圖案化催化劑時使用的一組步驟之一實例。
第6圖根據本發明技術之一或多個實施例圖示用於光微影后之選擇性ALD的製程流程之一實例；
第7圖根據一些實施例圖示使用ALE的催化劑之圖案化之一實例；
第8圖根據一些實施例圖示使用剝離的催化劑之圖案化之一實例；
第9圖根據本發明技術之各種實施例圖示無剝離情況下的催化劑圖案化之一實例；
第10圖根據本發明技術之各種實施例圖示藉由在展示圖案不連續性之蝕刻特徵上沉積催化劑材料的催化劑之圖案化之一實例；
第11圖根據本發明技術之一些實施例圖示催化劑材料的ALE之一實例；
第12圖根據本發明技術之一或多個實施例圖示用於高縱橫比溝槽中之ALE的催化劑存取之一實例；
第13圖根據本發明技術之一些實施例圖示具有嵌入催化劑的製程流程之一實例；
第14圖根據本發明技術之一些實施例圖示將催化劑合金之組合材料沉積用於CICE之一實例；
第15圖根據本發明技術之一些實施例圖示用於延伸利用CICE蝕刻之特徵之臨界縱橫比的程序之一實例；
第16圖根據本發明技術之一些實施例圖示用於使用可程式化塌陷偵測蝕刻深度之良率監測器的設計之一實例；
第17圖根據本發明技術之各種實施例圖示使用CICE以產生結構之3D NAND快閃整合方案之一實例，其中展示了最終導體及絕緣體層由上而下橫截面；
第18圖至第19圖根據本發明技術之各種實施例圖示描繪用於製造導體層之傳導率經改良的3D NAND快閃元件之替代方法的製程流程之實例；
第20圖根據本發明技術之各種實施例圖示用於3D NAND快閃架構之CICE的初始催化劑圖案之實例；
第21圖根據本發明技術之各種實施例圖示用於產生催化劑圖案的微影製程流程之一實例；以及
第22圖根據本發明技術之各種實施例圖示具有不同子系統的CICE工具之一實例。
該等圖式未必按比例繪製。類似地，一些組件及/或操作可分離成不同區塊或組合成單一區塊，以用於論述本發明技術之實施例中之一些的目的。此外，儘管技術服從各種修改及替代形式，但特定實施例已用舉例方式在圖式中展示且在下文加以詳細描述。然而，本發明並不將技術限於所描述之特定實施例。相反地，技術意欲覆蓋在如藉由隨附申請專利範圍界定的技術範圍內之所有修改、等效物及替代物。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:菱形橫截面奈米線

Claims (133)

  1. 一種用於催化劑影響化學蝕刻之裝置，該裝置包含：一處理腔室，用於容納一半導體晶圓，其中該處理腔室包含在該半導體晶圓之一側或兩側上之一藍寶石窗口，其中該藍寶石窗口將來自一光源之照明傳輸至基板之背面以形成一歐姆接觸；一或多個致動器，經配置以控制該處理腔室內之環境性質；一控制系統，用於藉由經由該一或多個致動器調整該一或多個環境性質來控制該半導體晶圓之蝕刻速率；一光源，用於照明該半導體晶圓之一側或兩側；以及一沖洗台，用於移除蝕刻劑。
  2. 如請求項1所述之裝置，其中環境性質包括溫度、蒸氣壓、電場、蝕刻劑濃度、蝕刻劑成分及照明。
  3. 如請求項1所述之裝置，其中該沖洗台與該處理腔室相同。
  4. 如請求項1所述之裝置，進一步包含用於偵測蝕刻狀態之複數個感測器。
  5. 如請求項4所述之裝置，其中該蝕刻狀態包含以下各者中之一或多者：一蝕刻深度、一材料孔隙度、所蝕刻的交替層之數目、與一蝕刻劑接觸的摻雜之半導體材料之電導率、特徵之光學性質及在蝕刻製程期間及/或之後量測到的特徵之電性質。
  6. 如請求項1所述之裝置，進一步包含經由設備處理之一提前發送晶圓及用於感測該提前發送晶圓之蝕刻狀態之一離線計量系統。
  7. 如請求項6所述之裝置，其中該離線計量估計在該提前發送晶圓中注意到之製程偏差。
  8. 如請求項1所述之裝置，其中該處理腔室包含在該半導體晶圓之一側或兩側上之一或多個光纖纜線。
  9. 如請求項1所述之裝置，其中該處理腔室包含在該半導體晶圓之一側或兩側上之一電極。
  10. 如請求項9所述之裝置，其中該等電極經設計以允許光透射至該半導體晶圓之該一側或兩側。
  11. 如請求項1所述之裝置，其中該光源是具有可調諧波長及強度之一燈。
  12. 如請求項1所述之裝置，其中該電極之背面上之電解質包含以下各者中之一或多者：過氧化氫、PVA、PLA、硫酸、硫酸銨或水。
  13. 如請求項5所述之裝置，其中該蝕刻狀態是對該晶圓之正面及背面使用光學計量在原位判定。
  14. 如請求項13所述之裝置，其中在該晶圓之該正面上使用可見波長且在該晶圓之該背面上使用IR波長而獲取之影像能夠用於產生該蝕刻製程之任何階段的蝕刻正面之3D影像。
  15. 如請求項14所述之裝置，其中以規律的時 間間隔獲取該等影像以作為快照，其中該等時間間隔在1ms至1分鐘範圍內。
  16. 如請求項15所述之裝置，其中當以高於100kHz之一頻率拍攝時之該等快照能夠用於該控制系統中之即時製程控制。
  17. 一種用於改良催化劑影響化學蝕刻之可靠性之方法，該方法包含以下步驟：提供一半導體材料；在該半導體材料之一表面上圖案化一催化劑層；使該經圖案化之催化劑層曝露於一蝕刻劑及一時變電場，其中該經圖案化之催化劑層、該蝕刻劑及該電場導致半導體材料之蝕刻以形成垂直奈米結構；以及隨著該蝕刻進行，產生一或多個多孔性層，使得該等多孔層增強在高縱橫比結構之蝕刻期間的蝕刻劑擴散。
  18. 如請求項17所述之方法，其中該材料是以下各者中之一者：一單晶體塊材矽晶圓；沉積在一基板上的厚度大於100nm之一多晶矽層；沉積在一基板上的厚度大於100nm之一非晶矽層；一絕緣體上矽(SOI)晶圓；及在一基板上的厚度大於100nm之一磊晶矽層。
  19. 如請求項17所述之方法，其中該材料包含以下各者之交替層：具有變化之摻雜位準及摻雜劑的半導體材料；高度摻雜之矽與輕摻雜之矽；無摻雜矽與經摻雜矽或鍺；矽與SixGe1-x；不同摻雜之矽及/或 SixGe1-x、不同摻雜之矽及/或Ge；或Si與Ge。
  20. 如請求項19所述之方法，其中該等製成結構具有厚度在1nm與900nm之間的至少一個多孔層。
  21. 如請求項19所述之方法，其中該等經摻雜矽層中之一者在CICE中所使用之該蝕刻劑存在的情況下變為多孔的。
  22. 如請求項17所述之方法，其中該催化劑層在一蝕刻劑存在的情況下下沉至該半導體材料中。
  23. 如請求項17所述之方法，其中該蝕刻劑包含以下各者中之至少兩種：含氟物種之化學品HF或NH4F；氧化劑H2O2、KMnO4或溶解氧；醇類，乙醇、異丙醇或乙二醇；及質子性、非質子性、極性及非極性溶劑，包括DI水或二甲亞碸(DMSO)。
  24. 如請求項17所述之方法，其中該半導體材料包括以下各者中之一者：Ge、GaAs、GaN、Si、SiC、SiGe、InGaAs及其他IV族、III-V族、II-V族元素或化合物。
  25. 如請求項17所述之方法，其中該催化劑層包含以下各者中之一或多者：Au、Pt、Pd、Ru、Ag、Cu、Ni、W、TiN、TaN、RuO2、IrO2及石墨烯。
  26. 如請求項17所述之方法，其中該等製成結 構具有小於100nm之至少一個橫向尺寸；並且特徵之高度與最小橫向尺寸之一縱橫比為至少5：1。
  27. 如請求項17所述之方法，其中使用一時變電場以產生至少一個多孔層。
  28. 如請求項17所述之方法，其中將該至少一個多孔層氧化以產生氧化之多孔矽。
  29. 如請求項17所述之方法，其中選擇該至少一個多孔層之孔徑及孔隙度，使得藉由稍後移動通過孔洞來增強該蝕刻劑擴散，同時亦維持該等蝕刻結構之結構穩定性。
  30. 如請求項17所述之方法，其中藉由升高該蝕刻劑及/或基板之溫度來進一步增強該蝕刻劑擴散。
  31. 如請求項17所述之方法，其中藉由在蝕刻具有小於100nm之一臨界尺寸之高縱橫比特徵時藉由形成大的進出孔以用於經改良輸送來進一步增強該蝕刻劑擴散。
  32. 如請求項31所述之方法，其中該等進出孔佔據不超過10%的元件之總面積。
  33. 如請求項17所述之方法，其中藉由該等蝕刻結構之應用來判定該至少一個多孔層之位置及厚度。
  34. 如請求項33所述之方法，其中將該等所得結構用於隨後形成鰭式FET、橫向奈米線FET或奈米片FET。
  35. 如請求項34所述之方法，其中用於形成鰭 式FET之該多孔層之該位置在厚度為至少20nm之一無孔層下面，其中該至少20nm厚之無孔奈米結構用於形成鰭。
  36. 如請求項34所述之方法，其中用於形成奈米線FET或奈米片FET之該多孔層之該位置在總厚度為至少20nm的Si/SiGe層之一堆疊下面，其中該至少20nm厚之Si/SiGe奈米結構用於形成橫向奈米線或奈米片。
  37. 如請求項36所述之方法，其中在Si/SiGe層之堆疊之間存在多個多孔矽層，使得最終的蝕刻奈米結構具有多個奈米片，在該等奈米片之間具有多孔層。
  38. 如請求項17所述之方法，其中使用該等半導體結構以形成DRAM胞元。
  39. 如請求項38所述之方法，其中用於形成DRAM之該多孔層之該位置在厚度為至少10nm之一無孔層下面，其中該至少10nm厚度用於形成一DRAM電晶體。
  40. 如請求項39所述之方法，其中該多孔層可具有大於100nm之一厚度，且將該多孔層氧化及/或用包括SiO2、SiN或SiON之一低介電常數介電材料填充該等孔洞。
  41. 如請求項40所述之方法，其中在形成該多孔層的同時用CICE蝕刻孔，且用介電質及金屬填充此等高縱橫比孔以形成一DRAM電容器。
  42. 如請求項17所述之方法，其中使用該等半導體結構以形成3D NAND快閃。
  43. 一種用於改良催化劑影響化學蝕刻之可靠性之方法，該方法包含以下步驟：提供一半導體材料；在該半導體材料之一表面上圖案化一催化劑層，其中圖案包含一或多個微影鏈接；以及使該經圖案化之層曝露於一蝕刻劑，使得該經圖案化之催化劑層中之該等微影鏈接增強在高縱橫比結構之蝕刻期間的蝕刻劑擴散。
  44. 如請求項43所述之方法，其中該材料是以下各者中之一者：一單晶體塊材矽晶圓；沉積在一基板上的厚度大於100nm之一多晶矽層；沉積在一基板上的厚度大於100nm之一非晶矽層；一絕緣體上矽(SOI)晶圓；及在一基板上的厚度大於100nm之一磊晶矽層。
  45. 如請求項43所述之方法，其中該材料包含以下各者之交替層：具有變化之摻雜位準及摻雜劑的半導體材料；高度摻雜之矽與輕摻雜之矽；無摻雜矽與經摻雜矽或鍺；矽與SixGe1-x；不同摻雜之矽及/或SixGe1-x；不同摻雜之矽及/或Ge；或Si與Ge。
  46. 如請求項43所述之方法，其中該催化劑層在一蝕刻劑存在的情況下下沉至該半導體材料中。
  47. 如請求項43所述之方法，其中該蝕刻劑包 含以下各者中之至少兩種：含氟物種之化學品HF或NH4F；氧化劑H2O2、KMnO4或溶解氧；醇類，乙醇、異丙醇或乙二醇；及質子性、非質子性、極性及非極性溶劑，包括DI水或二甲亞碸(DMSO)。
  48. 如請求項43所述之方法，其中該半導體材料包含以下各者中之一者：Ge、GaAs、GaN、Si、SiC、SiGe、InGaAs及其他IV族、III-V族、II-V族元素或化合物。
  49. 如請求項43所述之方法，其中該催化劑層包含以下各者中之一或多者：Au、Pt、Pd、Ru、Ag、Cu、Ni、W、TiN、TaN、RuO2、IrO2及石墨烯。
  50. 如請求項43所述之方法，其中該等製成結構具有小於100nm之至少一個橫向尺寸；並且特徵之高度與最小橫向尺寸之一縱橫比為至少5：1。
  51. 如請求項43所述之方法，其中該等微影鏈接連接該催化劑之隔離區，使得該等微影鏈接藉由跨越該等微影鏈接之橫向移動來增強蝕刻劑化學品之輸送，同時亦維持該等蝕刻結構之結構穩定性。
  52. 如請求項43所述之方法，其中該等微影鏈接對應於當該催化劑在CICE期間下沉至該基板中時在該半導體材料中之間隙。
  53. 如請求項52所述之方法，其中用包括SiO2、 SiN、SiON、磊晶SI、W、TiN或碳之材料來填充該等間隙。
  54. 如請求項52所述之方法，其中用於填充該等間隙之該材料取決於該奈米結構之最終應用。
  55. 如請求項54所述之方法，其中使用原子層沉積、化學氣相沉積、電子束蒸發、旋塗、噴墨分配、物理氣相沉積或電漿增強沉積來填充該材料。
  56. 如請求項43所述之方法，其中藉由升高該蝕刻劑及/或基板之溫度來進一步增強該蝕刻劑擴散。
  57. 如請求項43所述之方法，其中藉由在蝕刻具有小於100nm之一臨界尺寸之高縱橫比特徵時形成大的進出孔(access-holes)以用於經改良輸送來進一步增強該蝕刻劑擴散。
  58. 如請求項57所述之方法，其中該等進出孔佔據不超過10%的元件之總面積。
  59. 如請求項43所述之方法，其中將該等所得結構用於隨後形成鰭式FET、橫向奈米線FET或奈米片FET。
  60. 如請求項43所述之方法，其中使用該等半導體結構以形成DRAM胞元。
  61. 如請求項43所述之方法，其中使用該等半導體結構以形成3D NAND快閃。
  62. 一種圖案化用於催化劑影響化學蝕刻之一催化劑之方法，該方法包含以下步驟： 利用微影結構來圖案化一基板，其中該基板之一表面在無該等微影結構之區中暴露，在該暴露之基板表面上選擇性地沉積一催化劑，及使該基板及該催化劑暴露於一蝕刻劑。
  63. 如請求項62所述之方法，其中該基板是以下各者中之一者：一單晶體塊材矽晶圓；沉積在一基板上的厚度大於100nm之一多晶矽層；沉積在一基板上的厚度大於100nm之一非晶矽層；一絕緣體上矽(SOI)晶圓；及在一基板上的厚度大於100nm之一磊晶矽層。
  64. 如請求項62所述之方法，其中該基板包含以下各者之交替層：具有變化之摻雜位準及摻雜劑的半導體材料；高度摻雜之矽與輕摻雜之矽；無摻雜矽與經摻雜矽或鍺；矽與SixGe1-x；不同摻雜之矽及/或SixGe1-x；不同摻雜之矽及/或Ge；或Si與Ge。
  65. 如請求項64所述之方法，其中該半導體材料包括以下各者中之一者：Ge、GaAs、GaN、Si、SiC、SiGe、InGaAs及其他IV族、III-V族、II-V族元素或化合物。
  66. 如請求項62所述之方法，其中該催化劑在一蝕刻劑存在的情況下下沉至該半導體材料中。
  67. 如請求項62所述之方法，其中該蝕刻劑包含以下各者中之至少兩種： 含氟物種之化學品HF或NH4F；氧化劑H2O2、KMnO4或溶解氧；醇類，乙醇、異丙醇或乙二醇；及質子性、非質子性、極性及非極性溶劑，包括DI水或二甲亞碸(DMSO)。
  68. 如請求項62所述之方法，其中該催化劑層包含以下各者中之一或多者：Au、Pt、Pd、Ru、Ag、Co、Cu、Ni、W、TiN、TaN、RuO2、IrO2及石墨烯。
  69. 如請求項62所述之方法，其中使用選擇性原子層沉積在矽表面上沉積該催化劑材料，其中該矽表面含有一原生氧化物層。
  70. 如請求項62所述之方法，其中使該矽表面曝露於一氧電漿以形成一薄氧化物層。
  71. 如請求項69所述之方法，其中該等微影化結構是由不服從催化劑材料之原子層沉積之材料製成，該材料包括聚合物、微影抗蝕劑或碳。
  72. 如請求項62所述之方法，其中設計該等微影結構，使得該催化劑形成一連接網。
  73. 如請求項72所述之方法，其中藉由該連接網之機械穩定性所需之厚度來判定催化劑厚度。
  74. 如請求項62所述之方法，其中設計該等微影結構，使得該催化劑包含隔離點。
  75. 如請求項74所述之方法，其中判定該催化 劑厚度，使得該等催化劑點含有針孔。
  76. 如請求項74所述之方法，其中判定該催化劑厚度，使得該催化劑足夠厚以形成鄰接的材料點。
  77. 一種圖案化用於催化劑影響化學蝕刻之一催化劑之方法，該方法包含以下步驟：在一基板上沉積一催化劑，其中利用微影結構來圖案化該催化劑，且其中該等微影結構用作用於蝕刻催化劑材料之一遮罩，及使該基板及該催化劑曝露於一蝕刻劑。
  78. 如請求項77所述之方法，其中該基板是以下各者中之一者：一單晶體塊材矽晶圓；沉積在一基板上的厚度大於100nm之一多晶矽層；沉積在一基板上的厚度大於100nm之一非晶矽層；一絕緣體上矽(SOI)晶圓；及在一基板上的厚度大於100nm之一磊晶矽層。
  79. 如請求項77所述之方法，其中該基板包含以下各者之交替層：具有變化之摻雜位準及摻雜劑的半導體材料；高度摻雜之矽與輕摻雜之矽；無摻雜矽與經摻雜矽或鍺；矽與SixGe1-x；不同摻雜之矽及/或SixGe1-x；不同摻雜之矽及/或Ge；或Si與Ge。
  80. 如請求項79所述之方法，其中該半導體材料包括以下各者中之一者：Ge、GaAs、GaN、Si、SiC、SiGe、InGaAs及其他IV族、III-V族、II-V族元 素或化合物。
  81. 如請求項77所述之方法，其中該催化劑在一蝕刻劑存在的情況下下沉至該半導體材料中。
  82. 如請求項77所述之方法，其中該蝕刻劑包含以下各者中之至少兩種：含氟物種之化學品HF或NH4F；氧化劑H2O2、KMnO4或溶解氧；醇類，乙醇、異丙醇或乙二醇；及質子性、非質子性、極性及非極性溶劑，包括DI水或二甲亞碸(DMSO)。
  83. 如請求項77所述之方法，其中該催化劑層包含以下各者中之一或多者：Au、Pt、Pd、Ru、Ag、Co、Cu、Ni、W、TiN、TaN、RuO2、IrO2及石墨烯。
  84. 如請求項77所述之方法，其中使用原子層蝕刻蝕刻掉該催化劑材料。
  85. 如請求項77所述之方法，其中設計該等微影結構，使得該催化劑形成一連接網。
  86. 如請求項77所述之方法，其中藉由該連接網之機械穩定性所需之厚度來判定催化劑厚度。
  87. 如請求項77所述之方法，其中設計該等微影結構，使得該催化劑包含隔離點。
  88. 如請求項77所述之方法，其中判定該催化劑厚度，使得該等催化劑點含有針孔。
  89. 如請求項77所述之方法，其中判定該催化劑厚度，使得該催化劑足夠厚以形成鄰接的材料點。
  90. 一種在催化劑影響化學蝕刻之後移除催化劑材料之方法，該方法包含以下步驟：使用一催化劑，使用催化劑影響化學蝕刻產生高縱橫比結構，其中該催化劑位於該等高縱橫比結構之底部，及在不實質上影響該等高縱橫比結構的情況下移除該催化劑材料。
  91. 如請求項90所述之方法，其中該等高縱橫比結構之縱橫比不超過可能允許用於與催化劑金屬相互作用之蝕刻劑氣體、蒸汽或液體之實體輸送的最大值。
  92. 如請求項90所述之方法，其中該等高縱橫比結構包含一或多層多孔材料。
  93. 如請求項92所述之方法，其中藉由該等橫向多孔層來增強催化劑蝕刻劑氣體、蒸汽或液體之該實體輸送。
  94. 如請求項90所述之方法，其中該催化劑材料是一連接網。
  95. 如請求項94所述之方法，其中該連接網增強催化劑蝕刻劑之實體輸送。
  96. 如請求項90所述之方法，其中使用原子層蝕刻來移除該催化劑材料。
  97. 如請求項96所述之方法，其中藉由升高該 蝕刻劑材料及/或該基板之溫度來增強催化劑蝕刻劑之該實體輸送。
  98. 如請求項96所述之方法，其中藉由增大蝕刻劑氣體之壓力來增強催化劑蝕刻劑之該實體輸送，且使用較高真空以改良蝕刻劑產物自高縱橫比溝槽之底部之脫附。
  99. 如請求項98所述之方法，其中藉由在蝕刻具有小於100nm之一臨界尺寸之高縱橫比特徵時形成大的進出孔以用於經改良輸送來增強催化劑蝕刻劑之該實體輸送。
  100. 如請求項99所述之方法，其中設計該等微影結構，使得較大特徵或出入孔以一對稱方式形成以改良蝕刻劑之垂直輸送，且連接至較小催化劑特徵以改良該等蝕刻劑及產物之橫向輸送。
  101. 如請求項100所述之方法，其中該等進出孔佔據不超過10%的元件之總面積。
  102. 如請求項96所述之方法，其中藉由以下操作來增強催化劑蝕刻劑之該實體輸送：在引入蝕刻氣體之後引入具有指向該表面之動能的一中性氣體，使得該中性氣體將該等蝕刻氣體驅趕至該特徵中。
  103. 如請求項90所述之方法，其中原子層蝕刻包含以下步驟之循環，直至該催化劑被蝕刻掉：氧化或提高一氧化狀態以產生該催化劑材料之一經氧化層； 蝕刻該催化劑材料之該經氧化層；以及抽吸蝕刻劑產物。
  104. 如請求項103所述之方法，其中該等高縱橫比結構在該催化劑蝕刻步驟期間未被蝕刻掉。
  105. 如請求項103所述之方法，其中該等高縱橫比經氧化不超過一有限外壁厚度。
  106. 如請求項105所述之方法，其中使用HF蒸汽移除該等半導體結構之該經氧化外壁，使得該等結構不受影響。
  107. 一種用於蝕刻半導體材料之方法，該方法包含以下步驟：提供一半導體材料；在該半導體材料之一表面上圖案化一催化劑層，其中該催化劑層包含複數個特徵；使該經圖案化之催化劑層曝露於一蝕刻劑，其中該經圖案化之催化劑層及該蝕刻劑導致半導體材料之蝕刻以形成對應於該複數個特徵之製成結構；且其中該催化劑材料含有釕。
  108. 如請求項107所述之方法，其中該半導體材料是以下各者中之一者：一單晶體塊材矽晶圓；沉積在一基板上的厚度大於100nm之一多晶矽層；沉積在一基板上的厚度大於100nm之一非晶矽層；一絕緣體上矽(SOI)晶圓；及，在一基板上的厚度大於100nm之一磊晶矽層。
  109. 如請求項107所述之方法，其中該催化劑影響蝕刻在該半導體層中產生孔隙度。
  110. 如請求項107所述之方法，其中使用化學氣相沉積或原子層沉積來沉積該釕。
  111. 如請求項107所述之方法，其中使用電漿蝕刻或原子層蝕刻來蝕刻該釕。
  112. 如請求項107所述之方法，其中使用選擇性原子層沉積來沉積該釕。
  113. 如請求項107所述之方法，其中在CICE之後，使用電漿蝕刻、蒸汽蝕刻、濕式蝕刻或原子層蝕刻移除該釕。
  114. 一種用於蝕刻半導體材料之方法，該方法包含以下步驟：提供一半導體材料；在該半導體材料之一表面上圖案化一催化劑層，其中該催化劑層包含複數個特徵；使該經圖案化之催化劑層曝露於一蝕刻劑，其中該經圖案化之催化劑層及該蝕刻劑導致半導體材料之蝕刻以形成對應於該複數個特徵之製成結構；且其中該催化劑材料是兩種或更多種材料之一合金，其中該合金是使用化學氣相沉積、原子層沉積、共濺鍍來沉積。
  115. 如請求項114所述之方法，其中該半導體材料是以下各者中之一者： 一單晶體塊材矽晶圓；沉積在一基板上的厚度大於100nm之一多晶矽層；沉積在一基板上的厚度大於100nm之一非晶矽層；一絕緣體上矽(SOI)晶圓；及，在一基板上的厚度大於100nm之一磊晶矽層。
  116. 如請求項114所述之方法，其中該兩種或更多種材料包含以下各者中之一或多者：Au、Pt、Pd、Ru、Ag、Co、Cu、Ni、W、TiN、TaN、RuO2、IrO2、C、Mo、Cr、包括III-V、II-VI之半導體、Ge、金屬及半導體氧化物、金屬及半導體氮化物。
  117. 如請求項114所述之方法，其中使用電漿蝕刻或原子層蝕刻來蝕刻該合金。
  118. 如請求項114所述之方法，其中在CICE之後，使用電漿蝕刻、蒸汽蝕刻、濕式蝕刻或原子層蝕刻移除該合金。
  119. 一種用於蝕刻半導體材料之方法，該方法包含以下步驟：提供一半導體材料，其中該材料具有至少一種摻雜類型及/或濃度；在該半導體材料之一表面上圖案化一催化劑層，其中該催化劑層包含複數個特徵；使該經圖案化之催化劑層曝露於一蝕刻劑，其中該經圖案化之催化劑層及該蝕刻劑導致半導體材料之蝕刻以形成對應於該複數個特徵之製成結構；以及 改質該半導體材料之至少一個層之摻雜。
  120. 如請求項119所述之方法，其中該半導體材料是以下各者中之一者：一單晶體塊材矽晶圓；沉積在一基板上的厚度大於100nm之一多晶矽層；沉積在一基板上的厚度大於100nm之一非晶矽層；一絕緣體上矽(SOI)晶圓；及，在一基板上的厚度大於100nm之一磊晶矽層。
  121. 如請求項119所述之方法，其中該半導體材料之該摻雜是以下各者中之一或多者：輕摻雜、適度摻雜、重摻雜、無摻雜、p型摻雜、n型摻雜。
  122. 如請求項119所述之方法，其中摻雜劑包含磷、硼、砷、鍺及銻中之至少一者。
  123. 如請求項119所述之方法，其中藉由離子植入、擴散或退火來改質該基板之摻雜。
  124. 一種用於防止由催化劑影響化學蝕刻造成的高縱橫比半導體結構之實質塌陷之方法，該方法包含以下步驟：藉由在兩個或更多個未塌陷半導體結構上沉積一材料來產生一支撐結構；以及使該支撐結構曝露於一蝕刻劑以用在塌陷之前增大特徵之臨界高度之該材料形成較高縱橫比半導體結構，以防止該等較高縱橫比半導體結構之實質塌陷。
  125. 如請求項124所述之方法，其中該等未 塌陷半導體結構是由以下製程中之一或多者製成：電漿蝕刻、乾式蝕刻、化學蝕刻及催化劑影響化學蝕刻。
  126. 如請求項124所述之方法，其中該結構之一基板包含一或多層半導體膜。
  127. 如請求項124所述之方法，其中該材料具有一低表面能且包括聚合物或氟聚合物。
  128. 如請求項124所述之方法，其中使用化學氣相沉積、物理氣相沉積或熱蒸發來沉積該材料。
  129. 如請求項124所述之方法，其中藉由電漿蝕刻或定向蝕刻而自奈米結構之底部移除該材料。
  130. 如請求項124所述之方法，其中用第二材料填充該等高縱橫比半導體結構之間的空隙。
  131. 如請求項130所述之方法，其中在用第二材料進一步填充之後選擇性地移除該支撐結構材料。
  132. 如請求項131所述之方法，其中使用該結構以形成DRAM胞元。
  133. 如請求項131所述之方法，其中使用該結構以形成具有垂直通道及溝槽之3D NAND快閃陣列。
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Aydil Monday Morning, October 28, 2013