TWI748487B - 數位電路裝置與電壓降偵測電路 - Google Patents

數位電路裝置與電壓降偵測電路 Download PDF

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Abstract

數位電路裝置包含電源供應電路系統、數位電路系統以及保護電路系統。電源供應電路系統輸出供應電壓。數位電路系統被該供應電壓驅動，並根據第一時脈訊號執行至少一操作。保護電路系統根據供應電壓的電壓降與自數位電路系統發出的負載訊號中至少一者產生第一時脈訊號。

Description

數位電路裝置與電壓降偵測電路
本案是關於數位電路裝置，更明確地說，是關於具有自動調節功率的數位電路裝置與其電壓降(voltage drop)偵測電路。
在實際應用中，為了能夠在各種製程參數、溫度與/或電壓的變異下正確運作，數位電路裝置在電路設計階段需要被超規設計(over design)。舉例來說，在執行計算密度較高的操作或電源切換瞬間時，數位電路裝置內部的電壓變動可能超過原定預定值的20%。為了容忍此電壓變動，數位電路裝置的設計需被過度約束(overconstraint)。然而，此種作法將導致更多的功率消耗與/或更大的電路面積。
於一些實施例中，數位電路裝置包含電源供應電路系統、數位電路系統以及保護電路系統。電源供應電路系統用以輸出一供應電壓。數位電路系統用以被該供應電壓驅動，並根據一第一時脈訊號執行至少一操作。保護 電路系統用以根據該供應電壓的一電壓降與自該數位電路系統發出的一負載訊號中至少一者產生該第一時脈訊號。
於一些實施例中，電壓降偵測電路包含第一正反器(flip flop)電路、多個第一延遲(delay)電路、多個第二延遲電路、邏輯閘電路以及第二正反器電路。第一正反器電路用以根據一時脈訊號將一致能訊號輸出為一測試訊號。多個第一延遲電路用以被供應電壓驅動並延遲該測試訊號以產生複數個旗標訊號，其中該些旗標訊號響應於一更新訊號被讀取以指示該供應電壓的一電壓降。多個第二延遲電路用以被該供應電壓驅動並延遲該測試訊號以產生一第一訊號。邏輯閘電路用以根據該第一訊號與一控制訊號產生一第二訊號。第二正反器電路用以根據該時脈訊號輸出該第二訊號為該更新訊號。
有關本案的特徵、實作與功效，茲配合圖式作詳細說明如下。
100:數位電路裝置
110:電源供應電路系統
112,114:低壓差穩壓器(LDO)電路
120:數位電路系統
130:保護電路系統
140:時脈產生電路系統
AVDD、DVDD:供應電壓
CK0、CK1:時脈訊號
SL:負載訊號
220:電壓降偵測電路
240:時脈遮罩電路
EN:致能訊號
S[0]~S[31]:旗標訊號
SU:更新訊號
301,305:正反器電路
302,303:延遲電路
304:邏輯閘電路
S1,S2:訊號
SPD:控制訊號
ST:測試訊號
TD1,TD2:總延遲時間
311:緩衝器電路
312:放大器電路
313:類比數位轉換器(ADC)電路
314:記憶體電路
315,316:正反器電路
C:電容
SA:訊號
SB:控制碼
SD:數位碼
VREF:參考電壓
410[0]~410[31]:選擇電路
411:多工器電路
412:正反器電路
420:時脈閘控電路
S3,S41~S432:訊號
510:頻率調整電路
520:除頻電路
SR:控制比例
S501~S506:操作
CK2:時脈訊
〔圖1〕為根據本案一些實施例示出的一種數位電路裝置的示意圖；〔圖2〕為根據本案一些實施例示出圖1的保護電路系統的示意圖；〔圖3A〕為根據本案一些實施例示出圖2的電壓降偵測電路的示意圖；〔圖3B〕為根據本案一些實施例示出圖2的電壓降偵測電路的示意圖；〔圖4〕為根據本案一些實施例示出圖2的時脈遮罩電路的示意圖；〔圖5A〕為根據本案一些實施例示出圖1的保護電路系統的示意圖；〔圖5B〕為根據本案一些實施例示出圖5A的頻率調整電路執行之操作的流程圖；以及 〔圖6〕為根據本案一些實施例示出圖1的保護電路系統的示意圖。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路系統(circuitry)』可為由至少一電路(circuit)所形成的單一系統，且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。
如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。如本文所用，用語『A與B中至少一者』包含了列出的關聯項目(A與B)中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。為易於理解，於各圖式中的類似元件將被指定為相同標號。
圖1為根據本案一些實施例示出的一種數位電路裝置100的示意圖。數位電路裝置100包含電源供應電路系統110、數位電路系統120、保護電路系統130與時脈產生電路系統140。電源供應電路系統110產生供應電壓DVDD以及供應電壓AVDD。於一些實施例中，供應電壓DVDD驅動(即供電給)數 位電路系統120與保護電路系統130中的數位電路，而供應電壓AVDD驅動保護電路系統130中的類比電路。於一些實施例中，電源供應電路系統110包含低壓差穩壓器(low dropout regulator,LDO)電路112與LDO電路114。LDO電路112產生供應電壓DVDD，且LDO電路114產生供應電壓AVDD。
數位電路系統120包含至少一數位電路(例如為處理器電路、正反器電路、邏輯閘電路等等)。此至少一數位電路可被保護電路系統130保護，以避免因電路內部發生瞬間的大電流變化造成電壓變化異常。數位電路系統120根據時脈訊號CK1執行至少一操作。例如，數位電路系統120中的正反器電路可根據時脈訊號CK1執行傳遞資料的操作。或是，數位電路系統120中的處理器電路可根據時脈訊號CK1執行一演算法。上述關於至少一操作之類型用於示例，且本案並不以此為限。當數位電路系統120中的至少一電路執行該至少一操作時，該至少一電路之輸出與/或導通狀態有發生切換。
於一些實施例中，數位電路系統120更依據操作條件發出負載訊號SL，以指示數位電路系統120將操作於重載或輕載。關於此處之說明將於後參照圖5A與圖5B說明。
保護電路系統130根據時脈訊號CK0產生時脈訊號CK1。保護電路系統130更根據供應電壓DVDD的電壓降與負載訊號SL中至少一者調整時脈訊號CK1。如此，保護電路系統130可避免數位電路系統120的電流瞬間變化過大，以保持數位電路系統120的操作電壓穩定。關於保護電路系統130的操作將於後參照各圖式說明。時脈產生電路系統140提供時脈訊號CK0。於一些實施例中，時脈產生電路系統140可由(但不限於)鎖相迴路(Phase-locked Loop)電路實施。
圖2為根據本案一些實施例示出圖1的保護電路系統130的示意圖。於此例中，保護電路系統130根據供應電壓DVDD的電壓降調整時脈訊號CK1。保護電路系統130包含電壓降偵測電路220以及時脈遮罩(clock masking)電路240。電壓降偵測電路220耦接至圖1的LDO電路112與LDO電路114，以接收供應電壓DVDD與供應電壓AVDD。電壓降偵測電路220可持續偵測供應電壓DVDD的電壓降，並根據致能訊號EN以及時脈訊號CK0觸發以輸出多個旗標(flag)訊號S[0]~S[31]與更新訊號SU。
時脈遮罩電路240根據更新訊號SU與多個旗標訊號S[0]~S[31]調整時脈訊號CK0，以產生時脈訊號CK1。舉例來說，若多個旗標訊號S[0]~S[31]依序為『00111111111111111111111111111111』，時脈遮罩電路240可根據多個旗標訊號S[0]~S[31]中之邏輯值0的個數(於此例為2個)自時脈訊號CK0遮去對應個數的脈波(pulse)，並將調整後的時脈訊號CK0輸出為時脈訊號CK1-。如此，若供應電壓DVDD開始下降，保護電路系統130可藉由調整時脈訊號CK1的脈波數量來降低數位電路系統120中的切換次數。如此，可減少數位電路系統120的電流增加，因此也減少供應電壓DVDD的電壓降。
圖3A為根據本案一些實施例示出圖2的電壓降偵測電路220的示意圖。電壓降偵測電路220包含正反器電路301、多個延遲電路302、多個延遲電路303、邏輯閘電路304與正反器電路305。於此例中，上述延遲電路302、延遲電路303與邏輯閘電路304為數位電路。正反器電路301根據時脈訊號CK0將致能訊號EN輸出為測試訊號ST。
延遲電路302與延遲電路303由供應電壓DVDD驅動。於一些實施例中，圖3A中的單一延遲電路302引入的延遲時間設定為久於單一延遲電路303 引入的延遲時間，且單一延遲電路302對電壓的敏感度大於單一延遲電路303對電壓的敏感度。換言之，當供應電壓DVDD的電壓降增加時，單一延遲電路302的延遲時間之增加量大於單一延遲電路303的延遲時間之增加量。舉例來說，每一個延遲電路302可由具有高臨界電壓(threshold voltage)的標準單元(standard cell)實施，且每一個延遲電路303可由具有低臨界電壓的標準單元實施(即延遲電路302的臨界電壓高於延遲電路303的臨界電壓)。於一些實施例中，前述的標準單元可包含(但不限於)反相器、正反器、及(AND)閘、或(OR)閘等等電路。多個延遲電路302串聯耦接以形成第一延遲鏈電路，且多個延遲電路303串聯耦接以形成第二延遲鏈電路。在本實施例中，第一延遲鏈電路的總延遲時間TD1設定為相同於第二延遲鏈電路的總延遲時間TD2。因此，延遲電路303的個數多於延遲電路302的個數。上述關於延遲電路302與延遲電路303的實施方式用於示例，且本案並不以此為限。
在初始狀態下(例如為致能訊號EN為邏輯值0時)，正反器電路301被重置，並將多個延遲電路302之輸出與多個延遲電路303之輸出重置為第一邏輯值(例如為邏輯值0)。接著，正反器電路301根據時脈訊號CK0將具有第二邏輯值(例如為邏輯值1)的致能訊號EN輸出為測試訊號ST。多個延遲電路302延遲測試訊號ST以分別產生多個旗標訊號S[0]~S[31]。多個延遲電路303延遲測試訊號ST以產生訊號S1。邏輯閘電路304用以根據具有第二邏輯值的訊號S1以及控制訊號SPD產生訊號S2。等效來說，當測試訊號ST經過所有延遲電路303傳遞至邏輯閘電路304時，邏輯閘電路304可產生訊號S2。於一些實施例中，控制訊號SPD可為致能訊號EN，而邏輯閘電路304可由AND閘電路實施。正反器電路305根據時脈訊號CK0將訊號S2輸出為具有第二邏輯值的更新訊號SU。
如先前所述，總延遲時間TD1設定為相同於總延遲時間TD2。當測試訊號ST傳遞至邏輯閘電路304時，邏輯閘電路304可產生訊號S2，且正反器電路305據此輸出更新訊號SU。若供應電壓DVDD的電壓降足夠低時，總延遲時間TD1會大致相同於總延遲時間TD2。於此條件下，在具有第二邏輯值的更新訊號SU被產生時，多個旗標訊號S[0]~S[31]皆為第二邏輯值。倘若，供應電壓DVDD的電壓降越來越高(即供應電壓DVDD越變越低)，延遲電路302與延遲電路303的操作速度會變慢。由於延遲電路302與延遲電路303設計不同，延遲電路303在電壓下降時增加延遲時間的速度較慢。於此條件下，總延遲時間TD1會大於總延遲時間TD2。因此，在具有第二邏輯值的更新訊號SU被產生時，一部分的旗標訊號S[0]~S[31]可能仍為第一邏輯值。
如此一來，可藉由響應於更新訊號SU讀取多個旗標訊號S[0]~S[31]，以偵測供應電壓DVDD的電壓降。例如，當更新訊號SU具有第二邏輯值時，多個旗標訊號S[0]~S[31]與供應電壓DVDD的電壓降之關係可如下表所示：
Figure 109118166-A0305-02-0009-1
從上表可知，若供應電壓DVDD的電壓降越低，在多個旗標訊號S[0]~S[31]中之第二邏輯值(例如為邏輯值1)的個數越多。反之，若供應電壓DVDD的電壓降越高，第二邏輯值的個數越少。因此，多個旗標訊號S[0]~S[31]可用來指示供應電壓DVDD的電壓降。
圖3B為根據本案另一些實施例示出圖2的電壓降偵測電路220之示意圖。圖3B中的電壓降偵測電路220包含緩衝器電路311、電容C、放大器電路312、類比數位轉換器(analog to digital converter,ADC)電路313、記憶體電路314、多個正反器電路315以及正反器電路316。於此例中，電壓降偵測電路220包含類比電路(例如為放大器電路312與/或ADC電路313中之部分電路)，其可由供應電壓AVDD驅動(未示出)。其餘的數位電路部分可由供應電壓DVDD驅動(未示出)。
電容C耦接至緩衝器電路311的輸出端。緩衝器電路311根據供應電壓DVDD輸出參考電壓VREF。放大器電路312可放大供應電壓DVDD與參考電壓VREF之間的差異(相當於供應電壓DVDD的電壓降)，以產生訊號SA與控制訊號SPD。例如，放大器電路312可由全差動式放大器實施，以根據供應電壓DVDD與參考電壓VREF產生訊號SA與控制訊號SPD。
ADC電路313將訊號SA轉換為數位碼SD，其可用來指示供應電壓DVDD的電壓降。記憶體電路314存有一查找表(look-up table)(例如為先前示出的表格)。記憶體電路314可根據數位碼SD而自查找表選擇對應的多個控制碼SB，並輸出多個控制碼SB至多個正反器電路315。多個正反器電路315可根據時脈訊號CK0將多個控制碼SB分別輸出為多個旗標訊號S[0]~S[31]。正反器電路316可根據時脈訊號CK0將控制訊號SPD輸出為更新訊號SU。
圖4為根據本案一些實施例示出圖2的時脈遮罩電路240的示意圖。時脈遮罩電路240包含多個選擇電路410[0]~410[31]以及時脈閘控(clock gating)電路420。多個選擇電路410[0]~410[31]串聯耦接並依序產生多個訊號S41、訊號S42、…、訊號S432。以選擇電路410[0]為例，選擇電路410[0]接收最後1個訊號S432與旗標訊號S[0]，並根據更新訊號SU將訊號S432或旗標訊號S[0]輸出為訊號S41。以選擇電路410[1]為例，選擇電路410[1]接收來自前一級選擇電路410[0]的一前置訊號S41與旗標訊號S[1]，並根據更新訊號SU將訊號S41或旗標訊號S[1]輸出為訊號S42。依此類推，可推得多個選擇電路410[0]~410[31]每一者的設置方式。
多個選擇電路410[0]~410[31]每一者包含多工器電路411與正反器電路412。以選擇電路410[0]為例，在選擇電路410[0]中，多工器電路411根據更新訊號SU輸出訊號S432或旗標訊號S[0]輸出為一對應的訊號S3。在選擇電路410[0]中，正反器電路412根據時脈訊號CK0將對應的訊號S3輸出為訊號S41。在前述各個實施例中，正反器電路301、305、315、316與412可為(但不限於)D型正反器。
時脈閘控電路420可由供應電壓AVDD驅動，以減少電壓降的影響。時脈閘控電路420根據最後一個訊號S432調整時脈訊號CK0以產生時脈訊號CK1。舉例來說，當訊號S432具有第一邏輯值時，時脈閘控電路420不輸出時脈訊號CK0的脈波。如此，時脈訊號CK1將被遮除一個脈波。當訊號S432具有第二邏輯值時，時脈閘控電路420輸出時脈訊號CK0的脈波為時脈訊號CK1。於一些實施例中，時脈閘控電路420可由(但不限於)積體時脈閘控(integrated clock gating,ICG)電路單元實施。
圖5A為根據本案另一些實施例示出圖1的保護電路系統130的示意圖。於此例中，保護電路系統130根據負載訊號SL調整時脈訊號CK1。如先前所述，數位電路系統120可依據操作條件決定負載訊號SL，以指示數位電路系統120將操作於重載或輕載。例如，當數位電路系統120的一演算法處理電路(未示出)或韌體預知計算強度將要變高(例如為執行快速傅立葉轉換)，數位電路系統120可輸出具有邏輯值1的負載訊號SL以指示將進入重載。或是，當數位電路系統120的一電源管理電路(未示出)得知數位電路系統120將由待機模式切換至忙碌模式，數位電路系統120可輸出具有邏輯值1的負載訊號SL以指示將進入重載。或是，當數位電路系統120的一時脈開關電路(未示出)得知當前運算需使用更多的時脈訊號時，數位電路系統120可輸出具有邏輯值1的負載訊號SL以指示將進入重載。
圖5A中的保護電路系統130包含頻率調整電路510與除頻電路520。頻率調整電路510根據負載訊號SL決定控制比例SR。此處之操作將於後參照圖5B說明。除頻電路520根據控制比例SR與時脈訊號CK0產生時脈訊號CK1。例如，時脈訊號CK0之頻率為f1。除頻電路520可根據此時脈訊號CK0產生具有頻率f2的時脈訊號CK1，其中頻率f2為f1/SR。
圖5B為根據本案一些實施例示出圖5A的頻率調整電路510執行之操作的流程圖。於一些實施例中，頻率調整電路510可由執行圖5B之操作S503至操作S506的一狀態機(state machine)或數位控制器電路實施。如先前所述，若數位電路系統120預知操作條件將由輕載切換至重載，數位電路系統120輸出具有第二邏輯值(例如為邏輯值1)的負載訊號SL(操作S501)。或者， 若數位電路系統120預知操作條件將由重載切換至輕載，數位電路系統120輸出具有第一邏輯值(例如為邏輯值0)的負載訊號SL(操作S502)。
響應於具有第二邏輯值的負載訊號SL，頻率調整電路510遞減控制比例SR(操作S503)。若負載訊號SL維持為第二邏輯值，頻率調整電路510遞減控制比例SR至預設最小值(例如可為1)，並將此控制比例SR維持在該預設最小值(操作S504)。換言之，當數位電路系統120將進入重載時，保護電路系統130可將時脈訊號CK1的頻率逐漸調高。
響應於具有第一邏輯值的負載訊號SL，頻率調整電路510遞增控制比例SR(操作S505)。若負載訊號SL維持為第一邏輯值，頻率調整電路510遞增控制比例SR至預設最大值(例如可為64、128等等)，並將此控制比例SR維持在該預設最大值(操作S506)。換言之，當數位電路系統120將進入輕載時，保護電路系統130可將時脈訊號CK1的頻率逐漸調低。藉由上述操作，保護電路系統130可在數位電路系統120的操作條件有可預知的變化時，保護電路系統130可將時脈訊號CK1的頻率逐漸增加/降低，以避免數位電路系統120的瞬間電流變化太大。
圖6為根據本案一些實施例示出圖1的保護電路系統130的示意圖。於此例中，保護電路系統130根據供應電壓DVDD的電壓降與/或負載訊號SL調整時脈訊號CK1。保護電路系統130包含電壓降偵測電路220、時脈遮罩電路240、頻率調整電路510以及除頻電路520。此實施例結合圖2以及圖5，除頻電路520將時脈訊號CK2輸出至時脈遮罩電路240，且時脈遮罩電路240將時脈訊號CK1輸出給數位電路系統120。也就是，除頻電路520根據時脈訊號CK0與控制比例SR產生時脈訊號CK2，且時脈遮罩電路240根據更新訊號SU與多個旗標訊號 S[0]~S[31]調整時脈訊號CK2，以產生時脈訊號CK1。上述各電路之詳細設置方式可參考前述各實施例，於此不再重複贅述。
綜上所述，本案一些實施例所提供的數位電路裝置可藉由偵測供應電壓的電壓降與/或根據預知的操作條件來即時調節數位電路系統的功率消耗，以保護數位電路系統不發生異常。如此，數位電路系統在設計上的限制條件可以放寬。再者，本案一些實施例所提供的電壓降偵測電路是由全數位電路實施，相較業界常見類比電路做法更節省電路面積與功率消耗。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:數位電路裝置 110:電源供應電路系統 112, 114:低壓差穩壓器（LDO）電路 120:數位電路系統 130:保護電路系統 140:時脈產生電路系統 AVDD, DVDD:供應電壓 CK 0, CK 1:時脈訊號 S L:負載訊號

Claims (10)

  1. 一種數位電路裝置，包含：一電源供應電路系統，用以輸出一供應電壓；一數位電路系統，用以被該供應電壓驅動，並根據一第一時脈訊號執行至少一操作；以及一保護電路系統，用以根據該供應電壓的一電壓降與自該數位電路系統發出的一負載訊號中至少一者產生該第一時脈訊號。
  2. 如申請專利範圍第1項所述之數位電路裝置，其中該保護電路系統包含：一電壓降偵測電路，用以偵測該電壓降並根據一致能訊號與一第二時脈訊號產生複數個旗標訊號與一更新訊號；以及一時脈遮罩電路，用以根據該些旗標訊號與該更新訊號調整該第二時脈訊號，以產生該第一時脈訊號。
  3. 如申請專利範圍第2項所述之數位電路裝置，其中該電壓降偵測電路包含：一第一正反器電路，用以根據該第二時脈訊號將該致能訊號輸出為一測試訊號；複數個第一延遲電路，用以被該供應電壓驅動並延遲該測試訊號以產生該些旗標訊號；複數個第二延遲電路，用以被該供應電壓驅動並延遲該測試訊號以產生一第一訊號；一邏輯閘電路，用以根據該第一訊號與一控制訊號產生一第二訊號；以及 一第二正反器電路，用以根據該第二時脈訊號將該第二訊號輸出為該更新訊號。
  4. 如申請專利範圍第3項所述之數位電路裝置，其中當該電壓降增加時，該些第一延遲電路中每一者的一延遲時間之一增加量多於該些第二延遲電路中每一者的一延遲時間之一增加量。
  5. 如申請專利範圍第3項所述之數位電路裝置，其中該些第一延遲電路之一總延遲時間相同於該些第二延遲電路之一總延遲時間。
  6. 如申請專利範圍第3項所述之數位電路裝置，其中該些第一延遲電路每一者具有一第一臨界電壓，該些第二延遲電路每一者具有一第二臨界電壓，且該第一臨界電壓高於該第二臨界電壓。
  7. 如申請專利範圍第2項所述之數位電路裝置，其中該時脈遮罩電路包含：複數個選擇電路，該些選擇電路串聯耦接並用以依序產生複數個第一訊號，其中該些選擇電路中之一者用以根據該更新訊號將該些旗標訊號的一對應者或該些第一訊號中的一前置訊號輸出為一第二訊號，並根據該第二時脈訊號將該第二訊號輸出為該些第一訊號中之一對應者；以及一時脈閘控電路，用以根據該些第一訊號中之一最後第一訊號調整該第二時脈訊號以產生該第一時脈訊號。
  8. 如申請專利範圍第1項所述之數位電路裝置，其中該保護電路系統包含： 一頻率調整電路，用以根據該負載訊號決定一控制比例，其中該頻率調整電路用以根據該負載訊號遞增該控制比例至一預設最大值，或根據該負載訊號遞減該控制比例至一預設最小值；以及一除頻電路，用以根據該控制比例與一第二時脈訊號產生該第一時脈訊號。
  9. 如申請專利範圍第1項所述之數位電路裝置，其中該保護電路系統包含：一電壓降偵測電路，用以偵測該電壓降，並根據一致能訊號與一第二時脈訊號產生複數個旗標訊號與一更新訊號；一頻率調整電路，用以根據該負載訊號決定一控制比例；一除頻電路，用以根據該控制比例與該第二時脈訊號產生一第三時脈訊號；以及一時脈遮罩電路，用以根據該些旗標訊號與該更新訊號調整該第三時脈訊號，以產生該第一時脈訊號。
  10. 如申請專利範圍第2項所述之數位電路裝置，其中該電壓降偵測電路包含：一緩衝器電路；一電容，耦接於該緩衝器電路的一輸出端，其中該緩衝器電路用以根據該供應電壓輸出一參考電壓；一放大器電路，用以放大該供應電壓與該參考電壓之間的一差異，以產生一第一訊號與一控制訊號；一類比數位轉換器電路，用以轉換該第一訊號為一數位碼；一記憶體電路，用以根據該數位碼輸出複數個控制碼； 複數個第一正反器電路，用以根據該第二時脈訊號將該些控制碼分別輸出為該些旗標訊號；以及一第二正反器電路，用以根據該第二時脈訊號輸出該控制訊號為該更新訊號。
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