TWI746216B

TWI746216B - 逐次逼近類比數位轉換器

Info

Publication number: TWI746216B
Application number: TW109136237A
Authority: TW
Inventors: 林晉宇; 林英儒; 蔡志厚; 呂昭信
Original assignee: 聯發科技股份有限公司
Priority date: 2019-10-22
Filing date: 2020-10-20
Publication date: 2021-11-11
Also published as: US20210266006A1; US11444634B2; TW202118235A; US20210119637A1; EP3813262A1; CN112702061A; US11043958B2

Abstract

本發明提供了一種逐次逼近類比數位轉換器，其包括第一逐次逼近通道、第二逐次逼近通道、精細比較器和雜訊整形電路。第一逐次逼近通道具有第一組逐次逼近寄存器和用於粗調第一組逐次逼近寄存器的第一粗略比較器。第二逐次逼近通道具有第二組逐次逼近寄存器和用於粗調第二組逐次逼近寄存器的第二粗略比較器。精細比較器用於交替地微調第一組逐次逼近寄存器和第二組逐次逼近寄存器。雜訊整形電路採樣第一逐次逼近通道的殘餘用於精細比較器微調第二組逐次逼近寄存器，並採樣第二逐次逼近通道的殘餘用於精細比較器微調第一組逐次逼近寄存器。

Description

逐次逼近類比數位轉換器

本發明關於類比數位轉換器（analog-to-digital converter，ADC），更具體地關於逐次逼近類比數位轉換器（Successive-approximation analog-to-digital converter，SAR ADC）。

最近，智慧設備的數量和資料傳輸量正以前所未有的速度增長。為了向使用者提供高品質的體驗，無線局域網（wireless local area network，WLAN）在無線標準中起著關鍵作用。Wifi 6可以提高頻譜效率、提高資料速率、並在公共區域同時為更多使用者提供服務。為了在160MHz射頻（RF）信號頻寬中支援1024正交幅度調製（Quadrature amplitude modulation，QAM）並同時保持足夠的誤差向量幅度（error vector magnitude，EVM），ADC必須在80MHz基帶頻寬上實現63〜70dB的帶內（in-band）動態範圍（dynamic range，DR）。逐次逼近類比數位轉換器（Successive-approximation analog-to-digital converter，SAR ADC）由於其低功耗和小占位空間（footprint）而廣泛用於Wifi應用中。對於DR＞ 60 dB，量化雜訊和比較器雜訊成為主要雜訊源。近來，雜訊整形（noise-shaping，NS）SAR ADC可以顯著降低這兩種雜訊源，因而變得越來越多的用於提高信號雜訊比（signal-to-noise ratio，SNR）。

下面描述SAR ADC的基本概念。在輸入採樣階段，輸入電壓V_I 被採樣到加權電容器陣列（電容式數位類比轉換器，縮寫為CDAC）上。在類比數位轉換階段，執行逐次逼近方案。CDAC被控制為逐次逼近其正負輸出端子。比較器比較CDAC的正和負輸出端子，並相應地逐次調整一組逐次逼近寄存器（例如，SAR邏輯）。這組逐次逼近寄存器的值被回饋到CDAC，以控制CDAC的正負輸出端子之間的逐次逼近（successive-approximation）。根據在逐次逼近過程中產生的一系列比較器輸出，CDAC中的電容器在幾個參考電壓之間切換，以均衡CDAC的正輸出端子和負輸出端子上的電壓電平，並且從該組逐次逼近寄存器的MSB（最高有效位）至LSB（最低有效位元）來確定輸入電壓V_I 的數位表示。

然而，在逐次逼近之後，在CDAC的正負輸出端子之間可能仍然存在殘餘電壓（residue voltage）V_R 。可以從殘餘電壓V_R 匯出雜訊整形信號以消除雜訊。SAR ADC的比較器通常提供一個額外的差分輸入對，用於減去雜訊整形信號。但是，該額外的差分輸入對會產生額外的熱雜訊和反沖雜訊（kickback noise）。此外，雜訊整形信號的生成會涉及有源的殘餘放大（active residue amplification）（利用運算放大器），而這會消耗大量功率。

因此，需要一種高效、低功耗、小面積、高速並且寬頻寬的NS-SAR ADC。

為此，在本發明中示出了一種完全無源的、時間交錯的（TI）雜訊整形逐次逼近類比數位轉換器（NS-SAR ADC），其採用了無源的（不利用運算放大器）信號殘餘求和技術和2路的時間交錯。與單通道的逐次逼近類比數位轉換器相比，其信號頻寬增加了一倍，同時保持了相同的動態範圍（DR）和品質因數（figure-of-merit，FoM）。共用的精細比較器能夠減少交錯的毛刺。

根據本發明的示例性實施例的TI NS-SAR ADC包括第一逐次逼近通道、第二逐次逼近通道、精細比較器和雜訊整形電路。第一逐次逼近通道具有第一組逐次逼近寄存器（例如，SAR邏輯）和第一粗略比較器，第一粗略比較器用於粗略地調整第一組逐次逼近寄存器。第二逐次逼近通道具有第二組逐次逼近寄存器（例如，另一個SAR邏輯）和第二粗略比較器，第二粗略比較器用於粗略地調整第二組逐次逼近寄存器。精細比較器用於交替地精細調整第一組逐次逼近寄存器和第二組逐次逼近寄存器。雜訊整形電路對第一逐次逼近通道的殘餘進行採樣以用於精細比較器對第二組逐次逼近寄存器進行微調，並且對第二逐次逼近通道的殘餘進行採樣以用於精細比較器對第一組逐次逼近寄存器進行微調。

在示例性實施例中，雜訊整形電路使用背對背電容器執行殘餘採樣，並且通過電荷共用對殘餘進行積分以在精細比較器的輸入側進行信號殘餘求和。

在示例性實施例中，第一粗略比較器在第一階段中設置第一組逐次逼近寄存器，並且精細比較器在第二階段中設置第一組逐次逼近寄存器。第一階段在第二階段之前。

在示例性實施例中，第二粗略比較器在第二階段中設置第二組逐次逼近寄存器，並且精細比較器在第三階段中設置第二組逐次逼近寄存器。第二階段在第三階段之前。

在示例性實施例中，第一粗略比較器在第三階段中設置第一組逐次逼近寄存器，並且精細比較器在第四階段中設置第一組逐次逼近寄存器。第三階段在第四階段之前。

本發明的逐次逼近類比數位轉換器能以足夠的DR提供寬頻寬，同時具有優異的電源效率。

在以下實施例中，參照附圖給出詳細描述。

以下描述示出了實施本發明的示例性實施例。這些描述是為了說明本發明的一般原理，而不應被認為是限制性的。本發明的範圍可以通過參考所附的申請專利範圍來確定。

為了增大頻寬並增加SNR，提出了一種時間交錯的（time-interleaved，TI）雜訊整形逐次逼近類比數位轉換器（noise-shaping successive-approximation analog-to-digital converter，NS-SAR ADC）。在示例性實施例中，引入了完全無源的時間交錯的雜訊整形技術，以實現用於寬頻和低雜訊資料轉換的省電型ADC。

注意，如果在不進行額外處理的情況下交錯兩個通道，則在每個類比數位轉換階段的開始，殘餘（residue）都不可用，並且雜訊整形失敗。在提出的架構中，在一個通道的SAR轉換的前幾個位元週期（bit cycle）之後，來自另一個通道的殘餘可用。因而，每個通道能夠以正確的殘餘完成類比數位轉換。

第1圖示出了根據本發明的示例性實施例的時間交錯的雜訊整形逐次逼近類比數位轉換器（TI NS-SAR ADC）100。TI NS-SAR ADC 100具有第一逐次逼近通道CH1、第二逐次逼近通道CH2、精細（fine）比較器Comp_F、雜訊整形電路（包括八個電容器C1至C8、一對積分電容器C_INTP 和C_INTN 、以及控制電容器C1〜C8、C_INTP 和C_INTN 的多個開關）以及解碼器DEC。TI NS-SAR 100的輸入信號V_I （可參考差分輸入V_IP 和V_IN ）被交替地採樣至第一逐次逼近通道CH1和第二逐次逼近通道CH2中，解碼器DEC輸出輸入信號V_I 的數位表示Dout。注意，關於控制電容器C1〜C8、C_INTP 和C_INTN 的多個開關，第1圖中僅僅示例了部分的開關及其線路連接方式，除第1圖中所示開關和連接方式外，還包括對電容器C1〜C8、C_INTP 和C_INTN 進行控制的多個開關及其線路連接，以實現例如後面所介紹的第3A圖~第3D圖所示的電容連接方式及其相應功能。

第一逐次逼近通道CH1包括第一電容性數位類比轉換器（capacitive digital-to-analog converter，CDAC）CDAC1、第一粗略比較器Comp_C1和第一組逐次逼近寄存器（例如，SAR邏輯）SAR_L1。第二逐次逼近通道CH2包括第二電容性數位類比轉換器CDAC2、第二粗略比較器Comp_C2和第二組逐次逼近寄存器（例如，另一SAR邏輯）SAR_L2。

第一電容性數位類比轉換器CDAC1具有第一電容器網路CN1和第二電容器網路CN2，第一電容器網路CN1的頂板（top plate）INP1耦接到第一粗略比較器Comp_C1的正輸入端子，第二電容器網路CN2的頂板（top plate）INN1耦接到第一粗略比較器Comp_C1的負輸入端子。在第一逐次逼近通道CH1的輸入採樣階段，在第一電容器網路CN1的頂板INP1和第二電容器網路CN2的頂板INN1之間對TI NS-SAR ADC 100的輸入信號V_I 採樣。第一粗略比較器Comp_C1用於粗略地調整（粗調）第一組逐次逼近寄存器SAR_L1。雜訊整形電路和精細比較器Comp_F用於對第一組逐次逼近寄存器SAR_L1進行精細調整（微調）。第一組逐次逼近寄存器SAR_L1的值被回饋，以控制第一電容性數位類比轉換器CDAC1。形成電路回路，以用於在第一逐次逼近通道CH1中的逐次逼近。

第二電容性數位類比轉換器CDAC2具有第三電容器網路CN3和第四電容器網路CN4，第三電容器網路CN3的頂板INP2耦接至第二粗略比較器Comp_C2的正輸入端子，第四電容器網路CN4的頂板INN2耦接至第二粗略比較器Comp_C2的負輸入端子。在第二逐次逼近通道CH2的輸入採樣階段，在第三電容器網路CN3的頂板INP2和第四電容器網路CN4的頂板INN2之間對TI NS-SAR ADC 100的輸入信號V_I 進行採樣。第二粗略比較器Comp_C2用於粗略地調整（粗調）第二組逐次逼近寄存器SAR_L2。雜訊整形電路和精細比較器Comp_F進一步對第二組逐次逼近寄存器SAR_L2進行精細調整（微調）。第二組逐次逼近寄存器SAR_L2的值被回饋，以控制第二電容性數位類比轉換器CDAC2。形成電路回路，以用於在第二逐次逼近通道CH2中的逐次逼近。

第一逐次逼近通道CH1和第二逐次逼近通道CH2以交錯的（interleaved）方式操作。具體地，精細比較器Comp_F由第一逐次逼近通道CH1和第二逐次逼近通道CH2共用，以精細地調整第一組逐次逼近寄存器SAR_L1和第二組逐次逼近寄存器SAR_L2。共用精細比較器Comp_F不僅節省了硬體，而且還將總通道偏移（channel offset）轉換為粗略比較器和精細比較器之間（Comp_C1和Comp_F之間，或者Comp_C2和Comp_F之間）的偏移，從而防止了類比數位轉換發生超載（overloading）並減輕了因通道不匹配而引起的誤差。

注意，精細比較器Comp_F和雜訊整形電路完美地消除了殘餘（residue）。粗略-精細結構進一步解決了通道間殘餘互換（residue exchange）的非因果關係（non-causality）。雜訊整形電路對第一逐次逼近通道CH1的殘餘進行採樣（在INP1和INN1之間），並且相應地，精細比較器Comp_F精細地調整第二組逐次逼近寄存器SAR_L2。雜訊整形電路進一步對第二逐次逼近通道CH2的殘餘進行採樣（在INP2和INN2之間），並且相應地，精細比較器Comp_F精細地調整第一組逐次逼近寄存器SAR_L1。當精細比較器Comp_F運行時，殘餘已準備就緒。精細比較器Comp_F基於可靠的殘餘資訊進行操作。

對於逐次逼近寄存器SAR_L1 / SAR_L2的每一輪設置，粗略比較器Comp_C1 / Comp_C2以高速對初始位元進行解析，然後低雜訊的精細比較器Comp_F解析較低位元並處理信號-殘餘總和（signal-residue summation）。由於粗略比較器（Comp_C1和Comp_C2）僅對沒有殘餘（未準備好）的輸入信號起作用，因此這種安排可使得另一個通道具有更多時間完成轉換並生成殘餘。一旦殘餘可用並且可對殘餘進行電荷共用以進行積分，精細比較器Comp_f解析信號-殘餘總和以實現雜訊整形。

雜訊整形電路可以通過背對背（back-to-back）電容器執行殘餘採樣，並且通過電荷共用（charge sharing）對殘餘進行積分，用於在精細比較器Comp_F的輸入側（參考VRP和VRN）進行信號-殘餘求和。採樣的殘餘比僅通過一個電容器採樣的殘餘大2倍，並且不需要放大。殘餘與電容式數位類比轉換器CDAC1/CDAC2串聯以實現求和。

雜訊整形電路可以是全無源設計。在第1圖中，雜訊整形電路具有八個電容器C1至C8、一對積分電容器C_INTP 和C_INTN 、以及控制電容器C1至C8以及C_INTP 和C_INTN 的多個開關。如圖所示，第一積分電容器C_INTP 具有耦接到精細比較器Comp_F的正輸入端子VRP的頂板，第二積分電容器C_INTN 具有耦接到精細比較器Comp_F的負輸入端子VRN的頂板。第一積分電容器C_INTP 和第二積分電容器C_INTN 用於對從第一逐次逼近通道CH1和第二逐次逼近通道CH2採樣的殘餘進行積分。

第2圖示出了操作TI NS-SAR ADC 100的時序方案以及示出了雜訊整形電路如何操作。

下面描述第2圖所示的波形。CLKS1是第一逐次逼近通道CH1的採樣時鐘。CLKC1是控制第一粗略比較器Comp_C1的粗略比較時鐘。 Φ_CH1,1 信號控制第一電容器C1和第二電容器C2作為一對背對背電容器，以對第一逐次逼近通道CH1進行殘餘採樣。Φ_{CH1, 2} 信號控制第五電容器C5和第六電容器C6作為一對背對背電容器（即，Φ_{CH1, 2} 控制第五電容器C5和第六電容器C6周圍的開關，使其作為一對背對背電容器），與Φ_CH1,1 交錯地對第一逐次逼近通道CH1進行殘餘採樣。CLKS2是第二逐次逼近通道CH2的採樣時鐘。CLKC2是控制第二粗略比較器Comp_C2的粗略比較時鐘信號。Φ_CH2,1 信號控制第七和第八電容器C7和C8作為一對背對背電容器，以對第二逐次逼近通道CH2進行殘餘採樣。Φ_CH2,2 控制第三和第四電容器C3和C4的周圍的開關，使其作為一對背對背電容器，與Φ_CH2,1 交錯地對第二逐次逼近通道CH2進行殘餘採樣。CLKF是控制精細比較器Comp_F的精細比較時鐘。Φ_Fine,1 可操作為將第一電容性數位類比轉換器CDAC1連接至第一積分電容器C_INTP 和第二積分電容器C_INTN ，以形成用於第一逐次逼近通道CH1的SAR回路。Φ_Fine,2 可操作為將第二電容性數位類比轉換器CDAC2連接至第一積分電容器C_INTP 和第二積分電容器C_INTN ，以形成用於第二逐次逼近通道CH2的SAR回路。通過第五電容器C5和第六電容器C6周圍的開關，Φ_{RES CH1,2} 控制第一積分電容器C_INTP 和第五電容器C5之間的電荷共用，並且控制第二積分電容器C_INTN 和第六電容器C6之間的電荷共用。Φ_{RES CH2,1} 控制第一積分電容器C_INTP 和第七電容器C7之間的電荷共用，並且控制第二積分電容器C_INTN 和第八電容器C8之間的電荷共用。Φ_{RES CH1,1} 控制第一積分電容器C_INTP 與第一電容器C1之間的電荷共用，並且控制第二積分電容器C_INTN 與第二電容器C2之間的電荷共用。 Φ_{RES CH2,2} 控制第一積分電容器C_INTP 和第三電容器C3之間的電荷共用，並且控制第二積分電容器C_INTN 和第四電容器C4之間的電荷共用。Φ_{RES CH1,2} 、Φ_{RES CH2,1} 、Φ_{RES CH1,1} 和Φ_{RES CH2,2} 用於為信號-殘餘總和提供可靠的殘餘。

TI NS-SAR ADC 100操作在四個階段Phase_1、Phase_2、Phase_3和Phase_4中。第一階段Phase_1在第二階段Phase_2之前，第二階段Phase_2在第三階段Phase_3之前，第三階段Phase_3在第四階段Phase_4之前。第一粗略比較器Comp_C1在第一階段Phase_1（參考CLKC1）中設置第一組逐次逼近寄存器SAR_L1，以對SAR_L1進行粗調，精細比較器Comp_F在第二階段Phase_2（參考CLKF和Φ_Fine,1 ）中設置第一組逐次逼近寄存器SAR_L1，用於SAR_L1的微調。第二粗略比較器Comp_C2在第二階段Phase_2（參考CLKC2）中設置第二組逐次逼近寄存器SAR_L2，以對SAR_L2進行粗調，精細比較器Comp_F在第三階段Phase_3（參考CLKF和Φ_Fine,2 ）中設置第二組逐次逼近寄存器SAR_L2相位，用於SAR_L2的微調。第一粗略比較器Comp_C1還在第三階段Phase_3中設置第一組逐次逼近寄存器SAR_L1（參考CLKC1），以對SAR_L1進行粗調，精細比較器Comp_F在第四階段Phase_4（參考CLKF和Φ_Fine,1 ）設置第一組逐次逼近寄存器SAR_L1，用於SAR_L1的微調。

在第二階段Phase_2的末尾，完成對第一逐次逼近通道CH1的殘餘的估計（由於在第一階段Phase_1中對SAR_L1進行了粗調，在第二階段Phase_2中對SAR_L1進行了微調），並由第一電容器C1和第二電容器C2進行採樣（參考Φ_CH1,1 ）。因此，以下對第三階段Phase_3中的第二逐次逼近通道CH2的精細比較（參考Φ_Fine,2 ）是基於在第一和第二電容器C1和C2中採樣的可靠殘餘值（參考Φ_{RES CH1, 1} ）。在第三階段Phase_3的末尾，完成第二逐次逼近通道CH2的殘餘的估計（由於在第二階段Phase_2對SAR_L2的粗調和在第三階段Phase_3對SAR_L2的微調），並通過第三和第四電容器C3和C4（參考Φ_{CH2, 2} ）進行採樣。因此，下面對第四階段Phase_4中的第一逐次逼近通道CH1的精細比較（參考Φ_Fine,1 ）是基於在第三和第四電容器C3和C4中採樣的可靠殘餘值（參考Φ_{RES CH2,2} ）。實現了可靠的殘餘消除。

第2圖還示出了第二粗略比較器Comp_C2在第四階段Phase_4中設置第二組逐次逼近寄存器SAR_L2（參考CLKC2），精細比較器Comp_F在第一階段Phase_1中設置第二組逐次逼近寄存器SAR_L2（參考CLK_F和Φ_{Fine, 2} ）。通過四個階段Phase_1〜Phase_4完成時間交錯方案。

第3A圖、第3B圖、第3C圖和第3D圖示出了在四個不同階段Phase_1至Phase_4中雜訊整形電路的詳細連接。

第3A圖對應於第一階段Phase_1。第一電容器網路CN1的頂板INP1耦接到第一電容器C1的頂板（top plate）和第二電容器C2的底板（bottom plate），第二電容器網路CN2的頂板INN1耦接到第一電容器C1的底板和第二電容器C2的頂板。第五電容器C5和第一積分電容器C_INTP 並聯耦接在精細比較器Comp_F的正輸入端子VRP和第三電容器網路CN3的頂板INP2之間，第六電容器C6和第二積分電容器C_INTN 並聯耦接在精細比較器Comp_F的負輸入端子VRN和第四電容器網路CN4的頂板INN2之間。第三電容器網路CN3的頂板INP2耦接到第七電容器C7的頂板和第八電容器C8的底板，第四電容器網路CN4的頂板INN2耦接到第七電容器C7的底板和第八電容器C8的頂板。

在第一階段Phase_1中，精細比較器Comp_F基於從第一逐次逼近通道CH1採樣的可靠殘餘設置第二組逐次逼近寄存器SAR_L2，第一粗略比較器Comp_C1設置第一組逐次逼近寄存器SAR_L1。

第3B圖對應於第二階段Phase_2。第一電容器網路CN1的頂板INP1耦接到第一電容器C1的頂板和第二電容器C2的底板，第二電容器網路CN2的頂板INN1耦接到第一電容器C1的底板和第二電容器C2的頂板。第七電容器C7和第一積分電容器C_INTP 並聯耦接在精細比較器Comp_F的正輸入端子VRP和第一電容器網路CN1的頂板INP1之間，第八電容器C8和第二積分電容器C_INTN 並聯耦接在精細比較器Comp_F的負輸入端子VRN與第二電容器網路CN2的頂板INN1之間。例如，在第3A圖所示的第一階段Phase_1中，C7和C8以背對背方式耦接在CH2中，對CH2進行殘餘採樣，當C7和C8取得CH2的殘餘後，在第3B圖所示的第二階段Phase_2中，C7和C8與CH1中CDAC1耦接，用於CH1中的精細比較。第三電容器網路CN3的頂板INP2耦接到第三電容器C3的頂板和第四電容器C4的底板，第四電容器網路CN4的頂板INN2耦接到第三電容器C3的底板和第四電容器C4的頂板。

在第二階段Phase_2，精細比較器Comp_F基於從第二逐次逼近通道CH2採樣的可靠殘餘來設置第一組逐次逼近寄存器SAR_L1，第二粗略比較器Comp_C2設置第二組逐次逼近寄存器SAR_L2。

第3C圖對應於第三階段Phase_3。第一電容器網路CN1的頂板INP1耦接到第五電容器C5的頂板和第六電容器C6的底板，第二電容器網路CN2的頂板INN1耦接到第五電容器C5的底板和第六電容器C6的頂板。第一電容器C1和第一積分電容器C_INTP 並聯耦接在精細比較器Comp_F的正輸入端子VRP和第三電容器網路CN3的頂板INP2之間，第二電容器C2和第二積分電容器C_INTN 並聯耦接在精細比較器Comp_F的負輸入端子VRN和第四電容器網路CN4的頂板INN2之間。在第3B圖所示的第二階段Phase_2中，C1和C2以背對背方式耦接在CH1中，對CH1進行殘餘採樣，當C1和C2取得CH1的殘餘後，在第3C圖所示的第三階段Phase_3中，C1和C2與CH2中CDAC2耦接，用於CH2中的精細比較。第三電容器網路CN3的頂板INP2耦接到第三電容器C3的頂板和第四電容器C4的底板，第四電容器網路CN4的頂板INN2耦接到第三電容器C3的底板和第四電容器C4的頂板。

在第三階段Phase_3，精細比較器Comp_F基於從第一逐次逼近通道CH1採樣的可靠殘餘來設置第二組逐次逼近寄存器SAR_L2，並且第一粗略比較器Comp_C1設置第一組逐次逼近寄存器SAR_L1。

第3D圖對應於第四階段Phase_4。第一電容器網路CN1的頂板INP1耦接到第五電容器C5的頂板和第六電容器C6的底板，第二電容器網路CN2的頂板INN1耦接到第五電容器C5的底板和第六電容器C6的頂板。第三電容器C3和第一積分電容器C_INTP 並聯耦接在精細比較器Comp_F的正輸入端子VRP和第一電容器網路CN1的頂板INP1之間，第四電容器C4和第二積分電容器C_INTN 並聯耦接在精細比較器Comp_F的負輸入端子VRN與第二電容器網路CN2的頂板INN1之間。在第3C圖所示的第三階段Phase_3中，C3和C4以背對背方式耦接在CH2中，對CH2進行殘餘採樣，當C3和C4取得CH2的殘餘後，在第3D圖所示的第四階段Phase_4中，C3和C4與CH1中CDAC1耦接，用於CH1中的精細比較。第三電容器網路CN3的頂板INP2耦接到第七電容器C7的頂板和第八電容器C8的底板，第四電容器網路CN4的頂板INN2耦接到第七電容器C7的底板和第八電容器C8的頂板。

在第四階段Phase_4，精細比較器Comp_F基於從第二逐次逼近通道CH2採樣的可靠殘餘來設置第一組逐次逼近寄存器SAR_L1，第二粗略比較器Comp_C2設置第二組逐次逼近寄存器SAR_L2。

與傳統的單通道SAR ADC相比，上述TI NS-SAR ADC有效地改善了動態範圍（dynamic range，DR），並使頻寬增加了一倍。由於共用精細比較器，佈局尺寸得到了改善。具體地，不需要多個差分輸入對比較器和放大器。因此，提出的結構能夠為Wifi 6以足夠的DR提供寬頻寬，同時具有優異的電源效率。

儘管已經通過示例的方式並根據優選實施例描述了本發明，但是應當理解，本發明不限於所公開的實施例。相反，本發明旨在涵蓋對本領域習知技藝者顯而易見的各種修改和類似的設置。因此，所附申請專利範圍的範圍應被賦予最寬泛的解釋，以涵蓋所有這樣的修改和類似的設置。

100:TINS-SARADC CH1:第一逐次逼近通道 CH2:第二逐次逼近通道 Comp_F:精細比較器 C_INTP ,C_INTN :積分電容器 C1,C2,C3,C4,C5,C6,C7,C8:電容器 CDAC1:第一電容性數位類比轉換器 CDAC2:第二電容性數位類比轉換器 Comp_C1,Comp_C2:粗略比較器 SAR_L1:第一組逐次逼近寄存器 SAR_L2:第二組逐次逼近寄存器 CN1:第一電容器網路 CN2:第二電容器網路 CN3:第三電容器網路 CN4:第四電容器網路

將參考以下附圖詳細描述作為示例提出的本發明的各個實施例，其中，相同的標號表示相同的元件。第1圖示出了根據本發明的示例性實施例的時間交錯的雜訊整形逐次逼近類比數位轉換器（TI NS-SAR ADC）。第2圖示出了操作TI NS-SAR ADC的時序方案以及示出了雜訊整形電路如何操作。第3A圖、第3B圖、第3C圖和第3D圖示出了在四個不同階段Phase_1至Phase_4中雜訊整形電路的詳細連接。

100:TI NS-SAR ADC

CH1:第一逐次逼近通道

CH2:第二逐次逼近通道

Comp_F:精細比較器

C_INTP ,C_INTN :積分電容器

C1,C2,C3,C4,C5,C6,C7,C8:電容器

CDAC1:第一電容性數位類比轉換器

CDAC2:第二電容性數位類比轉換器

Comp_C1,Comp_C2:粗略比較器

SAR_L1:第一組逐次逼近寄存器

SAR_L2:第二組逐次逼近寄存器

CN1:第一電容器網路

CN2:第二電容器網路

CN3:第三電容器網路

CN4:第四電容器網路

Claims

一種逐次逼近類比數位轉換器，包括：第一逐次逼近通道，具有第一組逐次逼近寄存器和第一粗略比較器，所述第一粗略比較器耦接到所述第一組逐次逼近寄存器以粗調所述第一組逐次逼近寄存器；第二逐次逼近通道，具有第二組逐次逼近寄存器和第二粗略比較器，所述第二粗略比較器耦接到所述第二組逐次逼近寄存器以粗調所述第二組逐次逼近寄存器；精細比較器，耦接到所述第一組逐次逼近寄存器和所述第二組逐次逼近寄存器，交替地微調所述第一組逐次逼近寄存器和所述第二組逐次逼近寄存器；以及雜訊整形電路，對所述第一逐次逼近通道的殘餘進行採樣以用於所述精細比較器對所述第二組逐次逼近寄存器進行微調，並且對所述第二逐次逼近通道的殘餘進行採樣以用於所述精細比較器對所述第一組逐次逼近寄存器進行微調。
如請求項1之逐次逼近類比數位轉換器，其中：所述雜訊整形電路利用背對背電容器進行殘餘採樣；以及所述雜訊整形電路通過電荷共用對殘餘進行積分，用於在所述精細比較器的輸入側進行信號殘餘求和。
如請求項1之逐次逼近類比數位轉換器，其中：所述第一粗略比較器在第一階段設置所述第一組逐次逼近寄存器；所述精細比較器在第二階段設置所述第一組逐次逼近寄存器；以及所述第一階段在所述第二階段之前。
如請求項3之逐次逼近類比數位轉換器，其中：所述第二粗略比較器在所述第二階段設置所述第二組逐次逼近寄存器；所述精細比較器在第三階段設置所述第二組逐次逼近寄存器；以及所述第二階段在所述第三階段之前。
如請求項4之逐次逼近類比數位轉換器，其中：所述第一粗略比較器在所述第三階段設置所述第一組逐次逼近寄存器；所述精細比較器在第四階段設置所述第一組逐次逼近寄存器；以及所述第三階段在所述第四階段之前。
如請求項5之逐次逼近類比數位轉換器，其中：所述第二粗略比較器在所述第四階段設置所述第二組逐次逼近寄存器。
如請求項6之逐次逼近類比數位轉換器，其中：所述精細比較器在所述第一階段設置所述第二組逐次逼近寄存器。
如請求項1之逐次逼近類比數位轉換器，其中，所述雜訊整形電路還包括：第一積分電容器，其頂板耦接到所述精細比較器的正輸入端子；以及第二積分電容器，其頂板耦接到所述精細比較器的負輸入端子，其中，所述第一積分電容器和所述第二積分電容器用於對從所述第一逐次逼近通道和所述第二逐次逼近通道採樣的殘餘進行積分。
如請求項8之逐次逼近類比數位轉換器，其中，所述第一逐次逼近通道還具有根據所述第一組逐次逼近寄存器操作的第一電容性數位類比轉換器，其中所述第一電容性數位類比轉換器具有第一電容器網路和第二電容器網路，所述第一電容器網路的頂板耦接至所述第一粗略比較器的正輸入端子，所述第二電容器網路的頂板耦接至所述第一粗略比較器的負輸入端子；所述第二逐次逼近通道還具有根據所述第二組逐次逼近寄存器操作的第二電容性數位類比轉換器，其中所述第二電容性數位類比轉換器具有第三電容器網路和第四電容器網路，所述第三電容器網路的頂板耦接至所述第二粗略比較器的正輸入端子，所述第四電容器網路的頂板耦接至所述第二粗略比較器的負輸入端子；在所述第一逐次逼近通道的輸入採樣階段，在所述第一電容器網路的頂板和所述第二電容器網路的頂板之間對所述時間交錯的雜訊整形逐次逼近類比數位轉換器的輸入信號進行採樣；以及在所述第二逐次逼近通道的輸入採樣階段，在所述第三電容器網路的頂板和所述第四電容器網路的頂板之間對所述時間交錯的雜訊整形逐次逼近類比數位轉換器的所述輸入信號進行採樣。
如請求項9之逐次逼近類比數位轉換器，其中，所述雜訊整形電路還包括第一電容器和第二電容器，其中：在第一階段和第二階段，所述第一電容器網路的頂板耦接到所述第一電容器的頂板和所述第二電容器的底板，所述第二電容器網路的頂板耦接到所述第一電容器的底板和所述第二電容器的頂板；在第三階段，所述第一電容器和所述第一積分電容器並聯耦接在所述精細比較器的正輸入端子和所述第三電容器網路的頂板之間，所述第二電容器和所述第二積分電容器並聯耦接在所述精細比較器的負輸入端子和所述第四電容器網路的頂板之間；以及所述第一階段在所述第二階段之前，所述第二階段在所述第三階段之前。
如請求項10之逐次逼近類比數位轉換器，其中，所述雜訊整形電路還包括第三電容器和第四電容器，其中：在所述第二階段和所述第三階段，所述第三電容器網路的頂板耦接到所述第三電容器的頂板和所述第四電容器的底板，所述第四電容器網路的頂板耦接到所述第三電容器的底板和所述第四電容器的頂板；在第四階段，所述第三電容器和所述第一積分電容器並聯耦接在所述精細比較器的正輸入端子與所述第一電容器網路的頂板之間，所述第四電容器和所述第二積分電容器並聯耦接在所述精細比較器的負輸入端子和所述第二電容器網路的頂板之間；以及所述第三階段在所述第四階段之前。
如請求項11之逐次逼近類比數位轉換器，其中，所述雜訊整形電路還包括第五電容器和第六電容器，其中：在所述第一階段，所述第五電容器和所述第一積分電容器並聯耦接在所述精細比較器的正輸入端子與所述第三電容器網路的頂板之間，所述第六電容器和所述第二積分電容器並聯耦接在所述精細比較器的負輸入端子和所述第四電容器網路的頂板之間。
如請求項12之逐次逼近類比數位轉換器，其中，所述雜訊整形電路還包括第七電容器和第八電容器，其中：在所述第二階段，所述第七電容器和所述第一積分電容器並聯耦接在所述精細比較器的正輸入端子與所述第一電容器網路的頂板之間，所述第八電容器和所述第二積分電容器並聯耦接在所述精細比較器的負輸入端子和所述第二電容器網路的頂板之間。
如請求項13之逐次逼近類比數位轉換器，其中：在所述第三階段和所述第四階段，所述第一電容器網路的頂板耦接至所述第五電容器的頂板和所述第六電容器的底板，所述第二電容器網路的頂板耦接至所述第五電容器的底板和所述第六電容器的頂板。
如請求項14之逐次逼近類比數位轉換器，其中：在所述第一階段和所述第四階段，所述第三電容器網路的頂板耦接至所述第七電容器的頂板和所述第八電容器的底板，所述第四電容器網路的頂板耦接至所述第七電容器的底板和所述第八電容器的頂板。