TWI744994B - 記憶體元件及其製造方法 - Google Patents

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Abstract

記憶體元件包含第一電晶體。第一電晶體包含沿第一方向彼此間隔開的一或多個第一半導體奈米結構。一或多個第一半導體奈米結構中的每一者具有沿第二方向的第一寬度，第二方向垂直於第一方向。記憶體元件亦包含串聯耦接至第一電晶體的第二電晶體。第二電晶體包含沿第一方向彼此間隔開的一或多個第二半導體奈米結構。一或多個第二半導體奈米結構中的每一者具有沿第二方向的第二不同寬度。

Description

記憶體元件及其製造方法
本發明實施例提供一種記憶體元件及其製造方法。
積體電路(Integrated circuit；IC)有時包含一次可程式(one-time-programmable；OTP)記憶體以提供非揮發性記憶體(non-volatile memory；NVM)在IC斷電時不會丟失資料。一種類型的OTP元件包含反熔絲記憶體。反熔絲記憶體包含多個反熔絲記憶胞(或位元胞)，所述多個反熔絲記憶胞的端子在程式化之前斷開連接且在程式化之後短接(例如連接)。反熔絲記憶體可基於金屬氧化物半導體(metal-oxide-semiconductor；MOS)技術。舉例而言，反熔絲記憶胞可包含程式化MOS電晶體(或MOS電容器)及至少一個讀取MOS電晶體。程式化MOS電晶體的閘極介電質可崩潰，以使程式化MOS電晶體的閘極及源極或汲極子特徵互連。根據程式化MOS電晶體的閘極介電質是否崩潰，反熔絲記憶胞可經由讀取流經程式化MOS電晶體及讀取MOS電晶體的合成電流(resultant current)來呈現不同資料位元。由於無法經由逆向工程(reverse engineering)來判定反熔絲胞元的程式化狀態，因此反熔絲記憶體具有逆向工程驗證(reverse-engineering proofing)的有利特徵。
本發明實施例提供一種記憶體元件包括：第一電晶體以及串聯耦接至第一電晶體的第二電晶體。第一電晶體，包括：沿第一方向彼此間隔開的一或多個第一半導體奈米結構。一或多個第一半導體奈米結構中的每一者具有沿第二方向的第一寬度，其中第二方向垂直於第一方向。第二電晶體，包括：沿第一方向彼此間隔開的一或多個第二半導體奈米結構。一或多個第二半導體奈米結構中的每一者具有沿第二方向的第二不同寬度。
本發明實施例提供一種記憶體元件佈局包括：第一特徵、第二特徵以及第三特徵。第一特徵包含第一子特徵及第二子特徵。第一子特徵經組態以定義第一電晶體的源極及汲極且第二子特徵經組態以定義第二電晶體的源極及汲極。沿第一方向延伸的第一子特徵具有沿垂直於第一方向的第二方向的第一寬度。自第一子特徵沿第一方向延伸的第二子特徵具有沿第二方向的第二不同寬度。第二特徵經組態以定義第一電晶體的閘極。第二特徵沿第二方向在第一子特徵上方延伸。第三特徵經組態以定義第二電晶體的閘極。第三特徵沿第二方向在第二子特徵上方延伸。
本發明實施例提供一種半導體元件的製造方法，包括：形成沿第一方向彼此間隔開的多個第一奈米結構，多個第一奈米結構中的每一者具有沿第二方向的第一寬度；第二方向垂直於第 一方向；形成沿第一方向彼此間隔開的多個第二奈米結構，多個第二奈米結構中的每一者具有沿第二方向的第二不同寬度；形成沿第二方向延伸的第一閘極，第一閘極藉由安置於其中的第一閘極介電質環繞多個第一奈米結構中的每一者；以及形成沿第二方向延伸的第二閘極，第二閘極藉由安置於其中的第二閘極介電質環繞多個第二奈米結構中的每一者。
100、150、190、1802:記憶胞
110、120、160、170、191、192、193、350a、350b:電晶體
110D、120D、160D、170D、192D、193D、308、318:汲極
110S、120S、170S、191S、192S、193S、310、320:源極
110G、120G、160G、170G、191G、192G、193G:閘極
130、180、194、1818、1820、1822、1824:程式化字元線
132、182、195、196、1819、1821、1823、1825:讀取字元線
134、184、197、1810、1811、1812、1813、1814、1815、1816、1817:位元線
136:電阻器
200、220、230、240、250、260、270、1840、1870:佈局
201、202、203:特徵
201a、201b、201c、221a、221b、221c、222a、222b、222c、231a、231b、231c、231d、231e、241a、241b、241c、251a、251b、261a、261b、271a、271b、271c、272a、272b、272c:子特徵
204、369:虛線
205、206、211:中心部分
207、208、209、210、212、213:側部分
221、222、231、241、242、243、251、261、271、272、1842a、1842b、1891、1892、1893、1894、1895、1896、1897、1898、1900、1901:主動特徵
223、224、232、233、244、245、252、253、262、263、273、274、275、1842c、1842d、1858、1859、1860、1861、1862、1863、1864、1865、1866、1867、1868、1869、1875、1876、1877、1878、1879、1880、1881、1882、1883、1884、1885、1886、1887、1888、1889:閘極特徵
225、234、246、254、264、276:邊界
300:記憶體元件
302:基底
304、314:閘極結構
305a、305b、305c、305d、305e、315a、315b、315c、315d、315e:閘極堆疊
306a、306b、306c、306d、316a、316b、316c、316d、351、352、353、354、355、356、357、358:奈米結構
359、359'、361、361'、363、363'、365、365':SiGe奈米結構
360、360'、362、362'、364、364'、366、366':Si奈米結構
368、370:主動子區
371、372:虛設閘極堆疊
371a、372a:虛設閘極
371b、372b:硬罩幕
373、374:偏移閘極間隔件
375、376:交替奈米結構行
378、379、380、381:SiGe犧牲奈米結構
382、383、384、385、386、387、388、389:內部間隔件
394:層間介電質材料
395a、395b:導電通道
396a、396b:閘極介電質
397a、397b:閘極金屬
400:方法
402、404、406、408、410、412、414、416、418、420、422、424、426:操作
1800:記憶陣列
1802a:程式化電晶體
1802b:讀取電晶體
1842、1844:位元胞佈局
1843:象徵中心線
1850、1851、1852、1853、1854、1855、1856、1857:BL特徵
1871、1872、1873、1874:邊緣虛設保護件
1890、1899:側主動特徵
A-A'、B-B'、C-C':線
W1、W2:寬度
結合隨附圖式閱讀以下具體實施方式時將最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意地增加或減小各種特徵的尺寸。
圖1A示出根據一些實施例的記憶胞的實例電路圖。
圖1B示出根據一些實施例的記憶胞的另一實例電路圖。
圖1C示出根據一些實施例的記憶胞的又一實例電路圖。
圖2A、圖2B、圖2C、圖2D、圖2E、圖2F以及圖2G示出根據一些實施例的記憶胞的實例設計佈局。
圖3示出根據一些實施例的記憶體元件的透視圖。
圖4示出根據一些實施例的製造圖3的記憶體元件的方法的流程圖。
圖5、圖6、圖7A、圖8A、圖9A、圖10、圖11、圖12A、圖13、圖14A、圖15A、圖16A以及圖17A示出根據一些實施例的各個製造階段處的沿線A-A'切割的圖3的記憶體元件的橫截面 圖。
圖7B、圖8B、圖9B以及圖12B示出根據一些實施例的各個製造階段處的圖3的記憶體元件的俯視圖。
圖7C、圖8C、圖14B、圖15B、圖16B、圖17B示出根據一些實施例的各個製造階段處的沿線B-B'切割的圖3的記憶體元件的橫截面圖。
圖7D、圖8D、圖14C、圖15C、圖16C、圖17C示出根據一些實施例的各個製造階段處的沿線C-C'切割的圖3的記憶體元件的橫截面圖。
圖18A示出根據一些實施例的記憶陣列的實例電路圖。
圖18B示出根據一些實施例的圖18A的記憶陣列的實例設計佈局。
圖18C示出根據一些實施例的圖18A的記憶陣列的另一實例設計佈局。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。以下描述組件及配置的特定實例以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目 的，且本身並不指定所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似術語的空間相對術語來描述如圖式中所示出的一個元件或特徵相對於另一元件或特徵的關係。除圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
在當代半導體元件製造製程中，在單一晶圓上製造大量半導體元件，諸如矽通道n型場效電晶體(n-type field effect transistor；nFET)及矽鍺通道p型場效電晶體(p-type field effect transistor；pFET)。非平面電晶體元件架構(諸如鰭式電晶體)可提供相對於平面電晶體的增加的元件密度及增強的性能。一些先進的非平面電晶體元件架構(諸如奈米結構電晶體)可進一步提升鰭式電晶體的性能。實例奈米結構電晶體包含奈米結構電晶體、奈米線電晶體以及類似物。奈米結構電晶體包含由閘極堆疊完全包覆的一或多個奈米結構，所述一或多個奈米結構共同地經組態為電晶體的導電通道。當與其中通道由閘極堆疊部分地包覆的鰭式電晶體相比較時，一般而言，奈米結構電晶體包含環繞奈米結構通道的全部周界的一或多個閘極堆疊。如此，可進一步改良對奈米結構通道的控制，由此在鰭式電晶體及奈米結構電晶體的類似尺寸的情況下具有例如相對大的驅動電流。
本揭露提供包含多個記憶胞的記憶體元件的各種實施例，所述多個記憶胞中的每一者經組態於奈米結構電晶體組態 中。在一些實施例中，所揭露的記憶胞包含由程式化電晶體及一或多個讀取電晶體構成的反熔絲記憶胞。程式化電晶體及讀取電晶體中的每一者包含奈米結構電晶體。此外，所揭露的記憶胞的程式化電晶體可具有比讀取電晶體的一或多個奈米結構通道窄的一或多個奈米結構通道。因此，部分地歸因於程式化電晶體的閘極介電質的接觸區域增加，可有利地改善程式化電晶體的程式化良率。另外，部分地歸因於讀取電晶體的驅動電流增大，可有利地擴大讀取電晶體的讀取裕度。
圖1A示出根據一些實施例的記憶胞100的實例電路圖。如所繪示，記憶胞(或有時稱作記憶體位元胞、記憶體位元或位元)100包含第一電晶體110及第二電晶體120。第一電晶體110及第二電晶體120中的每一者可包含n型金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect-transistor；MOSFET)。在一些其他實施例中，電晶體110及電晶體120可包含另一類型的MOSFET，例如p型MOSFET，下文將相對於圖1B論述所述p型MOSFET。在一些其他實施例中，電晶體110或電晶體120中的至少一者可由另一類型的電子元件(例如MOS電容器)替換，同時仍處於本揭露的範疇內。第一電晶體110及第二電晶體120彼此電性地串聯耦接。舉例而言，第一電晶體的源極110S連接到第二電晶體的汲極120D。
記憶胞100可經組態為一次可程式(OTP)記憶胞，諸如反熔絲胞元。應理解，記憶胞100可經組態為包含彼此電性地串聯耦接的兩個電晶體的任何類型的記憶胞(例如NOR型非揮發性記憶胞、動態隨機存取記憶(dynamic random-access memory； DRAM)胞、兩電晶體靜態隨機存取記憶(static random-access memory；SRAM)胞等)。
在記憶胞100經組態為反熔絲胞元時，第一電晶體110可充當程式化電晶體且第二電晶體120可充當讀取電晶體。因此，第一電晶體的汲極110D為浮置的(例如並不耦接)，且第一電晶體的閘極110G耦接至程式化字元線(programming word line；WLP)130；且第二電晶體的閘極120G耦接至讀取字元線(reading word line；WLR)132，且第二電晶體的源極120S耦接至位元線(bit line；BL)134。
為了程式化記憶胞100，藉由經由WLR 132將高電壓(例如對應於邏輯高狀態的正電壓)供應至閘極120G來接通讀取電晶體120。在讀取電晶體120接通之前、與所述讀取電晶體120接通同時或在所述讀取電晶體120接通之後，將足夠高的電壓(例如崩潰電壓(VBD))施加至WLP 130，且將低電壓(例如對應於邏輯低狀態的正電壓)施加至BL 134。低電壓(施加於BL 134上)可傳遞至源極110S，使得VBD將跨越源極110S及閘極110G形成，從而導致程式化電晶體110的閘極介電質的一部分(例如在源極110S與閘極110G之間的部分)崩潰。在程式化電晶體110的閘極介電質崩潰之後，使閘極110G與源極110S互連的閘極介電質的部分的性能相當於電阻。舉例而言，此部分可充當電阻器136。在程式化之前(在程式化電晶體110的閘極介電質崩潰之前)，在讀取電晶體120接通時，BL 134與WLP 130之間不存在導電路徑；且在程式化之後，在讀取電晶體120接通時，BL 134與WLP 130之間存在導電路徑(例如經由電阻器136)。
為了讀取記憶胞100，類似於程式化，讀取電晶體120接通且BL 134耦接至對應於邏輯低狀態的電壓。作為回應，正電壓施加至程式化電晶體的閘極110G。如上文所論述，若程式化電晶體110的閘極介電質並未崩潰，則BL 134與WLP 130之間不存在導電路徑。因此，相對低電流自WLP 130傳導經由電晶體110及電晶體120傳導至BL 134。若程式化電晶體110的閘極介電質崩潰，則BL 134與WLP 130之間存在導電路徑。因此，相對高電流自WLP 130經由電晶體110(目前相當於電阻器136)及電晶體120傳導至BL 134。此低電流及高電流有時可分別稱作記憶胞100的Ioff及Ion。耦接至BL 134的電路組件(例如感測放大器)可區分Ioff與Ion(或反之亦然)，且因此判定記憶胞100是呈現邏輯高(「1」)還是邏輯低(「0」)。舉例而言，在讀取Ion時，記憶胞100可呈現1；且在讀取Ioff時，記憶胞100可呈現0。
圖1B示出根據一些實施例的另一記憶胞150的實例電路圖。記憶胞150與圖1A的記憶胞100類似，不同之處在於記憶胞150由p型MOSFET構成。如所繪示，記憶胞150包含第一電晶體160及第二電晶體170。第一電晶體160及第二電晶體170中的每一者可包含p型MOSFET。第一電晶體160及第二電晶體170彼此電性地串聯耦接。舉例而言，第一電晶體的汲極160D連接至第二電晶體的源極170S。記憶胞150可充當反熔絲胞元(如上文所論述)，其中第一電晶體160充當反熔絲胞元的程式化電晶體且第二電晶體170充當反熔絲胞元的讀取電晶體。與記憶胞100類似，程式化電晶體的閘極160G耦接至WLP 180，讀取電晶體的閘極170G耦接至WLR 182，且讀取電晶體的汲極170D耦接至BL 184，且程式化電晶體的源極160S為浮置的(例如並不耦接)。記憶胞150的操作實質上與記憶胞100的操作類似(不同之處在於施加至WLP 180、WLR 182以及BL 184的電壓的極性)，且因此將不重複論述。
圖1C示出根據一些實施例的又一記憶胞190的實例電路圖。記憶胞190與圖1A的記憶胞100類似，不同之處在於記憶胞190包含額外讀取電晶體。如所繪示，記憶胞190包含第一電晶體191、第二電晶體192以及第三電晶體193。第一電晶體、第二電晶體以及第三電晶體(191至193)中的每一者可包含n型MOSFET。電晶體191至電晶體193中的每一者可包含p型MOSFET，同時仍處於本揭露的範疇內。第一電晶體191、第二電晶體192以及第三電晶體193彼此電性地串聯耦接。舉例而言，第一電晶體的源極191S連接至第二電晶體的汲極192D，且第二電晶體的源極192S連接至第三電晶體的汲極193D。記憶胞190可充當反熔絲胞元(如上文所論述)，其中第一電晶體191充當反熔絲胞元的程式化電晶體，且第二電晶體192及第三電晶體193共同地充當反熔絲胞元的讀取電晶體。與記憶胞100類似，程式化電晶體的閘極191G耦接至WLP 194，讀取電晶體的閘極192G及閘極193G分別耦接至WLR0 195及WLR1 196，且讀取電晶體的源極193S耦接至BL 197，且程式化電晶體的汲極191D為浮置的(例如並不耦接)。記憶胞190的操作實質上與記憶胞100的操作類似，且因此將不重複論述。
一般而言，在程式化包含程式化電晶體及一或多個讀取電晶體的反熔絲胞元時，減小程式化電晶體的閘極介電質的面積 可改善程式化良率。藉由具有更小面積，閘極介電質崩潰的機率可增大。在讀取由反熔絲胞元呈現的邏輯狀態時，由於Ioff可歸因於漏電流而無意地增大，因此具有更高Ion為有利的。因此，可減小由Ion與Ioff的比所定義的讀取裕度的大小，此可能導致感測放大器無法區分Ion及Ioff。Ion的幅值可由讀取電晶體的性能判定。就此而言，所揭露記憶胞的程式化電晶體可經組態為具有較窄奈米結構寬度的第一奈米結構電晶體，且讀取電晶體可各自經組態為具有較寬奈米結構寬度的第二奈米結構電晶體。可將如本文中所使用的奈米結構寬度(或寬度)稱作沿垂直於各別源極及汲極彼此對準的方向的方向量測的奈米結構(例如奈米片、奈米線)的寬度。因此，程式化電晶體可具有一或多個較窄奈米結構通道，此有利地減小對應閘極介電質的面積。另外，讀取電晶體可具有一或多個較寬奈米結構通道，此有利地增大經由反熔絲胞元傳導的電流的幅值。
圖2A、圖2B、圖2C、圖2D、圖2E、圖2F以及圖2G提供根據一些實施例的用以製造反熔絲胞元的具有較窄奈米結構寬度的程式化電晶體及具有較寬奈米結構寬度的讀取電晶體的設計佈局的各種實例。在一些實施例中，圖2A至圖2G的佈局可用於製造奈米結構電晶體。然而，應理解，圖2A至圖2G的佈局不限於製造奈米結構電晶體。圖2A至圖2G的佈局中的每一者可用於製造各種其他類型的電晶體中的任一者，諸如鰭式電晶體(通常稱作FinFET)、奈米線電晶體，同時仍處於本揭露的範疇內。應理解，圖2A至圖2G中繪示的佈局已出於說明的目的簡化。因此，佈局中的每一者可包含一或多個其他特徵，同時仍處於本揭 露的範疇內。
參考圖2A，描繪根據一些實施例的佈局200。佈局200包含第一特徵201、第二特徵202以及第三特徵203。特徵200至特徵203中的每一者可對應於一或多個圖案化製程(例如微影製程)以製作實體元件特徵。舉例而言，第一特徵201可用於定義或以其他方式製作基底上的主動區。此類主動區可為一或多個奈米結構電晶體的交替層的堆疊、一或多個FinFET的鰭狀區或一或多個平面電晶體的氧化物定義(oxide-definition；OD)區。主動區可用作各別電晶體的源極或汲極。因此，本文中可將第一特徵201稱作「主動特徵201」。在一些實施例中，第一特徵201可包含多個子特徵，所述多個子特徵中的每一者沿第一方向(例如X方向)延伸。下文將論述此類子特徵。可相對於第一特徵201沿第二方向(例如Y方向)延伸的第二特徵202及第三特徵203可用於定義或以其他方式製作各別電晶體的閘極。因此，本文中可將第二特徵202及第三特徵203分別稱作「閘極特徵202」及「閘極特徵203」。在使用佈局200的製造中，主動特徵201可對應於第一圖案化製程，且在主動特徵201上方延伸的閘極特徵202至閘極特徵203可對應於第一圖案化製程之後的第二圖案化製程。
如所繪示，主動特徵201包含子特徵201a、子特徵201b以及子特徵201c。沿X方向延伸的子特徵201a及子特徵201b彼此平行。子特徵201a及子特徵201b可具有沿Y方向的寬度W1。沿X方向延伸的子特徵201c可具有沿Y方向的寬度W2。根據一些實施例，寬度W1與寬度W2的比可為滿足預定義條件(例如設計約束或要求)的0至1之間的任何值。子特徵201c自子特徵201a 及子特徵201b延伸，由此定義較窄子特徵201a至子特徵201b與較寬特徵201c之間的象徵邊界(如由圖2A中的虛線204指示)。
在一些實施例中，閘極特徵203經組態以上覆子特徵201a及子特徵201b的各別中心部分205及中心部分206(用於製作具有寬度W1的主動區)，以便定義側部分207、側部分208、側部分209以及側部分210。舉例而言，子特徵201a的側部分207及側部分208分別置放於被第三特徵203覆蓋的中心部分205的兩側上；子特徵201b的側部分209及側部分210分別置放於被第三特徵203覆蓋的中心部分206的兩側上。閘極特徵202經組態以覆蓋子特徵201c的中心部分211(用於製作具有寬度W2的主動區)，以定義出側部分212及側部分213。舉例而言，子特徵201c的側部分212及側部分213分別置放於被第二特徵202覆蓋的中心部分211的兩側上。邊界204位於閘極特徵202與閘極特徵203之間，以分隔開具有較窄寬度W1的子特徵及具有較寬寬度W2的子特徵。因此，第一電晶體的至少一些特徵可由較窄子特徵201a至較窄子特徵201b的中心部分205至中心部分206及側部分207至側部分210定義，且串聯耦接至第一電晶體的第二電晶體的至少一些特徵可由較寬子特徵201c的中心部分211及側部分212至側部分213定義。
在佈局200用於製作反熔絲記憶胞(例如圖1A中的100)的實例中，覆蓋中心部分205至中心部分206的部分閘極特徵203可共同地用於定義閘極110G；子特徵201a的側部分207及子特徵201b的側部分209可共同地用於形成汲極110D；子特徵201a的側部分208及子特徵201b的側部分210可共同地用於形成源極 110S；子特徵201a的中心部分205及子特徵201b的中心部分206可共同地用於形成程式化電晶體110的導電通道；覆蓋中心部分211的部分閘極特徵202可用於定義閘極120G；子特徵201c的側部分212可用於形成汲極120D；子特徵201c的側部分213可用於形成源極120S；且子特徵201c的中心部分211可用於形成讀取電晶體120的導電通道。
在一些實施例中，被閘極特徵覆蓋的較窄子特徵的數目可稱作第一數目(「N」)，且被閘極特徵覆蓋的較寬子特徵的數目可稱作第二數目(「M」)。數目N可對應於第一電晶體的鰭或堆疊數目，且數目M可對應於第二電晶體的鰭或堆疊數目，所述第二電晶體串聯耦接至第一電晶體。在一些實施例中，N大於或等於M。繼續同一實例，由於被閘極特徵203覆蓋的較窄子特徵201a及子特徵201b的數目為2，因此可以鰭數目為2來表示程式化電晶體110，而由於被閘極特徵202覆蓋的較寬子特徵201c的數目為1，因此可以鰭數目為1來表示讀取電晶體120。
圖2A至圖2G中繪示的各別佈局遵循類似原則以定義反熔絲胞元的程式化電晶體及讀取電晶體。因此，圖2B至圖2G的佈局中的每一者將如下簡要地描述。
參考圖2B，繪示根據一些實施例的佈局220。佈局220包含主動特徵221及主動特徵222，以及閘極特徵223及閘極特徵224。主動特徵221包含具有寬度W1的子特徵221a及子特徵221b，以及具有寬度W2的子特徵221c。主動特徵222包含具有寬度W1的子特徵222a及子特徵222b，以及具有寬度W2的子特徵222c。位於閘極特徵223與閘極特徵224之間的邊界225經組 態以區分較窄子特徵(具有寬度W1)與較寬子特徵(具有寬度W2)。在一些實施例中，反熔絲胞元的程式化電晶體的一些特徵可由閘極特徵223及具有寬度W1的子特徵(例如221a至221b、222a至222b)定義，且耦接讀取電晶體的一些特徵可由閘極特徵224及具有寬度W2的子特徵(例如221c、222c)定義。基於上文定義的原則，程式化電晶體的鰭數目可為4，且讀取電晶體的鰭數目可為2。
參考圖2C，繪示根據一些實施例的佈局230。佈局230包含主動特徵231，以及閘極特徵232及閘極特徵233。主動特徵231包含具有寬度W1的子特徵231a、子特徵231b、子特徵231c以及子特徵231d，以及具有寬度W2的子特徵231e。位於閘極特徵232與閘極特徵233之間的邊界234經組態以區分較窄子特徵(具有寬度W1)與較寬子特徵(具有寬度W2)。在一些實施例中，反熔絲胞元的程式化電晶體的一些特徵可由閘極特徵232及具有寬度W1的子特徵(例如231a至231d)定義，且耦接讀取電晶體的一些特徵可由閘極特徵233及具有寬度W2的子特徵(例如231e)定義。基於上文定義的原則，程式化電晶體的鰭數目可為4，且讀取電晶體的鰭數目可為1。
參考圖2D，繪示根據一些實施例的佈局240。佈局240包含主動特徵241、主動特徵242以及主動特徵243，以及閘極特徵244及閘極特徵245。主動特徵241包含具有寬度W1的子特徵241a及子特徵241b，以及具有寬度W2的子特徵241c。位於閘極特徵244與閘極特徵245之間的邊界246經組態以區分較窄子特徵(具有寬度W1)與較寬子特徵(具有寬度W2)。具有寬度W1 的主動特徵242及主動特徵243沿X方向跨越主動特徵241的較窄子特徵(例如241a至241b)及較寬子特徵(例如241c)的區延伸。因此，邊界246可將主動特徵242至主動特徵243中的每一者劃分為與較窄子特徵(例如241a至241b)平行的第一子特徵及與較寬子特徵(例如241c)平行的第二子特徵。在一些實施例中，反熔絲胞元的程式化電晶體的一些特徵可由閘極特徵244、具有寬度W1的子特徵(例如241a至241b)以及具有寬度W1的主動特徵242至主動特徵243的各別第一子特徵定義，且耦接讀取電晶體的一些特徵可由閘極特徵245、具有寬度W2的子特徵(例如241c)以及具有寬度W1的主動特徵242至主動特徵243的各別第二子特徵定義。
參考圖2E，繪示根據一些實施例的佈局250。佈局250包含主動特徵251，以及閘極特徵252及閘極特徵253。主動特徵251包含具有寬度W1的子特徵251a，以及具有寬度W2的子特徵251b。相對於子特徵251b安置的子特徵251a的位置可沿Y方向移位，同時仍處於本揭露的範疇內。位於閘極特徵252與閘極特徵253之間的邊界254經組態以區分較窄子特徵(具有寬度W1)與較寬子特徵(具有寬度W2)。在一些實施例中，反熔絲胞元的程式化電晶體的一些特徵可由閘極特徵252及具有寬度W1的子特徵(例如251a)定義，且耦接讀取電晶體的一些特徵可由閘極特徵253及具有寬度W2的子特徵(例如251b)定義。基於上文定義的原則，程式化電晶體的鰭數目可為1，且讀取電晶體的鰭數目可為1。
參考圖2F，繪示根據一些實施例的佈局260。佈局260 與圖2E中所繪示的佈局250類似，不同之處在於沿Y方向的較窄子特徵與較寬子特徵之間的相對組態。舉例而言，佈局260包含主動特徵261，以及閘極特徵262及閘極特徵263。主動特徵261包含具有寬度W1的子特徵261a及具有寬度W2的子特徵261b。相對於子特徵261b安置的子特徵261a的位置可沿Y方向移位，同時仍處於本揭露的範疇內。位於閘極特徵262與閘極特徵263之間的邊界264經組態以區分較窄子特徵(具有寬度W1)與較寬子特徵(具有寬度W2)。在一些實施例中，反熔絲胞元的程式化電晶體的一些特徵可由閘極特徵262及具有寬度W1的子特徵(例如261a)定義，且耦接讀取電晶體的一些特徵可由閘極特徵263及具有寬度W2的子特徵(例如261b)定義。基於上文定義的原則，程式化電晶體的鰭數目可為1，且讀取電晶體的鰭數目可為1。
參考圖2G，繪示根據一些實施例的佈局270。佈局270包含主動特徵271及主動特徵272，以及閘極特徵273、閘極特徵274及閘極特徵275。主動特徵271包含具有寬度W1的子特徵271a及子特徵271b，以及具有寬度W2的子特徵271c。主動特徵272包含具有寬度W1的子特徵272a及子特徵272b，以及具有寬度W2的子特徵272c。位於閘極特徵273與閘極特徵274之間的邊界276經組態以區分較窄子特徵(具有寬度W1)與較寬子特徵(具有寬度W2)。在一些實施例中，反熔絲胞元的程式化電晶體的一些特徵可由閘極特徵273及具有寬度W1的子特徵(例如271a至271b、272a至272b)定義，且耦接讀取電晶體的一些特徵可由閘極特徵274至閘極特徵275以及具有寬度W2的子特徵(例如271c、272c)定義。基於上文定義的原則，程式化電晶體的鰭數 目可為4，且讀取電晶體的鰭數目可各自為2。雖然在圖2G的所示出的實施例中，用以定義讀取電晶體的子特徵271c及子特徵272c共享相同寬度W2，但應理解，用於讀取電晶體的子特徵可與一個子特徵合併以具有寬度W2(例如與圖2E及圖2F類似)或為具有不同寬度的子特徵的混合(例如與圖2D類似)，同時仍處於本揭露的範疇內。
參考圖3，繪示奈米結構電晶體組態中的記憶體元件300的透視圖。根據一些實施例，記憶體元件300可為包含程式化電晶體及讀取電晶體的反熔絲記憶胞的一部分。圖3的透視圖是記憶體元件300的概述，因此，記憶體元件300的一些特徵將不標識在圖3中。下文將參照圖5至圖17C繪示並論述記憶體元件300的更詳細特徵。
記憶體元件300可形成於基底302上(或包含基底302)。在基底302上方，記憶體元件300包含第一閘極結構304及第二閘極結構314。第一閘極結構304及第二閘極結構314中的每一者形成為鰭狀結構以環繞電晶體的各別通道。在一些實施例中，導電通道可由一或多個半導體奈米結構共同地構成。閘極結構304可環繞沿Z方向彼此間隔開(或置放於彼此的頂部上)的奈米結構(或奈米結構通道)306a、奈米結構306b、奈米結構306c以及奈米結構306d；且閘極結構314可環繞沿Z方向彼此間隔開(或置放於彼此的頂部上)的奈米結構(或奈米結構通道)316a、奈米結構316b、奈米結構316c以及奈米結構316d。在第一閘極結構304的各別側上，形成汲極308及源極310。汲極308及源極310可被表徵為具有約等於W1的寬度。在第二閘極結構314的各 別側上，形成汲極318及源極320。汲極318及源極320可被表徵為具有約等於W2的寬度。
作為非限制性實例，記憶體元件300可基於圖2F中所繪示的佈局260的形成。因此，在自頂部查看時，閘極結構304及閘極結構314可分別由閘極特徵262及閘極特徵263形成；汲極308、由閘極結構304包覆的奈米結構306a至奈米結構306d以及源極310可由主動特徵261的子特徵261a形成；且汲極318、由閘極結構314包覆的奈米結構316a至奈米結構316d以及源極320可由主動特徵261的子特徵261b形成。在一些實施例中，第一電晶體350a(例如上文提及的程式化電晶體)可由閘極結構304、對應的經包覆的通道、汲極308以及源極310形成；且第二電晶體350b(例如上文提及的讀取電晶體)可由閘極結構314、對應的經包覆的通道、汲極318以及源極320形成。
具體來說，第一閘極結構304及第二閘極結構314中的每一者包含多個閘極堆疊。閘極堆疊中的每一者可包含一或多個閘極介電質及一或多個閘極金屬。閘極堆疊中的兩個經組態以共同地環繞一或多個奈米結構中的對應者。舉例而言，第一閘極結構304包含閘極堆疊305a、閘極堆疊305b、閘極堆疊305c、閘極堆疊305d以及閘極堆疊305e。閘極堆疊305a至閘極堆疊305e可具有與閘極結構304實質上類似的寬度(沿Y方向)，且奈米結構306a至奈米結構306d被表徵為具有約W1的寬度(沿Y方向)，其小於閘極堆疊305a至閘極堆疊305e的寬度。另外，閘極堆疊305a至閘極堆疊305e中的每一者可包含沿Z方向延伸的部分，以鄰接、連接至相鄰閘極堆疊或以其他方式與相鄰閘極堆疊合併。 舉例而言，除了沿奈米結構306a(例如在所述奈米結構306a的頂部上)橫向延伸以外，閘極堆疊305a包含向下延伸以與向上延伸的相鄰閘極堆疊305b的一部分合併的一部分。
因此，閘極堆疊305a至閘極堆疊305e中的相鄰兩者可包覆奈米結構306a至奈米結構306d中的對應一者的全部周界。閘極堆疊305a及閘極堆疊305b可共同地環繞奈米結構306a的至少四個側，其中奈米結構306a的兩個側分別耦接至汲極308及源極310；閘極堆疊305b及閘極堆疊305c可共同地環繞奈米結構306b的至少四個側，其中奈米結構306b的兩個側分別耦接至汲極308及源極310；閘極堆疊305c及閘極堆疊305d可共同地環繞奈米結構306c的至少四個側，其中奈米結構306c的兩個側分別耦接至汲極308及源極310；且閘極堆疊305d及閘極堆疊305e可共同地環繞奈米結構306d的至少四個側，其中奈米結構306d的兩個側分別耦接至汲極308及源極310。
類似地，第二閘極結構314包含閘極堆疊315a、閘極堆疊315b、閘極堆疊315c、閘極堆疊315d以及閘極堆疊315e。閘極堆疊315a至閘極堆疊315e可具有與閘極314實質上類似的寬度(沿Y方向)，且奈米結構316a至奈米結構316d被表徵為具有約W2的寬度(沿Y方向)，其小於閘極堆疊315a至閘極堆疊315e的寬度。另外，閘極堆疊315a至閘極堆疊315e中的每一者可包含沿Z方向延伸的部分，以鄰接、連接至相鄰閘極堆疊或以其他方式與相鄰閘極堆疊合併。因此，閘極堆疊315a至閘極堆疊315e中的相鄰兩者可包覆奈米結構316a至奈米結構316d中的對應一者的全部周界。閘極堆疊315a及閘極堆疊315b可共同地環繞奈 米結構316a的至少四個側，其中奈米結構316a的兩個側分別耦接至汲極318及源極320；閘極堆疊315b及閘極堆疊315c可共同地環繞奈米結構316b的至少四個側，其中奈米結構316b的兩個側分別耦接至汲極318及源極320；閘極堆疊315c及閘極堆疊315d可共同地環繞奈米結構316c的至少四個側，其中奈米結構316c的兩個側分別耦接至汲極318及源極320；且閘極堆疊315d及閘極堆疊315e可共同地環繞奈米結構316d的至少四個側，其中奈米結構316d的兩個側分別耦接至汲極318及源極320。
圖4示出根據本揭露的一或多個實施例的用以形成記憶體元件的方法400的流程圖。方法400可用於形成反熔絲記憶胞，其包含串聯耦接的程式化電晶體及讀取電晶體。舉例而言，方法400中所描述的操作中的至少一些可用於形成記憶體元件300。應注意，方法400僅為實例且不意欲限制本揭露。因此，應理解，可在圖4的方法400之前、期間以及之後提供額外操作，且可僅在本文中簡要地描述一些其他操作。
方法400的操作可與如圖5、圖6、圖7A、圖8A、圖9A、圖10、圖11、圖12A、圖13、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖16A、圖16B、圖16C、圖17A、圖17B、圖17C以及圖18中所繪示的各別製造階段處的沿線A-A'切割的記憶體元件300的橫截面圖相關聯。出於說明的目的，圖7B、圖8B、圖9B以及圖12B中分別進一步繪示對應於圖7A、圖8A、圖9A以及圖12A的記憶體元件300的俯視圖；圖7C、圖8C、圖14B、圖15B、圖16B、圖17B中分別進一步繪示對應於圖7A、圖8A、圖14A、圖15A、圖16A以及圖17A的沿線B-B'切割的記憶體元 件300的橫截面圖；且圖7D、圖8D、圖14C、圖15C、圖16C、圖17C中分別進一步繪示對應於圖7A、圖8A、圖14A、圖15A、圖16A以及圖17A的沿線B-B'切割的記憶體元件300的橫截面圖。在一些實施例中，記憶體元件300可包含於微處理器、另一記憶體元件及/或其他積體電路(IC)中或以其他方式耦接至微處理器、另一記憶體元件及/或其他積體電路(IC)。另外，為較佳理解本揭露的概念，簡化圖5至圖17C。雖然圖式示出記憶體元件300，但應理解，IC可包含多個其他元件，諸如電感器、電阻器、電容器、電晶體等，出於說明的清晰性目的，圖5至圖17C中未繪示所述多個其他元件。
首先參考圖4，簡要概述，方法400開始於其中提供基底的操作402。方法400進行至操作404，其中形成一系列交替的第一奈米結構及第二奈米結構。方法400進行至操作406，其中定義主動區(包含第一主動子區及第二主動子區)。方法400進行至操作408，其中形成多個虛設閘極堆疊。方法400進行至操作410，其中定義多個交替奈米結構行。方法400進行至操作412，其中移除第一奈米結構的各別端部部分。方法400進行至操作414，其中形成內部間隔件。方法400進行至操作416，其中形成源極及汲極。方法400進行至操作418，其中沈積層間介電質。方法400進行至操作420，其中移除虛設閘極堆疊。方法400進行至操作422，其中移除第一奈米結構。方法400進行至操作424，其中形成閘極介電質。方法400進行至操作426，其中形成閘極金屬。
對應於操作402，圖5為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶體 元件300包含基底302。基底302包含半導體材料基底，例如矽。替代地，基底302可包含其他元素半導體材料，諸如鍺。基底302亦可包含化合物半導體，諸如碳化矽、砷化鎵、砷化銦以及磷化銦。基底302可包含合金半導體，諸如矽鍺、碳化矽鍺、磷化鎵砷以及磷化鎵銦。在一個實施例中，基底302包含磊晶層。舉例而言，基底可具有上覆塊狀半導體的磊晶層。此外，基底302可包含絕緣層上半導體(semiconductor-on-insulator；SOI)結構。舉例而言，基底302可包含由諸如注氧分離(separation by implanted oxygen；SIMOX)或其他適合的技術(諸如晶圓接合及研磨)的製程形成的內埋氧化物(buried oxide；BOX)層。
對應於操作404，圖6為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶體元件300包含一系列交替的第一奈米結構351、第一奈米結構353、第一奈米結構355以及第一奈米結構357以及第二奈米結構352、第二奈米結構354、第二奈米結構356以及第二奈米結構358。第一奈米結構351、第一奈米結構353、第一奈米結構355以及第一奈米結構357可包含SiGe犧牲奈米結構(以下稱為「SiGe犧牲奈米結構351、SiGe犧牲奈米結構353、SiGe犧牲奈米結構355以及SiGe犧牲奈米結構357」)，且第二奈米結構352、第二奈米結構354、第二奈米結構356以及第二奈米結構358可包含Si奈米結構(以下稱為「Si奈米結構352、Si奈米結構354、Si奈米結構356以及Si奈米結構358」)。所述系列交替的SiGe犧牲奈米結構351、SiGe犧牲奈米結構353、SiGe犧牲奈米結構355以及SiGe犧牲奈米結構357及Si奈米結構352、Si奈米結構354、Si 奈米結構356以及Si奈米結構358可在基底302上方形成為堆疊。此類堆疊有時可稱作超晶格。在一非限制性實例中，SiGe犧牲奈米結構351、SiGe犧牲奈米結構353、SiGe犧牲奈米結構355以及SiGe犧牲奈米結構357可為SiGe 25%。此處的「SiGe 25%」用於表示25%的SiGe材料為Ge。應理解，SiGe犧牲奈米結構351、SiGe犧牲奈米結構353、SiGe犧牲奈米結構355以及SiGe犧牲奈米結構357中的每一者中的Ge百分比可為0與100(不包含0及100)之間的任何值，同時仍處於本揭露的範疇內。在一些其他實施例中，奈米結構352、奈米結構354、奈米結構356以及奈米結構358可包含除Si以外的第一半導體材料，且奈米結構351、奈米結構353、奈米結構355以及奈米結構357可包含除SiGe以外的第二半導體材料，只要第一半導體材料及第二半導體材料的特徵為分別具有不同蝕刻特性(例如蝕刻速率)即可。
一系列交替奈米結構可藉由磊晶生長一個層且接著下一個層直至達到奈米結構的所要數目及所要厚度為止而形成。磊晶材料可自氣態前驅物或液態前驅物生長。可使用汽相磊晶(vapor-phase epitaxy；VPE)、分子束磊晶(molecular-beam epitaxy；MBE)、液相磊晶(liquid-phase epitaxy；LPE)或其他適合的製程來生長磊晶材料。可取決於電晶體的類型而藉由添加摻雜劑在沈積期間摻雜(原位摻雜)磊晶矽、矽鍺及/或碳摻雜矽(Si：C)矽，所述摻雜劑即n型摻雜劑(例如，磷或砷)或p型摻雜劑(例如，硼或鎵)。
對應於操作406，圖7A為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶 體元件300包含定義的主動子區368及主動子區370。出於說明的目的，圖7B、圖7C以及圖7D在此製造階段處分別進一步提供記憶體元件300的對應俯視圖、沿線B-B'(圖3)切割的橫截面圖以及沿線C-C'(圖3)切割的橫截面圖。如上文所提及，記憶體元件300可基於圖2F中所繪示的佈局260形成。舉例而言，佈局260可用於圖案化製程(例如微影製程)中以在奈米結構351至奈米結構358(圖6)上方形成罩幕。罩幕可具有與佈局260的特徵261實質上類似的幾何形狀。可接著使用罩幕來蝕刻奈米結構351至奈米結構358，以形成主動子區368及主動子區370，如圖7B至圖7D中所繪示。對應於子特徵261a(圖2F)的主動子區368可由此被表徵為具有沿Y方向的寬度W1，且對應於子特徵261b(圖2F)的主動子區370可由此被表徵為具有沿Y方向的寬度W2。再次參考圖7A，沿Z方向在彼此的頂部上堆疊的「經蝕刻」SiGe奈米結構359、Si奈米結構360、SiGe奈米結構361、Si奈米結構362、SiGe奈米結構363、Si奈米結構364、SiGe奈米結構365以及Si奈米結構366可共同地構成主動子區368及主動子區370。因此，可定義象徵邊界(如由圖7A及圖7B中的虛線369所示)以區分主動子區368與主動子區370。
對應於操作408，圖8A為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶體元件300包含第一虛設閘極堆疊371及第二虛設閘極堆疊372。出於說明的目的，圖8B、圖8C以及圖8D在此製造階段處分別進一步提供記憶體元件300的對應俯視圖、沿線B-B'(圖3)切割的橫截面圖以及沿線C-C'(圖3)切割的橫截面圖。虛設閘極堆 疊371及虛設閘極堆疊372中的每一者包含虛設閘極及硬罩幕。舉例而言，在圖8A中，第一虛設閘極堆疊371包含形成在Si奈米結構366上方的虛設閘極371a，及形成在虛設閘極371a上方的硬罩幕371b；且第二虛設閘極堆疊372包含形成在Si奈米結構366上方的虛設閘極372a，及形成在虛設閘極372a上方的硬罩幕372b。
在一些實施例中，虛設閘極堆疊371及虛設閘極堆疊372分別對應於佈局260(圖2F)的閘極特徵262及閘極特徵263。因此，沿Y方向延伸的虛設閘極堆疊371及虛設閘極堆疊372可分別形成在主動子區368及主動子區370上方，如圖8B至圖8D中所示出。特定言之，虛設閘極堆疊371可形成在主動子區368的側壁上方及周圍，且虛設閘極372可形成在主動子區370的側壁上方及周圍，如圖8B的俯視圖中所繪示。虛設閘極371a及虛設閘極372a可藉由將非晶矽(amorphous silicon；a-Si)沈積在主動子區368及主動子區370上方及周圍來形成。可使用適用於形成虛設閘極(例如多晶矽)的其他材料，同時仍處於本揭露的範疇內。接著將非晶矽平坦化至所需位準。硬罩幕(未繪示)沈積於經平坦化的非晶矽上方且經圖案化(例如根據佈局260(圖2F)的閘極特徵262及閘極特徵263)以形成硬罩幕371b及硬罩幕372b。硬罩幕371b及硬罩幕372b可由氮化物或氧化物層形成。蝕刻製程(例如反應性離子蝕刻(reactive-ion etching；RIE)製程)經施加至非晶矽以形成虛設閘極堆疊371及虛設閘極堆疊372。
在形成虛設閘極堆疊371及虛設閘極堆疊372之後，偏移閘極間隔件373及偏移閘極間隔件374可形成為沿虛設閘極堆 疊371及虛設閘極堆疊372的各別側壁延伸，如圖8A至圖8B中所示出。可使用間隔件下拉(spacer pull down)形成製程來形成偏移閘極間隔件373及偏移閘極間隔件374。偏移閘極間隔件373及偏移閘極間隔件374亦可由介電材料(例如氧化矽、氮化矽、氮氧化矽、SiBCN、SiOCN、SiOC或彼等材料的任何適合組合)的共形沈積伴隨著方向性蝕刻(例如RIE)來形成。
對應於操作410，圖9A為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶體元件300包含交替奈米結構行375及交替奈米結構行376。出於說明的目的，圖9B在此製造階段處進一步提供記憶體元件300的對應俯視圖。在形成偏移閘極間隔件373及偏移閘極間隔件374之後，交替奈米結構行375及交替奈米結構行376可分別從主動子區368及主動子區370形成。在交替奈米結構行375及交替奈米結構行376的形成中，偏移閘極間隔件373及偏移閘極間隔件374、虛設閘極371a及虛設閘極372a以及硬罩幕371b及硬罩幕372b可用作罩幕以定義交替奈米結構行375及交替奈米結構行376的覆蓋區，且蝕刻製程可施加至主動子區368及主動子區370(藉由圖9B中的虛線封圍)以形成交替奈米結構行375及交替奈米結構行376。
如圖9A至圖9B中所示出，交替奈米結構行375(由圖9B中的對角線圖案所標記)被虛設閘極堆疊371及偏移閘極間隔件373覆蓋；且交替奈米結構行376(由圖9B中的對角線圖案所標記)被虛設閘極堆疊372及偏移閘極間隔件374覆蓋。交替奈米結構行375安置於基底302的將形成程式化電晶體350a(圖3 中所繪示)的區中，且交替奈米結構行376安置於基底302的將形成讀取電晶體350b(圖3中所繪示)的區中。交替奈米結構行375及交替奈米結構行376中的每一者包含交替「定義的」SiGe/Si奈米結構的堆疊。舉例而言，交替奈米結構行375及交替奈米結構行376中的每一者包含交替的定義的SiGe奈米結構359'、Si奈米結構360'、SiGe奈米結構361'、Si奈米結構362'、SiGe奈米結構363'、Si奈米結構364'、SiGe奈米結構365'以及Si奈米結構366'的堆疊。
在一些實施例中，在不形成延伸的源極/汲極接面時，交替奈米結構行375的定義的Si奈米結構360'、Si奈米結構362'、Si奈米結構364'以及Si奈米結構366'可分別對應於奈米結構306d、奈米結構306c、奈米結構306b以及奈米結構306a(圖3中所繪示)；且交替奈米結構行376的定義的Si奈米結構360'、Si奈米結構362'、Si奈米結構364'以及Si奈米結構366'可分別對應於奈米結構316d、奈米結構316c、奈米結構316b以及奈米結構316a(圖3中所繪示)。
對應於操作412，圖10為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶體元件300中移除定義的SiGe奈米結構359'、SiGe奈米結構361'、SiGe奈米結構363'以及SiGe奈米結構365'中的每一者的各別端部部分。因此，可形成經蝕刻的SiGe犧牲奈米結構378、SiGe犧牲奈米結構379、SiGe犧牲奈米結構380以及SiGe犧牲奈米結構381。在本揭露的一些實施例中，可使用第一應用(所謂的「拉回(pull-back)」製程)來移除定義的SiGe奈米結構359'、SiGe奈米 結構361'、SiGe奈米結構363'以及SiGe奈米結構365'的端部部分，以將定義的SiGe奈米結構359'、SiGe奈米結構361'、SiGe奈米結構363'以及SiGe奈米結構365'拉回初始拉回距離，使得經蝕刻的SiGe犧牲奈米結構378、SiGe犧牲奈米結構379、SiGe犧牲奈米結構380以及SiGe犧牲奈米結構381的端部在偏移閘極間隔件373及偏移閘極間隔件374下方終止。拉回製程可包含蝕刻SiGe而不侵蝕Si的氯化氫(hydrogen chloride；HCl)氣體等向性蝕刻製程。
對應於操作414，圖11為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶體元件300包含內部間隔件382、內部間隔件383、內部間隔件384、內部間隔件385、內部間隔件386、內部間隔件387、內部間隔件388以及內部間隔件389。在一些實施例中，可在間隔件RIE之後藉由化學氣相沈積(chemical vapor deposition；CVD)或藉由氮化物的單層摻雜(monolayer doping；MLD)共形地形成內部間隔件382至內部間隔件389。在一些其他實施例中，內部間隔件382至內部間隔件389可使用例如共形沈積製程及後續等向性回蝕或非等向性回蝕來沈積以移除交替奈米結構行375及交替奈米結構行376的豎直側壁上的以及半導體基底302的表面上的過量間隔件材料。內部間隔件382至內部間隔件389的材料可由與偏移閘極間隔件373及偏移閘極間隔件374相同或不同的材料(例如氮化矽)形成。舉例而言，內部間隔件382至內部間隔件389可由適合於形成FET元件的絕緣閘極側壁間隔件的作用的氮化矽、碳氮化矽硼(silicoboron carbonitride)、碳氮化矽、氮氧化矽 碳或任何其他類型的介電材料(例如具有小於約5的介電常數k的介電材料)形成。
對應於操作416，圖12A為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶體元件300包含汲極308、源極310、汲極318以及源極320。出於說明的目的，圖12B在此製造階段處進一步提供記憶體元件300的對應俯視圖。在本揭露的一些實施例中，汲極308可在虛設閘極堆疊371的左手側上的基底302的區中於交替奈米結構行375的定義的Si奈米結構360'、Si奈米結構362'、Si奈米結構364'以及Si奈米結構366'的暴露端部上使用磊晶層生長製程來形成，如圖12B中所示出。源極310可在虛設閘極堆疊371的右手側上的基底302的區中於交替奈米結構行375的定義的Si奈米結構360'、Si奈米結構362'、Si奈米結構364'以及Si奈米結構366'的暴露端部上使用磊晶層生長製程形成，如圖12B中所示出。汲極318可在虛設閘極堆疊372的左手側上的基底302的區中於交替奈米結構行376的定義的Si奈米結構360'、Si奈米結構362'、Si奈米結構364'以及Si奈米結構366'的暴露端部上使用磊晶層生長製程形成，如圖12B中所示出。源極320是在虛設閘極堆疊372的右手側上的基底302的區中於定義的Si奈米結構360'、Si奈米結構362'、Si奈米結構364'以及Si奈米結構366'的暴露端部上使用磊晶層生長製程形成的，如圖12B中所示出。
在一些實施例中，汲極308及源極310可形成為遵循主動子區368的形狀，且汲極318及源極320可形成為遵循主動子區370的形狀(圖7B)。因此，汲極308及源極310可被表徵為 具有大致上約W1的寬度(沿Y方向)，且汲極318及源極320可被表徵為具有大致上約W2的寬度(沿Y方向)。此外，源極310及汲極318可合併在一起。
可應用原位摻雜(in-situ doping；ISD)以形成摻雜的汲極308、源極310、汲極318以及源極320，由此形成用於程式化電晶體350a及讀取電晶體350b的必需接面。藉由將不同類型的摻雜劑植入至元件的選定區(例如汲極308、源極310、汲極318以及源極320)以形成必需接面來形成n型FET及p型FET。可藉由植入砷(As)或磷(P)來形成n型元件，且可藉由植入硼(B)來形成p型元件。
對應於操作418，圖13為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶體元件300包含層間介電質(inter-layer dielectric；ILD)材料394。ILD材料394可藉由以下方法來形成：以塊狀沈積氧化物材料(例如二氧化矽)；以及(例如使用CMP)將塊狀氧化物拋光回偏移閘極間隔件373及偏移閘極間隔件374以及硬罩幕371b及硬罩幕372b的位準。
對應於操作420，圖14A為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶體元件300中移除虛設閘極堆疊371及虛設閘極堆疊372(圖13)。出於說明的目的，圖14B及圖14C在此製造階段處分別進一步提供記憶體元件300的沿線B-B'(圖3)切割的橫截面圖及沿線C-C'(圖3)切割的橫截面圖。在形成保護性ILD材料394之後，移除虛設閘極堆疊371(包含虛設閘極371a及硬罩幕371b) 及虛設閘極堆疊372(包含虛設閘極372a及硬罩幕372b)，如圖13中所示出。可藉由例如RIE或化學氧化物移除(chemical oxide removal；COR)的已知蝕刻製程來移除虛設閘極堆疊371及虛設閘極堆疊372。
在移除虛設閘極堆疊371及虛設閘極堆疊372之後，交替奈米結構行375及交替奈米結構行376的各別頂部邊界可再次暴露。具體來說，交替奈米結構行375及交替奈米結構行376的定義的Si奈米結構366'的各別頂部邊界可暴露，如圖14A至圖14C中所繪示。除了頂部邊界以外，沿Y方向的交替奈米結構行375及交替奈米結構行376的各別側壁亦可暴露，如圖14B至圖14C的橫截面圖中所示出。
對應於操作422，圖15A為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶體元件300中移除經蝕刻的SiGe犧牲奈米結構378、SiGe犧牲奈米結構379、SiGe犧牲奈米結構380以及SiGe犧牲奈米結構381(圖14A至圖14C)出於說明的目的，圖15B及圖15C在此製造階段處分別進一步提供記憶體元件300的沿線B-B'(圖3)切割的橫截面圖及沿線C-C'(圖3)切割的橫截面圖。在一些實施例中，交替奈米結構行375及交替奈米結構行376兩者的經蝕刻的SiGe犧牲奈米結構378、SiGe犧牲奈米結構379、SiGe犧牲奈米結構380以及SiGe犧牲奈米結構381經移除。可藉由應用選擇性蝕刻(例如氯化氫(HCl))來移除經蝕刻的SiGe犧牲奈米結構378、SiGe犧牲奈米結構379、SiGe犧牲奈米結構380以及SiGe犧牲奈米結構381。
在移除經蝕刻的SiGe犧牲奈米結構378、SiGe犧牲奈米結構379、SiGe犧牲奈米結構380以及SiGe犧牲奈米結構381之後，交替奈米結構行375及交替奈米結構行376兩者的定義的Si奈米結構360'、Si奈米結構362'、Si奈米結構364'以及Si奈米結構366'的各別底部邊界可暴露，此在圖15B至圖15C的橫截面圖中示出。應注意，底部邊界可在沿X方向(例如圖15B至圖15C)查看時完全暴露，但在沿Y方向(圖15A)查看時(由於內部間隔件382至內部間隔件389而)部分地暴露。
根據本揭露的一些實施例，交替奈米結構行375的部分暴露的定義的Si奈米結構360'、Si奈米結構362'、Si奈米結構364'以及Si奈米結構366'可共同地經組態為程式化電晶體350a的導電通道(圖3)；且交替奈米結構行376的部分暴露的定義的Si奈米結構360'、Si奈米結構362'、Si奈米結構364'以及Si奈米結構366'可共同地經組態為讀取電晶體350b的導電通道(圖3)。因此，本文中可將交替奈米結構行375的部分暴露的定義的Si奈米結構360'、Si奈米結構362'、Si奈米結構364'以及Si奈米結構366'稱作「導電通道395a」；且本文中可將交替奈米結構行376的部分暴露的定義的Si奈米結構360'、Si奈米結構362'、Si奈米結構364'以及Si奈米結構366'稱作「導電通道395b」。導電通道395a及導電通道395b經組態以分別傳導流經程式化電晶體305a及讀取電晶體305b的電流。一般而言，此類導電通道具有一長度及一寬度。長度可與電流平行，且寬度可垂直於電流。如圖15B至圖15C中所繪示，導電通道395a的特徵可在於寬度為約W1，且導電通道395b的特徵可在於寬度為約W2。雖然四個Si奈米結構形成為記 憶體元件300的程式化電晶體305a及讀取電晶體305b的導電通道，但應理解，藉由本文所揭露的方法製造的記憶體元件可包含任何數目的奈米結構以形成其導電通道，同時仍處於本揭露的範疇內。
對應於操作424，圖16A為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶體元件300包含閘極介電質396a及閘極介電質396b。出於說明的目的，圖16B及圖16C在此製造階段處分別進一步提供記憶體元件300的沿線B-B'(圖3)切割的橫截面圖及沿線C-C'(圖3)切割的橫截面圖。如圖16A至圖16C中所繪示，閘極介電質396a可環繞導電通道395a的Si奈米結構中的每一者；且閘極介電質396b可環繞導電通道395b的Si奈米結構中的每一者。閘極介電質396a及閘極介電質396b可由不同高k介電質材料或相同高k介電質材料形成。閘極介電質396a及閘極介電質及396b可包含多個高k介電質材料的堆疊。可使用包含例如原子層沈積(atomic layer deposition；ALD)的任何適合的方法來沈積閘極介電質396a及閘極介電質396b。在一些實施例中，閘極介電質396a及閘極介電質396b可選擇性地包含實質上薄氧化物(例如，SiOx)層。
對應於操作426，圖17A為製造的各個階段中的一者處的沿線A-A'(圖3)切割的記憶體元件300的橫截面圖，所述記憶體元件300包含閘極金屬397a及閘極金屬397b。出於說明的目的，圖17B及圖17C在此製造階段處分別進一步提供記憶體元件300的沿線B-B'(圖3)切割的橫截面圖及沿線C-C'(圖3)切割的橫截面圖。如圖17A至圖17C中所繪示，閘極金屬397a可環繞 導電通道395a的Si奈米結構中的每一者，其中閘極介電質396a安置在其間；且閘極金屬397b可環繞導電通道395b的Si奈米結構中的每一者，其中閘極介電質396b安置在其間。閘極金屬397a及閘極金屬397b可由不同金屬材料或相同金屬材料形成。閘極金屬397a及閘極金屬397a可包含多個金屬材料的堆疊。應理解，閘極金屬397a至閘極金屬397b可包含其他導體材料中的任一者，同時仍處於本揭露的範疇內。可使用任何適合的方法沈積閘極397a及閘極397b，所述方法包含例如CVD。在一些實施例中，可將閘極金屬397a、對應的閘極介電質396a以及偏移閘極間隔件373統稱為閘極結構，例如圖3中所繪示的閘極結構304。類似地，可將閘極金屬397b、對應的閘極介電質396b以及偏移閘極間隔件374統稱為閘極結構，例如圖3中所繪示的閘極結構314。
在一些實施例中，在形成閘極結構304及閘極結構314之後，可形成一或多個內連線結構以連接閘極結構304、閘極結構314以及源極320中的每一者，從而將記憶體元件300連接至其他組件或元件。舉例而言，一或多個內連線結構(例如，通常稱為VG的通孔結構)可形成在閘極結構304上方以將閘極結構304連接至一或多個上部金屬層，其可包含程式化字元線(WLP)；一或多個內連線結構(例如，通常稱為MD的金屬結構、通常稱為VD的通孔結構)可形成在閘極結構314上方以將閘極結構314連接至一或多個上部金屬層，其可包含讀取字元線(WLR)；且一或多個內連線結構(例如通孔結構)可經由ILD 394形成且形成在源極320上方以將源極320連接至一或多個上部金屬層，其可包含位元線(BL)。因此，例如反熔絲記憶胞的記憶體元件300可連接 至與記憶體元件300類似的一或多個其他記憶胞。舉例而言，多個此類記憶體元件300可藉由各別WLP、讀取WL以及BL彼此配置(例如耦接)以形成記憶陣列。
基於圖2F的佈局260作出上文在圖3及圖5至圖17C中所論述的實例記憶體元件300。應理解，圖2A至圖2E中論述的其他佈局可用於在各種電晶體元件架構中的任一者中形成記憶體元件。舉例而言，在使用圖2A中的佈局200以在奈米結構電晶體組態中形成記憶胞100(圖1A)時，記憶胞100可包含：第一奈米結構堆疊，其基於中心部分205構成程式化電晶體110的導電通道的一部分；第二奈米結構堆疊，其基於中心部分206構成程式化電晶體110的導電通道的另一部分；以及第三奈米結構堆疊，其基於中心部分211構成讀取電晶體120的導電通道。第一堆疊及第二堆疊的每一奈米結構可被表徵為W1的寬度，且第三堆疊的每一奈米結構可被表徵為W2的寬度。在一些實施例中，第一堆疊、第二堆疊以及第三堆疊中的一者的每一奈米結構可與其他堆疊的對應奈米結構平行。
圖18A示出根據一些實施例的記憶陣列1800的實例電路圖。記憶陣列1800可包含經由各別WLP、WLR以及BL彼此耦接的多個記憶胞1802。在一些實施例中，記憶胞可與圖1A中所繪示的記憶胞100實質上類似。舉例而言，記憶胞1802中的每一者可包含經由BL(例如1810)彼此串聯耦接的程式化電晶體1802a及讀取電晶體1802b。此外，程式化電晶體1802a藉由WLP(例如1818)閘控，且讀取電晶體1802b藉由WLR(例如1819)閘控。因此，記憶陣列1800可包含多個BL(例如1810、1811、1812、 1813、1814、1815、1816、1817)，多個WLP(例如1818、1820、1822、1824)以及多個WLR(例如1819、1821、1823、1825)。
圖18B示出根據一些實施例的用以製作記憶陣列1800的實例佈局1840。佈局1840可包含相對於彼此配置的多個位元/單位胞元佈局(例如1842、1844)。在一些實施例中，位元胞佈局1842至位元胞佈局1844中的每一者可與圖2B中所繪示的佈局220實質上類似。舉例而言，位元胞佈局1842包含主動特徵1842a(與主動特徵221類似)及主動特徵1842b(與主動特徵222類似)以及閘極特徵1842c(與閘極特徵224類似)及閘極特徵1842d(與閘極特徵223類似)。藉由經由各別閘極特徵(例如1858、1859、1860、1861、1862、1863、1864、1865、1866、1867、1868、1869)及BL特徵(例如1850、1851、1852、1853、1854、1855、1856、1857)連接多個位元單位胞元佈局，可實現記憶陣列1800。閘極特徵1842d可以是閘極特徵1859的一部分，且閘極特徵1842c可以是閘極特徵1860的一部分。應理解，位元胞佈局(例如1842至1844)可由圖2A至圖2G中繪示的其他佈局中的任一者替換，同時仍處於本揭露的範疇內。在一些實施例中，沿相同BL安置的位元胞佈局中的相鄰兩者可彼此成鏡像(例如相對於兩個相鄰位元胞佈局之間的中心線旋轉180°)。舉例而言，位元胞佈局1842及位元胞佈局1844可相對於象徵中心線1843彼此成鏡像。
圖18C示出根據一些實施例的用以製作記憶陣列1800的另一實例佈局1870。佈局1870可與圖18B的佈局1840實質上類似，不同之處在於佈局1870包含一或多個邊緣虛設保護件。因此，圖18B的附圖標號可繼續用於圖18C的論述中。如所繪示，佈局 1870包含沿佈局1840的側安置的邊緣虛設保護件1871、邊緣虛設保護件1872、邊緣虛設保護件1873以及邊緣虛設保護件1874。邊緣虛設保護件1871及邊緣虛設保護件1874可包含與佈局1840的閘極特徵1858至閘極特徵1869平行的一或多個閘極特徵(例如1875、1876、1877)，及與BL 1850至BL 1857對準的一或多個主動特徵(例如1891、1892、1893、1894、1895、1896、1897、1898)。此外，邊緣虛設保護件1870可進一步包含兩個側主動特徵1890及側主動特徵1899。為簡便起見，省略邊緣虛設保護件1874的特徵。類似地，邊緣虛設保護件1872及邊緣虛設保護件1873可包含分別與閘極特徵1858至閘極特徵1869對準的一或多個閘極特徵(例如1878、1879、1880、1881、1882、1883、1884、1885、1886、1887、1888、1889)，及與側主動特徵1899對準的一或多個主動特徵(例如1900、1901)。為簡便起見，省略邊緣虛設保護件1873的特徵。在一些實施例中，藉由邊緣虛設保護件1870至邊緣虛設保護件1874形成的元件特徵(例如閘極)的特徵可在於不具有主動功能。
在本揭露的一個態樣中，揭露一種記憶體元件。記憶體元件包含第一電晶體。第一電晶體包含沿第一方向彼此間隔開的一或多個第一半導體奈米結構。一或多個第一半導體奈米結構中的每一者具有沿第二方向的第一寬度，所述第二方向垂直於第一方向。記憶體元件包含串聯耦接至第一電晶體的第二電晶體。第二電晶體包含沿第一方向彼此間隔開的一或多個第二半導體奈米結構。一或多個第二半導體奈米結構中的每一者具有沿第二方向的第二不同寬度。
在一些實施例中，所述第一電晶體及所述第二電晶體分別經組態為反熔絲記憶胞的程式化電晶體及讀取電晶體，所述程式化電晶體的所述一或多個第一半導體奈米結構經組態以第三方向傳導電流，所述讀取電晶體的所述一或多個第二半導體奈米結構經組態以沿所述第三方向傳導所述電流，所述第三方向垂直於所述第一方向及所述第二方向。在一些實施例中，所述第二不同寬度大於所述第一寬度。在一些實施例中，所述第二不同寬度與所述第一寬度的比滿足一條件。在一些實施例中，所述記憶體元件，進一步包括：一或多個第三半導體奈米結構，沿所述第一方向彼此間隔開，所述一或多個第三半導體奈米結構中的每一者具有沿所述第二方向的所述第一寬度。在一些實施例中，所述一或多個第三半導體奈米結構中的每一者與一或多個第一半導體奈米結構中的對應一者及所述一或多個第二半導體奈米結構中的對應一者平行。在一些實施例中，所述記憶體元件進一步包括：第一閘極金屬，藉由安置於其中的第一閘極介電質環繞所述一或多個第一半導體奈米結構中的每一者；以及第二閘極金屬，藉由安置於其中的第二閘極介電質環繞所述一或多個第二半導體奈米結構中的每一者。在一些實施例中，所述記憶體元件進一步包括：第一汲極，安置於所述第一閘極金屬的第一側上，所述第一汲極耦接至所述一或多個第一半導體奈米結構，其中所述第一汲極具有沿所述第二方向的所述第一寬度；第一源極，安置於所述第一閘極金屬的第二側上，所述第一源極耦接至所述一或多個第一半導體奈米結構，其中所述第一源極具有沿所述第二方向的所述第一寬度；第二汲極，安置於所述第一閘極金屬的所述第二側上且安 置於所述第二閘極金屬的第一側上，所述第二汲極耦接至所述一或多個第二半導體奈米結構，其中所述第二汲極具有沿所述第二方向的所述第二寬度；以及第二源極，安置於所述第二閘極金屬的第二側上，所述第二源極耦接至所述一或多個第二半導體奈米結構，其中所述第二源極具有沿所述第二方向的所述第二寬度。在一些實施例中，所述記憶體元件進一步包括：第一閘極金屬，藉由安置於其中的第一閘極介電質環繞所述一或多個第一半導體奈米結構中的每一者；第二閘極金屬，藉由安置於其中的第二閘極介電質環繞所述一或多個第二半導體奈米結構中的每一者；第三閘極金屬，藉由安置於其中的第三閘極介電質環繞所述一或多個第二半導體奈米結構中的每一者；第一汲極，安置於所述第一閘極金屬的第一側上，所述第一汲極耦接至所述一或多個第一半導體奈米結構，其中所述第一汲極具有沿所述第二方向的所述第一寬度；第一源極，安置於所述第一閘極金屬的第二側上，所述第一源極耦接至所述一或多個第一半導體奈米結構，其中所述第一源極具有沿所述第二方向的所述第一寬度；第二汲極，安置於所述第一閘極金屬的所述第二側上且安置於所述第二閘極金屬的第一側上，所述第二汲極耦接至所述一或多個第二半導體奈米結構，其中所述第二汲極具有沿所述第二方向的所述第二寬度；第二源極，安置於所述第二閘極金屬的第二側上，所述第二源極耦接至所述一或多個第二半導體奈米結構，其中所述第二源極具有沿所述第二方向的所述第二寬度；第三汲極，安置於所述第二閘極金屬的所述第二側上且安置於所述第三閘極金屬的第一側上，所述第三汲極耦接至所述一或多個第二半導體奈米結構，其中所 述第三汲極具有沿所述第二方向的所述第二寬度；第三源極，安置於所述第三閘極金屬的第二側上，所述第三源極耦接至所述一或多個第二半導體奈米結構，其中所述第三源極具有沿所述第二方向的所述第二寬度。
在本揭露的另一態樣中，揭露一種記憶體元件佈局。記憶體元件佈局包含第一特徵，所述第一特徵包含第一子特徵及第二子特徵。第一子特徵經組態以定義第一電晶體的源極及汲極，且第二子特徵經組態以定義第二電晶體的源極及汲極。沿第一方向延伸的第一子特徵具有沿第二方向的第一寬度，所述第二方向垂直於第一方向。自第一子特徵沿第一方向延伸的第二子特徵具有沿第二方向的第二不同寬度。記憶體元件佈局包含經組態以定義第一電晶體的閘極的第二特徵。第二特徵沿第二方向在第一子特徵上方延伸。記憶體元件佈局包含經組態以定義第二電晶體的閘極的第三特徵。第三特徵沿第二方向在第二子特徵上方延伸。
在一些實施例中，所述第二不同寬度大於所述第一寬度。在一些實施例中，所述第一特徵的所述第一子特徵與所述第二子特徵之間的邊界位於所述第二特徵與所述第三特徵之間。在一些實施例中，所述第一特徵經進一步組態以定義第三電晶體的各別源極及汲極，所述記憶體元件佈局進一步包括：第四特徵，經組態以定義所述第三電晶體的閘極，所述第四特徵沿所述第二方向在所述第二子特徵上方延伸。在一些實施例中，所述第一特徵進一步包含與所述第一子特徵平行的第三子特徵，所述第三子特徵具有沿所述第二方向的所述第一寬度，所述第一特徵的所述第二子特徵亦自所述第三子特徵沿所述第一方向延伸。在一些實 施例中，所述第一特徵進一步包含與所述第一子特徵及所述第二子特徵兩者平行的第四子特徵，所述第四子特徵具有沿所述第二方向的所述第一寬度。在一些實施例中，所述第一電晶體的所述閘極耦接至程式化字元線，且所述第二電晶體耦接至讀取字元線。在一些實施例中，所述第一特徵的所述第二子特徵包含分別置放於所述第三特徵的不同側上的第一部分及第二部分，且其中所述第一部分或所述第二部分耦接至位元線。在一些實施例中，所述第二不同寬度與所述第一寬度的比滿足一條件。
在本揭露的又一態樣中，揭露一種半導體元件的製造方法。方法包含形成沿第一方向彼此間隔開的多個第一奈米結構。所述多個第一奈米結構中的每一者具有沿第二方向的第一寬度，所述第二方向垂直於第一方向。方法包含形成沿第一方向彼此間隔開的多個第二奈米結構。所述多個第二奈米結構中的每一者具有沿第二方向的第二不同寬度。方法包含形成沿第二方向延伸的第一閘極，所述第一閘極藉由安置於其中的第一閘極介電質環繞多個第一奈米結構中的每一者。方法包含形成沿第二方向延伸的第二閘極，所述第二閘極藉由安置於其中的第二閘極介電質環繞多個第二奈米結構中的每一者。
在一些實施例中，所述多個第一奈米結構經組態為反熔絲胞元的程式化電晶體的導電通道，且所述多個第二奈米結構經組態為所述反熔絲胞元的讀取電晶體的導電通道，所述第二不同寬度大於所述第一寬度。
前文概述若干實施例的特徵，使得所屬領域的技術人員可更佳地理解本揭露的態樣。所屬領域的技術人員應理解，其可 易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域的技術人員亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域的技術人員可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
200：佈局 201、202、203：特徵 201a、201b、201c：子特徵 204：虛線 205、206、211：中心部分 207、208、209、210、212、213：側部分 W 1、W 2：寬度

Claims (9)

  1. 一種記憶體元件，包括：第一電晶體，包括：一或多個第一半導體奈米結構，沿第一方向彼此間隔開，所述一或多個第一半導體奈米結構中的每一者具有沿第二方向的第一寬度，所述第二方向垂直於所述第一方向；以及第二電晶體，串聯耦接至所述第一電晶體，包括：一或多個第二半導體奈米結構，沿所述第一方向彼此間隔開，所述一或多個第二半導體奈米結構中的每一者具有沿所述第二方向的第二不同寬度，其中所述第一電晶體及所述第二電晶體分別經組態為反熔絲記憶胞的程式化電晶體及讀取電晶體，所述程式化電晶體的所述一或多個第一半導體奈米結構經組態以第三方向傳導電流，所述讀取電晶體的所述一或多個第二半導體奈米結構經組態以沿所述第三方向傳導所述電流，所述第三方向垂直於所述第一方向及所述第二方向。
  2. 如請求項1所述的記憶體元件，進一步包括：一或多個第三半導體奈米結構，沿所述第一方向彼此間隔開，所述一或多個第三半導體奈米結構中的每一者具有沿所述第二方向的所述第一寬度。
  3. 如請求項1所述的記憶體元件，進一步包括：第一閘極金屬，藉由安置於其中的第一閘極介電質環繞所述一或多個第一半導體奈米結構中的每一者；以及第二閘極金屬，藉由安置於其中的第二閘極介電質環繞所述一或多個第二半導體奈米結構中的每一者。
  4. 如請求項3所述的記憶體元件，進一步包括：第一汲極，安置於所述第一閘極金屬的第一側上，所述第一汲極耦接至所述一或多個第一半導體奈米結構，其中所述第一汲極具有沿所述第二方向的所述第一寬度；第一源極，安置於所述第一閘極金屬的第二側上，所述第一源極耦接至所述一或多個第一半導體奈米結構，其中所述第一源極具有沿所述第二方向的所述第一寬度；第二汲極，安置於所述第一閘極金屬的所述第二側上且安置於所述第二閘極金屬的第一側上，所述第二汲極耦接至所述一或多個第二半導體奈米結構，其中所述第二汲極具有沿所述第二方向的所述第二寬度；以及第二源極，安置於所述第二閘極金屬的第二側上，所述第二源極耦接至所述一或多個第二半導體奈米結構，其中所述第二源極具有沿所述第二方向的所述第二寬度。
  5. 一種記憶體元件佈局，包括：第一特徵，包含第一子特徵及第二子特徵，所述第一子特徵經組態以定義第一電晶體的源極及汲極且所述第二子特徵經組態以定義第二電晶體的源極及汲極，其中沿第一方向延伸的所述第一子特徵具有沿垂直於所述第一方向的第二方向的第一寬度，且其中自所述第一子特徵沿所述第一方向延伸的所述第二子特徵具有沿所述第二方向的第二不同寬度；第二特徵，經組態以定義所述第一電晶體的閘極，所述第二特徵沿所述第二方向在所述第一子特徵上方延伸；以及第三特徵，經組態以定義所述第二電晶體的閘極，所述第三 特徵沿所述第二方向在所述第二子特徵上方延伸。
  6. 如請求項5所述的記憶體元件佈局，其中所述第二不同寬度大於所述第一寬度。
  7. 如請求項5所述的記憶體元件佈局，其中所述第一特徵的所述第一子特徵與所述第二子特徵之間的邊界位於所述第二特徵與所述第三特徵之間。
  8. 如請求項5所述的記憶體元件佈局，其中所述第一特徵經進一步組態以定義第三電晶體的各別源極及汲極，所述記憶體元件佈局進一步包括：第四特徵，經組態以定義所述第三電晶體的閘極，所述第四特徵沿所述第二方向在所述第二子特徵上方延伸。
  9. 一種半導體元件的製造方法，包括：形成沿第一方向彼此間隔開的多個第一奈米結構，所述多個第一奈米結構中的每一者具有沿第二方向的第一寬度；所述第二方向垂直於所述第一方向；形成沿所述第一方向彼此間隔開的多個第二奈米結構，所述多個第二奈米結構中的每一者具有沿所述第二方向的第二不同寬度；形成沿所述第二方向延伸的第一閘極，所述第一閘極藉由安置於其中的第一閘極介電質環繞所述多個第一奈米結構中的每一者；以及形成沿所述第二方向延伸的第二閘極，所述第二閘極藉由安置於其中的第二閘極介電質環繞所述多個第二奈米結構中的每一者，其中所述多個第一奈米結構經組態為反熔絲胞元的程式化電 晶體的導電通道，所述多個第二奈米結構經組態為所述反熔絲胞元的讀取電晶體的導電通道，所述多個第一奈米結構經組態以第三方向傳導電流，所述多個第二奈米結構經組態以沿所述第三方向傳導所述電流，所述第三方向垂直於所述第一方向及所述第二方向。
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