TWI743209B - 積體電路及半導體裝置 - Google Patents

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鄭鐘勳
李昇映
宋泰中
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Abstract

本發明提供一種積體電路及半導體裝置，所述積體電路 包括：包括在第一方向上延伸的第一及第二下部圖案的下層；布置在第一下部圖案上的第一通孔及布置在第二下部圖案上的第二通孔；第一上部圖案布置在第一通孔上，及第二上部圖案布置在第二通孔上，第一顏色分配給第一上部圖案，第二顏色分配給第二上部圖案，及第一上部圖案及第二上部圖案在第二方向上彼此相鄰，及第一通孔布置在第一下部圖案的第一邊緣區域，第一邊緣區域比第一下部圖案的第二邊緣區域更遠離第二下部圖案，第二邊緣區域相對於第一邊緣區域。

Description

積體電路及半導體裝置
本發明概念是有關於一種積體電路，且更特別是有關於一種用於多重圖案化微影（multiple patterning lithography，MPL）的積體電路、一種半導體裝置、一種計算系統及一種用於設計積體電路的電腦實現方法。
隨著積體電路封裝更多的電路到更小的佔用區域（footprint）中，相鄰圖案之間的間隙受到壓縮。在這樣的積體電路中，可藉由使用多個罩幕而非單個罩幕來形成被包括在一層中的多個圖案。使用多個罩幕的圖案化技術被稱為多重圖案化微影（MPL）。為了應用多重圖案化微影而實施顏色分解。在顏色分解中，將顏色分配給多個圖案。
根據本發明概念的示例性實施例，提供一種積體電路，其包括：包括在第一方向上延伸的第一下部圖案及第二下部圖案的下層；布置在第一下部圖案上的第一通孔及布置在第二下部圖案上的第二通孔；及包括第一上部圖案及第二上部圖案的上層，其中第一上部圖案布置在第一通孔上，第二上部圖案布置在第二通孔上，第一顏色分配給第一上部圖案，第二顏色分配給第二上部圖案，及第一上部圖案及第二上部圖案在垂直於第一方向的第二方向上彼此相鄰，其中第一下部圖案在第二方向上的寬度大於第一通孔在第二方向上的寬度，及第一通孔布置在第一下部圖案的第一邊緣區域，第一邊緣區域比第一下部圖案的第二邊緣區域更遠離第二下部圖案，第二邊緣區域相對於第一邊緣區域。
根據本發明概念的示例性實施例，提供一種半導體裝置，其包括：基底；包括布置在基底上、在第一方向上延伸的左圖案與右圖案的下部配線層；布置在左圖案的左邊緣區域上的第一通孔與布置在右圖案的右邊緣區域上的第二通孔；及包括在垂直於第一方向的第二方向上延伸且在第二方向彼此相鄰的第一上部圖案及第二上部圖案的上部配線層，其中第一上部圖案形成在第一通孔上及第二上部圖案形成在第二通孔上。
根據本發明概念的示例性實施例，提供一種用於設計積體電路的電腦實現方法，該方法包括：基於定義積體電路的設計數據放置標準單元，其中被包括在所放置的標準單元的下層的第一下部圖案與第二下部圖案中的至少一者的寬度大於被包括在下層的另一個下部圖案的寬度，其中第一下部圖案及第二下部圖案在第一方向上延伸；藉由實施其中第一通孔及第二通孔分別布置在第一下部圖案及第二下部圖案上以及第一上部圖案及第二上部圖案分別布置在第一通孔及第二通孔上以在垂直於第一方向的第二方向上彼此相鄰的佈線產生積體電路佈局；及將所產生的佈局儲存到電腦可讀取的儲存媒體，其中佈局的產生包含以下至少一者：將第一通孔布置在第一下部圖案的第一邊緣區域上，第一邊緣區域比第一下部圖案的第二邊緣區域更遠離第二下部圖案，第二邊緣區域相對於第一邊緣區域，及將第二通孔布置在第二下部圖案的第三邊緣區域上，第三邊緣區域比第二下部圖案的第四邊緣區域更遠離第一下部圖案，第四邊緣區域相對於第三邊緣區域。
根據本發明概念的示例性實施例，提供一種用於設計積體電路的計算系統，該系統包括：經配置以儲存用於設計積體電路的程序的記憶體；及經配置以存取記憶體及執行程序的處理器，其中該程序包括：經配置以基於定義積體電路的設計數據放置標準單元的放置器，其中被包括在所放置的標準單元的下層並在第一方向上延伸的第一下部圖案與第二下部圖案中的至少一者的寬度大於被包括在下層的另一個下部圖案的寬度；及經配置以實施其中第一通孔及第二通孔分別布置在第一下部圖案及第二下部圖案上以及第一上部圖案及第二上部圖案分別布置在第一通孔及第二通孔上以在垂直於第一方向的第二方向上彼此相鄰的佈線的佈線器，其中佈線器經配置以將第一通孔布置在第一下部圖案的第一邊緣區域上，第一邊緣區域比第一下部圖案的第二邊緣區域更遠離第二下部圖案，第二邊緣區域相對於第一邊緣區域，或將第二通孔布置在第二下部圖案的第三邊緣區域上，第三邊緣區域比第二下部圖案的第四邊緣區域更遠離第一下部圖案，第四邊緣區域相對於第三邊緣區域。
根據本發明概念的示例性實施例，提供一種製造半導體裝置的方法，該方法至少部分地藉由處理器實施，並包括：基於定義積體電路的設計數據放置標準單元，其中被包括在所放置的標準單元的下層並在第一方向上延伸的第一下部圖案及第二下部圖案中的至少一者的寬度大於被包括在下層的另一個下部圖案的寬度；藉由實施其中第一通孔及第二通孔分別布置在第一下部圖案及第二下部圖案上以及第一上部圖案及第二上部圖案分別布置在第一通孔及第二通孔上以在垂直於第一方向的第二方向上彼此相鄰的佈線產生積體電路佈局；及基於所產生的佈局製造半導體裝置，其中佈局的產生包含以下至少一者：將第一通孔布置在第一下部圖案的第一邊緣區域上，第一邊緣區域比第一下部圖案的第二邊緣區域更遠離第二下部圖案，第二邊緣區域相對於第一邊緣區域，及將第二通孔布置在第二下部圖案的第三邊緣區域上，第三邊緣區域比第二下部圖案的第四邊緣區域更遠離第一下部圖案，第四邊緣區域相對於第三邊緣區域。
根據本發明概念的示例性實施例，提供一種積體電路，其包括：在第一方向上縱向延伸的第一及第二圖案；設置在第一圖案上的第一通孔；設置在第二圖案上的第二通孔，其中在與第一方向交叉的第二方向上將第一通孔及第二通孔隔開的距離大於在第二方向上將第一圖案及第二圖案彼此隔開的距離；設置在第一通孔上的第三圖案，其中第三圖案具有第一顏色；及設置在第二通孔上的第四圖案，其中第四圖案具有第二顏色。
為了能夠理解本發明的上述及其他特徵及優點，下文詳細闡述附具有圖的若干示例性實施例。
以下，將參照附圖詳細闡述本發明概念的示例性實施例。
圖1是製造根據本發明概念的示例性實施例的半導體裝置的方法的流程圖。
參照圖1，在操作S100中，基於定義積體電路的設計數據（以下稱為「設計數據」）放置標準單元。被包括在所放置的標準單元的下層的第一下部圖案及第二下部圖案中的至少一者的寬度可大於被包括在下層的另一個下部圖案的寬度。舉例來說，下層可為第一金屬層。此外，第一下部圖案及/或第二下部圖案可在第一方向上延伸。
在操作S120中，積體電路的佈局可藉由關於所放置的標準單元實施佈線產生。舉例來說，可實施佈線使得通孔布置在所放置的標準單元的第一圖案上，及第二圖案布置在所布置的通孔上。第一圖案可被包括在第一層及第二圖案可被包括在第二層。根據本實施例，通孔可分別布置在第一圖案的邊緣區域上。因此，布置在相同路徑上的第二圖案之間的間隔可等於或大於分配到不同顏色的圖案之間的最小間隔。稍後將參照圖2A到2C闡述此特徵。
在操作S140中，在所產生的佈局上實施顏色分解。在顏色分解中，將顏色分配給被包括在多重圖案化微影（MPL）層的圖案。舉例來說，第二層可為應用四重圖案化微影（QPL）的QPL層。在這種情況下，可將第一顏色到第四顏色分配給第二層的第二圖案。作為另一個實例，第二層可為應用三重圖案化微影（triple patterning lithography，TPL）的TPL層。在這種情況下，可將第一顏色到第三顏色分配給第二層的第二圖案。
在操作S160中，基於其上已完成顏色分解的佈局產生罩幕。舉例來說，當第二層為QPL層時，可產生分別對應於第一到第四顏色的第一到第四罩幕。作為另一個實例，當第二層為TPL層時，可產生分別對應於第一到第三顏色的第一到第三罩幕。
在操作S180中，藉由使用所產生的多個罩幕製造其中積體電路已實現的半導體裝置。舉例來說，藉由在半導體基底（例如晶圓等）上使用多個罩幕實施各種半導體製程形成半導體裝置。舉例來說，使用罩幕的製程可為利用微影的圖案化製程。在圖案化製程中，期望的圖案可形成在半導體基底或材料層上。此外，半導體製程可包括沉積製程、蝕刻製程、離子製程、清潔製程等。此外，半導體製程可包括封裝製程，其包括：將半導體裝置安裝在印刷電路板（PCB）上及經由密封元件密封半導體裝置。此外，半導體製程可包括測試製程，包括測試半導體裝置或半導體封裝。
圖2A顯示根據比較實施例的積體電路100a。
參照圖2A，積體電路100a包括在第一方向（舉例來說，Y方向）上延伸的第一下部圖案到第三下部圖案LPa、LPb及LPc、第一通孔Va及第二通孔Vb、及在垂直於第一方向的第二方向（舉例來說，X方向）上延伸的第一上部圖案UPa、第二上部圖案UPb、及第三上部圖案UPc。第一通孔Va及第二通孔Vb分別在第一下部圖案LPa及第二下部圖案LPb上，且第一上部圖案UPa及第二上部圖案UPb分別布置在第一通孔Va及第二通孔Vb上。第一下部圖案LPa到第三下部圖案LPc的寬度Wp與第一通孔Va及第二通孔Vb的寬度Wv相同。第一通孔Va與第一下部圖案LPa彼此對準，及第二通孔Vb與第二下部圖案LPb彼此對準。
舉例來說，在第一UPa及第二上部圖案UPb之間的間隔Sa可小於分配到相同顏色的圖案之間的最小間隔。此處，當第一上部圖案UPa及第二上部圖案UPb分配到相同顏色時，在第一上部圖案UPa及第二上部圖案UPb之間可能發生顏色妨害（color violation）或顏色衝突（color conflict）。因此，為分配相同顏色給第一上部圖案UPa及第二上部圖案UPb，需要增加在第一上部圖案UPa及第二上部圖案UPb之間的間隔Sa，因此可能增加積體電路100a在第二方向X的面積。
作為另一個實例，在第一上部圖案UPa及第二上部圖案UPb之間的間隔Sa可小於分配到不同顏色的圖案之間的最小間隔。此處，即使當第一上部圖案UPa及第二上部圖案UPb分配到不同顏色時，在第一上部圖案UPa及第二上部圖案UPb之間可能發生顏色妨害。因此，即使當第一上部圖案UPa及第二上部圖案UPb分配到不同顏色時，還是需要增加在第一上部圖案UPa及第二上部圖案UPb之間的間隔Sa，因此可能增加積體電路100a在第二方向X的面積。
圖2B顯示根據本發明概念的示例性實施例的積體電路100b。
參照圖2B，積體電路100b可包括：包括第一下部圖案111到第三下部圖案113的下層、第一通孔121及第二通孔122及包括第一上部圖案131到第三上部圖案133的上層。第一下部圖案111到第三下部圖案113可在第一方向（舉例來說，Y方向）上延伸，及第一上部圖案131到第三上部圖案133可在垂直於第一方向的第二方向（舉例來說，X方向）上延伸。
每個圖案的邊緣在寬度方向上的長度可為「寬度」。舉例來說，第一下部圖案111到第三下部圖案113中的每一個的邊緣在第二方向的長度可為「寬度」，第一下部圖案111到第三下部圖案113分別具有第一寬度Wa到第三寬度Wc。第一寬度Wa及第二寬度Wb可大於第三寬度Wc，因此第一下部圖案111及第二下部圖案112可稱為「寬圖案」。根據本發明概念的示例性實施例，第一寬度Wa及第二寬度Wb可相同。根據本發明概念的示例性實施例，第一寬度Wa及第二寬度Wb可彼此不同。根據本發明概念的示例性實施例，第三寬度Wc可與圖2A的寬度Wp相同。根據本發明概念的示例性實施例，第三寬度Wc可與圖2A的寬度Wp不同。
第一通孔121可不與第一下部圖案111的中心對準。舉例來說，第一通孔121可布置在第一下部圖案111的邊緣區域上。此處，邊緣區域可對應於與在第一方向上延伸的第一下部圖案的邊緣相鄰的區域，該邊緣遠離第二下部圖案112。第二通孔122可不與第二下部圖案112的中心對準。舉例來說，第二通孔122可布置在第二下部圖案112的邊緣區域上。此處，邊緣區域可對應於與在第一方向上延伸的第二下部圖案112的邊緣相鄰的區域，該邊緣遠離第一下部圖案111。第一通孔121及第二通孔122在第二方向X可具有通孔寬度Wv，且通孔寬度Wv可小於第一寬度Wa及第二寬度Wb。根據本發明概念的示例性實施例，第一通孔121及第二通孔122可在佈線操作中布置。
第一上部圖案131可布置在第一通孔上121，及第二上部圖案132可布置在第二通孔122上。第一上部圖案131及第二上部圖案132可布置在相同路徑上且在第二方向X上彼此相鄰。第三上部圖案133可在第一方向Y上與第一上部圖案131及第二上部圖案132相鄰。根據本發明概念的示例性實施例，第一上部圖案131到第三上部圖案133可在佈線操作中布置。
根據本實施例，第一下部圖案111及第二下部圖案112可為具有相對大的第一寬度Wa及第二寬度Wb的寬圖案。舉例來說，第一寬度Wa及第二寬度Wb可大於通孔寬度Wv。因此，為增加在第一上部圖案131及第二上部圖案132之間的間隔Sb，第一通孔121及第二通孔122可分別布置在第一下部圖案111及第二下部圖案112的邊緣區域上。
根據本發明概念的示例性實施例，對應於第一罩幕的第一顏色可分配給第一上部圖案131，及對應於第二罩幕的第二顏色可分配給第二上部圖案132。此處，在第一上部圖案131及第二上部圖案132之間的間隔Sb可等於或大於分配到不同顏色的圖案之間的最小間隔，因此，在第一上部圖案131及第二上部圖案132之間可能不發生顏色妨害。然而，本發明概念並非僅限於此。在本發明概念的示例性實施例中，當在第一上部圖案131及第二上部圖案132之間的間隔Sb等於或大於分配到相同顏色的圖案之間的最小間隔時，可分配相同顏色給第一上部圖案131及第二上部圖案132。
圖2C顯示根據本發明概念的示例性實施例的積體電路100c。
參照圖2C，積體電路100c可包括：包括第一下部圖案到第三下部圖案111、112及113'的下層、第一通孔121及第二通孔122及包括第一上部圖案131到第三上部圖案133的上層。積體電路100c可對應於圖2B的積體電路100b的修飾實施例，因此將不重複相同的敘述。積體電路100c可包括第三下部圖案113'而非圖2B的第三下部圖案113。第三下部圖案113'在第二方向X上可具有第三寬度Wc'，及第三寬度Wc'可大於圖2B的第三寬度Wc。因此，第一下部圖案到第三下部圖案111、112及113'可全部為寬圖案。根據本發明概念的示例性實施例，第一寬度到第三寬度Wa、Wb及Wc'可相同。根據本發明概念的示例性實施例，第一寬度到第三寬度Wa、Wb及Wc'中的至少兩者可彼此不同。根據本實施例，在第一上部圖案131及第二上部圖案132之間的間隔Sc可大於圖2B的間隔Sb。
圖3顯示根據本發明概念的示例性實施例的積體電路200。舉例來說，積體電路200可為圖1的操作S140（顏色分解）的結果的實例。
參照圖3，積體電路200可包括：包括第一下部圖案到第三下部圖案M1a、M1b及M1c的下層M1、第一通孔V1a及第二通孔V1b及包括第一上部圖案到第三上部圖案M2a、M2b及M2c的上層M2。下層M1可為圖2B的下層的實例。舉例來說，下層M1可對應於在閘電極或主動區域上的第一金屬層（或可稱為「第一配線層」）。上層M2可為圖2B的上層的實例。舉例來說，上層M2可對應於在第一金屬層上的第二金屬層（或可為稱為「第二配線層」）。以下，將參照其中下層M1為第一金屬層及上層M2為第二金屬層的實施例闡述本發明概念。然而，本發明概念並非僅限於此，上層M2可為經由佈線操作而布置的配線層。
第一下部圖案M1a到第三下部圖案M1c中的至少某些可在第一方向（舉例來說，Y方向）上延伸。舉例來說，第一下部圖案M1a及第三下部圖案M1c可在第一方向Y上延伸，及第二下部圖案M1b可具有在第一方向Y上延伸的部分及在垂直於第一方向的第二方向（舉例來說，X方向）上延伸的部分。第一下部圖案M1a到第三下部圖案M1c在第二方向X上的長度將被稱為寬度。第一下部圖案M1a到第三下部圖案M1c分別具有第一寬度W1到第三寬度W3。
根據本發明概念的示例性實施例，第一下部圖案M1a到第三下部圖案M1c可在標準單元SC中預先定義。標準單元SC可藉由單元邊界CBD定義，單元邊界CBD可包括在第一方向Y上延伸的第一邊界BD1及第二邊界BD2。然而，本發明概念並非僅限於此。可在放置操作（S100）及佈線操作（S120）改變第一下部圖案M1a到第三下部圖案M1c。舉例來說，可在放置操作及佈線操作改變第一寬度W1到第三寬度W3中的至少一者。
根據本發明概念的示例性實施例，第一寬度W1可大於第二寬度W2，及第二寬度W2可大於第三寬度W3。然而，本發明概念並非僅限於此。在本發明概念的示例性實施例中，第一寬度W1及第二寬度W2可相同，並可大於第三寬度W3。在本發明概念的示例性實施例中，第一寬度W1及第二寬度W2可彼此不同，並可大於第三寬度W3。在本發明概念的示例性實施例中，第一寬度W1到第三寬度W3可相同，並可大於被包括在與標準單元SC相鄰放置的另一個標準單元的下層M1的下部圖案的寬度。
第一通孔V1a可布置在第一下部圖案M1a上及第二通孔V1b可布置在第二下部圖案M1b上。第一通孔V1a可布置在第一下部圖案M1a的邊緣區域中，該邊緣區域與第一邊界BD1相鄰。第二通孔V1b可布置在第二下部圖案M1b的邊緣區域中，該邊緣區域與第二邊界BD2相鄰。第一通孔V1a及第二通孔V1b在第二方向X上可具有通孔寬度Wv，及通孔寬度Wv可小於第一寬度W1及第二寬度W2。根據本發明概念的示例性實施例，第一通孔V1a及第二通孔V1b可在佈線操作中布置在標準單元SC上。
第一上部圖案M2a可布置在第一通孔V1a上及第二上部圖案M2b可布置在第二通孔V1b上。第一上部圖案M2a及第二上部圖案M2b可布置在相同路徑上的並可在第二方向X上彼此相鄰。第三上部圖案M2c可在第一方向Y上與第一上部圖案M2a相鄰。根據本發明概念的示例性實施例，第一上部圖案M2a到第三上部圖案M2c可在佈線操作中布置在標準單元SC上。
圖3繪示第一上部圖案M2a的端部對應於第一下部圖案M1a的邊緣，該邊緣接近第二邊界BD2，及第二上部圖案M2b的端部對應於第二下部圖案M1b的邊緣，該邊緣接近第一邊界BD1。然而，這僅僅是示例性的，本發明概念並非僅限於此。在本發明概念的示例性實施例中，第一上部圖案M2a的端部可進一步朝向第二邊界BD2延伸超出第一下部圖案M1a的邊緣，及第二上部圖案M2b的端部可進一步朝向第一邊界BD1延伸超出第二下部圖案M1b的邊緣。
根據本發明概念的示例性實施例，對應於第一罩幕的第一顏色可分配給第一上部圖案M2a，及對應於第二罩幕的第二顏色可分配給第二上部圖案M2b。此處，在第一上部圖案M2a及第二上部圖案M2b之間的間隔SP可等於或大於分配到不同顏色的圖案之間的最小間隔，因此，在第一上部圖案M2a及第二上部圖案M2b之間可能不發生顏色妨害。然而，本發明概念並非僅限於此。在本發明概念的示例性實施例中，當在第一上部圖案M2a及第二上部圖案M2b之間的間隔SP等於或大於分配到相同顏色的圖案之間的最小間隔時，可分配相同顏色給第一上部圖案M2a及第二上部圖案M2b。
圖4A到4C顯示根據本發明概念的示例性實施例的積體電路300a到積體電路300c，其包括用於標記第一下部圖案M1a及第二下部圖案M1b的位置的層，其上可布置有通孔。舉例來說，積體電路300a到積體電路300c可為圖1的操作S100（放置）的結果的實例。
參照圖4A，積體電路300a可包括標準單元SCa，標準單元SCa可包括第一下部圖案M1a到第三下部圖案M1c。此外，積體電路300a還可包括功率電壓線VDD及接地電壓線VSS，功率電壓線VDD及接地電壓線VSS可在與第一下部圖案M1a到第三下部圖案M1c相同的層中形成。標準單元SCa還可包括用於標記第一下部圖案M1a的位置的第一標記層ML1a，其上可布置有通孔（舉例來說，圖3的通孔V1a），及用於標記第二下部圖案M1b的位置的第二標記層ML1b，其上可布置有通孔（舉例來說，圖3的通孔V1b）。
第一標記層ML1a可在第一下部圖案M1a上產生而在第一方向Y上延伸，及第一標記層ML1a在第二方向X上的寬度可與第一寬度W1實質上相同。第二標記層ML1b可在第二下部圖案M1b上產生而具有在第一方向Y上延伸的部分及在第二方向X上延伸的部分。此處，在第一方向Y上延伸的部分的寬度可與第二寬度W2實質上相同。當基於第一下部圖案M1a製造罩幕時，不同於在佈局中的第一下部圖案M1a，在實際罩幕上的第一下部圖案可具有兩個圓形端部。圓形端部可能是由於光學鄰近效應。因此，第一標記層ML1a可形成為短於第一下部圖案M1a。在這種情況下，通孔不位於第一下部圖案M1a的兩端。
參照圖4B，積體電路300b可對應於圖4A的修飾實施例，及標準單元SCb可包括第一標記層ML2a及第二標記層ML2b，而非圖4A的第一標記層ML1a及第二標記層ML1b。第一標記層ML2a可標記第一下部圖案M1a的區域，其上優先布置有通孔（舉例來說，圖3的通孔V1a），及第二標記層ML2b可標記第二下部圖案M1b的區域，其上優先布置有通孔（舉例來說，圖3的通孔V1b）。
第一標記層ML2a可產生在第一下部圖案M1a的左邊緣區域上，該左邊緣區域接近第一邊界BD1。第一標記層ML2a可在第一方向Y上延伸。第一標記層ML2a在第二方向X上的寬度可小於第一寬度W1。第二標記層ML2b可包括在第一方向Y上延伸的部分及在第二方向X上延伸的部分。第二標記層ML2b在第一方向Y上延伸的部分可產生在第二下部圖案M1b的右邊緣區域上，該右邊緣區域接近第二邊界BD2。第二標記層ML2b在第一方向Y上延伸的部分的寬度可小於第二寬度W2。
參照圖4C，積體電路300c可對應於圖4A的修飾實施例，及標準單元SCc可包括第一阻擋物標記層OMLa及第二阻擋物標記層OMLb，而非圖4A的第一標記層ML1a及第二標記層ML1b。第一阻擋物標記層OMLa可標記在第一下部圖案M1a上的通孔布置禁止區域，及第二阻擋物標記層OMLb可標記在第二下部圖案M1b上的通孔布置禁止區域。
第一阻擋物標記層OMLa可產生在第一下部圖案M1a的右邊緣區域上，該右邊緣區域遠離第一邊界BD1。第一阻擋物標記層OMLa可在第一方向Y上延伸。第一阻擋物標記層OMLa在第二方向X上的寬度可小於第一寬度W1。第二阻擋物標記層OMLb可產生在第二下部圖案M1b的左邊緣區域上，該左邊緣區域遠離第二邊界BD2。第二阻擋物標記層OMLb可在第一方向Y上延伸。第二阻擋物標記層OMLb在第二方向X上的寬度可小於第二寬度W2。
圖5A、5B及5C是用於闡述根據本發明概念的示例性實施例的佈線操作的佈局。圖5A顯示關於第一下部圖案M1a的佈線結果，圖5B顯示關於第三下部圖案M1c的佈線結果，及圖5C顯示關於第二下部圖案M1b的佈線結果。根據本實施例，第一下部圖案M1a及第二下部圖案M1b可為寬圖案，及第一通孔V1a及第二通孔V1b可分別布置在第一下部圖案M1a及第二下部圖案M1b的邊緣區域上。
舉例來說，積體電路400a、積體電路400b及積體電路400c可為圖1的操作S120（佈線）的結果的實例，及可對應於關於圖3的標準單元SC的佈線結果。因此，參照圖1及圖3所給出的敘述可應用到本實施例。舉例來說，第一路徑TR1到第五路徑TR5可位在標準單元SC上。然而，本發明概念並非僅限於此，且在標準單元SC上的路徑的數目可變化。根據本實施例，可用接腳（available pin，AP）指示通孔可布置於其上的位置，及失效接腳（dead pin，DP）指示通孔可不布置於其上的位置。
在積體電路400a中，第一通孔V1a可布置在來自於第一下部圖案M1a上的可用接腳AP的第三路徑TR3的可用接腳AP上。第一通孔V1a布置在與第一邊界BD1相鄰的邊緣區域上，因此第一上部圖案M2a的端部可接近第一邊界BD1。因此，在第三路徑TR3中，為了獲得最小的不同顏色間隔，僅將在來自於第二下部圖案M1b及第三下部圖案M1c的第三下部圖案M1c上的可用接腳AP改變為失效接腳DP。因此，在第三下部圖案M1c上剩下的可用接腳AP的數目為二，及在第二下部圖案M1b上的可用接腳AP的數目為五。
在積體電路400b中，第三通孔V1c可布置在來自於在第三下部圖案M1c上的兩個可用接腳AP的第四路徑TR4的可用接腳AP上。因此，在第四路徑TR4中，為了獲得最小的不同顏色間隔，將在第二下部圖案M1b上的可用接腳AP改變為失效接腳DP。因此，在第二下部圖案M1b上剩下的可用接腳AP的數目為四。
在積體電路400c中，第二通孔V1b可布置在來自於在第二下部圖案M1b上的四個可用接腳AP中的第三路徑TR3上的可用接腳AP。第二通孔V1b布置在與第二邊界BD2相鄰的邊緣區域上，因此第二上部圖案M2b的端部可接近第二邊界BD2。因此，在第一上部圖案M2a及第二上部圖案M2b之間的間隔可等於或大於最小的不同顏色間隔。在布置第一通孔V1a到第三通孔V1c後，可用的佈線路徑資源為三個，換句話說，第一路徑TR1、第二路徑TR2及第五路徑TR5，因此，佈線操作的自由度可為相對大的。
圖6A到6C是用於闡述根據比較實施例的佈線操作的佈局。圖6A到6C分別顯示關於第一下部圖案M1a、第三下部圖案M1c、及第二下部圖案M1b的佈線結果。根據本比較實施例，第一通孔V1a及第二通孔V1b可分別布置在第一下部圖案M1a及第二下部圖案M1b的中心區域上。
在積體電路500a中，第一通孔V1a布置在來自於第一下部圖案M1a上的可用接腳AP的第三路徑TR3的可用接腳AP上。第一通孔V1a布置在第一下部圖案M1a的中心區域上，因此第一上部圖案M2a的端部可比圖5A的情況更接近第二邊界BD2。因此，將在第三路徑TR3上的第二下部圖案M1b及第三下部圖案M1c上的全部可用接腳AP改變為失效接腳DP。因此，在第三下部圖案M1c上的可用接腳AP的數目為二，及在第二下部圖案M1b上的可用接腳AP的數目為四。
在積體電路500b中，第三通孔V1c布置在來自於在第三下部圖案M1c上的兩個可用接腳AP的第四路徑TR4的可用接腳AP上，因此，在第四路徑TR4上的第二下部圖案M1b上的可用接腳AP改變為失效接腳DP。因此，在第二下部圖案M1b上的可用接腳AP的數目為三。在積體電路500c中，第二通孔V1b布置在來自於第二下部圖案M1b上的三個可用接腳AP的第二路徑TR2上的可用接腳AP上。因此，在布置第一通孔V1a到第三通孔V1c後，可用的佈線路徑資源為二個，換句話說，第一路徑TR1及第五路徑TR5，因此，佈線操作的自由度可為相對小的。
圖7顯示根據本發明概念的示例性實施例的標準單元600。
參照圖7，標準單元600可包括第一主動區域AR1及第二主動區域AR2、第一閘極線GL1及第二閘極線GL2、閘極接點CB、源極/汲極接點CA、通孔V0、及第一下部圖案M1a到第三下部圖案M1c。根據本實施例的標準單元600是於圖3所繪示的積體電路200的細部實施例，因此將不重複相同的敘述。
第一主動區域AR1及第二主動區域AR2可在第二方向(舉例來說，X方向)上延伸，並可具有不同導電類型。第一主動區域AR1及第二主動區域AR2可為擴散區域。此處，在第一主動區域AR1及第二主動區域AR2之間的區域可為虛擬區域或中端(middle of line，MOL)區域。多個在第二方向X上延伸的主動接腳可布置在第一主動區域AR1及第二主動區域AR2上，及至少一個在第二方向X上延伸的虛擬接腳可布置在虛擬區域上。舉例來說，布置在第一主動區域AR1上的主動接腳可被包括在n型金屬氧化物半導體（NMOS）電晶體中，及布置在第二主動區域AR2上的主動接腳可被包括在p型金屬氧化物半導體（PMOS）電晶體中。源極/汲極接點CA可布置在第一主動區域AR1及第二主動區域AR2上而在第一方向Y上延伸。舉例來說，各源極/汲極接點CA可布置在兩條相鄰的閘極線之間。此處，源極/汲極接點CA可對應於半導體裝置的源極/汲極接點。
第一閘極線GL1及第二閘極線GL2可在第一方向Y上延伸跨過第一主動區域AR1及第二主動區域AR2並可彼此平行地布置在第二方向X上。第一閘極線GL1及第二閘極線GL2可對應於半導體裝置的閘電極。閘極接點CB可分別布置在第一主動區域AR1及第二主動區域AR2之間的第一閘極線GL1及第二閘極線GL2上。此處，閘極接點CB可對應於半導體裝置的閘極接點。通孔V0可分別布置在閘極接點CB上。第一下部圖案到第三下部圖案M1a、M1b及M1c可對應於圖3的第一下部圖案到第三下部圖案M1a、M1b及M1c。
圖8是根據本發明概念的示例性實施例的積體電路（IC）佈局700。
參照圖8，積體電路佈局700可包括第一主動區域AR1及第二主動區域AR2、第一閘極線GL1及第二閘極線GL2、閘極接點CB、源極/汲極接點CA、通孔V0、第一下部圖案M1a到第三下部圖案M1c、第一通孔V1a及第二通孔V1b、及第一上部圖案M2a及第二上部圖案M2b。根據本實施例的IC佈局700是於圖7所繪示的關於標準單元600的佈線結果的實例，因此將不重複相同的敘述。
積體電路佈局700可藉由實施藉由將第一通孔V1a及第二通孔V1b及第一上部圖案M2a及第二上部圖案M2b布置在圖7的標準單元600上的佈線操作而產生。舉例來說，第一通孔V1a可布置在與第一邊界BD1相鄰的第一下部圖案M1a的左邊緣區域上，及第二通孔V1b可布置在與第二邊界BD2相鄰的第二下部圖案M1b的右邊緣區域上。接著，第一上部圖案M2a可布置在第一通孔V1a上及第二上部圖案M2b可布置在第二通孔V1b上。
圖9是根據本發明概念的示例性實施例的沿圖8所示線IX-IX’截取的剖視圖。於圖9所繪示的半導體裝置800可為根據圖8的IC佈局700製造的半導體裝置的實例。
參照圖9，基底SUB可為半導體基底。舉例來說，半導體基底可為下列中的任一者：絕緣體上矽（silicon-on-insulator，SOI）基底、藍寶石上矽（silicon-on-sapphire）、鍺、矽鍺及砷化鎵。裝置分離層STI可布置在基底SUB上及第一絕緣層ILD1可布置在裝置分離層STI上。第一絕緣層ILD1可包括絕緣材料。舉例來說，絕緣材料可包括下列中的任一者：氧化物層、氮化物層及氧氮化物層。
第一閘極線GL1及第二閘極線GL2可布置在裝置分離層STI上。第一閘極線GL1及第二閘極線GL2可包括，舉例來說，金屬材料，例如鎢（W）或鉭（Ta）、其氮化物、其矽化物、摻雜多晶矽或類似者。舉例來說，第一閘極線GL1及第二閘極線GL2可藉由使用沉積製程形成。閘極接點CB可分別布置在第一閘極線GL1及第二閘極線GL2上，及通孔V0可分別布置在閘極接點CB上。閘極接點CB及通孔V0可包括，舉例來說，具有導電性的材料，例如鎢（W）。
包括第一下部圖案M1a到第三下部圖案M1c的下層M1可布置在第二絕緣層ILD2及通孔V0上。第一下部圖案M1a的第一寬度W1可大於第二下部圖案M1b的第二寬度W2，及第二下部圖案M1b的第二寬度W2可大於第三下部圖案M1c的第三寬度W3。此處，第一下部圖案M1a及第二下部圖案M1b可稱為寬圖案，及第三下部圖案M1c可稱為正常圖案。
第一通孔V1a及第二通孔V1b可布置在第三絕緣層ILD3及下層M1上。第一通孔V1a的寬度Wv可小於第一寬度W1，及第一通孔V1a可不與第一下部圖案M1a的中心對準。舉例來說，第一通孔V1a可布置在第一下部圖案M1a的左邊緣區域上。第二通孔V1b的寬度Wv可小於第二寬度W2，及第二通孔V1b可不與第二下部圖案M1b的中心對準。舉例來說，第二通孔V1b可布置在第二下部圖案M1b的右邊緣區域上。
第一上部圖案M2a及第二上部圖案M2b可布置在第四絕緣層ILD4及第一通孔V1a及第二通孔V1b上。第一上部圖案M2a可布置在第一通孔V1a上及第二上部圖案M2b可布置在第二通孔V1b上。相較於第一通孔V1a及第二通孔V1b被布置為對準（舉例來說）正常圖案的中心的情況，根據本實施例，因為第一通孔V1a及第二通孔V1b分別布置在寬圖案的第一下部圖案M1a及第二下部圖案M1b的邊緣區域上，在第一通孔V1a及第二通孔V1b之間的距離可增加。因此，在第一上部圖案M2a及第二上部圖案M2b之間的間隔SP可等於或大於不同顏色間隔，其為分配到不同顏色的圖案之間的最小間隔。
圖10是根據本發明概念的示例性實施例設計積體電路的方法的流程圖。
參照圖10，根據本實施例的設計積體電路的操作可藉由使用用於設計積體電路的工具實施。此處，用於設計積體電路的工具可為程式，其包括藉由處理器執行的多個指令。因此，設計積體電路的方法可稱為用於設計積體電路的電腦實現方法。以下，本實施例將一起參照圖7、圖8及圖10闡述。
在操作S210中，包括第一標準單元的標準單元基於定義積體電路的IC設計數據而放置。舉例來說，第一標準單元可為圖7的標準單元600，及第一標準單元600的第一下部圖案M1a及第二下部圖案M1b中的至少一者的寬度可大於來自於所布置的標準單元中的另一個標準單元的下部圖案的寬度。
在操作S230中，積體電路的佈局藉由關於所放置的標準單元實施佈線產生。舉例來說，可藉由將第一通孔V1a及第二通孔V1b布置在第一下部圖案M1a及第二下部圖案M1b上，及將包括第一上部圖案M2a及第二上部圖案M2b的上層布置在第一通孔V1a及第二通孔V1b上而實施佈線。因此，可產生圖8的積體電路佈局700。舉例來說，操作S210及S230可藉由使用放置及佈線（placement and routing，P&R）工具藉由處理器實施。
在操作S250中，將所產生的佈局儲存到電腦可讀取的儲存媒體。此處，電腦可讀取的儲存媒體可包括任何具有在提供指令及/或數據到電腦的操作期間可藉由電腦讀取的數據的儲存媒體。舉例來說，電腦可讀取的儲存媒體可包括磁性或光學媒體，例如碟片、卡帶、光碟（CD）-唯讀記憶體（ROM）、數位影音光碟（DVD）-ROM，可錄式CD（CD-R）、可重寫CD（CD-RW）、DVD-R、DVD-RW等，揮發性或非揮發性記憶體，例如隨機存取記憶體（RAM）、ROM、快閃記憶體等，可經由通用序列匯流排（USB）介面存取的非揮發性記憶體、微機電系統（MEMS）等。電腦可讀取的儲存媒體可插到電腦中、整合到電腦中、或經由通訊媒體（例如網絡及/或無線鏈接）耦合到電腦。
在操作S250之後，輸出定義積體電路的數據，換句話說，佈局數據可提供給半導體製程模組。此處，輸出數據可具有包括標準單元的所有佈局資訊的格式，換句話說，所有層的圖案資訊。舉例來說，輸出數據可具有圖形設計系統（graphic design system，GDS）II格式。或者，輸出數據可具有包括標準單元的外部資訊（例如標準單元的接腳）的格式。舉例來說，輸出數據可具有程式館交換格式（Library Exchange Format，LEF）的格式或銀河（Milkyway）格式。
圖11是根據本發明概念的示例性實施例用於設計積體電路的計算系統10的方塊圖。
參照圖11，用於設計積體電路的計算系統10（以下，稱為「積體電路設計系統」）可包括處理器11、記憶體13、輸入/輸出裝置15、儲存裝置17及匯流排19。積體電路設計系統10可實施圖10的設計積體電路的方法。根據本實施例，積體電路設計系統10可被實現為積體裝置，因此也可為積體電路設計裝置。積體電路設計系統10可被提供為用於設計半導體裝置的積體電路的專用裝置。然而，積體電路設計系統10可為用於驅動各種模擬工具或設計工具的電腦。
處理器11可經配置以執行用於實施各種用於設計積體電路的操作中的至少一者的指令。處理器11可經由匯流排19與記憶體13、輸入/輸出裝置15及儲存裝置17通訊。為了執行設計積體電路的操作，處理器11可驅動加載到記憶體13的P&R模組13a，及為了執行關於被包括在應用MPL、TPL或QPL的層的圖案的顏色分解操作，處理器11可驅動加載到記憶體13的顏色分解模組13b。
記憶體13可儲存包括用於實施用於設計積體電路的放置及佈線操作及用於實施顏色分解操作的指令的程式。根據本發明概念的示例性實施例，記憶體13可儲存P&R模組13a及顏色分解模組13b，及P&R模組13a及顏色分解模組13b可加載到來自儲存裝置17的記憶體13。P&R模組13a可為，舉例來說，包括用於實施根據圖1的操作S100的放置操作及用於實施根據圖1的操作S120的無色佈線操作的指令的程式。顏色分解模組13b可為，舉例來說，包括用於實施根據圖1的操作S140的顏色分解操作的指令的程式。然而，本發明概念並非僅限於此，記憶體13還可儲存各種模組，例如時序分析模組（timing analysis module）、模擬模組等。記憶體13可為揮發性記憶體，例如靜態隨機存取記憶體（static random-access memory，SRAM）或動態隨機存取記憶體（dynamic random-access memory，DRAM），或非揮發性記憶體，例如相變化隨機存取記憶體（phase-change random-access memory，PRAM）、磁性隨機存取記憶體（magnetic random-access memory，MRAM）、可變電阻式存取記憶體（resistive random-access memory，ReRAM）、鐵電隨機存取記憶體（ferroelectric random-access memory，FRAM）、快閃記憶體等。
輸入/輸出裝置15可控制使用者對於使用者介面裝置輸入或輸出。舉例來說，輸入/輸出裝置15可包括輸入裝置，例如鍵盤、滑鼠、觸控板等，並可接收積體電路設計數據。舉例來說，輸入/輸出裝置15可包括輸出裝置，例如顯示器、揚聲器等，並可顯示布置結果、配線結果、或顏色分解結果。儲存裝置17可儲存關於P&R模組13a及顏色分解模組13b的各種數據。儲存裝置17可包括記憶卡（多媒體卡（multimedia card，MMC），嵌式多媒體卡（embedded multimedia card，eMMC）、保全數位（secure digital，SD）、MicroSD等）、固體狀態驅動機（solid state drive，SSD）、硬式磁碟機（hard disk drive，HDD）等。
圖12繪示根據本發明概念的示例性實施例儲存在圖11的記憶體13的程式。
參照圖12，儲存在記憶體13中的程式可包括多個程序PRC。此處，程序PRC可為用於實施特定任務的一系列指令。程序PRC亦可為函數、常式、次常式、次程式等。根據本實施例，程序PRC可包括放置器PLC、佈線器RT及顏色分解器CD。藉由執行其中一個程序PRC（換句話說，放置器PLC、佈線器RT或顏色分解器CD）而實施操作的圖11的處理器11亦可稱為實施操作的程序PLC、RT、或CD。
儲存裝置17可儲存單元庫17a、技術檔案17b、四重圖案化（QP）規則17c及佈局DB 17d。單元庫17a可儲存關於產生積體電路佈局所需的標準單元的資訊，及可為標準單元庫。技術檔案17b可儲存用於製造積體電路的製程的規則及材料。舉例來說，技術檔案17b可儲存層定義、裝置定義、設計規則等。四重圖案化規則17c可儲存關於QPL層的圖案化規則。佈局DB 17d可儲存關於在程序PRC所產生的佈局的資訊，舉例來說，關於佈局的實體資訊。
放置器PLC可基於積體電路（IC）設計數據D10放置標準單元。舉例來說，放置器PLC可藉由存取單元庫17a而實施放置操作。放置器PLC可放置標準單元使得被包括在所放置的標準單元的下層並在第一方向上延伸的第一下部圖案及第二下部圖案（舉例來說，圖7的下部圖案M1a及下部圖案M1b）中的至少一者的寬度可大於被包括在下層的另一個下部圖案的寬度。
佈線器RT可藉由關於藉由放置器PLC所放置的標準單元實施佈線而產生佈局。舉例來說，佈線器RT可基於技術檔案17b實施佈線。佈線器RT可將第一通孔及第二通孔（舉例來說，圖8的第一通孔V1a及第二通孔V1b）分別布置在第一下部圖案及第二下部圖案上，及將包括分別布置在第一通孔V1a及第二通孔V1b上的第一上部圖案及第二上部圖案（舉例來說，圖8的第一上部圖案M2a及第二上部圖案M2b）的上層布置為在第二方向上彼此相鄰。此外，佈線器RT可將第一通孔V1a及第二通孔V1b分別布置在第一下部圖案及第二下部圖案的邊緣區域上，使得在第一上部圖案及第二上部圖案之間的間隔增加。
顏色分解器CD可基於所產生的佈局分配分別對應於第一罩幕到第四罩幕的第一顏色到第四顏色給被包括在應用QPL的層的圖案。舉例來說，顏色分解器CD可基於四重圖案化規則17c實施顏色分解。根據本發明概念的示例性實施例，顏色分解器CD可分別分配第一顏色及第二顏色給布置在第一路徑上的第一上部圖案及第二上部圖案，及分別分配第三顏色及第四顏色給布置在第二路徑上的第三上部圖案及第四上部圖案。
圖13是根據本發明概念的示例性實施例設計積體電路的方法的流程圖。
參照圖13，根據本實施例設計積體電路的方法可對應於圖10所繪示的方法的修飾實施例。舉例來說，相較於圖10所繪示的方法，圖13的方法還可包括操作S240。在操作S240中，對被包括在應用QPL的層的圖案（換句話說，對QPL層圖案）實施顏色分解。舉例來說，操作S240可藉由使用顏色分解工具藉由處理器實施。舉例來說，顏色分解可在數據製備操作中實施。作為另一個實例，顏色分解亦可在設計規則檢查（design rule check，DRC）操作中實施。然而，本發明概念並非僅限於此，顏色分解可在佈線操作中實施。稍後將參照圖14到18闡述操作S240
圖14顯示根據本發明概念的示例性實施例，經由對QPL層的顏色分解所產生的佈局900的實例。
參照圖14，佈局900可包括：包括多個在第一方向Y上延伸的第一金屬圖案911到第一金屬圖案915的第一金屬層Ma、布置在第一金屬層Ma上的第一通孔V1、及包括多個布置在第一通孔V1上並在第二方向X上延伸的第二金屬圖案931a到第二金屬圖案934c（例如，931a、932a、933a、934a、931b、932b、933b、934b、932c、931c、934c及933c）的第二金屬層Mb。
舉例來說，第一金屬層Ma可對應於圖8的下層M1，及第一金屬圖案911、912及913可對應於圖8的第一下部圖案到第三下部圖案M1a、M1b及M1c。舉例來說，某些第一通孔V1可對應於圖8的第一通孔V1a及第二通孔V1b。各第一金屬圖案911到第一金屬圖案915的寬度可大於各第一通孔V1的寬度。各第一通孔V1的中心可不與各第一金屬圖案911到第一金屬圖案915的中心對準，及各第一通孔V1可布置在各第一金屬圖案911到第一金屬圖案915的邊緣區域上。
舉例來說，第二金屬層Mb可對應於圖8的上層M2，及第二金屬圖案931a及第二金屬圖案931a932a可對應於圖8的第一上部圖案M2a及第二上部圖案M2b。此處，第二金屬層Mb可對應於應用QPL的QPL層，及第一顏色C1到第四顏色C4可分配給第二金屬圖案931a到第二金屬圖案934c。對第二金屬圖案931a到第二金屬圖案934c的顏色分解操作的各種實例將參照圖15、17及18更詳細地闡述。
圖15是根據本發明概念的示例性實施例的顏色分解的方法的流程圖。舉例來說，於圖15所繪示的顏色分解的方法可對應於圖13的操作S240的實例。
一起參照圖14及圖15，在操作S310中，將第一顏色C1分配給QPL層的某些圖案，該圖案為布置在奇數編號的路徑上。舉例來說，第一顏色C1可分配給第二金屬層Mb的圖案的某些931a、931b及931c，該圖案為布置在奇數編號的路徑上，換句話說，第一路徑TR1、第三路徑TR3及第五路徑TR5。在操作S330中，將第二顏色C2分配給QPL層的其餘圖案，該圖案為布置在奇數編號的路徑上。舉例來說，第二顏色C2可分配給第二金屬層Mb的圖案的其餘的932a、932b及932c，該圖案為布置在奇數編號的路徑上，換句話說，第一路徑TR1、第三路徑TR3及第五路徑TR5。
在操作S350中，將第三顏色C3分配給QPL層的某些圖案，該圖案為布置在偶數編號的路徑上。舉例來說，第三顏色C3可分配給第二金屬層Mb的圖案的某些933a、933b及933c，該圖案為布置在偶數編號的路徑上，換句話說，第二路徑TR2、第四路徑TR4及第六路徑TR6。在操作S370中，將第四顏色C4分配給QPL層的其餘圖案，該圖案為布置在偶數編號的路徑上。舉例來說，第四顏色C4可分配給第二金屬層Mb的圖案的其餘的934a、934b、及934c，該圖案為布置在偶數編號的路徑上，換句話說，第二路徑TR2、第四路徑TR4及第六路徑TR6。
圖16是根據本發明概念的示例性實施例的顏色分解的方法的流程圖。舉例來說，於圖16所繪示的顏色分解的方法可對應於圖13的操作S240的實例。
一起參照圖14及圖16，在操作S410中，將第一顏色C1分配給QPL層的圖案，該圖案為布置在奇數編號的路徑上。舉例來說，第一顏色C1可分配給第二金屬層Mb的所有圖案931a、932a、931b、932b、931c及932c，該圖案為布置在奇數編號的路徑上，換句話說，第一路徑TR1、第三路徑TR3及第五路徑TR5。在操作S430中，將第三顏色C3分配給QPL層的圖案，該圖案為布置在偶數編號的路徑上。舉例來說，第三顏色C3可分配給第二金屬層Mb的所有圖案933a、934a、933b、934b、933c及934c，該圖案為布置在偶數編號的路徑上，換句話說，第二路徑TR2、第四路徑TR4及第六路徑TR6。
在操作S450中，將第二顏色C2重新分配給某些QPL層的圖案，該圖案為布置在奇數編號的路徑上。舉例來說，第二顏色C2可分配給第二金屬層Mb的圖案的某些932a、932b及932c，該圖案為布置在奇數編號的路徑上，換句話說，第一路徑TR1、第三路徑TR3及第五路徑TR5。在操作S470中，將第四顏色C4重新分配給某些QPL層的圖案，該圖案為布置在偶數編號的路徑上。舉例來說，第四顏色C4可分配給第二金屬層Mb的圖案的某些934a、934b及934c，該圖案為布置在偶數編號的路徑上，換句話說，第二路徑TR2、第四路徑TR4及第六路徑TR6。
圖17是根據本發明概念的示例性實施例的顏色分解的方法的流程圖。舉例來說，於圖17所繪示的顏色分解的方法可對應於圖13的操作S240的實例。
一起參照圖14及圖17，在操作S510中，將第一顏色C1分配給QPL層的圖案，該圖案為布置在奇數編號的路徑上。在操作S520中，將第三顏色C3分配給QPL層的圖案，該圖案為布置在偶數編號的路徑上。在操作S530中，判定是否發生顏色妨害。當顏色妨害發生時，實施操作S550，及當顏色妨害未發生時，完成操作。在操作S540中，判定是否發生顏色妨害。當顏色妨害發生時，實施操作S560，及當顏色妨害未發生時，完成操作。在操作S550中，將其中發生顏色妨害的圖案的顏色重映射為第二顏色C2。在操作S560中，將其中發生顏色妨害的圖案的顏色重映射為第四顏色C4。
圖18顯示根據本發明概念的示例性實施例的所產生的佈局1000再次用於其他曝光設備的情況。
參照圖18，佈局1000可包括分配到第一到第四顏色C1到C4的QPL層圖案M2。舉例來說，QPL層圖案可對應於圖14的第二金屬層Mb。舉例來說，佈局1000可應用到ArF曝光設備。ArF曝光設備可使用四個罩幕，經由平印(litho)-蝕刻-平印-蝕刻-平印-蝕刻-平印-蝕刻（LELELELE）製程形成被包括在基於晶圓的佈局1000的圖案M2。
根據本發明概念的示例性實施例，佈局1000可修正為第一佈局1000a。舉例來說，第一佈局1000a可藉由將被包括在佈局1000的QPL層圖案M2的奇數編號的路徑改變為心軸（mandrel，MAN），將被包括在佈局1000的QPL層圖案M2的偶數編號的路徑改變為非心軸（non-mandrel，NMAN），及將切割區域CUT布置在心軸（MAN）及非心軸（NMAN）上而產生。延伸區域（EXT）指示經由切割區域CUT自心軸（MAN）及非心軸（NMAN）延伸的部分。第一佈局1000a可應用到自對準雙重圖案化（SADP）/自對準四重圖案化（SAQP）設備。SADP/SAQP設備可藉由使用兩個罩幕形成被包括在基於晶圓的第一佈局1000a的圖案M2。
根據本發明概念的示例性實施例，佈局1000可修正為第二佈局1000b。舉例來說，第二佈局1000b可藉由將被包括在佈局1000的QPL層圖案M2的顏色改變為，舉例來說，第一顏色C1而產生。第二佈局1000b可應用到超紫外線（extreme ultraviolet，EUV）曝光設備。EUV曝光設備可藉由使用一個罩幕形成被包括在基於晶圓的第二佈局1000b的圖案M2。
圖19A到圖19C顯示根據本發明概念的示例性實施例，應用QPL的積體電路1100a、1100b、及1100c。
參照圖19A，積體電路1100a可包括分配到第一顏色到第四顏色的第一主動區域ARa到第四主動區域ARd。根據本實施例，第一主動區域ARa到第四主動區域ARd可藉由將第一顏色到第四顏色分別分配給第一主動區域ARa到第四主動區域ARd，且藉由使用第一罩幕到第四罩幕而不增加切割區域CUT_AR而形成。
參照圖19B，積體電路1100b可包括第一主動區域AR1及第二主動區域AR2、多個下部閘電極GLl及多個上部閘電極GLu。第一主動區域AR1及第二主動區域AR2可在第二方向（舉例來說，X方向）上延伸，多個下部閘電極GLl可在第一主動區域AR1上在第一方向上（舉例來說，Y方向）延伸，及多個上部閘電極GLu可在第二主動區域AR2上在第一方向Y上延伸。根據本實施例，多個下部閘電極GLl及多個上部閘電極GLu可藉由將第一顏色及第二顏色交替地分配給多個下部閘電極GLl及將第三顏色及第四顏色交替地分配給多個上部閘電極GLu，且藉由使用第一罩幕到第四罩幕而不增加切割區域CUT_GL而形成。
參照圖19C，積體電路1100c可包括第一主動區域AR1及第二主動區域AR2、多條閘極線GL及多個接點CA。第一主動區域AR1及第二主動區域AR2可在第二方向X上延伸，多個閘電極GL可在第一主動區域AR1及第二主動區域AR2上在第一方向Y上延伸，及多個接點CA可布置在第一主動區域AR1及第二主動區域AR2上。根據本實施例，多個接點CA可藉由將第一顏色C1到第四顏色C4分配給多個接點CA及藉由使用第一罩幕到第四罩幕而形成。
圖20是顯示根據本發明概念的示例性實施例的電腦可讀取的儲存媒體1200。參照圖20，儲存媒體1200可儲存P&R程式1210、顏色分解程式1220、單元庫1230及技術庫1240。
P&R程式1210可包括用於執行產生根據本發明概念的示例性實施例的積體電路佈局的方法的多個指令。舉例來說，P&R程式1210可用來實施圖1的操作S100及操作S120及圖10及圖13的操作S210及操作S230。顏色分解程式1220可包括用於實施顏色分解操作的多個指令。舉例來說，顏色分解程式1220可用來實施圖1的操作S140及圖13的操作S240。
單元庫1230可為標準單元庫及可包括關於用於形成積體電路的單位的標準單元的資訊。根據本發明概念的示例性實施例，關於標準單元的資訊可包括產生佈局所需的佈局資訊。根據本發明概念的示例性實施例，關於標準單元的資訊可包括佈局的驗證或模擬所需的時序資訊。技術庫1240可儲存多個技術檔案。
對於本領域技術人員而言，在不脫離本發明的範圍或精神下，可對本發明的結構進行各種修改及變化將是顯而易見的。基於上述，本發明旨在涵蓋此發明的修改和變化，只要其在所附的申請專利範圍及其等同物的範圍內。
10‧‧‧積體電路設計系統11‧‧‧處理器13‧‧‧記憶體15‧‧‧輸入/輸出裝置17‧‧‧儲存裝置19‧‧‧匯流排700‧‧‧積體電路佈局800‧‧‧半導體裝置1200‧‧‧儲存媒體1210‧‧‧P&R程式1220‧‧‧顏色分解程式1230‧‧‧單元庫1240‧‧‧技術庫1000a‧‧‧第一佈局1000b‧‧‧第二佈局100a、100b、100c、200、300a、300b、300c、400a、400b、400c、500a、500b、500c、1100a、1100b、1100c‧‧‧積體電路111、LPa、M1a‧‧‧第一下部圖案112、LPb、M1b‧‧‧第二下部圖案113、113'、LPc、M1c‧‧‧第三下部圖案121、V1、V1a、Va‧‧‧第一通孔122、V1b、Vb‧‧‧第二通孔131、M2a、Upa‧‧‧第一上部圖案132、M2b、Upb‧‧‧第二上部圖案133、M2c、Upc‧‧‧第三上部圖案13a‧‧‧P&R模組13b‧‧‧顏色分解模組17a‧‧‧儲存單元庫17b‧‧‧技術檔案17c‧‧‧四重圖案化規則17d‧‧‧佈局DB600、SC、SCa、SCb、SCc‧‧‧標準單元900、1000‧‧‧佈局911、912、913、914、915‧‧‧第一金屬圖案931a、931b、931c、932a、932b、932c、933a、933b、933c、934a、934b、934c‧‧‧第二金屬圖案AP‧‧‧可用接腳DP‧‧‧失效接腳AR1、ARa‧‧‧第一主動區域AR2、ARb‧‧‧第二主動區域ARc‧‧‧第三主動區域ARd‧‧‧第四主動區域BD1‧‧‧第一邊界BD2‧‧‧第二邊界C1‧‧‧第一顏色C2‧‧‧第二顏色C3‧‧‧第三顏色C4‧‧‧第四顏色CA‧‧‧源極/汲極接點CB‧‧‧閘極接點CBD‧‧‧單元邊界CD‧‧‧顏色分解器CUT、CUT_AR、CUT_GL‧‧‧切割區域D10‧‧‧設計數據EXT‧‧‧延伸區域GL‧‧‧閘極線GLl‧‧‧下部閘電極GLu‧‧‧上部閘電極GL1‧‧‧第一閘極線GL2‧‧‧第二閘極線ILD1‧‧‧第一絕緣層ILD2‧‧‧第二絕緣層ILD3‧‧‧第三絕緣層ILD4‧‧‧第四絕緣層IX-IX’‧‧‧線M1‧‧‧下層M2‧‧‧上層/圖案Ma‧‧‧第一金屬層MAN‧‧‧心軸Mb‧‧‧第二金屬層ML1‧‧‧標記層ML1a、ML2a‧‧‧第一標記層ML1b、ML2b‧‧‧第二標記層ML2‧‧‧標記層NMAN‧‧‧非心軸OML‧‧‧阻擋物標記層OMLa‧‧‧第一阻擋物標記層OMLb‧‧‧第二阻擋物標記層PLC‧‧‧放置器PRC‧‧‧程序RT‧‧‧佈線器S100、S120、S140、S160、S180、S210、S230、S240、S250、S310、S330、S350、S370、S410、S430、S450、S470、S510、S520、S530、S540、S550、S560‧‧‧操作Sa、Sb、Sc、SP‧‧‧間隔STI‧‧‧裝置分離層SUB‧‧‧基底TR1‧‧‧第一路徑TR2‧‧‧第二路徑TR3‧‧‧第三路徑TR4‧‧‧第四路徑TR5‧‧‧第五路徑TR6‧‧‧第六路徑V0、V1‧‧‧通孔V1c‧‧‧第三通孔VDD‧‧‧功率電壓線VSS‧‧‧接地電壓線W1‧‧‧第一寬度W2‧‧‧第二寬度W3‧‧‧第三寬度Wa、Wb、Wc、Wc'、Wp、Wv‧‧‧寬度X‧‧‧第二方向Y‧‧‧第一方向
圖1是製造根據本發明概念的示例性實施例的半導體裝置的方法的流程圖。 圖2A顯示根據比較實施例的積體電路。 圖2B及圖2C顯示根據本發明概念的示例性實施例的積體電路。 圖3顯示根據本發明概念的示例性實施例的積體電路。 圖4A、4B及4C顯示根據本發明概念的示例性實施例的積體電路，其包括用於標記下部圖案的位置的層，其上可布置有通孔。 圖5A、5B及5C是用於闡述根據本發明概念的示例性實施例的佈線操作的佈局。 圖6A、6B及6C是用於闡述根據比較實施例的佈線操作的佈局。 圖7顯示根據本發明概念的示例性實施例的標準單元。 圖8是根據本發明概念的示例性實施例的積體電路佈局。 圖9是根據本發明概念的示例性實施例的沿圖8所示線IX-IX’截取的剖視圖。 圖10是根據本發明概念的示例性實施例設計積體電路的方法的流程圖。 圖11是根據本發明概念的示例性實施例用於設計積體電路的計算系統的方塊圖。 圖12顯示根據本發明概念的示例性實施例儲存在圖11的記憶體的程式。 圖13是根據本發明概念的示例性實施例設計積體電路的方法的流程圖。 圖14 顯示根據本發明概念的示例性實施例，藉由關於四重圖案化微影（quadruple patterning lithography，QPL）層使用顏色分解所產生的佈局。 圖15、16及17分別是根據本發明概念的示例性實施例的顏色分解的方法的流程圖。 圖18顯示根據本發明概念的示例性實施例的所產生的佈局再次用於其他曝光設備的情況。 圖19A、19B及19C顯示根據本發明概念的示例性實施例，應用QPL的積體電路。 圖20顯示根據本發明概念的示例性實施例的電腦可讀取的儲存媒體。
200:積體電路
SC:標準單元
SP:間隔
V1a:第一通孔
V1b:第二通孔
M1a:第一下部圖案
M1b:第二下部圖案
M1c:第三下部圖案
M2a:第一上部圖案
M2b:第二上部圖案
M2c:第三上部圖案
Wv:寬度
W1:第一寬度
W2:第二寬度
W3:第三寬度
BD1:第一邊界
BD2:第二邊界
CBD:單元邊界
M1:下層
M2:上層/圖案
V1:通孔
X:第二方向
Y:第一方向

Claims (19)

  1. 一種積體電路，包括：下層，其包括第一下部圖案及第二下部圖案，其中該第一下部圖案及該第二下部圖案在第一方向上延伸；第一通孔及第二通孔，該第一通孔布置在該第一下部圖案上，且該第二通孔布置在該第二下部圖案上；及上層，其包括第一上部圖案及第二上部圖案，其中該第一上部圖案布置在該第一通孔上，該第二上部圖案布置在該第二通孔上，第一顏色分配給該第一上部圖案，第二顏色分配給該第二上部圖案，及該第一上部圖案及該第二上部圖案在垂直於該第一方向的第二方向上彼此相鄰，其中該第一下部圖案在該第二方向的寬度大於該第一通孔在該第二方向的寬度，及該第一通孔布置在該第一下部圖案的第一邊緣區域中，該第一邊緣區域比該第一下部圖案的第二邊緣區域更遠離該第二下部圖案，該第二邊緣區域相對於該第一邊緣區域，其中在該第一上部圖案及該第二上部圖案之間的間隔等於或大於分配到不同顏色的圖案之間的最小間隔。
  2. 如申請專利範圍第1項所述的積體電路，其中該第二下部圖案在該第二方向的寬度大於該第二通孔在該第二方向的寬度，及該第二通孔布置在該第二下部圖案的第三邊緣區域中，該第三邊緣區域比該第二下部圖案的第四邊緣區域更遠離該第一下部圖案，該第四邊 緣區域相對於該第三邊緣區域。
  3. 如申請專利範圍第2項所述的積體電路，其中該第一下部圖案的該第一邊緣區域與該第一下部圖案的第一邊緣相鄰，其中該第一邊緣在該第一方向上延伸，及該第一邊緣比該第一下部圖案的第二邊緣更遠離該第二下部圖案，該第二邊緣相對於該第一邊緣，及該第二下部圖案的該第三邊緣區域與該第二下部圖案的第三邊緣相鄰，其中該第三邊緣在該第一方向上延伸，及該第三邊緣比該第二下部圖案的第四邊緣更遠離該第一下部圖案，該第四邊緣相對於該第三邊緣。
  4. 如申請專利範圍第2項所述的積體電路，更包括：第一標記層，其標記該第一通孔布置於其上的該第一下部圖案的一區域，且位於在該第一下部圖案的該第一邊緣區域上；及第二標記層，其標記該第二通孔布置於其上的該第二下部圖案的一區域，且位於在該第二下部圖案的該第三邊緣區域上。
  5. 如申請專利範圍第2項所述的積體電路，更包括：第一阻擋物標記層，其標記該第一通孔在該第一下部圖案上的禁止區域，且位於該第一下部圖案的該第二邊緣區域上；及第二阻擋物標記層，其標記該第二通孔在該第二下部圖案上的禁止區域，且位於該第二下部圖案的該第四邊緣區域上。
  6. 如申請專利範圍第1項所述的積體電路，其中該第一上部圖案及該第二上部圖案位於第一路徑上，及該上層更包括位於第二路徑上的第三上部圖案及第四上部圖案，該第 二路徑與該第一路徑相鄰且在該第二方向上延伸，及其中第三顏色分配給該第三上部圖案及第四顏色分配給該第四上部圖案。
  7. 如申請專利範圍第1項所述的積體電路，其中該第一上部圖案及該第二上部圖案位於第一路徑上，及該上層更包括位於第二路徑上的第三上部圖案，該第二路徑與該第一路徑相鄰且在該第二方向上延伸，及其中第三顏色分配給該第三上部圖案。
  8. 如申請專利範圍第1項所述的積體電路，其中該下層在該第一下部圖案及該第二下部圖案之間更包括在該第一方向上延伸的第三下部圖案。
  9. 如申請專利範圍第8項所述的積體電路，其中該第一下部圖案在該第二方向的寬度大於該第三下部圖案在該第二方向的寬度。
  10. 如申請專利範圍第9項所述的積體電路，其中該第一下部圖案在該第二方向的所述寬度與該第二下部圖案在該第二方向的寬度相同。
  11. 如申請專利範圍第9項所述的積體電路，其中該第一下部圖案在該第二方向的所述寬度與該第二下部圖案在該第二方向的寬度彼此不同。
  12. 如申請專利範圍第1項所述的積體電路，更包括：第一主動區域及第二主動區域，其中該第一主動區域及該第二主動區域具有不同導電類型且在該第二方向上延伸；及多條閘極線，其在該第一方向上延伸跨過該第一主動區域及該第二主動區域且彼此平行地布置，其中該下層及該上層為布置在該些多條閘極線上方的配線層。
  13. 如申請專利範圍第12項所述的積體電路，其中該下層為布置在該些多條閘極線上方的第一金屬層且電性連接到該些多條閘極線，及該上層為布置在該第一金屬層上方的第二金屬層且電性連接到該第一金屬層。
  14. 一種半導體裝置，包括：基底；下部配線層，其包括布置在該基底上而在第一方向上延伸的左圖案及右圖案；第一通孔及第二通孔，該第一通孔布置在該左圖案的左邊緣區域上，且該第二通孔布置在該右圖案的右邊緣區域上；及上部配線層，其包括在垂直於該第一方向的第二方向上延伸且在該第二方向彼此相鄰的第一上部圖案及第二上部圖案，其中該第一上部圖案形成在該第一通孔上及該第二上部圖案形成在該第二通孔上，其中在該第一上部圖案及該第二上部圖案之間的間隔等於或大於分配到不同顏色的圖案之間的最小間隔。
  15. 如申請專利範圍第14項所述的半導體裝置，其中該左圖案在該第二方向的寬度大於該第一通孔在該第二方向的寬度，及該右圖案在該第二方向的寬度大於該第二通孔在該第二方向的寬度。
  16. 如申請專利範圍第14項所述的半導體裝置，其中該下部配線層在該左圖案及該右圖案之間更包括在該第一方向上延伸的中心圖案。
  17. 如申請專利範圍第14項所述的半導體裝置，其中該基底具有第一主動區域及第二主動區域，其具有不同導電類型且在該第二方向上延伸， 該半導體裝置更包括：多條閘極線，其在該第一方向上延伸跨過該第一主動區域及第二主動區域且彼此平行地布置，其中該下部配線層為布置在該些多條閘極線上方的第一金屬層且電性連接到該些多條閘極線，及該上部配線層為布置在該第一金屬層上方的第二金屬層且電性連接到該第一金屬層。
  18. 一種積體電路，包括：第一圖案及第二圖案，其中該第一圖案及該第二圖案在第一方向上縱向延伸；第一通孔，設置在該第一圖案上；第二通孔，設置在該第二圖案上，其中在與該第一方向交叉的第二方向上將該第一通孔及該第二通孔隔開的距離大於在該第二方向上將該第一圖案及該第二圖案彼此隔開的距離；第三圖案，其設置在該第一通孔上，其中該第三圖案具有第一顏色；及第四圖案，其設置在該第二通孔上，其中該第四圖案具有第二顏色，其中在該第三圖案及該第四圖案之間的間隔等於或大於分配到不同顏色的圖案之間的最小間隔。
  19. 如申請專利範圍第18項所述的積體電路，其中該第一圖案及該第二圖案設置在彼此相同的層中，及該第三圖案及該第四圖案設置在彼此相同的層中。
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