CN108206183B - 集成电路、设计集成电路的计算系统和计算机实现方法 - Google Patents

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Abstract

一种集成电路包括：下层，包括在第一方向上延伸的第一下部图案和第二下部图案；布置在第一下部图案上的第一通孔和布置在第二下部图案上的第二通孔；布置在第一通孔上的第一上部图案；以及布置在第二通孔上的第二上部图案，其中第一颜色被分配给第一上部图案，第二颜色被分配给第二上部图案，第一上部图案和第二上部图案在第二方向上彼此邻近，并且第一通孔布置在第一下部图案的第一边缘区域中，第一边缘区域与第一下部图案的第二边缘区域相比离第二下部图案更远，第二边缘区域与第一边缘区域相对。

Description

集成电路、设计集成电路的计算系统和计算机实现方法
相关申请的交叉引用
本申请要求于2016年12月16日向韩国知识产权局提交的韩国专利申请No.10-2016-0172894的优先权，该申请的公开通过全文引用合并于此。
技术领域
本发明构思涉及集成电路，更具体地，涉及一种用于多重图案化光刻(MPL)的集成电路、用于设计集成电路的计算系统和计算机实现方法。
背景技术
随着集成电路将更多的电路集成到更小的占位面积中，相邻图案之间的间隙缩小。在这种集成电路中，可以通过使用多个掩模而不是单个掩模来形成包括在层中的多个图案。使用多个掩模的图案化技术被称为多重图案化光刻(MPL)。要应用MPL，则要执行颜色分解。在颜色分解中，颜色被分配给多个图案。
发明内容
根据本发明构思的示例性实施例，提供了一种集成电路，包括：下层，包括在第一方向上延伸的第一下部图案和第二下部图案；布置在第一下部图案上的第一通孔和布置在第二下部图案上的第二通孔；以及上层，包括第一上部图案和第二上部图案，其中第一上部图案布置在第一通孔上，第二上部图案布置在第二通孔上，第一颜色被分配给第一上部图案，第二颜色被分配给第二上部图案，并且第一上部图案和第二上部图案在与第一方向垂直的第二方向上彼此邻近，其中第一下部图案在第二方向上的宽度大于第一通孔在第二方向上的宽度，第一通孔布置在第一下部图案的第一边缘区域中，所述第一边缘区域与第一下部图案的第二边缘区域相比离第二下部图案更远，所述第二边缘区域与所述第一边缘区域相对。
根据本发明构思的示例性实施例，提供了一种半导体器件，包括：衬底；下部布线层，包括布置在所述衬底上并在第一方向上延伸的左图案和右图案；布置在所述左图案的左边缘区域上的第一通孔和布置在所述右图案的右边缘区域上的第二通孔；以及上部布线层，包括在与第一方向垂直的第二方向上延伸并在第二方向上彼此邻近的第一上部图案和第二上部图案，其中第一上部图案形成在第一通孔上，第二上部图案形成在第二通孔上。
根据本发明构思的示例性实施例，提供了一种用于设计集成电路的计算机实现的方法，所述方法包括：基于定义所述集成电路的设计数据放置标准单元，其中所放置的标准单元的下层中包括的第一下部图案和第二下部图案中的至少一个的宽度大于所述下层中包括的另一下部图案的宽度，其中第一下部图案和第二下部图案在第一方向上延伸；通过执行布线操作来产生所述集成电路的布局，在所述布线操作中，将第一通孔和第二通孔分别布置在第一下部图案和第二下部图案上，并且将第一上部图案和第二上部图案分别布置在第一通孔和第二通孔上以在与第一方向垂直的第二方向上彼此邻近；以及将所产生的布局存储到计算机可读存储介质，其中产生所述布局包括以下至少一个操作：在第一下部图案的第一边缘区域上布置第一通孔，以及在第二下部图案的第三边缘区域上布置第二通孔，其中所述第一边缘区域与第一下部图案的第二边缘区域相比离第二下部图案更远，所述第二边缘区域与所述第一边缘区域相对，所述第三边缘区域与第二下部图案的第四边缘区域相比离第一下部图案更远，所述第四边缘区域与所述第三边缘区域相对。
根据本发明构思的示例性实施例，提供了一种用于设计集成电路的计算系统，所述系统包括：存储器，被配置为存储用于设计所述集成电路的程序；以及处理器，被配置为访问所述存储器并执行所述程序，其中所述程序包括：放置器，被配置为基于定义所述集成电路的设计数据来放置标准单元，其中所放置的标准单元的下层中包括的且在第一方向上延伸的第一下部图案和第二下部图案中的至少一个的宽度大于所述下层中包括的另一下部图案的宽度；以及布线器，被配置为执行布线操作，在所述布线操作中，将第一通孔和第二通孔分别布置在第一下部图案和第二下部图案上，并且将第一上部图案和第二上部图案分别布置在第一通孔和第二通孔上以在与第一方向垂直的第二方向上彼此邻近，其中所述布线器被配置为：在第一下部图案的第一边缘区域上布置第一通孔，或在第二下部图案的第三边缘区域上布置第二通孔，其中所述第一边缘区域与第一下部图案的第二边缘区域相比离第二下部图案更远，所述第二边缘区域与所述第一边缘区域相对，所述第三边缘区域与第二下部图案的第四边缘区域相比离第一下部图案更远，所述第四边缘区域与所述第三边缘区域相对。
根据本发明构思的示例性实施例，提供了一种制造半导体器件的方法，所述方法至少部分地由处理器执行，并且包括：基于定义集成电路的设计数据来放置标准单元，其中所放置的标准单元的下层中包括的且在第一方向上延伸的第一下部图案和第二下部图案中的至少一个的宽度大于所述下层中包括的另一下部图案的宽度；通过执行布线操作来产生所述集成电路的布局，在所述布线操作中，将第一通孔和第二通孔分别布置在第一下部图案和第二下部图案上，并且将第一上部图案和第二上部图案分别布置在第一通孔和第二通孔上以在与第一方向垂直的第二方向上彼此邻近；以及基于所产生的布局来制造所述半导体器件，其中产生所述布局包括以下至少一个操作：在第一下部图案的第一边缘区域上布置第一通孔，以及在第二下部图案的第三边缘区域上布置第二通孔，其中所述第一边缘区域与第一下部图案的第二边缘区域相比离第二下部图案更远，所述第二边缘区域与所述第一边缘区域相对，所述第三边缘区域与第二下部图案的第四边缘区域相比离第一下部图案更远，所述第四边缘区域与所述第三边缘区域相对。
根据本发明构思的示例性实施例，提供了一种集成电路，包括：在第一方向上纵向延伸的第一图案和第二图案；设置在第一图案上的第一通孔；设置在第二图案上的第二通孔，其中第一通孔和第二通孔在与第一方向相交的第二方向上分开的距离大于第一图案和第二图案在第二方向上彼此分开的距离；设置在第一通孔上的第三图案，其中所述第三图案具有第一颜色；以及设置在第二通孔上的第四图案，其中所述第四图案具有第二颜色。
附图说明
通过参考附图详细描述本发明的示例性实施例，本发明构思的以上和其他特征将会更易于理解，其中：
图1是根据本发明构思的示例性实施例的制造半导体器件的方法的流程图；
图2A示出了根据对比实施例的集成电路；
图2B和图2C示出了根据本发明构思的示例性实施例的集成电路；
图3示出了根据本发明构思的示例性实施例的集成电路；
图4A、图4B和图4C示出了根据本发明构思的示例性实施例的集成电路，该集成电路包括用于标记下部图案的可布置通孔的位置的层；
图5A、图5B和图5C是用于描述根据本发明构思的示例性实施例的布线操作的布局；
图6A、图6B和图6C是用于描述根据对比实施例的布线操作的布局；
图7示出了根据本发明构思的示例性实施例的标准单元；
图8是根据本发明构思的示例性实施例的集成电路布局；
图9是根据本发明构思的示例性实施例的沿图8的线IX-IX’所得到的截面图；
图10是根据本发明构思的示例性实施例的设计集成电路的方法的流程图；
图11是根据本发明构思的示例性实施例的用于设计集成电路的计算系统的框图；
图12示出了根据本发明构思的示例性实施例的存储在图11的存储器中的程序；
图13是根据本发明构思的示例性实施例的设计集成电路的方法的流程图；
图14示出了根据本发明构思的示例性实施例的通过使用相对于四重图案化光刻(QPL)层的颜色分解而产生的布局；
图15、图16和图17分别是根据本发明构思的示例性实施例的颜色分解方法的流程图；
图18示出了根据本发明构思的示例性实施例产生的布局被再次用于其他曝光装置的情况；
图19A、图19B和图19C示出了根据本发明构思的示例性实施例的应用了QPL的集成电路；以及
图20示出了根据本发明构思的示例性实施例的计算机可读存储介质。
具体实施方式
在下文中，将参照附图详细描述本发明构思的示例性实施例。
图1是根据本发明构思的示例性实施例的制造半导体器件的方法的流程图。
参考图1，在操作S100中，基于定义集成电路的设计数据(以下称为“设计数据”)来放置标准单元。所放置的标准单元的下层中包括的第一下部图案和第二下部图案中的至少一个的宽度可以大于该下层中包括的另一下部图案的宽度。例如，该下层可以是第一金属层。此外，第一和/或第二下部图案可以在第一方向上延伸。
在操作S120中，可以通过相对于所放置的标准单元执行布线操作来产生集成电路的布局。例如，可以执行布线操作，使得通孔布置在所放置的标准单元的第一图案上，并且第二图案布置在所布置的通孔上。第一图案可以包括在第一层中，并且第二图案可以包括在第二层中。根据本实施例，通孔可以分别布置在第一图案的边缘区域上。因此，布置在同一轨道上的第二图案之间的间隔可以等于或大于分配有不同颜色的图案之间的最小间隔。稍后将参考图2A到图2C来描述该特征。
在操作S140中，对产生的布局执行颜色分解。在颜色分解中，颜色被分配给在多重图案化光刻(MPL)层中包括的图案。例如，第二层可以是要应用四重图案化光刻(QPL)的QPL层。在这种情况下，可以将第一至第四颜色分配给第二层的第二图案。作为另一示例，第二层可以是要应用三重图案化光刻(TPL)的TPL层。在这种情况下，可以将第一至第三颜色分配给第二层的第二图案。
在操作S160中，基于已完成颜色分解的布局产生掩模。例如，当第二层是QPL层时，可以分别产生与第一至第四颜色相对应的第一至第四掩模。作为另一示例，当第二层是TPL层时，可以分别产生与第一至第三颜色相对应的第一至第三掩模。
在操作S180中，通过使用所产生的多个掩模来制造实现集成电路的半导体器件。例如，通过使用多个掩模在半导体衬底(例如晶片等)上执行各种半导体工艺来形成半导体器件。例如，使用掩模的工艺可以是利用光刻的图案化工艺。在图案化工艺中，可以在半导体衬底或材料层上形成期望的图案。此外，半导体工艺可以包括沉积工艺、蚀刻工艺、离子工艺、清洁工艺等。此外，半导体工艺可以包括封装工艺，该封装工艺包括将半导体器件安装在印刷电路板(PCB)上，并通过密封构件密封半导体器件。此外，半导体工艺可以包括测试工艺，该测试工艺包括测试半导体器件或半导体封装。
图2A示出了根据对比实施例的集成电路100a。
参考图2A，集成电路100a包括在第一方向(例如，方向Y)上延伸的第一下部图案LPa至第三下部图案LPc、第一通孔Va和第二通孔Vb、以及在与第一方向垂直的第二方向(例如，方向X)上延伸的第一上部图案UPa至第三上部图案UPc。第一通孔Va和第二通孔Vb分别布置在第一下部图案LPa和第二下部图案LPb上，并且第一上部图案UPa和第二上部图案UPb分别布置在第一通孔Va和第二通孔Vb上。第一下部图案LPa至第三下部图案LPc的宽度Wp与第一通孔Va和第二通孔Vb的宽度Wv相同。第一通孔Va和第一下部图案LPa彼此对准，并且第二通孔Vb和第二下部图案LPb彼此对准。
例如，第一上部图案UPa和第二上部图案UPb之间的间隔Sa可以小于分配有相同颜色的图案之间的最小间隔。这里，当将相同颜色分配给第一上部图案UPa和第二上部图案UPb时，可能会在第一上部图案UPa和第二上部图案UPb之间发生颜色冲突或颜色干扰。因此，为了向第一上部图案UPa和第二上部图案UPb分配相同的颜色，需要增加第一上部图案UPa和第二上部图案UPb之间的间隔Sa，从而可增加集成电路100a在第二方向X上的面积。
作为另一示例，第一上部图案UPa和第二上部图案UPb之间的间隔Sa可以小于分配有不同颜色的图案之间的最小间隔。这里，即使将不同颜色分配给第一上部图案UPa和第二上部图案UPb，在第一上部图案UPa和第二上部图案UPb之间也可能会发生颜色冲突。因此，即使在将不同颜色分配给第一上部图案UPa和第二上部图案UPb时，也需要增加第一上部图案UPa和第二上部图案UPb之间的间隔Sa，从而可增加集成电路100a在第二方向X上的面积。
图2B示出了根据本发明构思的示例性实施例的集成电路100b。
参考图2B，集成电路100b可以包括包含第一下部图案111至第三下部图案113的下层、第一通孔121和第二通孔122以及包含第一上部图案131至第三上部图案133的上层。第一下部图案111至第三下部图案113可以在第一方向(例如，方向Y)上延伸，并且第一上部图案131至第三上部图案133可以在与第一方向垂直的第二方向(例如，方向X)上延伸。
每个图案在宽度方向上的边缘的长度可以是“宽度”。例如，第一下部图案111至第三下部图案113中的每一个在第二方向上的边缘的长度可以是“宽度”，并且第一下部图案111至第三下部图案113分别具有第一宽度Wa至第三宽度Wc。第一宽度Wa和第二宽度Wb可以大于第三宽度Wc，因此第一下部图案111和第二下部图案112可以被称为“宽图案”。根据本发明构思的示例性实施例，第一宽度Wa和第二宽度Wb可以相同。根据本发明构思的示例性实施例，第一宽度Wa和第二宽度Wb可以彼此不同。根据本发明构思的示例性实施例，第三宽度Wc可以与图2A的宽度Wp相同。根据本发明构思的示例性实施例，第三宽度Wc可以与图2A的宽度Wp不同。
第一通孔121可以不与第一下部图案111的中心对准。例如，第一通孔121可以布置在第一下部图案111的边缘区域上。这里，边缘区域可以对应于与在第一方向上延伸的第一下部图案的边缘邻近的区域，所述边缘远离第二下部图案112。第二通孔122可以不与第二下部图案112的中心对准。例如，第二通孔122可以布置在第二下部图案112的边缘区域上。这里，边缘区域可以对应于与在第一方向上延伸的第二下部图案112的边缘邻近的区域，所述边缘远离第一下部图案111。第一通孔121和第二通孔122可以在第二方向X上具有通孔宽度Wv，并且通孔宽度Wv可以小于第一宽度Wa和第二宽度Wb。根据本发明构思的示例性实施例，可以在布线操作中布置第一通孔121和第二通孔122。
第一上部图案131可以布置在第一通孔121上，第二上部图案132可以布置在第二通孔122上。第一上部图案131和第二上部图案132可以布置在同一轨道上并且在第二方向X上彼此邻近。第三上部图案133可以在第一方向Y上与第一上部图案131和第二上部图案132邻近。根据本发明构思的示例性实施例，可以在布线操作中布置第一上部图案131至第三上部图案133。
根据本实施例，第一下部图案111和第二下部图案112可以是具有相对较大的第一宽度Wa和第二宽度Wb的宽图案。例如，第一宽度Wa和第二宽度Wb可以大于通孔宽度Wv。因此，为了增加第一上部图案131和第二上部图案132之间的间隔Sb，可以将第一通孔121和第二通孔122分别布置在第一下部图案111和第二下部图案112的边缘区域上。
根据本发明构思的示例性实施例，可以将与第一掩模相对应的第一颜色分配给第一上部图案131，并且可以将与第二掩模相对应的第二颜色分配给第二上部图案132。这里，第一上部图案131和第二上部图案132之间的间隔Sb可以等于或大于分配有不同颜色的图案之间的最小间隔，因此，在第一上部图案131和第二上部图案132之间不会发生颜色冲突。然而，本发明构思不限于此。在本发明构思的示例性实施例中，当第一上部图案131和第二上部图案132之间的间隔Sb等于或大于分配有相同颜色的图案之间的最小间隔时，可以将相同的颜色分配给第一上部图案131和第二上部图案132。
图2C示出了根据本发明构思的示例性实施例的集成电路100c。
参考图2C，集成电路100c可以包括包含第一至第三下部图案111、112和113’的下层、第一通孔121和第二通孔122以及包含第一上部图案131至第三上部图案133的上层。集成电路100c可以对应于图2B的集成电路100b的修改实施例，因此，将不重复相同的描述。集成电路100c可以包括第三下部图案113’而不是图2B的第三下部图案113。第三下部图案113’可以在第二方向X上具有第三宽度Wc’，并且第三宽度Wc’可以大于图2B的第三宽度Wc。因此，第一至第三下部图案111、112和113’都可以是宽图案。根据本发明构思的示例性实施例，第一至第三宽度Wa、Wb和Wc’可以相同。根据本发明构思的示例性实施例，第一至第三宽度Wa、Wb和Wc’中的至少两个可以彼此不同。根据本实施例，第一上部图案131和第二上部图案132之间的间隔Sc可以大于图2B的间隔Sb。
图3示出了根据本发明构思的示例性实施例的集成电路200。例如，集成电路200可以是图1的操作S140(颜色分解)的结果的示例。
参考图3，集成电路200可以包括包含第一下部图案M1a至第三下部图案M1c的下层M1、第一通孔V1a和第二通孔V1b以及包含第一上部图案M2a至第三上部图案M2c的上层M2。下层M1可以是图2B的下层的示例。例如，下层M1可以对应于栅电极或有源区域上的第一金属层(或可以称为“第一布线层”)。上层M2可以是图2B的上层的示例。例如，上层M2可以对应于第一金属层上的第二金属层(或可以称为“第二布线层”)。在下文中，将参考下层M1是第一金属层并且上层M2是第二金属层的实施例来描述本发明构思。然而，本发明构思不限于此，上层M2可以是经由布线操作布置的布线层。
第一下部图案M1a至第三下部图案M1c中的至少一些可在第一方向(例如，方向Y)上延伸。例如，第一下部图案M1a和第三下部图案M1c可以在第一方向Y上延伸，第二下部图案M1b可以具有在第一方向Y上延伸的部分和在与第一方向垂直的第二方向(例如，方向X)上延伸的部分。第一下部图案M1a至第三下部图案M1c在第二方向X上的长度将被称为宽度。第一下部图案M1a至第三下部图案M1c分别具有第一宽度W1至第三宽度W3。
根据本发明构思的示例性实施例，第一下部图案M1a至第三下部图案M1c可以在标准单元SC中预定义。标准单元SC可以由单元边界CBD定义，所述单元边界CBD可以包括在第一方向Y上延伸的第一边界BD1和第二边界BD2。然而，本发明构思不限于此。可以在放置操作(S100)和布线操作(S120)中改变第一下部图案M1a至第三下部图案M1c。例如，可以在放置操作和布线操作中改变第一宽度W1至第三宽度W3中的至少一个。
根据本发明构思的示例性实施例，第一宽度W1可以大于第二宽度W2，第二宽度W2可以大于第三宽度W3。然而，本发明构思不限于此。在本发明构思的示例性实施例中，第一宽度W1和第二宽度W2可以相同，并且可以大于第三宽度W3。在本发明构思的示例性实施例中，第一宽度W1和第二宽度W2可以彼此不同，并且可以大于第三宽度W3。在本发明构思的示例性实施例中，第一宽度W1至第三宽度W3可以相同，并且可以大于在放置为与标准单元SC邻近的另一个标准单元的下层M1中包括的下部图案的宽度。
第一通孔V1a可以布置在第一下部图案M1a上，第二通孔V1b可以布置在第二下部图案M1b上。第一通孔V1a可以布置在第一下部图案M1a的边缘区域中，所述边缘区域与第一边界BD1邻近。第二通孔V1b可以布置在第二下部图案M1b的边缘区域中，所述边缘区域与第二边界BD2邻近。第一通孔V1a和第二通孔V1b可以在第二方向X上具有通孔宽度Wv，并且通孔宽度Wv可以小于第一宽度W1和第二宽度W2。根据本发明构思的示例性实施例，第一通孔V1a和第二通孔V1b可以在布线操作中被布置在标准单元SC上。
第一上部图案M2a可以布置在第一通孔V1a上，第二上部图案M2b可以布置在第二通孔V1b上。第一上部图案M2a和第二上部图案M2b可以布置在同一轨道上并且可以在第二方向X上彼此邻近。第三上部图案M2c可以在第一方向Y上与第一上部图案M2a邻近。根据本发明构思的示例性实施例，第一上部图案M2a至第三上部图案M2c可以在布线操作中被布置在标准单元SC上。
图3示出了第一上部图案M2a的端部对应于第一下部图案M1a的边缘，所述边缘靠近第二边界BD2，并且第二上部图案M2b的端部对应于第二下部图案M1b的边缘，所述边缘靠近第一边界BD1。然而，这仅是示例，并且本发明构思不限于此。在本发明构思的示例性实施例中，第一上部图案M2a的所述端部可以进一步朝第二边界BD2延伸超过第一下部图案M1a的边缘，并且第二上部图案M2b的所述端部可以进一步朝第一边界BD1延伸超过第二下部图案M1b的边缘。
根据本发明构思的示例性实施例，可以将与第一掩模相对应的第一颜色分配给第一上部图案M2a，并且可以将与第二掩模相对应的第二颜色分配给第二上部图案M2b。这里，第一上部图案M2a和第二上部图案M2b之间的间隔SP可以等于或大于分配有不同颜色的图案之间的最小间隔，因此，在第一上部图案M2a和第二上部图案M2b之间不会发生颜色冲突。然而，本发明构思不限于此。在本发明构思的示例性实施例中，当第一上部图案M2a和第二上部图案M2b之间的间隔SP等于或大于分配有相同颜色的图案之间的最小间隔时，可以将相同的颜色分配给第一上部图案M2a和第二上部图案M2b。
图4A至图4C示出了根据本发明构思的示例性实施例的集成电路300a至300c，其包括用于标记第一下部图案M1a和第二下部图案M1b的可布置通孔的位置的层。例如，集成电路300a至300c可以是图1的操作S100(放置)的结果的示例。
参考图4A，集成电路300a可以包括标准单元SCa，标准单元SCa可以包括第一下部图案M1a至第三下部图案M1c。此外，集成电路300a还可以包括电源电压线VDD和地电压线VSS，电源电压线VDD和地电压线VSS可以形成在与第一下部图案M1a至第三下部图案M1c相同的层中。标准单元SCa还可以包括：用于标记第一下部图案M1a的可布置通孔(例如，图3的通孔V1a)的位置的第一标记层ML1a、以及用于标记第二下部图案M1b的可布置通孔(例如，图3的通孔V1b)的位置的第二标记层ML1b。
第一标记层ML1a可以在第一下部图案M1a上产生以沿第一方向Y延伸，并且第一标记层ML1a在第二方向X上的宽度可以与第一宽度W1基本相同。第二标记层ML1b可以在第二下部图案M1b上产生，以具有在第一方向Y上延伸的部分和在第二方向X上延伸的部分。这里，在第一方向Y上延伸的部分的宽度可以与第二宽度W2基本相同。当基于第一下部图案M1a制造掩模时，不同于布局中的第一下部图案M1a，实际掩模上的第一下部图案可以具有两个圆形端部。圆形端部可能是由于光学邻近效应造成的。因此，第一标记层ML1a可以形成为比第一下部图案M1a短。在这种情况下，通孔不位于第一下部图案M1a的两端。
参考图4B，集成电路300b可以对应于图4A的修改实施例，并且标准单元SCb可以包括第一标记层ML2a和第二标记层ML2b，而不是图4A的第一标记层ML1a和第二标记层ML1b。第一标记层ML2a可以标记第一下部图案M1a的优先布置通孔(例如，图3的通孔V1a)的区域，并且第二标记层ML2b可以标记第二下部图案M1b的优先布置通孔(例如，图3的通孔V1b)的区域。
可以在第一下部图案M1a的左边缘区域上产生第一标记层ML2a，所述左边缘区域靠近第一边界BD1。第一标记层ML2a可以在第一方向Y上延伸。第一标记层ML2a在第二方向X上的宽度可以小于第一宽度W1。第二标记层ML2b可以包括在第一方向Y上延伸的部分和在第二方向X上延伸的部分。可以在第二下部图案M1b的右边缘区域上产生第二标记层ML2b的在第一方向Y上延伸的部分，所述右边缘区域靠近第二边界BD2。第二标记层ML2b的在第一方向Y上延伸的部分的宽度可以小于第二宽度W2。
参考图4C，集成电路300c可以对应于图4A的修改实施例，并且标准单元SCc可以包括第一障碍物标记层OMLa和第二障碍物标记层OMLb，而不是图4A的第一标记层ML1a和第二标记层ML1b。第一障碍物标记层OMLa可以标记第一下部图案M1a上的通孔布置禁止区域，并且第二障碍物标记层OMLb可以标记第二下部图案M1b上的通孔布置禁止区域。
可以在第一下部图案M1a的右边缘区域上产生第一障碍物标记层OMLa，所述右边缘区域远离第一边界BD1。第一障碍物标记层OMLa可以在第一方向Y上延伸。第一障碍物标记层OMLa在第二方向X上的宽度可以小于第一宽度W1。可以在第二下部图案M1b的左边缘区域上产生第二障碍物标记层OMLb，所述左边缘区域远离第二边界BD2。第二障碍物标记层OMLb可以在第一方向Y上延伸。第二障碍物标记层OMLb在第二方向X上的宽度可以小于第二宽度W2。
图5A至图5C是用于描述根据本发明构思的示例性实施例的布线操作的布局。图5A示出了针对第一下部图案M1a的布线结果，图5B示出了针对第三下部图案M1c的布线结果，图5C示出了针对第二下部图案M1b的布线结果。根据本实施例，第一下部图案M1a和第二下部图案M1b可以是宽图案，并且第一通孔V1a和第二通孔V1b可以分别布置在第一下部图案M1a和第二下部图案M1b的边缘区域上。
例如，集成电路400a至400c可以是图1的操作S120(布线)的结果的示例，并且可以对应于针对图3的标准单元SC的布线结果。因此，参考图1和图3给出的描述可以应用于本实施例。例如，第一轨道TR1到第五轨道TR5可以位于标准单元SC上。然而，本发明构思不限于此，并且标准单元SC上的轨道数目可以变化。根据本实施例，可用引脚(AP)表示可以布置通孔的位置，而死脚(DP)表示不可以布置通孔的位置。
在集成电路400a中，第一通孔V1a可以布置在第一下部图案M1a上的可用引脚AP中第三轨道TR3的可用引脚AP上。第一通孔V1a布置在与第一边界BD1邻近的边缘区域上，因此第一上部图案M2a的端部可以靠近第一边界BD1。因此，在第三轨道TR3中，为了获得最小的不同颜色间隔，仅将第二下部图案M1b和第三下部图案M1c中的第三下部图案M1c上的可用引脚AP改变为死脚DP。因此，剩下的第三下部图案M1c上的可用引脚AP的数目为两个，第二下部图案M1b上的可用引脚AP的数目为五个。
在集成电路400b中，第三通孔V1c可以布置在第三下部图案M1c上的两个可用引脚AP中第四轨道TR4的可用引脚AP上。因此，在第四轨道TR4中，为了获得最小的不同颜色间隔，将第二下部图案M1b上的可用引脚AP改变为死脚DP。因此，在第二下部图案M1b上剩余的可用引脚AP的数目是四个。
在集成电路400c中，第二通孔V1b可以布置在第二下部图案M1b上的四个可用引脚AP中第三轨道TR3的可用引脚AP上。第二通孔V1b布置在与第二边界BD2邻近的边缘区域上，因此第二上部图案M2b的端部可以靠近第二边界BD2。因此，第一上部图案M2a和第二上部图案M2b之间的间隔可以等于或大于最小的不同颜色间隔。在布置了第一通孔V1a至第三通孔V1c之后，可用的布线轨道资源为三个，即，第一轨道TR1、第二轨道TR2和第五轨道TR5，因此，布线操作的自由度会相对较大。
图6A至图6C是用于描述根据对比实施例的布线操作的布局。图6A至图6C分别示出了针对第一下部图案M1a、第三下部图案M1c和第二下部图案M1b的布线结果。根据本对比实施例，第一通孔V1a和第二通孔V1b可以分别布置在第一下部图案M1a和第二下部图案M1b的中心区域上。
在集成电路500a中，第一通孔V1a布置在第一下部图案M1a上的可用引脚AP中第三轨道TR3的可用引脚AP上。第一通孔V1a布置在第一下部图案M1a的中心区域上，因此，与图5A的情况相比，第一上部图案M2a的端部可以更靠近第二边界BD2。因此，将第三轨道TR3上第二下部图案M1b和第三下部图案M1c上的所有可用引脚AP变为死脚DP。因此，第三下部图案M1c上的可用引脚AP的数目为两个，第二下部图案M1b上的可用引脚AP的数目为四个。
在集成电路500b中，第三通孔V1c布置在第三下部图案M1c上的两个可用引脚AP中第四轨道TR4的可用引脚AP上，因此将在第四轨道TR4上第二下部图案M1b上的可用引脚AP变为死脚DP。因此，第二下部图案M1b上的可用引脚AP的数目为三个。在集成电路500c中，第二通孔V1b布置在第二下部图案M1b上的三个可用引脚AP中第二轨道TR2的可用引脚AP上。因此，在布置了第一通孔V1a至第三通孔V1c之后，可用的布线轨道资源为两个，即，第一轨道TR1和第五轨道TR5，因此，布线操作的自由度会相对较小。
图7示出了根据本发明构思的示例性实施例的标准单元600。
参考图7，标准单元600可以包括第一有源区域AR1和第二有源区域AR2、第一栅极线GL1和第二栅极线GL2、栅极触点CB、源极/漏极触点CA、通孔V0以及第一下部图案M1a至第三下部图案M1c。根据本实施例的标准单元600是图3所示的标准单元200的详细实施例，因此，将不重复相同的描述。
第一有源区域AR1和第二有源区域AR2可以在第二方向(例如，方向X)上延伸，并且可以具有不同的导电类型。第一有源区域AR1和第二有源区域AR2可以是扩散区域。这里，第一有源区域AR1和第二有源区域AR2之间的区域可以是虚设区域或中间线路(MOL)区域。可以在第一有源区域AR1和第二有源区域AR2上布置在第二方向X上延伸的多个有源引脚，并且可以在虚设区域上布置在第二方向X上延伸的至少一个虚设引脚。例如，布置在第一有源区域AR1上的有源引脚可以被包括在n型金属氧化物半导体(NMOS)晶体管中，并且布置在第二有源区域AR2上的有源引脚可以被包括在p型金属氧化物半导体(PMOS)晶体管中。源极/漏极触点CA可以布置在第一有源区域AR1和第二有源区域AR2上以在第一方向Y上延伸。例如，源极/漏极触点CA中的每一个可以布置在两条邻近的栅极线之间。这里，源极/漏极触点CA可以对应于半导体器件的源极/漏极触点。
第一栅极线GL1和第二栅极线GL2可以在第一方向Y上跨越第一有源区域AR1和第二有源区域AR2延伸，并且可以布置为在第二方向X上彼此平行。第一栅极线GL1和第二栅极线GL2可以对应于半导体器件的栅电极。栅极触点CB可以分别布置在第一有源区域AR1和第二有源区域AR2之间的第一栅极线GL1和第二栅极线GL2上。这里，栅极触点CB可以对应于半导体器件的栅极触点。通孔V0可以分别布置在栅极触点CB上。第一下部图案M1a至第三下部图案M1c可以对应于图3的第一下部图案M1a至第三下部图案M1c。
图8是根据本发明构思的示例性实施例的集成电路(IC)布局700。
参考图8，集成电路布局700可以包括第一有源区域AR1和第二有源区域AR2、第一栅极线GL1和第二栅极线GL2、栅极触点CB、源极/漏极触点CA、通孔V0、第一下部图案M1a至第三下部图案M1c、第一通孔V1a和第二通孔V1b以及第一上部图案M2a和第二上部图案M2b。根据本实施例的IC布局700是针对图7所示的标准单元600的布线结果的示例，因此，将不重复相同的描述。
可以通过执行布线操作来产生集成电路布局700，其中将第一通孔V1a和第二通孔V1b以及第一上部图案M2a和第二上部图案M2b布置在图7的标准单元600上。例如，第一通孔V1a可以布置在第一下部图案M1a的与第一边界BD1邻近的左边缘区域上，第二通孔V1b可以布置在第二下部图案M1b的与第二边界BD2邻近的右边缘区域上。接下来，第一上部图案M2a可以布置在第一通孔V1a上，第二上部图案M2b可以布置在第二通孔V1b上。
图9是根据本发明构思的示例性实施例的沿图8的线TX-IX’所得到的截面图。图9所示的半导体器件800可以是根据图8的IC布局700制造的半导体器件的示例。
参考图9，衬底SUB可以是半导体衬底。例如，半导体衬底可以是绝缘体上硅(SOI)衬底、蓝宝石上硅、锗、硅-锗和砷化镓中的任一种。器件分离层STI可以布置在衬底SUB上，并且第一绝缘层ILD1可以布置在器件分离层STI上。第一绝缘层ILD1可以包括绝缘材料。例如，绝缘材料可以包括氧化物层、氮化物层和氮氧化物层中的任一种。
第一栅极线GL1和第二栅极线GL2可以布置在器件分离层STI上。例如，第一栅极线GL1和第二栅极线GL2可以包括诸如钨(W)或钽(Ta)之类的金属材料、其氮化物、其硅化物、掺杂多晶硅等。例如，可以通过使用沉积工艺来形成第一栅极线GL1和第二栅极线GL2。栅极触点CB可以分别布置在第一栅极线GL1和第二栅极线GL2上，并且通孔V0可以分别布置在栅极触点CB上。栅极触点CB和通孔V0可以包括例如具有导电性的材料，比如W。
包括第一下部图案M1a至第三下部图案M1c的下层M1可以布置在第二绝缘层ILD2和通孔V0上。第一下部图案M1a的第一宽度W1可以大于第二下部图案M1b的第二宽度W2，并且第二下部图案M1b的第二宽度W2可以大于第三下部图案M1c的第三宽度W3。这里，第一下部图案M1a和第二下部图案M1b可以被称为宽图案，第三下部图案M1c可以被称为正常图案。
第一通孔V1a和第二通孔V1b可以布置在第三绝缘层ILD3和下层M1上。第一通孔V1a的宽度Wv可以小于第一宽度W1，并且第一通孔V1a可以不与第一下部图案M1a的中心对准。例如，第一通孔V1a可以布置在第一下部图案M1a的左边缘区域上。第二通孔V1b的宽度Wv可以小于第二宽度W2，并且第二通孔V1b可以不与第二下部图案M1b的中心对准。例如，第二通孔V1b可以布置在第二下部图案M1b的右边缘区域上。
第一上部图案M2a和第二上部图案M2b可以布置在第四绝缘层ILD4以及第一通孔V1a和第二通孔V1b上。第一上部图案M2a可以布置在第一通孔V1a上，第二上部图案M2b可以布置在第二通孔V1b上。根据本实施例，由于第一通孔V1a和第二通孔V1b分别布置在为宽图案的第一下部图案M1a和第二下部图案M1b的边缘区域上，所以与第一通孔V1a和第二通孔V1b布置为和例如正常图案的中心对准的情况相比，第一通孔V1a和第二通孔V1b之间的距离可以增加。因此，第一上部图案M2a和第二上部图案M2b之间的间隔SP可以等于或大于不同颜色间隔，该不同颜色间隔是分配有不同颜色的图案之间的最小间隔。
图10是根据本发明构思的示例性实施例的设计集成电路的方法的流程图。
参考图10，根据本实施例的设计集成电路的操作可以通过使用用于设计集成电路的工具来执行。这里，用于设计集成电路的工具可以是包括由处理器执行的多个指令的程序。因此，设计集成电路的方法可以被称为用于设计集成电路的计算机实现方法。以下，将参考图7、图8和图10一起描述本实施例。
在操作S210中，基于定义集成电路的IC设计数据，放置包括第一标准单元的标准单元。例如，第一标准单元可以是图7的标准单元600，并且第一标准单元600的第一下部图案M1a和第二下部图案M1b中的至少一个的宽度可以大于所布置的标准单元中另一标准单元的下部图案的宽度。
在操作S230中，通过相对于所放置的标准单元执行布线操作来产生集成电路的布局。例如，可以通过将第一通孔V1a和第二通孔V1b布置在第一下部图案M1a和第二下部图案M1b上，并且将包括第一上部图案M2a和第二上部图案M2b的上层布置在第一通孔V1a和第二通孔V1b上，来执行布线操作。因此，可以产生图8的集成电路布局700。例如，操作S210和S230可以由处理器通过使用放置和布线(P&R)工具来执行。
在操作S250中，将产生的布局存储到计算机可读存储介质。这里，计算机可读存储介质可以包括具有在向计算机提供指令和/或数据的操作期间可被计算机读取的数据的任意存储介质。例如，计算机可读存储介质可以包括磁介质或光介质(例如磁盘、磁带、光盘(CD)-只读存储器(ROM)、数字视频盘(DVD)-ROM、CD-可记录盘(R)、CD-可重写盘(RW)、DVD-R、DVD-RW等)、易失性或非易失性存储器(例如，随机存取存储器(RAM)、ROM、闪存等)、可经由通用串行总线(U SB)接口访问的非易失性存储器、微电机系统(MEMS)等。计算机可读存储介质可以插入到计算机中，集成到计算机中，或者经由诸如网络和/或无线链路的通信介质耦接到计算机。
在操作S250之后，可以向半导体处理模块提供定义集成电路的输出数据，即，布局数据。这里，输出数据可以具有包括标准单元的所有布局信息(即，所有层的图案信息)的格式。例如，输出数据可以具有图形设计系统(GDS)II格式。备选地，输出数据可以具有包括诸如标准单元的引脚之类的标准单元的外部信息的格式。例如，输出数据可以具有库交换格式(LEF)格式或Milkyway格式。
图11是根据本发明构思的示例性实施例的用于设计集成电路的计算系统10的框图。
参考图11，用于设计集成电路的计算系统10(以下称为“集成电路设计系统”)可以包括处理器11、存储器13、输入/输出设备15、存储设备17和总线19。集成电路设计系统10可以执行图10的设计集成电路的方法。根据本实施例，集成电路设计系统10可以实现为集成设备，因此也可以是集成电路设计设备。集成电路设计系统10可以被提供为用于设计半导体器件的集成电路的专用设备。然而，集成电路设计系统10可以是用于驱动各种仿真工具或设计工具的计算机。
处理器11可以被配置为执行用于执行设计集成电路的各种操作中的至少一个的指令。处理器11可以经由总线19与存储器13、输入/输出设备15和存储设备17通信。为了执行设计集成电路的操作，处理器11可以驱动加载到存储器13的P&R模块13a，并且为了对要应用MPL、TPL或QPL的层中包括的图案执行颜色分解操作，处理器11可以驱动加载到存储器13的颜色分解模块13b。
存储器13可以存储包括用于执行设计集成电路的放置和布线操作的指令以及用于执行颜色分解操作的指令在内的程序。根据本发明构思的示例性实施例，存储器13可以存储P&R模块13a和颜色分解模块13b，所述P&R模块13a和颜色分解模块13b可以从存储设备17加载到存储器13。P&R模块13a可以是例如包括以下指令在内的程序，该指令用于执行根据图1的操作S100的放置操作，并且用于执行根据图1的操作S120的无色布线操作。颜色分解模块13b可以是例如包括用于执行根据图1的操作S140的颜色分解操作的指令在内的程序。然而，本发明构思不限于此，存储器13还可以存储诸如时序分析模块、仿真模块等的各种模块。存储器13可以是易失性存储器(例如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM))、或者非易失性存储器(例如，相变随机存取存储器(PRAM)、磁随机存取存储器(MRAM)、电阻随机存取存储器(ReRAM)、铁电随机存取存储器(FRAM)、闪存等)。
输入/输出设备15可以控制相对于用户界面设备的用户输入或输出。例如，输入/输出设备15可以包括诸如键盘、鼠标、触摸板等的输入设备，并且可以接收集成电路设计数据。例如，输入/输出设备15可以包括诸如显示器、扬声器等的输出设备，并且可以显示布置结果、布线结果或颜色分解结果。存储设备17可以存储与P&R模块13a和颜色分解模块13b有关的各种数据。存储设备17可以包括存储卡(多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、安全数字(SD)、MicroSD等)、固态驱动器(SSD)、硬盘驱动器(HDD)等。
图12示出了根据本发明构思的示例性实施例的存储在图11的存储器13中的程序。
参考图12，存储在存储器13中的程序可以包括多个程序PRC。这里，程序PRC可以是用于执行特定任务的一系列指令。程序PRC也可以是函数、例程、子例程、子程序等。根据本实施例，程序PRC可以包括放置器PLC、布线器RT和颜色分解器CD。通过执行程序PRC(即，PLC，RT或CD)之一来执行操作的图11的处理器11也可以被称为执行操作的程序PLC、RT或CD。
存储设备17可以存储单元库17a、技术文件17b、四重图案化(QP)规则17c和布局DB17d。单元库17a可以存储关于产生集成电路的布局所必需的标准单元的信息，并且可以是标准单元库。技术文件17b可以存储在制造集成电路的过程中使用的规则和材料。例如，技术文件17b可以存储层定义、设备定义、设计规则等。QP规则17c可以存储关于QPL层的图案化规则。布局DB 17d可以存储关于在程序PRC中产生的布局的信息，例如关于布局的物理信息。
放置器PLC可以基于集成电路(IC)设计数据D10放置标准单元。例如，放置器PLC可以通过访问单元库17a来执行放置操作。放置器PL C可以放置标准单元，使得在所放置的标准单元的下层中包括的且在第一方向上延伸的第一和第二下部图案(例如，图7的下部图案M1a和M1b)中的至少一个的宽度可以大于该下层中包括的另一下部图案的宽度。
布线器RT可以通过相对于由放置器PLC放置的标准单元执行布线操作来产生布局。例如，布线器RT可以基于技术文件17b执行布线操作。布线器RT可以将第一和第二通孔(例如，图8的第一通孔V1a和第二通孔V1b)分别布置在第一下部图案和第二下部图案上，并且布置包括分别布置在第一通孔V1a和第二通孔V1b上以在第二方向上彼此邻近的第一上部图案和第二上部图案(例如，图8的第一上部图案M2a和第二上部图案M2b)在内的上层。此外，布线器RT可以将第一通孔V1a和第二通孔V1b分别布置在第一下部图案和第二下部图案的边缘区域上，使得第一上部图案和第二上部图案之间的间隔增加。
颜色分解器CD可以基于产生的布局，将与第一至第四掩模相对应的第一至第四颜色分别分配给要应用QPL的层中包括的图案。例如，颜色分解器CD可以基于QP规则17c执行颜色分解。根据本发明构思的示例性实施例，颜色分解器CD可以将第一和第二颜色分别分配给布置在第一轨道上的第一和第二上部图案，并且将第三和第四颜色分别分配给布置在第二轨道上的第三和第四上部图案。
图13是根据本发明构思的示例性实施例的设计集成电路的方法的流程图。
参考图13，根据本实施例的设计集成电路的方法可以对应于图10所示的方法的修改实施例。例如，与图10所示的方法相比，图13的方法还可以包括操作S240。在操作S240中，对要应用QPL的层中包括的图案(即，对QPL层图案)执行颜色分解。例如，操作240可以由处理器通过使用颜色分解工具来执行。例如，可以在数据准备操作中执行颜色分解。作为另一示例，也可以在设计规则检查(DRC)操作中执行颜色分解。然而，本发明构思不限于此，并且可以在布线操作中执行颜色分解。下面将参考图14至图18来描述操作240。
图14示出了根据本发明构思的示例性实施例的通过对QPL层进行颜色分解而产生的布局900的示例。
参考图14，布局900可以包括：第一金属层Ma，包括在第一方向Y上延伸的多个第一金属图案911至915；布置在第一金属层Ma上的第一通孔V1；以及第二金属层Mb，包括布置在第一通孔V1上并在第二方向X上延伸的多个第二金属图案931a至934c。
例如，第一金属层Ma可以对应于图8的下层M1，并且第一金属图案911至913可以对应于图8的第一下部图案M1a至第三下部图案M1c。例如，第一通孔V1中的一些可以对应于图8的第一通孔V1a和第二通孔V1b。第一金属图案911至915中的每一个的宽度可以大于第一通孔V1中的每一个的宽度。第一通孔V1中的每一个的中心可以不与第一金属图案911至915中的每一个的中心对准，并且第一通孔V1中的每一个可以布置在第一金属图案911至915中的每一个的边缘区域上。
例如，第二金属层Mb可以对应于图8的上层M2，并且第二金属图案931a和932a可以对应于图8的第一上部图案M2a和第二上部图案M2b。这里，第二金属层Mb可以对应于要应用QPL的QPL层，并且第一颜色C1至第四颜色C4可以被分配给第二金属图案931a至934c。将参考图15、图17和图18更详细地描述针对第二金属图案931a至934c的颜色分解操作的各种示例。
图15是根据本发明构思的示例性实施例的颜色分解方法的流程图。例如，图15所示的颜色分解方法可以对应于图13的操作S240的示例。
一起参考图14和图15，在操作S310中，将第一颜色C1分配给QPL层的一些图案，所述图案被布置在奇数号的轨道上。例如，可以将第一颜色C1分配给第二金属层Mb的图案中的一些图案931a、931b和931c，所述图案被布置在奇数号的轨道上，即，第一轨道TR1、第三轨道TR3和第五轨道TR5。在操作S330中，可以将第二颜色C2分配给QPL层的剩余图案，所述图案被布置在奇数号的轨道上。例如，可以将第二颜色C2分配给第二金属层Mb的图案中的剩余图案932a、932b和932c，所述图案被布置在奇数号的轨道上，即，第一轨道TR1、第三轨道TR3和第五轨道TR5。
在操作S350中，将第三颜色C3分配给QPL层的一些图案，所述图案被布置在偶数号的轨道上。例如，可以将第三颜色C3分配给第二金属层Mb的图案中的一些图案933a、933b和933c，所述图案被布置在偶数号的轨道上，即，第二轨道TR2、第四轨道TR4和第六轨道TR6。在操作S370中，将第四颜色C4分配给QPL层的剩余图案，所述图案被布置在偶数号的轨道上。例如，可以将第四颜色C4分配给第二金属层Mb的图案中的剩余图案934a、934b和934c，所述图案被布置在偶数号的轨道上，即，第二轨道TR2、第四轨道TR4和第六轨道TR6。
图16是根据本发明构思的示例性实施例的颜色分解方法的流程图。例如，图16所示的颜色分解方法可以对应于图13的操作S240的示例。
一起参考图14和图16，在操作S410中，将第一颜色C1分配给QPL层的图案，所述图案被布置在奇数号的轨道上。例如，可以将第一颜色C1分配给第二金属层Mb的所有图案931a、932a、931b、932b、931c和932c，所述图案被布置在奇数号的轨道上，即，第一轨道TR1、第三轨道TR3和第五轨道TR5。在操作S430中，将第三颜色C3分配给QPL层的图案，所述图案被布置在偶数号的轨道上。例如，可以将第三颜色C3分配给第二金属层Mb的所有图案933a、934a、933b、934b、933c和934c，所述图案被布置在偶数号的轨道上，即，第二轨道TR2、第四轨道TR4和第六轨道TR6。
在操作S450中，将第二颜色C2再分配给QPL层的图案中的一些图案，所述图案被布置在奇数号的轨道上。例如，可以将第二颜色C2分配给第二金属层Mb的图案中的一些图案932a、932b和932c，所述图案被布置在奇数号的轨道上，即，第一轨道TR1、第三轨道TR3和第五轨道TR5。在操作S470中，将第四颜色C4再分配给QPL层的图案中的一些图案，所述图案被布置在偶数号的轨道上。例如，可以将第四颜色C4分配给第二金属层Mb的图案中的一些图案934a、934b和934c，所述图案被布置在偶数号的轨道上，即，第二轨道TR2、第四轨道TR4和第六轨道TR6。
图17是根据本发明构思的示例性实施例的颜色分解方法的流程图。例如，图17所示的颜色分解方法可以对应于图13的操作S240的示例。
一起参考图14和图17，在操作S510中，将第一颜色C1分配给QPL层的图案，所述图案被布置在奇数号的轨道上。在操作S520中，将第三颜色C3分配给QPL层的图案，所述图案被布置在偶数号的轨道上。在操作S530中，确定是否发生颜色冲突。当发生颜色冲突时，执行操作S550，当没有发生颜色冲突时，操作完成。在操作S540中，确定是否发生颜色冲突。当发生颜色冲突时，执行操作S560，当没有发生颜色冲突时，操作完成。在操作S550中，将发生颜色冲突的图案的颜色重新映射为第二颜色C2。在操作S560中，将发生颜色冲突的图案的颜色重新映射为第四颜色C4。
图18示出了根据本发明构思的示例性实施例产生的布局1000被再次用于其他曝光装置的情况。
参考图18，布局1000可以包括分配有第一颜色C1至第四颜色C4的QPL层图案M2。例如，QPL层图案可以对应于图14的第二金属层M2。例如，布局1000可以应用于ArF曝光装置。ArF曝光装置可以经由使用四个掩模的光刻-蚀刻-光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELELE)工艺，基于晶片而形成布局1000中包括的图案M2。
根据本发明构思的示例性实施例，布局1000可以被校正为第一布局1000a。例如，可以通过将包括在布局1000中的QPL层图案M2的奇数号轨道改变为心轴(MAN)，将包括在布局1000中的QPL层图案M2的偶数号轨道改变为非心轴(NMAN)，并且在心轴(MAN)和非心轴(NMAN)上布置切割区域CUT，来产生第一布局1000a。延伸区域(EXT)表示经由切割区域CUT从心轴(MAN)和非心轴(NMAN)延伸的部分。第一布局1000a可以应用于自对准双重图案化(SADP)/自对准四重图案化(S AQP)装置。SADP/SAQP装置可以通过使用两个掩模基于晶片形成包括在第一布局1000a中的图案M2。
根据本发明构思的示例性实施例，布局1000可以被校正为第二布局1000b。例如，可以通过将包括在布局1000中的QPL层图案M2的颜色改变为例如第一颜色C1来产生第二布局1000b。第二布局1000b可以应用于极紫外(EUV)曝光装置。通过使用一个掩模，EUV曝光装置可以基于晶片形成包括在第二布局1000b中的图案M2。
图19A至图19C示出了根据本发明构思的示例性实施例的应用了QPL的集成电路1100a、1100b和1100c。
参考图19A，集成电路1100a可以包括分配有第一颜色至第四颜色的第一有源区域ARa至第四有源区域ARd。根据本实施例，可以通过将第一颜色至第四颜色分别分配给第一有源区域ARa至第四有源区域ARd，并通过在不添加切割区域CUT_AR的情况下使用第一掩模至第四掩模，来形成第一有源区域ARa至第四有源区域ARd。
参考图19B，集成电路1100b可以包括第一有源区域AR1和第二有源区域AR2、多个下部栅电极GL1和多个上部栅电极GLu。第一有源区域AR1和第二有源区域AR2可以在第二方向(例如，方向X)上延伸，多个下部栅电极GL1可以在第一有源区域AR1上沿第一方向(例如，方向Y)延伸，并且多个上部栅电极GLu可以在第二有源区域AR2上沿第一方向Y延伸。根据本实施例，可以通过将第一颜色和第二颜色交替地分配给多个下部栅电极GL1并且将第三颜色和第四颜色交替地分配给多个上部栅电极GLu，并且通过在不添加切割区域CUT_GL的情况下使用第一掩模至第四掩模，来形成多个下部栅电极GL1和多个上部栅电极GLu。
参考图19C，集成电路1100c可以包括第一有源区域AR1和第二有源区域AR2、多条栅极线GL和多个触点CA。第一有源区域AR1和第二有源区域AR2可以在第二方向X上延伸，多个栅电极GL可以在第一有源区域AR1和第二有源区域AR2上沿第一方向Y延伸，并且多个触点CA可以布置在第一有源区域AR1和第二有源区域AR2上。根据本实施例，可以通过将第一颜色C1至第四颜色C4分配给多个触点CA并且通过使用第一掩模至第四掩模来形成多个触点CA。
图20示出了根据本发明构思的示例性实施例的计算机可读存储介质1200。参考图20，存储介质1200可以存储P&R程序1210、颜色分解程序1220、单元库1230和技术库1240。
P&R程序1210可以包括用于执行根据本发明构思的示例性实施例的产生集成电路的布局的方法的多个指令。例如，P&R程序1210可以用于执行图1的操作S100和S120以及图10和图13的操作S210和S230。颜色分解程序1220可以包括用于执行颜色分解操作的多个指令。例如，颜色分解程序1220可以用于执行图1的操作S140和图13的操作S240。
单元库1230可以是标准单元库，并且可以包括与作为用于形成集成电路的单元的标准单元相关的信息。根据本发明构思的示例性实施例，与标准单元相关的信息可以包括产生布局所必需的布局信息。根据本发明构思的示例性实施例，与标准单元相关的信息可以包括布局验证或仿真所必需的时序信息。技术库1240可以存储多个技术文件。
尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。

Claims (23)

1.一种集成电路，包括：
下层，包括在第一方向上延伸的第一下部图案和第二下部图案；
布置在第一下部图案上的第一通孔和布置在第二下部图案上的第二通孔；以及
上层，包括第一上部图案和第二上部图案，其中第一上部图案布置在第一通孔上，第二上部图案布置在第二通孔上，并且第一上部图案和第二上部图案在与第一方向垂直的第二方向上彼此邻近，
其中第一下部图案在第二方向上的宽度大于第一通孔在第二方向上的宽度，
第一通孔布置在第一下部图案的第一边缘区域中，所述第一边缘区域与第一下部图案的第二边缘区域相比离第二下部图案更远，所述第二边缘区域与所述第一边缘区域相对，
其中，第一上部图案和第二上部图案之间的间隔等于或大于在对所述上层应用多重图案化光刻时在第一上部图案和第二上部图案之间不发生颜色冲突的最小间隔，以及
其中，第一下部图案和第二下部图案彼此设置在同一层中，并且第一上部图案和第二上部图案彼此设置在同一层中。
2.根据权利要求1所述的集成电路，其中，第二下部图案在第二方向上的宽度大于第二通孔在第二方向上的宽度，以及
第二通孔布置在第二下部图案的第三边缘区域中，所述第三边缘区域与第二下部图案的第四边缘区域相比离第一下部图案更远，所述第四边缘区域与所述第三边缘区域相对。
3.根据权利要求2所述的集成电路，其中，第一下部图案的第一边缘区域与第一下部图案的第一边缘邻近，其中所述第一边缘在第一方向上延伸，并且所述第一边缘与第一下部图案的第二边缘相比离第二下部图案更远，所述第二边缘与所述第一边缘相对，以及
第二下部图案的第三边缘区域与第二下部图案的第三边缘邻近，其中所述第三边缘在第一方向上延伸，并且所述第三边缘与第二下部图案的第四边缘相比离第一下部图案更远，所述第四边缘与所述第三边缘相对。
4.根据权利要求2所述的集成电路，还包括：
第一标记层，标记第一下部图案的布置第一通孔的区域，并且位于第一下部图案的第一边缘区域上；以及
第二标记层，标记第二下部图案的布置第二通孔的区域，并且位于第二下部图案的第三边缘区域上。
5.根据权利要求2所述的集成电路，还包括：
第一障碍物标记层，在第一下部图案上标记第一通孔的禁止区域，并且位于第一下部图案的第二边缘区域上；以及
第二障碍物标记层，在第二下部图案上标记第二通孔的禁止区域，并且位于第二下部图案的第四边缘区域上。
6.根据权利要求1所述的集成电路，其中，第一上部图案和第二上部图案位于第一轨道上，以及
所述上层还包括第三上部图案和第四上部图案，所述第三上部图案和第四上部图案位于与第一轨道邻近的第二轨道上并且在第二方向上延伸。
7.根据权利要求1所述的集成电路，其中，第一上部图案和第二上部图案位于第一轨道上，以及
所述上层还包括第三上部图案，所述第三上部图案位于与第一轨道邻近的第二轨道上并且在第二方向上延伸。
8.根据权利要求1所述的集成电路，其中，所述下层还包括第一下部图案和第二下部图案之间在第一方向上延伸的第三下部图案。
9.根据权利要求8所述的集成电路，其中，第一下部图案在第二方向上的宽度大于第三下部图案在第二方向上的宽度。
10.根据权利要求9所述的集成电路，其中，第一下部图案在第二方向上的宽度和第二下部图案在第二方向上的宽度相同。
11.根据权利要求9所述的集成电路，其中，第一下部图案在第二方向上的宽度和第二下部图案在第二方向上的宽度彼此不同。
12.根据权利要求1所述的集成电路，还包括：
第一有源区域和第二有源区域，具有不同的导电类型并在第二方向上延伸；以及
多条栅极线，跨越第一有源区域和第二有源区域在第一方向上延伸并且彼此平行地布置，
其中所述下层和所述上层是布置在所述多条栅极线上方的布线层。
13.根据权利要求12所述的集成电路，其中，所述下层是布置在所述多条栅极线上方并电连接到所述多条栅极线的第一金属层，以及
所述上层是布置在第一金属层上方并电连接到第一金属层的第二金属层。
14.一种半导体器件，包括：
衬底；
下部布线层，包括布置在所述衬底上并在第一方向上延伸的左图案和右图案；
布置在所述左图案的左边缘区域上的第一通孔和布置在所述右图案的右边缘区域上的第二通孔；以及
上部布线层，包括在与第一方向垂直的第二方向上延伸并在第二方向上彼此邻近的第一上部图案和第二上部图案，其中第一上部图案形成在第一通孔上，第二上部图案形成在第二通孔上，
其中，第一上部图案和第二上部图案之间的间隔等于或大于在对所述上部布线层应用多重图案化光刻时在第一上部图案和第二上部图案之间不发生颜色冲突的最小间隔，以及
其中，所述左图案和所述右图案彼此设置在同一层中，并且第一上部图案和第二上部图案彼此设置在同一层中。
15.根据权利要求14所述的半导体器件，其中，所述左图案在第二方向上的宽度大于第一通孔在第二方向上的宽度，以及
所述右图案在第二方向上的宽度大于第二通孔在第二方向上的宽度。
16.根据权利要求14所述的半导体器件，其中，所述下部布线层还包括所述左图案和所述右图案之间在第一方向上延伸的中心图案。
17.根据权利要求14所述的半导体器件，其中，所述衬底具有第一有源区域和第二有源区域，所述第一有源区域和第二有源区域具有不同的导电类型并在第二方向上延伸，
所述半导体器件还包括：
多条栅极线，跨越第一有源区域和第二有源区域在第一方向上延伸并且彼此平行地布置，
其中所述下部布线层是布置在所述多条栅极线上方并电连接到所述多条栅极线的第一金属层，以及
所述上部布线层是布置在第一金属层上方并电连接到第一金属层的第二金属层。
18.一种用于设计集成电路的计算机实现的方法，所述方法包括：
基于定义所述集成电路的设计数据来放置标准单元，其中所放置的标准单元的下层中包括的第一下部图案和第二下部图案中的至少一个的宽度大于所述下层中包括的另一下部图案的宽度，其中第一下部图案和第二下部图案在第一方向上延伸；
通过执行布线操作来产生所述集成电路的布局，在所述布线操作中，将第一通孔和第二通孔分别布置在第一下部图案和第二下部图案上，并且将第一上部图案和第二上部图案分别布置在第一通孔和第二通孔上以在与第一方向垂直的第二方向上彼此邻近，其中第一上部图案和第二上部图案被包括在第一通孔和第二通孔上方的上层中；以及
将所产生的布局存储到计算机可读存储介质，
其中产生所述布局包括以下至少一个操作：在第一下部图案的第一边缘区域上布置第一通孔，以及在第二下部图案的第三边缘区域上布置第二通孔，其中所述第一边缘区域与第一下部图案的第二边缘区域相比离第二下部图案更远，所述第二边缘区域与所述第一边缘区域相对，所述第三边缘区域与第二下部图案的第四边缘区域相比离第一下部图案更远，所述第四边缘区域与所述第三边缘区域相对，
其中，第一上部图案和第二上部图案之间的间隔等于或大于在对所述上层应用多重图案化光刻时在第一上部图案和第二上部图案之间不发生颜色冲突的最小间隔。
19.根据权利要求18所述的方法，其中，第一下部图案在第二方向上的宽度大于第一通孔在第二方向上的宽度，以及
第二下部图案在第二方向上的宽度大于第二通孔在第二方向上的宽度。
20.根据权利要求18所述的方法，其中，第一上部图案和第二上部图案位于第一轨道上，
第三上部图案和第四上部图案位于与第一轨道邻近的第二轨道上并在第二方向上延伸，
所述方法还包括：在产生所述布局之后，将第一颜色至第四颜色分别分配给第一上部图案至第四上部图案，所述第一颜色至第四颜色分别对应于第一掩模至第四掩模。
21.根据权利要求20所述的方法，其中，所述分配包括：
将第一颜色分配给第一上部图案至第四上部图案中布置在奇数号轨道上的至少一个上部图案；
将第二颜色分配给第一上部图案至第四上部图案中布置在奇数号轨道上的至少另一个上部图案；
将第三颜色分配给第一上部图案至第四上部图案中布置在偶数号轨道上的至少一个上部图案；以及
将第四颜色分配给第一上部图案至第四上部图案中布置在偶数号轨道上的至少另一个上部图案。
22.根据权利要求20所述的方法，其中，所述分配包括：
将第一颜色分配给第一上部图案至第四上部图案中布置在奇数号轨道上的至少一个上部图案；
将第三颜色分配给第一上部图案至第四上部图案中布置在偶数号轨道上的至少一个上部图案；
将第二颜色再分配给第一上部图案至第四上部图案中分配有第一颜色的一些上部图案；以及
将第四颜色再分配给第一上部图案至第四上部图案中分配有第三颜色的一些上部图案。
23.一种集成电路，包括：
在第一方向上纵向延伸的第一图案和第二图案；
设置在第一图案上的第一通孔；
设置在第二图案上的第二通孔，其中第一通孔和第二通孔在与第一方向相交的第二方向上分开的距离大于第一图案和第二图案在第二方向上彼此分开的距离；
设置在第一通孔上的第三图案；以及
设置在第二通孔上的第四图案，
其中，第三图案和第四图案之间的间隔等于或大于在对包括所述第三图案和所述第四图案的层应用多重图案化光刻时在第三图案和第四图案之间不发生颜色冲突的最小间隔，以及
其中，第一图案和第二图案彼此设置在同一层中，并且第三图案和第四图案彼此设置在同一层中。
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