TWI737603B - 具有電洞阻擋層的電晶體 - Google Patents

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Abstract

揭示的設備包括通道層、第一層、電洞阻擋層、第二層。通道層可以建構成響應於在閘極節點的電壓而攜載汲極電流。第一層可以在通道層和閘極節點之間。第一層一般而言具有第一能帶間隙。電洞阻擋層可以接觸第一層。電洞阻擋層一般而言具有第二能帶間隙，其(i)形成相對於第一能帶間隙而偏移的價帶，並且(ii)建構成阻礙通道層和第一層之一或更多者中所產生的電洞抵達閘極節點。閘極節點可以接觸第二層。設備一般而言包括場效電晶體。

Description

具有電洞阻擋層的電晶體
本發明一般而言關於半導體裝置，更特別而言關於實施具有電洞阻擋層之電晶體的方法和/或設備。
基於砷化鎵的偽形高電子移動性電晶體之裝置的產出、效能和可靠度乃受到不一致性、閘極漏電流程度、崩潰電壓的限制。改善變化、漏電流程度、崩潰電壓的習用方法是增加有關裝置閘極節點之未閘極化的凹部尺度。然而，增加未閘極化的凹部尺度則導致效能減少，尤其減少增益和減少效率。習用之雙倍未閘極化的凹部尺度由於過程複雜而進一步增加成本。
會想要實現具有電洞阻擋層的電晶體。
本發明關於包括通道層、第一層、電洞阻擋層、第二層的設備。通道層可以建構成響應於在閘極節點的電壓而攜載汲極電流。第一層可以在通道層和閘極節點之間。第一層一般而言具有第一能帶間隙。電洞阻擋層可以接觸第一層。電洞阻擋層一般而言具有第二能帶間隙，其(i)形成相對於第一能帶間隙而偏移的價帶，並且(ii)建構成阻礙通道層和第一層之一或更多者中所產生的電洞抵達閘極節點。第二層可以接觸電洞阻擋層。 閘極節點可以接觸第二層。設備一般而言包括場效電晶體。
於上述設備方面的某些具體態樣，電洞阻擋層包括III-V族半導體。於上述設備方面的某些具體態樣，電洞阻擋層包括In(1-X)GaXP半導體，並且X的範圍從大約0.3到0.7。於上述設備方面的某些具體態樣，第一層和第二層各者包括AlGaAs半導體。於某些具體態樣，上述設備方面進一步包括摻雜層，其在第一層裡。於上述設備方面的某些具體態樣，場效電晶體包括(i)偽形的高電子移動性電晶體和(ii)金屬半導體電晶體當中一者。於上述設備方面的某些具體態樣，場效電晶體具有單一異質接面。
於某些具體態樣，上述設備方面進一步包括：蝕刻停止層，其接觸第二層；蓋層，其接觸蝕刻停止層；以及凹部，其在蓋層和蝕刻停止層中，其中閘極節點配置於凹部中。
於某些具體態樣，上述設備方面進一步包括：另一凹部，其在重疊凹部的蓋層中。
於某些具體態樣，上述設備方面進一步包括：另一摻雜層。
本發明也涵蓋有關製作電晶體之方法的方面，其包括以下步驟：(A)在通道層之上形成第一層，其中(i)第一層具有第一能帶間隙，並且(ii)通道層建構成響應於在閘極節點的電壓而攜載汲極電流；(B)形成電洞阻擋層，其接觸第一層，其中電洞阻擋層具有第二能帶間隙，其(i)形成相對於第一能帶間隙而偏移的價帶，並且(ii)建構成阻礙通道層和第一層之一或更多者中所產生的電洞抵達閘極節點；(C)形成第二層，其接觸電洞阻擋層；以及(D)形成閘極節點，其接觸第二層，其中電晶體包括場效電晶體。
於上述方法方面的某些具體態樣，電洞阻擋層包括III-V 族半導體。於上述方法方面的某些具體態樣，電洞阻擋層包括In(1-X)GaXP半導體，並且X的範圍從大約0.3到0.7。於上述方法方面的某些具體態樣，第一層和第二層各者包括AlGaAs半導體。於某些具體態樣，上述方法方面進一步包括以下步驟：在第一層裡形成摻雜層。於上述方法方面的某些具體態樣，場效電晶體包括(i)偽形的高電子移動性電晶體和(ii)金屬半導體電晶體當中一者。
於某些具體態樣，上述方法方面進一步包括以下步驟：形成蝕刻停止層，其接觸第二層；形成蓋層，其接觸蝕刻停止層；以及蝕刻蓋層和蝕刻停止層以形成凹部，其中閘極節點配置於凹部中。
於某些具體態樣，上述方法方面進一步包括以下步驟：第二次蝕刻蓋層以形成重疊凹部的另一凹部。
於某些具體態樣，上述方法方面進一步包括以下步驟：形成另一摻雜層。
本發明也涵蓋有關依據方法方面所製作之場效電晶體的方面。
本發明的目的、特色和優點包括提供具有電洞阻擋層的電晶體，其可以：(i)改善習用設計的產出；(ii)改善習用設計的效能；(iii)改善習用設計的可靠度；(iv)增加極少的磊晶材料製作成本；和/或(v)藉由精確的磊晶成長而非較不可控制的處理步驟來控制尺度。
100、100a:電晶體
102:基板
104:緩衝層
106:次阻擋層
108:通道層
110:磊晶層
112:間隔層
112a:下間隔層
112b:上間隔層
114:尖峰δ摻雜層
114a:下尖峰δ摻雜層
114b:上尖峰δ摻雜層
116:阻擋層
118:電洞阻擋層
120:阻擋層
122、122a、122b:蝕刻停止層
124、124a、124b:蓋層
126:歐姆接觸
128:佈植區段
130:閘極凹部
130a、130b:雙重凹部結構
132:傳導層
134:鈍化介電層
136:互連層
138:源極節點
140:閘極節點
142:汲極節點
180、180a:方法(或過程)
182~232:步驟(或狀態)
240:圖解
242:傳導帶
244:價帶
246:電子電洞對
248:電子
250:電洞
260:圖形
262:曲線
264:曲線
本發明的這些和其他目的、特色和優點將從以下詳細敘述和所附申請專利範圍與圖式而變得明顯，其中： 圖1是依據本發明的較佳具體態樣之設備的截面圖解；圖2是製作設備之方法的流程圖；圖3是設備之能帶的圖解；圖4是設備之另一具體態樣的截面圖解；圖5是另一製作方法的流程圖；以及圖6是比較有和沒有電洞阻擋的裝置之閘極漏電流為閘極電壓函數的圖形。
本發明的具體態樣可以將III-V族半導體層併入電晶體(例如場效電晶體)的磊晶結構裡。III-V族半導體層可以駐留在阻擋層裡而在閘極(例如蕭特基(Schottky)接觸)節點之下。III-V族半導體層一般而言抑制閘極節點(或電極)和/或鄰近於閘極節點之一或更多個區域收集外來的電洞。於正常狀況，外來的電洞可以藉由衝擊離子化和/或能帶對能帶的穿隧而產生。
參見圖1，顯示的是依據本發明之較佳具體態樣的電晶體100之具體態樣的截面圖解。電晶體100可以實施場效電晶體。電晶體100一般而言包括基板102、緩衝層104、次阻擋層106、通道層108、磊晶層110、間隔層112、尖峰δ摻雜層114、阻擋層116、電洞阻擋層118、阻擋層120、蝕刻停止層122、蓋層124、歐姆接觸126、一或更多個佈植區段128、閘極凹部130、傳導層132、鈍化介電層134、互連層136。緩衝層104、次阻擋層106和通道層108可以稱為磊晶層110。互連層136可加以圖案化以生成電晶體100的源極節點138(接觸)和汲極節點142(接觸)。傳導層132可加以 圖案化以生成電晶體100的閘極節點140(接觸)。閘極凹部130可以形成於蝕刻停止層122和蓋層124中，並且可以稱為閘極凹部。閘極節點140可以形成在閘極凹部130裡的阻擋層120上。
電晶體100一般而言建構作為耗竭模式裝置。電晶體100可以正常而言在無閘極偏壓下「開啟」(例如電流ID在汲極節點142和源極節點138之間流動)，並且藉由相對於源極電壓來施加負閘極電壓而驅動成「關閉」(例如電流ID為零或接近零)。
於多樣的具體態樣，電晶體100可以實施偽形的高電子移動性電晶體(pseudomorphic high electron mobility transistor，pHEMT)。於某些具體態樣，電晶體100可以實施金屬半導體場效電晶體(metal-semiconductor field effect transistor，MESFET)。於某些具體態樣，電晶體100可以設計有單一異質接面。於其他的具體態樣，電晶體100可以設計有多重異質接面。電晶體100的多樣設計可以包括但不限於整體摻雜的裝置。
基板102可以由砷化鎵(例如GaAs)半導體來形成。於某些具體態樣，基板102可以是半絕緣性基板。可以實施其他的基板材料和摻雜程度以符合特殊應用的規範。
緩衝層104可以由GaAs所生成並且形成在基板102上。可以實施其他的半導體以符合特殊應用的規範。
次阻擋層106可以由砷化鋁鎵(例如AlGaAs)半導體所生成並且形成在緩衝層104上。次阻擋層106一般而言提供在緩衝層104的晶體結構和通道層108的晶體結構之間的緩衝。
通道層108可以由未摻雜的砷化銦鎵(例如InGaAs)半導體所 生成並且形成在次阻擋層106上。二維電子氣體一般而言形成於通道層108中。二維電子氣體可以響應於在閘極節點140的電壓而提供在汲極節點142和源極節點138之間的傳導性(例如電流ID)。通道層108中缺乏摻雜則可以藉由限制一般而言由摻雜物所引起的庫倫交互作用而能夠讓呈二維氣體的電子有高移動性。如此，則通道層108可以稱為高移動性層。通道層108可以用其他的材料來製作以符合特殊應用的規範。
磊晶層110可以實施成緩衝層104、次阻擋層106和通道層108的組合。可以將其他數目和類型的層併入磊晶層110裡以符合特殊應用的規範。
間隔層112可以由在磊晶層110(例如上方的通道層108)上的n型AlXGa(1-X)As所形成。間隔層112可以是非故意摻雜層。間隔層112的摻雜濃度範圍一般而言從每立方公分(cm3)至少5×1014個摻雜物(原子)到每立方公分約5×1016個摻雜物(例如「n-」濃度)。
尖峰δ摻雜層114可以由形成在間隔層112上的n型AlXGa(1-X)As所生成。尖峰δ摻雜層114可以具有每平方公分大約1012到1013個摻雜物的摻雜濃度。可以實施其他的摻雜濃度以符合特殊應用的規範。
間隔層112/尖峰δ摻雜層114和通道層108一般而言建立異質接面，其包含在通道層108中的二維電子氣體。間隔層112之較高的傳導帶(較寬的能帶間隙)一般而言將電子保持在間隔層108之比較低的傳導帶(較窄的能帶間隙)中。用於間隔層108中之二維電子氣體的電子也可以由間隔層112和尖峰δ摻雜層114所捐獻。間隔層112可以用其他的高阻擋半導體材料來製作以符合特殊應用的規範。
阻擋層116可以由在尖峰δ摻雜層114上的n型AlXGa(1-X)As所形成。阻擋層116可以是非故意摻雜層。阻擋層116的摻雜濃度範圍一般而言從每立方公分至少5×1014個摻雜物到每立方公分約5×1016個摻雜物(例如「n-」濃度)。可以實施其他的摻雜程度以符合特殊應用的規範。
電洞阻擋層118可以由在阻擋層116上的n型或p型磷化銦鎵(例如InGaP)半導體所形成。電洞阻擋層118的摻雜濃度範圍可以從每立方公分5×1016個摻雜物到每立方公分8×1017個摻雜物(例如「n」或「p」濃度)。於多樣的(例如晶格匹配的)具體態樣，電洞阻擋層118可以具有In(1-X)GaXP(例如In0.48Ga0.52P)的組成，而莫耳比值X的範圍一般而言從30%到70%。於其他的(例如偽形的)具體態樣，莫耳比例範圍也可以從30%到70%以增加莫耳比例大於晶格匹配情形所預期的價帶不連續性。電洞阻擋層118可以放置在通道層108之上和在閘極節點140之下，其放置的方式以致不劣化通道層108或閘極節點140之蕭特基接面典型而言在阻擋層116和電洞阻擋層118之間的運輸特徵。電洞阻擋層118可以具有範圍從幾個(例如5)埃(Angstrom)到幾百(例如300)微米的厚度以構成間隔層和阻擋層(例如間隔層112、阻擋層116、阻擋層120)的顯著部分。
異質磊晶層In(1-X)GaXP/AlYGa(1-Y)As的厚度(例如W)可以依照如下公式1而由馬修-布萊克斯里(Matthews-Blakeslee)模型所決定：
Figure 105111335-A0305-02-0011-1
 其中b可以是螺線差排的強度，ν可以是普松(Poisson)比例，θ可以是柏格斯(Burgers)向量和界面上平面差排線長度之間的角度，λ可以是柏格斯向 量和垂直於滑移面和界面之交叉線的界面上方向之間的角度，
Figure 105111335-A0305-02-0012-2
可以是縮減的普朗克(Planck)常數(或狄拉克(Dirac)常數)，並且ε可以是晶格不匹配應變。晶格不匹配應變ε可以依照如下公式2來計算：
Figure 105111335-A0305-02-0012-3
 其中α可以是材料的晶格常數。舉例而言，在b=4埃、ν=0.33、cos θ=cos λ=0.5、ε=0.01的情形下，則層厚度W可以是60埃。
阻擋層120可以由在電洞阻擋層118上的n型AlXGa(1-X)As所形成。阻擋層120可以是非故意摻雜層。阻擋層120的摻雜濃度範圍一般而言從每立方公分至少5×1014個摻雜物到每立方公分約5×1016個摻雜物(例如「n-」濃度)。可以實施其他的摻雜程度以符合特殊應用的規範。
蝕刻停止層122可以形成在阻擋層120上。蝕刻停止層122的組成可以適合幫助控制蓋層124中之閘極凹部130的蝕刻深度。於多樣的具體態樣，可以移除閘極凹部130中的所有蝕刻停止層122。於其他的具體態樣，在蝕刻蝕刻停止層122之後，可以維持閘極凹部130中的某些或所有的蓋層124。
蓋層124可以由在蝕刻停止層122上的n型GaAs所生成。蓋層124的摻雜物濃度範圍可以從每立方公分1014到1019個摻雜物(例如「n」和「n+」濃度)。可以實施其他的摻雜物濃度以符合特殊應用的規範。
歐姆接觸126可以藉由將金屬燒結到蓋層124裡而生成。於某些具體態樣，歐姆接觸126可以藉由將額外的摻雜物擴散到蓋層124裡而生成。
佈植區段128一般而言建立一或更多個隔離阻擋。佈植區段128可以藉由離子佈植穿過緩衝層104、次阻擋層106、通道層108、磊晶層110、間隔層112、尖峰δ摻雜層114、阻擋層116、電洞阻擋層118、阻擋層120、蝕刻停止層122及蓋層124而到基板102裡而形成。佈植可以留下成未退火的。
閘極凹部130可以藉由蝕刻穿過蓋層124和蝕刻停止層122往下到阻擋層120而生成。閘極凹部130可以分開電晶體100的源極節點138與汲極節點142。
傳導層132可以使用沉積在阻擋層120上的一或更多個金屬而生成。傳導層132可加以圖案化以生成電晶體100的閘極節點140。如所示範，沉積和圖案化可以生成梯形(或T形，如圖5所示)閘極節點140。蕭特基二極體可以形成在閘極節點140的底面和阻擋層120的頂面之間。可變深度的二極體耗竭區域可以生成在閘極節點140底下，並且一般而言延伸到至少阻擋層120裡。閘極節點140和阻擋層120之間的電壓電位可以控制通道層108中流動的二維電子氣體，因此控制汲極對源極的電流ID。
鈍化介電層134可以使用電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)所沉積的氮化矽而生成。鈍化介電層134可以覆蓋閘極凹部130。可以使用其他的絕緣性材料以符合特殊應用的規範。
互連層136可以使用在歐姆接觸126上的一或更多個金屬而生成。互連層136可加以圖案化以界定電晶體100的源極節點138和汲極節點142。
參見圖2，顯示的是製作電晶體100之方法180的流程圖。方法(或過程)180一般而言包括步驟(或狀態)182、步驟(或狀態)192、步驟(或狀態)194、步驟(或狀態)196、步驟(或狀態)198、步驟(或狀態)200、步驟(或狀態)202、步驟(或狀態)206、步驟(或狀態)208、步驟(或狀態)210、步驟(或狀態)216、步驟(或狀態)218、步驟(或狀態)220、步驟(或狀態)222、步驟(或狀態)224、步驟(或狀態)226、步驟(或狀態)228、步驟(或狀態)230、步驟(或狀態)232。步驟順序乃顯示作為代表性範例。可以實施其他的步驟次序以符合特殊應用的規範。方法180可以在使用正常製作技術的正常半導體製作設施中來進行。
於步驟182，磊晶層110可以形成在基板102上。間隔層112可以於步驟192形成在磊晶層110上。尖峰δ摻雜層114可以於步驟194形成在間隔層112上。
於步驟196，阻擋層116可以生成在尖峰δ摻雜層114上。電洞阻擋層118可以於步驟198形成在阻擋層116上。阻擋層120一般而言於步驟200形成在電洞阻擋層118上。蝕刻停止層122可以於步驟202形成在阻擋層120上。蓋層124一般而言於步驟206生成在蝕刻停止層122上。歐姆接觸126可以於步驟208形成。隔離佈植可以於步驟210進行以建立佈植區段128，藉此電隔離電晶體100與相鄰的裝置。
閘極光阻可以於步驟216沉積和圖案化以建立閘極節點140或部分閘極節點140的形狀。於步驟218，閘極凹部130可以使用閘極光阻作為遮罩而生成。於步驟220，傳導層132可加以沉積和圖案化以建立閘極節點140。
於步驟222，可以進行一或更多個清潔過程以使未被閘極節點140所佔據之部分閘極凹部130中的表面狀態和電陷阱位置減到最少。清潔可以在已經沉積和圖案化閘極金屬化並且剝除光阻之後進行。於某些具體態樣，清潔可以採取利用有能量之中性氧分子的下游電漿表面處理而達成。於其他的具體態樣，清潔可以用10：1的NH4OH：H2O溼式清潔接著做旋轉乾燥而達成。
鈍化介電層134可以於步驟224沉積並且於步驟226圖案化。互連層136可以於步驟228沉積和圖案化以生成源極節點138和汲極節點142。於步驟230，可以沉積鈍化層。鈍化層的圖案化可以於步驟232進行。可以進行額外的處理步驟，例如額外傳導層的沉積和圖案化、蝕刻通孔、平坦化步驟、形成頂部保護層，以符合特殊製作科技的規範。
參見圖3，顯示的是電晶體100之能帶的圖解240。電子一般而言在傳導帶242中流動。電洞一般而言在價帶244中流動。用於生成阻擋層120和阻擋層116、尖峰δ摻雜層114及間隔層112之半導體材料的能帶間隙(例如傳導帶242和價帶244之間的分離)可以是均勻的。價帶244和傳導帶242一般而言在接近閘極節點140的平衡處彎曲。能帶的彎曲可以是由於半導體的費米(Fermi)能階與金屬的費米能階在閘極節點140重合的緣故。用於通道層108的半導體材料一般而言具有較窄的能帶間隙以建立異質接面，其包含電流ID中的電子流。
電洞阻擋層118可以使用能帶間隙寬於阻擋層120和阻擋層116、尖峰δ摻雜層114及間隔層112的半導體材料來生成。較寬的能帶間隙一般而言在價帶244中生成阻擋而抑制電洞流動朝向閘極節點140。外來 的電子電洞對246可以藉由衝擊離子化和/或能帶對能帶的穿隧而產生於通道層108、間隔層112和/或阻擋層116的一或更多者中。所得的電子248可以被攜載朝向和/或維持於通道層108的傳導帶242。所得的電洞250可以被攜載朝向價帶244中的閘極節點140。外來的電子電洞對246一般而言增加了電晶體100的閘極漏電流。藉由引入電洞阻擋層118所生成的電洞阻擋，則可以遲滯外來的電洞250對閘極節點140的流動，如此減少(或抑制)閘極漏電流。
參見圖4，顯示的是電晶體100a(設備)之範例性具體態樣的截面圖解。電晶體100a(設備(或裝置))可以實施電晶體100的變化例。電晶體100a(設備)一般而言包括基板102、緩衝層104、次阻擋層106、通道層108、磊晶層110、間隔層112、阻擋層116、電洞阻擋層118、阻擋層120、蝕刻停止層122、蓋層124、歐姆接觸126、佈植區段128、傳導層132、鈍化介電層134、互連層136。
電晶體100a的設計可以是電晶體100的變化例。相較於電晶體100，修改之處可以在於形成了下尖峰δ摻雜層114a和上尖峰δ摻雜層114b、下間隔層112a和上間隔層112b、二個蝕刻停止層122a和122b、二個蓋層124a和124b。下尖峰δ摻雜層114a可以形成在次阻擋層106上。下間隔層112a可以形成在下尖峰δ摻雜層114a和通道層108之間。上間隔層112b和上尖峰δ摻雜層114b一般而言駐留在相同於圖1所示的電晶體100之間隔層112和尖峰δ摻雜層114的地方。蝕刻停止層122a一般而言駐留在相同於蝕刻停止層122的地方。蝕刻停止層122b可以生成在蓋層124a上。蓋層124b可以生成在蝕刻停止層122b上。另一修改之處可以發生 在蝕刻停止層122和蓋層124的蝕刻。可以進行二或更多個凹部蝕刻以生成雙重凹部結構130a和130b而取代圖1所示的單一閘極凹部130。另一修改之處可以發生在電晶體100a之閘極節點140的製作。閘極節點140的下半部可以藉由初始閘極光阻沉積和圖案化而塑形。閘極節點140的上半部可以藉由額外的閘極光阻沉積和圖案化而塑形。結果可以是T形閘極節點140以取代如圖1所示的梯形閘極節點140。
參見圖5，顯示的是製作電晶體100a之方法180a的流程圖。方法(或過程)180a可以是方法180的變化例。方法180a一般而言包括步驟(或狀態)184、步驟(或狀態)186、步驟(或狀態)188、步驟(或狀態)190、步驟192、步驟194、步驟196、步驟198、步驟200、步驟202、步驟(或狀態)203、步驟(或狀態)204、步驟206、步驟208、步驟210、步驟212、步驟214、步驟(或狀態)216、步驟(或狀態)218、步驟220、步驟222、步驟224、步驟226、步驟228、步驟230、步驟232。步驟順序乃顯示作為代表性範例。可以實施其他的步驟次序以符合特殊應用的規範。方法180a可以在使用正常製作技術的正常半導體製作設施中進行。
於步驟184，次阻擋層106可以生成在緩衝層104上。下尖峰δ摻雜層114a可以於步驟186生成在次阻擋層106上。下間隔層112a可以於步驟188形成在下尖峰δ摻雜層114a上。於步驟190，通道層108可以形成在下間隔層112a上。
方法180a的步驟192~202可以類似於方法180的相同步驟192~202，而間隔層112、尖峰δ摻雜層114、蝕刻停止層122分別標示為上間隔層112b、上尖峰δ摻雜層114b、蝕刻停止層122a。於步驟203，蓋 層124a可以形成在下蝕刻停止層122a上。於步驟204，上蝕刻停止層122b(蝕刻停止層)可以形成在蓋層124a上。
方法180a的步驟206~210可以類似於方法180的相同步驟206~210，而蓋層124標示為蓋層124b。凹部光阻可以於步驟212沉積和圖案化。於步驟214，可以進行初始凹部蝕刻。方法180a的步驟216~232可以類似於方法180的相同步驟216~232。步驟214和218的二個凹部蝕刻導致具有雙重凹部結構130a和130b。
參見圖6，顯示的圖形260比較有和沒有電洞阻擋之裝置的閘極漏電流為閘極電壓的函數。曲線262一般而言示範沒有電洞阻擋層118之常見電晶體的閘極漏電流。曲線264一般而言示範具有電洞阻擋層118之電晶體的閘極漏電流。閘極漏電流可以是由於衝擊離子化和/或能帶對能帶的穿隧所產生之電洞的緣故。由於在閘極節點140(例如蕭特基接觸)和通道層108之間添加了電洞阻擋層118，故曲線264相較於曲線262來看可以示範抑制了閘極漏電流(例如較靠近零安培)。
本發明多樣的具體態樣一般而言增加極少或沒有增加磊晶材料成本，因為InGaP層可以已經包括在結構的其他地方。包括了基於AlGaAs的層則可以用於類似的目的。諸層的尺度可以藉由精確的磊晶成長而非較不可控制的處理步驟來控制。電晶體100和/或100a可以適合低雜訊電子器材應用。電晶體100和/或100a可以應用於其他的用途以符合多樣的設計規範。
圖1~6之圖解所示範的功能和結構可以使用習用的通用處理器、數位電腦、微處理器、微控制器和/或類似的運算機器中的一或更 多者(其根據本說明書的教導而程式化)來設計、模型化和模擬，如熟於(多個)相關技藝的人士所將明白。熟練的程式人員可以基於本揭示的教導而輕易準備適當的軟體、韌體、編碼、常式、指令、操作碼、微碼和/或程式模組，亦如熟於(多個)相關技藝的人士所將明白。軟體一般而言嵌在一或多個媒體中，舉例而言為非暫態的儲存媒體，並且可以由一或更多個處理器來執行。
雖然本發明已經特別參考其較佳具體態樣來顯示和描述，不過熟於此技藝者將了解可以在形式和細節上做出多樣的改變，而不偏離本發明的範圍。
100:電晶體
102:基板
104:緩衝層
106:次阻擋層
108:通道層
110:磊晶層
112:間隔層
114:尖峰δ摻雜層
116:阻擋層
118:電洞阻擋層
120:阻擋層
122:蝕刻停止層
124:蓋層
126:歐姆接觸
128:佈植區段
130:閘極凹部
132:傳導層
134:鈍化介電層
136:互連層
138:源極節點
140:閘極節點
142:汲極節點

Claims (17)

  1. 一種電晶體，其包括：通道層，其建構成響應於在閘極節點的電壓而攜載汲極電流；間隔層，其接觸該通道層；摻雜層，其接觸該間隔層；第一層，其接觸該摻雜層，其中該第一層具有第一能帶間隙；電洞阻擋層，其包括InGaP，該電洞阻擋層接觸該第一層，其中該電洞阻擋層具有第二能帶間隙，其形成相對於該第一能帶間隙而偏移的價帶，並且建構成阻礙在該通道層和該第一層之一或更多者中所產生的電洞抵達該閘極節點；以及第二層，其接觸該電洞阻擋層，其中該第二層具有該第一能帶間隙，該閘極節點接觸該第二層，並且該電晶體包括場效電晶體。
  2. 根據申請專利範圍第1項的電晶體，其中該電洞阻擋層包括In(1-X)GaXP半導體，並且X的範圍從大約0.3到0.7。
  3. 根據申請專利範圍第1項的電晶體，其中該第一層和該第二層各者包括AlGaAs半導體。
  4. 根據申請專利範圍第1項的電晶體，其進一步包括：蝕刻停止層，其接觸該第二層；蓋層，其接觸該蝕刻停止層；以及凹部，其在該蓋層和該蝕刻停止層中，其中該閘極節點配置於該凹部中及該第二層上。
  5. 根據申請專利範圍第4項的電晶體，其進一步包括：額外蝕刻停止層，其接觸該蓋層；額外蓋層，其接觸該額外蝕刻停止層；以及在該額外蓋層和該額外蝕刻停止層中的額外凹部，其重疊該凹部。
  6. 根據申請專利範圍第4項的電晶體，其中該蝕刻停止層位於該第二層和源極節點之間，以及該第二層和汲極節點之間。
  7. 根據申請專利範圍第1項的電晶體，其進一步包括：另一摻雜層。
  8. 根據申請專利範圍第1項的電晶體，其中該場效電晶體包括偽形的高電子移動性電晶體和金屬半導體電晶體當中一者。
  9. 根據申請專利範圍第1項的電晶體，其中該場效電晶體具有單一異質接面。
  10. 一種製作電晶體的方法，其中該電晶體包括場效電晶體，該方法包括以下步驟：形成通道層，其建構成響應於在閘極節點的電壓而攜載汲極電流；形成間隔層，其接觸該通道層；形成摻雜層，其接觸該間隔層；形成第一層，其接觸該摻雜層，其中該第一層具有第一能帶間隙；形成電洞阻擋層，其包括InGaP，該電洞阻擋層接觸該第一層，其中該電洞阻擋層具有第二能帶間隙，其形成相對於該第一能帶間隙而偏移的價帶，並且建構成阻礙在該通道層和該第一層之一或更多者中所產生的電洞抵達該閘極節點；形成第二層，其接觸該電洞阻擋層，其中該第二層具有該第一能帶間隙；以及形成該閘極節點，其接觸該第二層。
  11. 根據申請專利範圍第10項的方法，其中該電洞阻擋層包括In(1-X)GaXP半導體，並且X的範圍從大約0.3到0.7。
  12. 根據申請專利範圍第10項的方法，其中該第一層和該第二層各者包括AlGaAs半導體。
  13. 根據申請專利範圍第10項的方法，其進一步包括以下步驟：形成蝕刻停止層，其接觸該第二層；形成蓋層，其接觸該蝕刻停止層；以及形成凹部在該蓋層和該蝕刻停止層中，其中該閘極節點配置於該凹部中以及在該第二層上。
  14. 根據申請專利範圍第13項的方法，其進一步包括以下步驟：形成額外蝕刻停止層，其接觸該蓋層；形成額外蓋層，其接觸該額外蝕刻停止層；以及形成額外凹部在該額外蓋層和該額外蝕刻停止層中，該額外凹部重疊該凹部。
  15. 根據申請專利範圍第13項的方法，其中該蝕刻停止層位於該第二層和源極節點之間，以及該第二層和汲極節點之間。
  16. 根據申請專利範圍第10項的方法，其進一步包括以下步驟：形成額外摻雜層。
  17. 根據申請專利範圍第10項的方法，其中該場效電晶體包括偽形的高電子移動性電晶體和金屬半導體電晶體當中一者。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941398B2 (en) * 2016-03-17 2018-04-10 Taiwan Semiconductor Manufacturing Company Ltd. High-electron-mobility transistor (HEMT) capable of protecting a III-V compound layer
US11309412B1 (en) * 2017-05-17 2022-04-19 Northrop Grumman Systems Corporation Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6670652B2 (en) * 2000-10-13 2003-12-30 Kwangju Institute Of Science And Technology Monolithically integrated E/D mode HEMT and method for fabricating the same
CN1877855A (zh) * 2005-06-09 2006-12-13 中国科学院微电子研究所 砷化镓基增强/耗尽型膺配高电子迁移率晶体管材料
US20070278523A1 (en) * 2006-06-05 2007-12-06 Win Semiconductors Corp. Structure and a method for monolithic integration of HBT, depletion-mode HEMT and enhancement-mode HEMT on the same substrate
US20130075751A1 (en) * 2011-09-28 2013-03-28 Fujitsu Limited Compound semiconductor device and method of manufacturing the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140386A (en) 1991-05-09 1992-08-18 Raytheon Company High electron mobility transistor
US6307221B1 (en) * 1998-11-18 2001-10-23 The Whitaker Corporation InxGa1-xP etch stop layer for double recess pseudomorphic high electron mobility transistor structures
US6271547B1 (en) 1999-08-06 2001-08-07 Raytheon Company Double recessed transistor with resistive layer
US6797994B1 (en) * 2000-02-14 2004-09-28 Raytheon Company Double recessed transistor
US7829912B2 (en) 2006-07-31 2010-11-09 Finisar Corporation Efficient carrier injection in a semiconductor device
US20070018199A1 (en) 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US20070120186A1 (en) 2005-11-29 2007-05-31 Synopsys, Inc. Engineered barrier layer and gate gap for transistors with negative differential resistance
JP5004107B2 (ja) 2008-02-25 2012-08-22 独立行政法人産業技術総合研究所 光電界効果トランジスタ，及びその製造方法
US9515273B2 (en) 2012-12-24 2016-12-06 Indian Institute Of Technology Kanpur Thin film transistor with a current-induced channel

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6670652B2 (en) * 2000-10-13 2003-12-30 Kwangju Institute Of Science And Technology Monolithically integrated E/D mode HEMT and method for fabricating the same
CN1877855A (zh) * 2005-06-09 2006-12-13 中国科学院微电子研究所 砷化镓基增强/耗尽型膺配高电子迁移率晶体管材料
US20070278523A1 (en) * 2006-06-05 2007-12-06 Win Semiconductors Corp. Structure and a method for monolithic integration of HBT, depletion-mode HEMT and enhancement-mode HEMT on the same substrate
US20130075751A1 (en) * 2011-09-28 2013-03-28 Fujitsu Limited Compound semiconductor device and method of manufacturing the same

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
M. Tong;K. Nummila;J.-W. Seo;A. Ketterson;I. Adesida，Process for enhancement/depletion-mode GaAs/InGaAs/AlGaAs pseudomorphic MODFETs using selective wet gate recessing，Electronics Letters，IET，Volume 28, Issue 17，1992/08/13，pg 1633~1634
M. Tong;K. Nummila;J.-W. Seo;A. Ketterson;I. Adesida，Process for enhancement/depletion-mode GaAs/InGaAs/AlGaAs pseudomorphic MODFETs using selective wet gate recessing，Electronics Letters，IET，Volume 28, Issue 17，1992/08/13，pg 1633~1634 Yen-Wei Chen;Wei-Chou Hsu;Her-Ming Shieh;Yeong-Jia Chen;Yu-Shyan Lin;Yih-Juan Li;Tzong-Bin Wang，High breakdown characteristic /spl delta/-doped InGaP/InGaAs/AlGaAs tunneling real-space transfer HEMT，IEEE Transactions on Electron Devices，IEEE，Volume 49, Issue 2，2002/08/07，pg 221~225 Rini Lahiri and Ricky Anthony，CHARACTERIZATION AND COMPARISON OF Al0.22Ga0.78As/In0.2Ga0.8As AND In0.49Ga0.51P/Al0.24Ga0.76As/In0.2Ga0.8As PHEMT FOR DIFFERENT GATE LENGTHS，Journal of Electron Devices，Vol. 14，2012/07/03，pg 1190~1194 *
Rini Lahiri and Ricky Anthony，CHARACTERIZATION AND COMPARISON OF Al0.22Ga0.78As/In0.2Ga0.8As AND In0.49Ga0.51P/Al0.24Ga0.76As/In0.2Ga0.8As PHEMT FOR DIFFERENT GATE LENGTHS，Journal of Electron Devices，Vol. 14，2012/07/03，pg 1190~1194
Yen-Wei Chen;Wei-Chou Hsu;Her-Ming Shieh;Yeong-Jia Chen;Yu-Shyan Lin;Yih-Juan Li;Tzong-Bin Wang，High breakdown characteristic /spl delta/-doped InGaP/InGaAs/AlGaAs tunneling real-space transfer HEMT，IEEE Transactions on Electron Devices，IEEE，Volume 49, Issue 2，2002/08/07，pg 221~225

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