TWI737293B

TWI737293B - 閘極驅動電路及顯示裝置

Info

Publication number: TWI737293B
Application number: TW109115347A
Authority: TW
Inventors: 陳泓翔; 簡佐樺; 唐煌欽
Original assignee: 聯詠科技股份有限公司
Priority date: 2019-05-10
Filing date: 2020-05-08
Publication date: 2021-08-21
Also published as: CN111916015A; TW202042199A; CN111916015B

Abstract

本發明揭露一種用於雙閘結構的顯示裝置的閘極驅動電路。閘極驅動電路包括一電路，用以對於該顯示裝置的一第一顯示線產生一第一閘極驅動訊號及一第二閘極驅動訊號以分別驅動第一顯示線的一第一閘極線及一第二閘極線。第一閘極驅動訊號處於用以驅動第一閘極線的一激活狀態的一第一時間與第二閘極驅動訊號處於用以驅動第二閘極線的激活狀態的一第二時間不重疊。

Description

閘極驅動電路及顯示裝置

本發明是有關於一種閘極驅動電路及顯示裝置。

由於雙閘(Dual-gate)架構可讓顯示裝置的驅動積體電路的源極通道數量減半以降低成本，使得雙閘架構廣泛地被運用在中大型尺寸的顯示裝置上。近年來，為了增加行動電話的屏占比(screen-to-body ratio)，雙閘架構逐漸被應用在小尺寸顯示裝置以減少行動電話的邊框大小。然而，在雙閘架構中，閘極線的數量會增加為兩倍。相鄰兩條閘極線之間的距離縮小，導致寄生電容影響增加，進而產生多條具有不同亮度的垂直線。

本發明一實施例揭露一種用於雙閘結構的顯示裝置的閘極驅動電路。閘極驅動電路包括一電路，用以對於該顯示裝置的一第一顯示線產生一第一閘極驅動訊號及一第二閘極驅動訊號以分別驅動第一顯示線的一第一閘極線及一第二閘極線。第一閘極驅動訊號處於用以驅動第一閘極線的一激活狀態的一第一時間與第二閘極驅動訊號處於用以驅動第二閘極線的激活狀態的一第二時間不重疊。

本發明另一實施例揭露一種使用雙閘結構的顯示裝置。顯示裝置包括多條顯示線及一閘極驅動電路。各顯示線包括多個子畫素、一第一閘極線及一第二閘極線。閘極驅動電路耦接至顯示線，且被配置用以對於顯示線中的一第一顯示線產生一第一閘極驅動訊號及一第二閘極驅動訊號以分別驅動第一顯示線的一第一閘極線及一第二閘極線。第一閘極驅動訊號處於用以驅動第一閘極線的一激活狀態的一第一時間與第二閘極驅動訊號處於用以驅動第二閘極線的激活狀態的一第二時間不重疊。

本發明又一實施例揭露一種用於使用雙閘結構的一顯示裝置的閘極驅動控制電路。顯示裝置包括一閘極驅動電路及一顯示面板。顯示面板包括多條顯示線。各顯示線包括多個子畫素、一第一閘極線及一第二閘極線。閘極驅動控制電路包括一電路，用以產生多個控制訊號以控制閘極驅動電路產生多個閘極驅動訊號以掃描顯示面板的第一閘極線及第二閘極線。閘極驅動電路被控制以對於顯示線中一第一顯示線產生一第一閘極驅動訊號及一第二閘極驅動訊號以分別驅動第一顯示線的第一閘極線及第二閘極線。第一閘極驅動訊號的一時序與第二閘極驅動訊號的一時序被配置以降低第一顯示線的第一閘極線與第二閘極線之間的耦合效應。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

10、60、80、100:顯示裝置

102、1002:閘極驅動電路

602a、802a:第一閘極驅動電路

602b、802b:第二閘極驅動電路

104:驅動積體電路

DL1~DLm:顯示線

GL1-1~GLm-2:閘極線

SL1~SLn:源極線

D1~Dn:資料線

R、G、B:子畫素

第1圖繪示的是根據本發明一實施例的顯示裝置的方塊圖。

第2圖繪示的是顯示線DL1的二個子畫素的等效電路圖。

第3圖繪示的是使用傳統GOA電路產生的閘極驅動訊號下受到寄生電容影響的子畫素R、G的電壓變化示意圖。

第4A圖繪示的是根據本發明一實施例的閘極驅動訊號的時序圖。

第4B圖繪示的是根據本發明一實施例的第一閘極驅動訊號與第二閘極驅動訊號的時序圖。

第5圖繪示的是使用根據本發明一實施例的GOA電路產生的閘極驅動訊號下受到寄生電容影響的子畫素R、G的電壓變化示意圖。

第6圖繪示的是根據本發明另一實施例的顯示裝置的方塊圖。

第7A圖繪示的是根據本發明另一實施例的閘極驅動訊號的時序圖。

第7B圖繪示的是根據本發明另一實施例的第一閘極驅動訊號與第二閘極驅動訊號的時序圖。

第8圖繪示的是根據本發明又一實施例的顯示裝置的方塊圖。

第9A圖繪示的是根據本發明又一實施例的閘極驅動訊號的時序圖。

第9B圖繪示的是根據本發明又一實施例的第一閘極驅動訊號與第二閘極驅動訊號的時序圖。

第10圖繪示的是根據本發明又一實施例的顯示裝置的方塊圖。

第11圖繪示的是根據本發明又一實施例的閘極驅動訊號的時序圖。

請參照第1圖，第1圖繪示依據本發明一實施例的顯示裝置的方塊圖。顯示裝置10包括一顯示面板，顯示面板包括多條顯示線DL1~DLm以及多條源極線SL1~SLn。此外，顯示裝置10可進一步包括一閘極驅動(gate on array，GOA)電路102，其可被設置於顯示面板上。此外，顯示裝置10可包括一驅動積體電路104。在一些實施例中，閘極驅動電路102可與驅動積體電路104分開設置。在一些實施例中，閘極驅動電路102可被整合在驅動積體電路104中。各顯示線DL1~DLm包括一第一閘極線GL1-1~GLm-1、一第二閘極線GL1-2~GLm-2以及多個子畫素R、G、B。對於各顯示線DL1~DLm，一半的子畫素耦接至第一閘極線，另一半的子畫素耦接至第二閘極線。閘極驅動電路102可耦接至閘極線GL1-1、GL1-2~GLm-1、GLm-2。各源極線SL1~SLn可耦接至二列子畫素。驅動積體電路104可通過資料線D1~Dn分別耦接至源極線SL1~SLn。驅動積體電路104用以通過資料線D1~Dn輸出畫素資料。此外，顯示裝置10進一步包括一閘極驅動控制電路(未繪示)，耦接至閘極驅動電路102。閘極驅動控制電路用以產生多個控制訊號，控制訊號用以控制閘極驅動電路102的操作。例如，閘極驅動控制電路可控制閘極驅動電路102產生多個閘極驅動訊號以掃描顯示面板的閘極線。在一實施例中，閘極驅動控制電路可被整合在驅動積體電路104。在另一實施例中，閘極驅動控制電路可為獨立於驅動積體電路104與閘極驅動電路102的電路。

請參照第2圖，第2圖繪示的是同一條顯示線(例如顯示線DL1)的二個子畫素的等效電路。如第2圖所示，一第一子畫素，例如子畫素R可通過一電晶體M1耦接至閘極線GL1-2以及源極線SL1，且一第二子畫素，例如子畫素G可通過電晶體M2耦接至閘極線GL1-1以及源極線SL1。在實際的情況下，一寄生電容C1存在於子畫素R以及閘極線GL1-1之間，且一寄生電容C2存在於子畫素G以及閘極線GL1-2之間。由於寄生電容C1的影響，閘極線GL1-1上的訊號電壓的變化會影響到已經寫入到子畫素R的畫素資料。相似的，由於寄生電容C1的影響，閘極線GL1-2上的訊號電壓的變化會影響到已經寫入到子畫素G的畫素資料。於是，子畫素R與子畫素G的亮度可能會不同。

第3圖繪示的是受到寄生電容影響的第2圖的子畫素R、G的電壓變化示意圖。於一第一時間點T1，完成子畫素G的畫素資料寫入，但儲存於子畫素G的畫素資料的電壓由於閘極線GL1-1上的閘極驅動訊號由高轉低而被向下耦合。於第二時間點T2，完成子畫素R的畫素資料寫入，但儲存於子畫素R的畫素資料的電壓由於閘極線GL1-2上的閘極驅動訊號由高轉低而被向下耦合。同時，儲存於子畫素G的畫素資料的電壓由於閘極線GL1-2上的閘極驅動訊號由高轉低藉由寄生電容C2而被再次向下耦合。這將使得子畫素G中的畫素資料的電壓與一共同電壓VCOM的電壓差△V1不同於子畫素R中的畫素資料的電壓與共同電壓VCOM的電壓差△V2。△V1不同於△V2會造成子畫素G的亮度不同於子畫素R的亮度。進而造成顯示裝置10的顯示畫面呈現亮度不均的視覺體驗。

為了解決上述問題，根據本發明一實施例，顯示裝置10的閘極驅動電路，可受控於閘極驅動控制電路(未繪示)，且可包括一電路，該電路被配置用以產生多個如第4A圖所示的閘極驅動訊號。也就是，對於顯示線DL1~DLm，閘極驅動電路102被配置用以產生多個閘極驅動訊號DS1-1~DS8-2。各閘極驅動訊號DS1-1~DS8-2可採用分時多工的方式驅動一或多條閘極線。例如，閘極驅動訊號DS1-1~DS8-2可分別被傳送到閘極線GL1-1~GL8-2。閘極驅動訊號DS1-1~DS8-2也可被傳送到圖中未明確示出的其他閘極線。閘極驅動訊號DS1-1可用以於不同的時間驅動閘極線GL1-1以及閘極線GL9-1(未繪示)。一第一閘極驅動訊號DS1-1的一激活狀態A1-1可被傳送至顯示線DL1的第一閘極線GL1-1以激活顯示線DL1的第一閘極線GL1-1。第一閘極驅動訊號DS1-1的另一激活狀態A9-1可被傳送至顯示線DL9的第一閘極線GL9-1以驅動顯示線DL9的第一閘極線GL9-1。一第二閘極驅動訊號DS1-2的一激活狀態A1-2可被傳送至顯示線DL1的第二閘極線GL1-2以激活顯示線DL1的第二閘極線GL1-2。第二閘極驅動訊號DS1-2的另一激活狀態A9-2可被傳送至顯示線DL9的第二閘極線GL9-2以驅動顯示線DL9的第二閘極線GL9-2。第一閘極驅動訊號DS1-1處於用以驅動顯示線DL1的第一閘極線GL1-1的激活狀態A1-1的一第一時間P1與第二閘極驅動訊號DS1-2處於用以驅動顯示線DL1的第二閘極線GL1-2的激活狀態A1-2的一第二時間P2不重疊。此外，雖然第4A圖沒有明確繪示，但可從第4B圖看出，第一閘極驅動訊號DS1-1處於用以驅動顯示線DL9的第一閘極線GL9-1的激活狀態A9-1的一第三時間P3與第二閘極驅動訊號DS1-2處於用以驅動顯示線DL9的第二閘極線GL9-2的激活狀態A9-2的一第四時間P4不重疊。

在此實施例中，第一閘極驅動訊號DS1-1處於用以驅動顯示線DL9的第一閘極線GL9-1的激活狀態A9-1的第三時間P3與第二閘極驅動訊號DS1-2處於用以驅動顯示線DL1的第二閘極線GL1-2的激活狀態A1-2的第二時間P2不重疊。也就是說，第一閘極驅動訊號可包括處於激活狀態的多個時間，而第二閘極驅動訊號可包括處於激活狀態的多個時間，第一閘極驅動訊號處於激活狀態的此些時間與第二閘極驅動訊號處於激活狀態的此些時間不重疊。也就是說，第一閘極驅動訊號DS1-1沒有任何激活狀態與第二閘極驅動訊號DS1-2的激活狀態重疊。

在此實施例中，激活狀態為邏輯高準位，且一非激活狀態為邏輯低準位。

對於各條資料線D1~Dn，驅動積體電路104用以藉由分時多工的方式輸出對應於被激活的閘極線的畫素資料。

第5圖繪示的是使用依據本發明一實施例的閘極驅動電路產生的閘極驅動訊號下受到寄生電容影響的子畫素R、G的電壓變化示意圖。第5圖所示的情況為閘極線GL1-1先被充電，而閘極線GL1-2後被充電。於時間點T3，完成子畫素G的畫素資料寫入，但儲存於子畫素G的畫素資料的電壓受到閘極線GL1-1上的第一閘極驅動訊號由高轉低的影響而被向下耦合。於時間點T5，完成子畫素R的畫素資料寫入，但儲存於子畫素R的畫素資料的電壓受到閘極線GL1-2上的第二閘極驅動訊號由高轉低的影響而被向下耦合。與此同時，儲存於子畫素G的畫素資料的電壓因寄生電容C2而受到閘極線GL1-2上的第二閘極驅動訊號由高轉低的影響而被再次向下耦合。然而，由於儲存於子畫素G的畫素資料的電壓於時間點T4因寄生電容C2而受到閘極線GL1-2上的第二驅動訊號由低轉高的影響被向上耦合，使得時間點 T5的寄生電容C2造成的影響被補償。因此，儲存於子畫素G的畫素資料的電壓與一共同電壓VCOM之間的電壓差△V3可相同於儲存於子畫素R的畫素資料的電壓與共同電壓VCOM之間的電壓差△V4。需要注意的是，第5圖所示的情況可簡單地變換到相反的情況，即閘極線GL1-2先被充電且閘極線GL1-1後被充電。

請參照第6、7A及7B圖，第6圖繪示的是根據本發明另一實施例的顯示裝置的方塊圖。第7A圖繪示的是第6圖的第一閘極驅動電路及第二閘極驅動電路產生的閘極驅動訊號的時序圖。第7B圖繪示的是第6圖的第一閘極驅動電路及第二閘極驅動電路產生的第一閘極驅動訊號與第二閘極驅動訊號的時序圖。顯示裝置60類似於顯示裝置10，差別在於顯示裝置60包括一第一閘極驅動電路602a以及一第二閘極驅動電路602b，且對於各條顯示線DL1~DLm，其中一條的閘極線GL1-1~GLm-1耦接至第一閘極驅動電路602a，另一條閘極線GL1-2~GLm-2耦接至第二閘極驅動電路602b。對於各條顯示線DL1~DLm，第一閘極驅動電路602a用以產生一第一閘極驅動訊號DS1-1、DS2-1、...、DS8-1，且第二閘極驅動電路602b用以產生一第二閘極驅動訊號DS1-2、DS2-2、...、DS8-2。第一閘極驅動訊號DS1-1~DS8-1被分別傳送至閘極線GL1-1、GL2-1、...、GL8-1，第二閘極驅動訊號DS1-2~DS8-2被分別傳送至GL1-2、GL2-2、...、GL8-2。各第一閘極驅動訊號DS1-1~DS8-1及第二閘極驅動訊號DS1-2~DS8-2可採用分時多工的方式驅動一或多條閘極線。例如，閘極驅動訊號DS1-1~DS8-2可分別被傳送到閘極線GL1-1~GL8-2。例如，第一閘極驅動訊號DS1-1可用以於不同的時間驅動閘極線GL1-1以及閘極線GL9-1(未繪示)。第一閘極驅動訊號DS1-1的一激活狀態 A’1-1可被傳送至顯示線DL1的第一閘極線GL1-1以激活顯示線DL1的第一閘極線GL1-1。第一閘極驅動訊號DS1-1的另一激活狀態A’9-1可被傳送至顯示線DL9的第一閘極線GL9-1以驅動顯示線DL9的第一閘極線GL9-1。一第二閘極驅動訊號DS1-2的一激活狀態A’1-2可被傳送至顯示線DL1的第二閘極線GL1-2以激活顯示線DL1的第二閘極線GL1-2。第一閘極驅動訊號DS1-1處於用以驅動顯示線DL1的第一閘極線GL1-1的激活狀態A’1-1的一第一時間P1’與第二閘極驅動訊號DS1-2處於用以驅動顯示線DL1的第二閘極線GL1-2的激活狀態A’1-2的一第二時間P2’不重疊。

在此實施例中，第一閘極驅動訊號DS1-1處於用以驅動顯示線DL9的第一閘極線GL9-1的激活狀態A’9-1的第三時間P3’與第二閘極驅動訊號DS1-2處於用以驅動顯示線DL1的第二閘極線GL1-2的激活狀態A’1-2的第二時間P2’部分重疊。也就是說，第一閘極驅動訊號可包括處於激活狀態的多個時間，而第二閘極驅動訊號可包括處於激活狀態的多個時間，第二閘極驅動訊號處於激活狀態的此些時間與第一閘極驅動訊號處於激活狀態的此些時間的至少其中之一重疊。然而，被重疊於第二驅動訊號的該激活狀態(例如A’1-2)的第一閘極驅動訊號的該激活狀態(例如A’9-1)激活的第一閘極線與被重疊於第一驅動訊號的該激活狀態(例如A’9-1)的第二閘極驅動訊號的該激活狀態(例如A’1-2)激活的第二閘極線屬於不同的顯示線。

請參照第8、9A及9B圖，第8圖繪示的是根據本發明又一實施例的顯示裝置的方塊圖。第9A圖繪示的是第8圖的第一閘極驅動電路及第二閘極驅動電路產生的閘極驅動訊號的時序圖。第9B圖繪示的是第8圖的第一閘極驅動電路及第二閘極驅動電路產生的第一閘極驅動訊號與第二閘極驅動訊號的時序圖。顯示裝置60類似於顯示裝置60，差別在於部分的顯示線耦接至第一閘極驅動電路802a，其他的顯示線耦接至第二閘極驅動電路802b。閘極驅動訊號繪示於第9圖。需要注意的是用於顯示線DL1的閘極驅動訊號為閘極驅動訊號DS1-1及閘極驅動訊號DS5-1，用於顯示線DL2的閘極驅動訊號為閘極驅動訊號DS1-2及閘極驅動訊號DS5-2，以此類推。激活狀態A”1-1是用以激活顯示線DL1的閘極線GL1-1，激活狀態A”1-2是用以激活顯示線DL1的閘極線GL5-1，激活狀態A”9-1是用以激活顯示線DL9的閘極線GL9-1。

類似於前面的實施例，第一閘極驅動訊號處於用以驅動第一顯示線的第一閘極線的激活狀態(A”1-1)的一第一時間P1”與第二閘極驅動訊號處於用以驅動第一顯示線的第二閘極線的激活狀態(A”1-2)的一第二時間P2”不重疊。

在此實施例中，第二閘極驅動訊號DS5-1處於用以驅動顯示線DL1的第二閘極線GL5-1的激活狀態A”1-2的第二時間P2”的下降邊緣與第一閘極驅動訊號DS1-1處於用以驅動顯示線DL9的第一閘極線GL9-1的激活狀態A”9-1的一第三時間P3”的上升邊緣之間配置有一時間間隔。也就是說，第一閘極驅動訊號DS1-1處於用以驅動顯示線DL9的第一閘極線GL9-1的激活狀態A”9-1的一第三時間P3”與第二閘極驅動訊號DS5-1處於用以驅動顯示線DL1的第二閘極線GL5-1的激活狀態A”1-2的第二時間P2”不重疊。

請參照第10、11圖，第11圖繪示的是根據本發明又一實施例的顯示裝置的方塊圖。第11圖繪示的是閘極驅動電路1002 產生的閘極驅動訊號的時序圖。閘極驅動訊號DS1-1、DS1-2、...、DS8-1、DS8-2分別被產生給閘極線GL1-1、GL1-2、...、GL8-1、GL8-2。

類似於前面的實施例，第一閘極驅動訊號DS1-1處於用以驅動顯示線DL1的第一閘極線GL1-1的激活狀態A'''1-1的一第一時間P1'''與第二閘極驅動訊號DS1-2處於用以驅動顯示線DL1的第二閘極線GL1-2的激活狀態A'''1-2的一第二時間P2'''不重疊。

在此實施例中，第一閘極驅動訊號DS1-1處於用以驅動顯示線DL1的第一閘極線GL1-1的激活狀態A'''1-1的第一時間P1'''的下降邊緣與第二閘極驅動訊號DS1-2處於用以驅動顯示線DL1的第二閘極線GL1-2的激活狀態A'''1-2的第二時間P2'''的上升邊緣之間配置有一第一時間間隔。第二閘極驅動訊號DS1-2處於用以驅動顯示線DL1的第二閘極線GL1-2的激活狀態A'''1-2的第二時間P2'''的下降邊緣與第一閘極驅動訊號DS9-1處於用以驅動顯示線DL9的第一閘極線GL9-1的激活狀態A'''9-1的第三時間P3'''的上升邊緣之間配置有一第二時間間隔。第二閘極驅動訊號DS1-2處於激活狀態A'''9-2的一第四時間P4'''是用以激活顯示線DL9的第二閘極線GL9-2。在一些實施例中，第一時間間隔等於第二時間間隔。

總結來說，本發明揭露的實施例可應用於使用雙閘結構的顯示裝置。藉由本發明的實施例，於同一條顯示線中，驅動兩條閘極線的兩個閘極驅動訊號的時序係配置能夠降低或改善兩條閘極線之間的耦合效應。舉例來說，同一條顯示線的二條閘極線可於二個不重疊的時間內被驅動，可以解決使用雙閘結構的顯示裝置受到耦合於子畫素與相鄰的閘極線之間的寄生電容影響而導致的亮度不均的問題。本發明並不限制為上述各實施例所列示之特定面板結構和特定時序配置，任何面板種類及/或閘極驅動訊號的時序配置，若能夠降低或改善兩條閘極線之間的耦合效應，使得畫素資料的電壓更為精確，均可利用，並屬於本發明之範圍內。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10:顯示裝置

102:閘極驅動電路

DL1~DLm:顯示線

GL1-1~GLm-2:閘極線

SL1~SLn:源極線

D1~Dn:資料線

R、G、B:子畫素

Claims

一種用於雙閘結構的顯示裝置的閘極驅動電路，包括：一驅動電路，用以對於該顯示裝置的一第一顯示線產生一第一閘極驅動訊號及一第二閘極驅動訊號以分別驅動該第一顯示線的一第一閘極線及一第二閘極線；其中該第一閘極驅動訊號具有處於一激活狀態的複數個時間，該第二閘極驅動訊號具有處於該激活狀態的複數個時間，該第一閘極驅動訊號處於用以驅動該第一閘極線的該激活狀態的一第一時間與該第二閘極驅動訊號處於用以驅動該第二閘極線的該激活狀態的一第二時間不重疊，且該第二閘極驅動訊號處於該激活狀態的該些時間與該第一閘極驅動訊號處於該激活狀態的該些時間中的至少其中之一重疊。
如申請專利範圍第1項所述之閘極驅動電路，其中該第二閘極驅動訊號處於該激活狀態的該些時間與該第一閘極驅動訊號處於該激活狀態的該些時間不重疊。
如申請專利範圍第1項所述之閘極驅動電路，其中該第一閘極驅動訊號的重疊的該至少一時間所激活的該第一閘極線與該第二閘極驅動訊號的重疊的該至少一時間所激活的該第二閘極線屬於該顯示裝置的不同的顯示線。
一種用於雙閘結構的顯示裝置的閘極驅動電路，包括：一驅動電路，用以對於該顯示裝置的一第一顯示線產生一第一閘極驅動訊號及一第二閘極驅動訊號以分別驅動該第一顯示線的一第一閘極線及一第二閘極線，並且對於該顯示裝置的一第二顯示線的一第一閘極線及一第二閘極線，分別產生該第一閘極驅動訊號及該第二閘極驅動訊號，其中該第一閘極驅動訊號處於用以驅動該第一顯示線的該第一閘極線的該激活狀態的一第一時間與該第二閘極驅動訊號處於用以驅動該第一顯示線的該第二閘極線的該激活狀態的一第二時間不重疊，並且該第一閘極驅動訊號處於用以激活該第二顯示線的該第一閘極線的該激活狀態的一第三時間與該第二閘極驅動訊號處於用以激活該第二顯示線的該第二閘極線的該激活狀態的一第四時間不重疊，且該第三時間不同於該第一時間，該第四時間不同於該第二時間。
如申請專利範圍第4項所述之閘極驅動電路，其中該第一閘極驅動訊號處於用以激活該第二顯示線的該第一閘極線的該激活狀態的該第三時間與該第二閘極驅動訊號處於用以激活該第一顯示線的該第二閘極線的該激活狀態的該第二時間不重疊。
如申請專利範圍第4項所述之閘極驅動電路，其中該第一閘極驅動訊號處於用以激活該第二顯示線顯示線中的該第一閘極線的該激活狀態的該第三時間與該第二閘極驅動訊號處於用以激活該第一顯示線的該第二閘極線的該激活狀態的該第二時間至少部分重疊。
如申請專利範圍第1項所述之閘極驅動電路，其中該第一閘極驅動訊號的一時序與該第二閘極驅動訊號的一時序能夠降低該第一顯示線的該第一閘極線與該第二閘極線之間的耦合效應。
一種使用雙閘結構的顯示裝置，包括：複數條顯示線，各該顯示線包括複數個子畫素、一第一閘極線及一第二閘極線；以及一閘極驅動電路，耦接至該些顯示線，且被配置用以對於該些顯示線中的一第一顯示線產生一第一閘極驅動訊號及一第二閘極驅動訊號以分別驅動該第一顯示線的一第一閘極線及一第二閘極線；其中該第一閘極驅動訊號具有處於一激活狀態的複數個時間，該第二閘極驅動訊號具有處於該激活狀態的複數個時間，該第一閘極驅動訊號處於用以驅動該第一閘極線的該激活狀態的一第一時間與該第二閘極驅動訊號處於用以驅動該第二閘極線的該激活狀態的一第二時間不重疊，且該第二閘極驅動訊號處於該激活狀態的該些時間與該第一閘極驅動訊號處於該激活狀態的該些時間中的至少其中之一重疊。
如申請專利範圍第8項所述之顯示裝置，其中該第二閘極驅動訊號處於該激活狀態的該些時間與該第一閘極驅動訊號處於該激活狀態的該些時間不重疊。
如申請專利範圍第8項所述之顯示裝置，其中該第一閘極驅動訊號的重疊的該至少一時間所激活的該第一閘極線與該第二閘極驅動訊號的重疊的該至少一時間所激活的該第二閘極線屬於該顯示裝置的不同的顯示線。
一種使用雙閘結構的顯示裝置，包括：複數條顯示線，各該顯示線包括複數個子畫素、一第一閘極線及一第二閘極線；以及一閘極驅動電路，耦接至該些顯示線，且被配置用以對於該些顯示線中的一第一顯示線產生一第一閘極驅動訊號及一第二閘極驅動訊號以分別驅動該第一顯示線的一第一閘極線及一第二閘極線，並且對於該些顯示線的一第二顯示線的一第一閘極線及一第二閘極線，分別產生該第一閘極驅動訊號及該第二閘極驅動訊號，其中該第一閘極驅動訊號處於用以驅動該第一顯示線的該第一閘極線的該激活狀態的一第一時間與該第二閘極驅動訊號處於用以驅動該第一顯示線的該第二閘極線的該激活狀態的一第二時間不重疊，並且該第一閘極驅動訊號處於用以激活該第二顯示線的該第一閘極線的該激活狀態的一第三時間與該第二閘極驅動訊號處於用以激活該第二顯示線的該第二閘極線的該激活狀態的一第四時間不重疊，且該第三時間不同於該第一時間，該第四時間不同於該第二時間。
如申請專利範圍第11項所述之顯示裝置，其中該第一閘極驅動訊號處於用以激活該第二顯示線的該第一閘極線的該激活狀態的該第三時間與該第二閘極驅動訊號處於用以激活該第一顯示線的該第二閘極線的該激活狀態的該第二時間不重疊。
如申請專利範圍第11項所述之顯示裝置，其中該第一閘極驅動訊號處於用以激活該第二顯示線的該第一閘極線的該激活狀態的該第三時間與該第二閘極驅動訊號處於用以激活該第一顯示線的該第二閘極線的該激活狀態的該第二時間至少部分重疊。
如申請專利範圍第8項所述之顯示裝置，其中，其中該第一閘極驅動訊號的一時序與該第二閘極驅動訊號的一時序能夠降低該第一顯示線的該第一閘極線與該第二閘極線之間的耦合效應。
一種用於使用雙閘結構的一顯示裝置的閘極驅動控制電路，該顯示裝置包括一閘極驅動電路及一顯示面板，該顯示面板包括複數條顯示線，各該顯示線包括複數個子畫素、一第一閘極線及一第二閘極線，該閘極驅動控制電路包括：一電路，用以產生複數個控制訊號以控制該閘極驅動電路產生複數個閘極驅動訊號以掃描該顯示面板的該些第一閘極線及該些第二閘極線；其中該閘極驅動電路被控制以對於顯示線中一第一顯示線產生一第一閘極驅動訊號及一第二閘極驅動訊號以分別驅動該第一顯示線的該第一閘極線及該第二閘極線，其中該第一閘極驅動訊號的一時序與該第二閘極驅動訊號的一時序被配置以降低該第一顯示線的該第一閘極線與該第二閘極線之間的耦合效應，該第一閘極驅動訊號具有處於一激活狀態的複數個時間，該第二閘極驅動訊號具有處於該激活狀態的複數個時間，該第一閘極驅動訊號處於用以驅動該第一閘極線的該激活狀態的一第一時間與該第二閘極驅動訊號處於用以驅動該第二閘極線的該激活狀態的一第二時間不重疊，且該第二閘極驅動訊號處於該激活狀態的該些時間與該第一閘極驅動訊號處於該激活狀態的該些時間中的至少其中之一重疊。
如申請專利範圍第15項所述之閘極驅動控制電路，其中該第二閘極驅動訊號處於該激活狀態的該些時間與該第一閘極驅動訊號處於該激活狀態的該些時間不重疊。
如申請專利範圍第15項所述之閘極驅動控制電路，其中該第一閘極驅動訊號的重疊的該至少一時間所激活的該第一閘極線與該第二閘極驅動訊號的重疊的該至少一時間所激活的該第二閘極線屬於該顯示裝置的不同的顯示線。
一種用於使用雙閘結構的一顯示裝置的閘極驅動控制電路，該顯示裝置包括一閘極驅動電路及一顯示面板，該顯示面板包括複數條顯示線，各該顯示線包括複數個子畫素、一第一閘極線及一第二閘極線，該閘極驅動控制電路包括：一電路，用以產生複數個控制訊號以控制該閘極驅動電路產生複數個閘極驅動訊號以掃描該顯示面板的該些第一閘極線及該些第二閘極線；其中該閘極驅動電路被控制以對於該顯示裝置中一第一顯示線產生一第一閘極驅動訊號及一第二閘極驅動訊號以分別驅動該第一顯示線的該第一閘極線及該第二閘極線，並且對於該顯示裝置的一第二顯示線的一第一閘極線及一第二閘極線，分別產生該第一閘極驅動訊號及該第二閘極驅動訊號，其中該第一閘極驅動訊號的一時序與該第二閘極驅動訊號的一時序被配置以降低該第一顯示線的該第一閘極線與該第二閘極線之間的耦合效應，該第一閘極驅動訊號處於用以驅動該第一顯示線的該第一閘極線的該激活狀態的一第一時間與該第二閘極驅動訊號處於用以驅動該第一顯示線的該第二閘極線的該激活狀態的一第二時間不重疊，其中該第一閘極驅動訊號處於用以激活該第二顯示線的該第一閘極線的該激活狀態的一第三時間與該第二閘極驅動訊號處於用以激活該第二顯示線的該第二閘極線的該激活狀態的一第四時間不重疊，且該第三時間不同於該第一時間，該第四時間不同於該第二時間。
如申請專利範圍第18項所述之閘極驅動控制電路，其中該第一閘極驅動訊號處於用以激活該第二顯示線的該第一閘極線的該激活狀態的該第三時間與該第二閘極驅動訊號處於用以激活該第一顯示線的該第二閘極線的該激活狀態的該第二時間不重疊。
如申請專利範圍第18項所述之閘極驅動控制電路，其中該第一閘極驅動訊號處於用以激活該第二顯示線的該第一閘極線的該激活狀態的該第三時間與該第二閘極驅動訊號處於用以激活該第一顯示線的該第二閘極線的該激活狀態的該第二時間至少部分重疊。