TWI732212B - 生產至少部分封裝的半導體晶圓的方法 - Google Patents

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Abstract

提供一種生產至少部分封裝的半導體晶圓(16)的方法。該方法包括以下步驟：提供具有組件(28)在其上面部(20)上的半導體晶圓(16)，以及提供蓋盤(2)，蓋盤(2)的該表面(4)至少部分覆蓋該半導體晶圓(16)。在將該蓋盤(2)的該表面(4)功能化以形成功能層(10)之後，將該半導體晶圓(16)的該上面部(20)和該蓋盤(2)的該表面(4)連結在一起，然後使用該半導體晶圓(16)和該蓋盤(2)的同步化學鍵結活化該功能層(10)，使得該蓋盤(2)形成用於該半導體晶圓(16)的殼體。

Description

生產至少部分封裝的半導體晶圓的方法
本發明係有關一種用於生產至少部分封裝的半導體晶圓的方法。
從現有技術已知藉由永久化學鍵來互連半導體基板。這種方法通常稱為陽極、直接或共晶鍵結。眾所周知，這種方法在電子器件工業中用於生產光學和電氣組件，以便藉由貼上殼體來保護組件免受環境影響。再者，在微系統技術領域中，晶圓鍵結用於生產例如感測器所需的空腔。這可以包含例如絕對壓力感測器中的參考壓力室或角速率感測器中的真空腔室。
然而，不利的是，這種方法通常包含溫度步驟，該溫度步驟例如可以是200℃，並且可以達到500℃。再者，要連接的半導體基板受到壓縮力，並且必須形成中間層。電場也適用於個別情況。因此，陽極鍵結和直接鍵結高度依賴於基板的材料性質，這極大地限制了對新產品的應用。另外，在共晶鍵結期間沉積薄金屬層，這與高成本相關。
具有非常高的絕緣性質並因此對習用晶圓鍵結方法不開放的化合物半導體通常特別用於高頻組件的領域或電力電子器件的領域。在化合物半導體中，共晶鍵結所需的高電場也可能由於放電效應而導致組件損壞。
另一種可能性是使用黏著劑鍵結不同的半導體，儘管在這種情況下必須使用黏著劑作為中間層。然而，這種方法是複雜的，特別是即使在化合物半導體中，作為中間層的黏著劑的生產也是有問題的。
從該先前技術出發，發明人現在解決了提供一種生產至少部分封裝的半導體晶圓的方法的問題，該方法克服了先前在使用晶圓鍵結時遇到的問題並且能夠在半導體晶圓上形成殼體時實現可靠的連接。
藉由請求項1的特徵解決該問題。在附屬請求項中均找到了本發明的有利改進。這些發展可以以技術上有意義的方式結合起來。該描述，特別是結合圖式，額外描繪本發明的特性和具體指定了本發明。
根據本發明，提供了一種生產至少部分封裝的半導體晶圓的方法，其中執行以下步驟。首先，提供在其上面部上包括組件的半導體晶圓。同樣，提供蓋盤，其該表面至少部分覆蓋該半導體晶圓。在將蓋盤的表面功能化以形成功能層之後，半導體晶圓的上面部和蓋盤的表面被連結在一起。在活化功能層之後，同步生產半導體晶圓和蓋盤之間的化學鍵，使得蓋盤形成用於半導體晶圓的殼體。在這種情況下，鍵結也稱為「活化表面鍵結」。
因此，提供了一種藉由化學鍵結的手段永久鍵結半導體晶圓和蓋盤的方法，根據本發明，殼體的生產既不依賴於電性質也不依賴於半導體基板或蓋盤的材料組成。因此，可以顯著擴展微系統技術或半導體製造領域中的應用可能性，並且為積體電路和諸如微系統技術中的空腔之類的應用提供兩個殼體。本發明提出的方法步驟導致用於微系統技術或積體電路的組件的製造中的生產成本的降低，此外，還可以具有改善的電性質。
根據本發明的一實施方式，形成該功能層包括對該蓋盤的該表面進行電漿處理。
由於與半導體晶圓不同，蓋盤通常不包括任何活化組件，因此半導體晶圓和蓋盤的化學鍵結較佳地藉由在蓋盤的表面上形成功能層來啟動。對於永久鍵，首先清潔蓋盤和半導體晶圓，其旨在使兩個盤具有的平均粗糙度為10至20nm或更小。藉由將蓋盤的表面暴露於電漿，在蓋盤的表面上形成有序層，該層的性質由電漿的成分部分確定。為此目的，通常將載體氣體輸送到對應的電極然後被離子化。因此載體氣體的離子負責功能層的性質。
根據本發明的另一實施方式，該電漿處理包括在電漿棒下面移動該蓋盤的該表面，其中在該電漿棒下面的該蓋盤的該移動的該數量和速率限定該功能層的層厚度。
為此目的，電漿處理通常在電漿棒上進行，電漿棒的電極確保載體氣體的離子化。由此沉積在蓋盤的表面上的功能層以有序分子的形式施加。為此目的，基板在電漿棒下面移動。電漿棒下面的蓋盤的速率和通過次數限定了功能層的厚度。
根據本發明的另一實施方式，活化該功能層包括使用預定波長的光照射，較佳地在該UV範圍中。
在先前描述的使用電漿棒處理蓋盤表面之後，沉積的層最初是非活化的。保持非活化狀態，直到例如使用處於近UV範圍內的光活化功能層。藉由活化和立即鍵結，藉由與半導體晶圓接觸表面的手段，在蓋盤的表面和半導體晶圓的上面部之間形成功能層和半導體晶圓的分子之間的共價鍵。然後，這些導致半導體晶圓和蓋盤之間的化學鍵，該鍵是永久的。
根據本發明的另一實施方式，該些處理步驟是在封裝的處理腔室中進行，其中在該活化該功能層和該連結該些盤期間，能夠調節氣體氣氛的該組成和壓力。
因此，可以使用具有氣體供應和壓力調節的封裝的處理腔室作為變體，使得在活化功能層和化學鍵結期間能夠調節期望的壓力和期望的氣體組成。這允許存在於半導體晶圓和蓋盤之間的空腔中的限定的氣體或壓力組成物，將其組合物密封在如此形成的殼體中。
可以提供蓋盤作為矽晶圓、作為化合物半導體的半導體基板，由石英或玻璃製成，但是不排除其他材料。
這種過程使得可以從微系統技術、電力電子器件或高頻電子器件領域生產各種各樣的產品。在這種情況下，同時提供防止環境影響(例如濕氣)的密封殼體。例如，內含空氣還可以減少高頻電子器件中的電力損耗。
根據本發明的另一實施方式，該蓋盤被構造化在其面對該半導體晶圓的上面部上，使得各個組件群配置在該半導體晶圓的該上面部上在該蓋盤的該表面上的空腔中。
如已經提到的，為了減少電力損耗，可以為半導體晶圓的上面部上的單個或所有組件群提供填充有氣體的空腔，以便減少介電質損耗。這種殼體既可用於電氣組件的生產，也可用於微系統技術。
根據本發明的另一實施方式，該半導體晶圓從與該上面部對置的該側變薄，並且隨後從此後面部接觸。
這種本身已知的後面部製程現在允許在半導體晶圓上面部上的組件群藉由在後面部上的對應的接觸表面的手段提供電連接，可以使用該電連接作為後續處理步驟中的連接表面。
根據本發明的進一步實施方式，藉由鋸切的手段，較佳地沿著在該蓋盤上的構造元件，來較佳地分開各個總成。
根據此過程，可以形成密封封裝的組件，其可以在分開後供應以供進一步使用。
在這種情況下，可以以微電子組件或微機械組件的形式提供該半導體晶圓的該組件，其被連接到電子組件，較佳地高頻組件或電力電子組件。
根據本發明的另一實施方式，在該半導體晶圓的後面部處理期間，該蓋盤被使用作為載體。
通常，半導體晶圓必須臨時鍵結到載體上，以便使半導體晶圓變薄並在半導體晶圓中生產通孔。在此過程中，這不是必需的，因為半導體晶圓已經可以與蓋盤一起使用，蓋盤被使用作為用於後面部處理的載體晶圓。
下面將參照圖1A至1C說明根據本發明的生產封裝的半導體晶圓的方法的第一實施方式。圖1A顯示，提供蓋盤2，其表面4通常對應於半導體晶圓的尺寸。然而，在其他實施方式中，可以選擇蓋盤2的尺寸以使其更小，例如，使得僅部分地覆蓋半導體晶圓。電漿棒6配置在蓋盤2的表面4上，該電漿棒6可以藉由合適的電極使表面4和電漿棒6之間的區域離子化，使得載體氣體(其未被圖1A所顯示)被離子化，然後沉積在表面4上。因此，如果使用方向箭頭8將蓋盤2在電漿棒6下方拉過一次或多次，如圖1所示，形成功能層10，其厚度可受到製程管理的影響，即蓋盤2在電漿棒6下方的通過次數和速率。既然已經 產生了具有所需厚度的功能層10，則在電漿處理之後功能層10最初是非活化的。
如圖1B所示，在蓋盤2的整個表面4上方形成的功能層10可以藉由來自光源12的光的手段被活化。光源12(發射例如近UV範圍中的光14)在對應地選擇的照明條件下引起功能層10的活化。
在下一步驟中，如圖1C所示，藉由立即使蓋盤2和半導體晶圓16接觸，產生半導體晶圓16的上面部20和蓋盤2的功能層10之間的鍵結過程，由於表面接觸，生產了活化的功能層10和半導體晶圓16的上面部20的共價鍵。這些共價鍵導致蓋盤2和半導體晶圓16之間的永久化學鍵結。使用圖1C中的位移方向18和18'顯示出蓋盤2和半導體晶圓16的接觸。
結合圖1A至1C描述的處理步驟可用於例如藉由蓋盤2的手段提供殼體，蓋盤2覆蓋半導體晶圓16的上面部20上的組件(未顯示在圖1A至1C中)。這對應於例如電子器件工業中的光學或電子組件的封裝。
下面將參考圖2A至2C描述根據本發明的方法的第二實施方式。然而，為了清楚起見，基本上解釋了與結合圖1A至1C描述的方法的不同之處。
從圖2A中可以看出，蓋盤2在其表面4上被構造化使得對應的構造元件22已被創造出，在其之間形成空腔24。在這種情況下，藉由構造元件22的手段的構造化可以以柵格的形式發生。藉由電漿棒6的手段，功能層10依 次藉由沿方向箭頭8的移動而形成。功能層10在處理腔室26中被活化，在處理腔室26中配置有蓋盤2、半導體晶圓16和光源12。藉由供應所期望的氣體混合物或調節氣體混合物的壓力，在藉由光源12活化的手段之後，現在可以藉由沿著位移方向18和18'移動的手段接觸來創造蓋盤2和半導體晶圓16的化學鍵結，其中具有所期望的組成或密度的鍵氣體存在於空腔24的區域中。
在圖2中以進一步放大的視圖顯示出了該製程管理的結果。可以看出，藉由構造元件22界定的空腔24中，存在限定的氣氛，使得藉由標號28表示的組件被空腔24中的限定的氣體氣氛圍繞。這種過程既可用於高頻電子器件中以降低電力損耗，也可用於微系統技術以生產感測器所需的空腔。因此，例如，可以以這種方式提供絕對壓力感測器中的參考壓力腔室或角速率感測器的真空腔室。在高頻或功率電子器件中，由於較低的介電質值，氣體填充空腔也是有利的。
下面參考圖3A和3B解釋進一步的方法步驟。
因此在圖3A中顯示出半導體晶圓16從與上面部20對置的一側變薄，使得可以形成後面部金屬化和接觸物。這些可以經由對應的通孔30將組件28引導到後面部電極32。
在分開之後，其結果在圖3B的放大視圖中示出，獲得了成品電子組件，藉由由蓋盤2的材料形成的殼 體34的手段將其密封地屏蔽並封裝對抗環境。在這種情況下，較佳地進行分開，使得構造元件22部分地被保留。已藉由活化表面鍵結的手段生產鍵的區域由圖3B中的標號36示意性地表示。空腔24可以填充氣體。
在其他方法中，可以在半導體晶圓16的後面部處理期間使用蓋盤2作為載體，以便在半導體晶圓16中生產通孔30或者使半導體晶圓16變薄。
上面和申請專利範圍中指出的特徵以及可以在圖式中看到的特徵可以有利地單獨地和以各種組合實現。本發明不限於所描述的實施方式，而是可以在所屬領域技術人員的知識範圍內以多種方式進行修改。
2:蓋盤
4:表面
6:電漿棒
8:方向箭頭
10:功能層
12:光源
14:光
16:半導體晶圓
18:位移方向
20:上面部
22‧‧‧構造元件 24‧‧‧空腔 26‧‧‧處理腔室 28‧‧‧組件 30‧‧‧通孔 32‧‧‧後面部電極 34‧‧‧殼體 36‧‧‧鍵結區域
下面將參考圖式更詳細地解釋一些示例性實施方式，其中：圖1A是根據本發明的方法的第一實施方式的第一處理步驟的示意性側視圖，圖1B是第一實施方式的第二處理步驟的側視圖，圖1C是第一實施方式的第三處理步驟的側視圖，圖2A是根據第二實施方式的根據本發明的方法的第一處理步驟的側視圖，圖2B是第二實施方式的第二處理步驟的側視圖，圖2C是第二實施方式的第三處理步驟的側視圖，圖3A是根據本發明的方法的進一步處理步驟的側視圖，圖3B是根據本發明的方法的進一步處理步驟的側視圖。
在圖式中，相同或功能相同的組件被提供有相同的標號。
22‧‧‧構造元件
24‧‧‧空腔
28‧‧‧組件
30‧‧‧通孔
32‧‧‧後面部電極
34‧‧‧殼體
36‧‧‧鍵結區域

Claims (9)

  1. 一種生產至少部分封裝的半導體晶圓(16)的方法，包括以下步驟：提供半導體晶圓(16)，其在其上面部(20)上具有組件(28)；提供蓋盤(2)，其該表面(4)至少部分覆蓋該半導體晶圓(16)，將該蓋盤(2)的該表面(4)功能化以形成功能層(10)，將該半導體晶圓(16)的該上面部(20)和該蓋盤(2)的該表面(4)連結在一起，以及使用該半導體晶圓(16)和該蓋盤(2)的同步化學鍵結活化該功能層(10)，使得該蓋盤(2)形成用於該半導體晶圓(16)的殼體；其中，形成該功能層(10)包括對該蓋盤(2)的該表面(4)進行電漿處理，該電漿處理包括在電漿棒(6)下面移動該蓋盤(2)的該表面(4)。
  2. 如請求項1之方法，其中在該電漿棒(6)下面的該蓋盤(2)的該移動的該數量和速率限定該功能層(10)的層厚度。
  3. 如請求項1及2中任一項之方法，其中活化該功能層(10)包括使用預定波長的光(14)照射，較佳地在該UV範圍中。
  4. 如請求項1及2中任一項之方法，其中該些處理步驟是在封裝的處理腔室(26)中進行，其中在該活化該功能層(10)和該連結該蓋盤(2)及該半導體晶圓(16)期間，能夠調節氣體氣氛的該組成和壓力。
  5. 如請求項1及2中任一項之方法，其中該蓋盤(2)被構造化在其面對該半導體晶圓(16)的上面部(20)上，使得各個組件群配置在該半導體晶圓(16)的該上面部(20)上在該蓋盤(2)的該表面(4)上的空腔(24)中。
  6. 如請求項1及2中任一項之方法，其中該半導體晶圓(16)從與該上面部(20)對置的該側變薄，並且隨後能夠從該後面部接觸。
  7. 如請求項6之方法，其中藉由鋸切的手段，較佳地沿著在該蓋盤(2)上的構造元件(22)，來較佳地分開各個總成。
  8. 如請求項1及2中任一項之方法，其中以微電子組件或微機械組件的形式提供該半導體晶圓(16)的該組件(28)，其被連接到電子組件，較佳地高頻組件。
  9. 如請求項1及2中任一項之方法，其中在該半導體晶圓 (16)的後面部處理期間，該蓋盤(2)被使用作為載體。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2880184A1 (fr) * 2004-12-28 2006-06-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
TW200830433A (en) * 2007-01-10 2008-07-16 Advanced Semiconductor Eng Releasing structure of a controllable cap and releasing method thereof
CN101688086A (zh) * 2007-07-11 2010-03-31 精工爱普生株式会社 带有接合膜的基材、接合方法以及接合体
US20130135317A1 (en) * 2011-11-29 2013-05-30 Qualcomm Mems Technologies, Inc. Thin back glass interconnect
TW201542442A (zh) * 2014-05-13 2015-11-16 Taiwan Semiconductor Mfg Co Ltd 積體電路與感測裝置之積體電路的形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10209423A1 (de) * 2002-03-05 2003-09-18 Schwerionenforsch Gmbh Beschichtung aus einer Gettermetall-Legierung sowie Anordnung und Verfahren zur Herstellung derselben
US6822326B2 (en) * 2002-09-25 2004-11-23 Ziptronix Wafer bonding hermetic encapsulation
DE10256693A1 (de) * 2002-12-04 2004-06-24 Süss Microtec Lithography Gmbh Verfahren und Vorrichtung zur Oberflächenmodifizierung und zum Bonden von Halbleitersubstraten mittels atmosphärischer Plasmabehandlung
DE102004008699B3 (de) * 2004-02-23 2005-10-06 Süss Microtec Lithography Gmbh Verfahren und Vorrichtung zur Vorbehandlung der Oberflächen von zu bondenden Substraten
DE102009020163B4 (de) * 2009-05-07 2012-07-19 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum zwischenschichtfreien Verbinden von Substraten, Vorrichtung zur Durchführung einer Plasmabehandlung sowie deren Verwendung
JP5934078B2 (ja) * 2012-11-19 2016-06-15 信越化学工業株式会社 繊維含有樹脂基板及び半導体装置の製造方法
CN105339817B (zh) * 2013-06-27 2018-07-20 三菱化学株式会社 偏光元件以及偏光元件的制造方法
JP6165686B2 (ja) * 2014-07-31 2017-07-19 信越化学工業株式会社 支持基材付封止材、封止後半導体素子搭載基板、封止後半導体素子形成ウエハ、半導体装置、及び半導体装置の製造方法
US9574959B2 (en) * 2014-09-02 2017-02-21 Apple Inc. Various stress free sensor packages using wafer level supporting die and air gap technique
CN104821376A (zh) * 2015-04-24 2015-08-05 京东方科技集团股份有限公司 一种oled面板及其制造方法、显示装置
JP6454606B2 (ja) * 2015-06-02 2019-01-16 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2880184A1 (fr) * 2004-12-28 2006-06-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
TW200830433A (en) * 2007-01-10 2008-07-16 Advanced Semiconductor Eng Releasing structure of a controllable cap and releasing method thereof
CN101688086A (zh) * 2007-07-11 2010-03-31 精工爱普生株式会社 带有接合膜的基材、接合方法以及接合体
US20130135317A1 (en) * 2011-11-29 2013-05-30 Qualcomm Mems Technologies, Inc. Thin back glass interconnect
TW201542442A (zh) * 2014-05-13 2015-11-16 Taiwan Semiconductor Mfg Co Ltd 積體電路與感測裝置之積體電路的形成方法

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