TWI730378B

TWI730378B - 偵測電路以及運作方法

Info

Publication number: TWI730378B
Application number: TW108129159A
Authority: TW
Inventors: 王順生; 曾達欽; 林增奎; 吳宗晟
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2019-08-15
Filing date: 2019-08-15
Publication date: 2021-06-11
Also published as: US10931436B1; US20210050847A1; TW202110148A

Abstract

一種偵測電路包含一運算電路以及一比較電路。運算電路用以依據一虛擬雜訊序列的複數第一運算符元以及一接收訊號的複數第二運算符元產生複數第一運算值，且依據該些第一運算值產生一第二運算值。若虛擬雜訊序列的一符元與一相鄰符元為同號，該符元為該些第一運算符元之一。該些第二運算符元分別對應於該些第一運算符元。比較電路用以依據第二運算值以及一門檻值產生一比較結果。比較結果用以判斷偵測電路是否正確地接收虛擬雜訊序列。

Description

偵測電路以及運作方法

本案中所述實施例內容是有關於一種電路技術，特別關於一種偵測電路以及運作方法。

在通訊技術中，傳送裝置與接收裝置在進行訊號傳輸前，需進行同步程序。一般而言，會利用虛擬雜訊序列(Pseudo-Noise Sequence，PN Sequence)進行同步程序。

本案之一些實施方式是關於一種偵測電路。偵測電路包含一運算電路以及一比較電路。運算電路用以依據一虛擬雜訊序列的複數第一運算符元以及一接收訊號的複數第二運算符元產生複數第一運算值，且依據該些第一運算值產生一第二運算值。若虛擬雜訊序列的一符元與一相鄰符元為同號，該符元為該些第一運算符元之一。該些第二運算符元分別對應於該些第一運算符元。比較電路用以依據第二運算值以及一門檻值產生一比較結果。比較結果用以判斷偵測電路是否正確地接收虛擬雜訊序列。

本案之一些實施方式是關於一種偵測電路。偵測電路包含一符號偵測電路、一運算電路以及一比較電路。符號偵測電路用以依據對應於一虛擬雜訊序列的一接收到的虛擬雜訊序列產生一接收訊號。運算電路用以依據虛擬雜訊序列的複數第一運算符元以及接收訊號的複數第二運算符元產生複數第一運算值，且依據該些第一運算值產生一第二運算值。該些第二運算符元分別對應於該些第一運算符元。比較電路用以依據第二運算值以及一門檻值產生一比較結果。比較結果用以判斷偵測電路是否正確地接收虛擬雜訊序列。

本案之一些實施方式是關於一種偵測電路的運作方法。運作方法包含：藉由一符號偵測電路依據對應於一虛擬雜訊序列的一接收到的虛擬雜訊序列產生一接收訊號；藉由一運算電路依據虛擬雜訊序列的複數第一運算符元以及接收訊號的複數第二運算符元產生複數第一運算值，且依據該些第一運算值產生一第二運算值。若虛擬雜訊序列的一符元與一相鄰符元為同號，該符元為該些第一運算符元之一。該些第二運算符元分別對應於該些第一運算符元；以及藉由一比較電路依據第二運算值以及一門檻值產生一比較結果，其中比較結果用以判斷偵測電路是否正確地接收虛擬雜訊序列。

綜上所述，藉由本案的偵測電路，可降低電路複雜度或運算複雜度。

100、300、400‧‧‧偵測電路

120‧‧‧符號偵測電路

140、340‧‧‧儲存電路

160‧‧‧運算電路

162、362、462‧‧‧乘法電路

164、364‧‧‧加法電路

180‧‧‧比較電路

500‧‧‧運作方法

S502、S504、S506‧‧‧操作

PN[i]、PNR[i]‧‧‧虛擬雜訊序列

r[i]‧‧‧接收訊號

D[0]~D[N-2]‧‧‧延遲器

142[0]~142[N-1]、144[0]~144[N]‧‧‧暫存器

PN[0]~PN[N-1]、r[0]~r[N-1]‧‧‧符元

S[0]~S[N-1]‧‧‧開關

Y‧‧‧運算值

TS‧‧‧門檻值

CR‧‧‧比較結果

為讓本案之上述和其他目的、特徵、優點與實施例能夠更明顯易懂，所附圖式之說明如下：第1圖是依照本案一些實施例所繪示之一偵測電路的電路圖；第2圖是依照本案一些實施例所繪示之一虛擬雜訊序列、一接收到的虛擬雜訊序列以及一接收訊號的示意圖；第3圖是依照本案一些實施例所繪示之一偵測電路的電路圖；第4圖是依照本案一些實施例所繪示之一偵測電路的電路圖；以及第5圖是依照本案一些實施例所繪示之一偵測電路的運作方法的流程圖。

在本文中所使用的用詞『耦接』亦可指『電性耦接』，且用詞『連接』亦可指『電性連接』。『耦接』及『連接』亦可指二個或多個元件相互配合或相互互動。

參考第1圖。第1圖是依照本案一些實施例所繪示之偵測電路100的電路圖。在一些實施例中，偵測電路100配置於接收裝置當中。接收裝置會接收來自傳送裝置的虛擬雜訊序列(Pseudo-Noise Sequence，PN Sequence)。虛擬雜訊序列是由「+1」以及「-1」所組成的序列。接收裝置中的偵測電路100會依據所接收到的訊號判斷是否正確地接收到虛擬雜訊序列，進而判斷接收裝置與傳送裝置之間的同步程序是否完成。當同步程序完成後，傳送裝置與接收裝置之間即可進行訊號傳輸。

以第1圖示例而言，偵測電路100包含符號偵測電路120、儲存電路140、運算電路160以及比較電路180。儲存電路140耦接符號偵測電路120。運算電路160耦接儲存電路140。比較電路180耦接運算電路160。偵測電路100用以接收來自傳送裝置的虛擬雜訊序列(例如：第2圖中的虛擬雜訊序列PN[i])。

同時參考第1圖以及第2圖。第2圖是依照本案一些實施例所繪示之虛擬雜訊序列PN[i]、接收到的虛擬雜訊序列PNR[i]以及接收訊號r[i]的示意圖。以第2圖示例而言，來自傳送裝置的虛擬雜訊序列PN[i]包含八個符元。符元PN[0]為「+1」、符元PN[1]為「+1」、符元PN[2]為「+1」、符元PN[3]為「+1」、符元PN[4]為「-1」、符元PN[5]為「+1」、符元PN[6]為「+1」、符元PN[7]為「-1」。在一些其他的實施例中，虛擬雜訊序列PN[i]可包含更多個符元(例如：255個符元)。

來自傳送裝置的虛擬雜訊序列PN[i]經由傳輸通道傳輸後產生虛擬雜訊序列PNR[i]，而虛擬雜訊序列PNR[i]由偵測電路100的符號偵測電路120所接收。符號偵測電路120將接收到的虛擬雜訊序列PNR[i]轉換成接收訊號r[i]。在一些實施例中，符號偵測電路120可採用符號函數電路實現。當接收到的虛擬雜訊序列PNR[i]的第n個符元「等於或大於0」時，符號偵測電路120將接收訊號r[i]的第n個符元設定為「+1」。當接收到的虛擬雜訊序列PNR[i]的第n個符元「小於0」時，符號偵測電路120將接收訊號r[i]的第n個符元設定為「-1」。上述符號偵測電路120的實現方式僅為示例，各種可用以實現符號偵測電路120的實現方式皆在本案的範圍內。

以第2圖示例而言，由符號偵測電路120轉換出來的接收訊號r[i]亦包含八個符元。基於上述運作，在接收到的虛擬雜訊序列PNR[i]的各符元分別相同於虛擬雜訊序列PN[i]的各符元的情況(即未受符元間干擾以及通道品質影響的理想狀況)下，符元r[0]為「+1」、符元r[1]為「+1」、符元r[2]為「+1」、符元r[3]為「+1」、符元r[4]為「-1」、符元r[5]為「+1」、符元r[6]為「+1」、符元r[7]為「-1」。

若虛擬雜訊序列PN[i]的一符元與一相鄰符元為同號，該符元會被挑選作為第一運算符元。在一些實施例中，相鄰符元可為該符元的後一個符元。舉例而言，由於符元PN[0]與符元PN[1]皆為+1，因此符元PN[0]被挑選作為第一運算符元。同理，由於符元PN[1]與符元PN[2]皆為+1，因此符元PN[1]被挑選作為第一運算符元。以此類推。據此，第一運算符元包含符元PN[0]、PN[1]、PN[2]、PN[5](第2圖中以粗虛線標示)。在一些其他的實施例中，相鄰符元可為該符元的前一個符元。

相應地，從接收訊號r[i]中挑選出對應於上述該些第一運算符元的複數個符元作為第二運算符元。據此，第二運算符元包含符元r[0]、r[1]、r[2]、r[5](第2圖中以粗虛線標示)。

由於第一運算符元有四個，因此儲存電路140被設計成包含三個延遲器D[0]~D[2]、四個暫存器142[0]~142[3]、四個暫存器144[0]~144[3]。

在一些實施例中，三個延遲器D[0]~D[2]可分別具有不同的延遲時間。以上述實施例而言，延遲器D[0]的延遲時間相同於延遲器D[1]的延遲時間相同，但不同於延遲器D[2]的延遲時間。

四個暫存器142[0]~142[3]分別用以儲存上述四個第一運算符元PN[0]、PN[1]、PN[2]、PN[5]。而四個暫存器144[0]~144[3]分別用以儲存上述四個第二運算符元r[0]、r[1]、r[2]、r[5]。

以第1圖示例而言，運算電路160包含乘法電路162以及加法電路164。乘法電路162包含四個乘法器。加法電路164包含三個加法器。第一個乘法器將第一運算符元PN[0](值為+1)與第二運算符元r[0](值為+1)進行相乘，以產生運算值(值為+1)。第二個乘法器將第一運算符元PN[1](值為+1)與第二運算符元r[1](值為+1)進行相乘，以產生運算值(值為+1)。第一個加法器將來自第一個乘法器的運算值與來自第二個乘法器的運算值進行相加。以此類推。將會產生運算值Y(值為4)。基於上述運作，當正確地接收虛擬雜訊序列PN[i]的其中一符元時，運算值Y會增加。反之，當非正確地接收虛擬雜訊序列PN[i]的其中一符元時，運算值Y會減少。舉例而言，在第一運算符元為「+1」的情況下，當非正確地接收時，第二運算符元可能為「-1」。據此，對應的乘法器所產生的運算值為「-1」。此運算值會使得運算值Y減少。據此，運算值Y可反映出接收到的虛擬雜訊序列PNR[i]的正確度。

在一些其他的實施例中，符號偵測電路120可用截剪器(slicer)實現，同時，乘法電路162中的該些乘法器可分別由複數個反互斥或閘(XNOR gate)取代。在這些實施例中，當接收到的虛擬雜訊序列PNR[i]的第n個符元「等於或大於0」時，符號偵測電路120將接收訊號r[i]的第n個符元設定為「+1」。當接收到的虛擬雜訊序列PNR[i]的第n個符元「小於0」時，符號偵測電路120將接收訊號r[i]的第n個符元設定為「0」。在這些實施例中，虛擬雜訊序列PN[i]的第n個符元將傳輸至其中一個反互斥或閘的其中一個輸入端，且接收訊號r[i]的第n個符元將傳輸至此反互斥或閘的另一個輸入端，當PN[i]為「+1」時，其輸出到反互斥或閘的其中一個輸入端的值為「1」，反之，當PN[i]為「-1」時，其輸出到反互斥或閘的其中一個輸入端的值為「0」。

據此，當虛擬雜訊序列PN[i]的第n個符元以及接收訊號r[i]的第n個符元皆對應至「+1」或「-1」時，此反互斥或閘的輸出值為「+1」。當虛擬雜訊序列PN[i]的第n個符元以及接收訊號r[i]的第n個符元的其中一者對應至「+1」且另一者對應至「-1」時，此反互斥或閘的輸出值為「0」。基於上述運作，當正確地接收虛擬雜訊序列PN[i]的其中一符元時，運算值Y會增加。反之，當非正確地接收虛擬雜訊序列PN[i]的其中一符元時，運算值Y不變。據此，運算值Y可反映出接收到的虛擬雜訊序列PNR[i]的正確度。

接著，比較電路180會將運算值Y與門檻值TS進行比較，以產生比較結果CR。在一些實施例中，比較電路180可採用比較器實現。而接收裝置的處理電路(圖未示)可依據比較結果CR判斷接收裝置的偵測電路100是否正確地接收虛擬雜訊序列PN[i]。舉例而言，當比較結果CR為運算值Y等於或小於門檻值TS時，處理電路判斷偵測電路100未正確地接收虛擬雜訊序列PN[i]。相反地，當比較結果CR為運算值Y大於門檻值TS時，處理電路判斷偵測電路100正確地接收虛擬雜訊序列PN[i]。此時，處理電路判斷傳輸裝置與接收裝置之間的同步程序已完成。接著，傳送裝置與接收裝置之間可開始進行訊號傳輸。

在一些更進一步的實施例中，傳輸裝置以及接收裝置中都配置有偵測電路100。在運作上，傳輸裝置會將虛擬雜訊序列PN[i]傳送給接收裝置的偵測電路100，而接收裝置的偵測電路100會判斷接收裝置是否正確地接收虛擬雜訊序列PN[i]。相似地，接收裝置也會將虛擬雜訊序列PN[i]傳送給傳輸裝置的偵測電路100，而傳輸裝置的偵測電路100會判斷接收裝置是否正確地接收虛擬雜訊序列 PN[i]。當接收裝置以及傳輸裝置皆正確地接收虛擬雜訊序列PN[i]時，傳輸裝置與接收裝置之間的同步程序才完成。

第一運算符元的挑選機制可推廣至更多的相鄰符元。在一些其他的實施例中，若虛擬雜訊序列PN[i]的第i個符元與第(i+1)個符元以及第(i-1)個符元皆為同號，第i個符元會被挑選作為第一運算符元。在一些其他的實施例中，若虛擬雜訊序列PN[i]的第i個符元與第(i+2)個符元、第(i+1)個符元、第(i-1)個符元、第(i-2)個符元皆為同號，第i個符元會被挑選作為第一運算符元。

在一些相關技術中，偵測電路是對所有符元進行運算。然而，當虛擬雜訊序列PN[i]中相鄰兩符元為不同號(例如：一個符元為+1，另一個符元為-1)時，接收到的虛擬雜訊序列PNR[i]的對應兩符元容易因符元間干擾(ISI)而被誤判，使得系統的準確度下降。相反地，當虛擬雜訊序列PN[i]中連續多個符元皆為同號時，接收到的虛擬雜訊序列PNR[i]的對應符元較不易出錯。據此，偵測電路100從虛擬雜訊序列PN[i]的連續多個同號符元中挑選出一個符元作為第一運算符元，且利用這些第一運算符元與對應的第二運算符元進行運算。由於被挑選出來的第一運算符元(或第二運算符元)的數量小於虛擬雜訊序列PN[i]的符元數量。如此，可在不損失準確度的情況下，減少運算電路160中乘法器的數量以及運算電路160中加法器的數量，使得偵測電路100的電路複雜度以及運算複雜度得以降低。

另外，在一些相關技術中，是採用多符元的類比數位轉換器對接收到的虛擬雜訊序列PNR[i]進行轉換。相較於多符元的類比數位轉換器，符號偵測電路120的複雜度較低。因此，偵測電路100的複雜度得以降低。

另外，在一些相關技術中，第二運算符元為浮點數(floating number)。相較於這些相關技術，由符號偵測電路120所轉換出的接收訊號r[i]中的各符元為「-1」或「+1」。如此，從接收訊號r[i]中挑選出來的第二運算符元皆非浮點數。也就是說，儲存在儲存電路140中的該些第一運算符元以及該些第二運算符元皆非浮點數。如此，儲存電路140的成本得以降低，且運算電路160的運算複雜度以及成本也能降低。

參考第3圖。第3圖是依照本案一些實施例所繪示之偵測電路300的電路圖。為易於理解，於第3圖的類似元件將與第1圖使用相同標號。以下僅針對第3圖與第1圖之間的不同處進行描述。

當虛擬雜訊序列PN[i]包含N個符元時，儲存電路340包含(N-1)個延遲器D[0]~D[N-2]、N個暫存器142[0]~142[N-1]以及N個暫存器144[0]~144[N-1]，乘法電路362包含N個乘法器，且加法電路364包含(N-1)個加法器。虛擬雜訊序列PN[i]的該些符元會分別儲存在暫存器142[0]~142[N-1]中。接收訊號r[i]的該些符元會分別被儲存在暫存器144[0]~144[N-1]中。如前所述，虛擬雜訊序列PN[i]的符元PN[0]、PN[1]、PN[2]、PN[3]、PN[5]、PN[6]為「+1」且接收訊號r[i]的符元r[0]、r[1]、r[2]、 r[3]、r[5]、r[6]為「+1」。虛擬雜訊序列PN[i]的其餘符元為為「-1」且接收訊號r[i]的其餘符元為「-1」。如此，所有乘法器的運算值為「+1」。加法電路364將所有乘法器的運算值進行相加，以產生運算值Y。關於偵測電路300的其他相關內容相似於第1圖的偵測電路100，故於此不再贅述。

參考第4圖。第4圖是依照本案一些實施例所繪示之偵測電路400的電路圖。為易於理解，於第4圖的類似元件將與第3圖使用相同標號。以下僅針對第4圖與第3圖之間的不同處進行描述。

以第4圖示例而言，偵測電路400更包含N個開關S[0]~S[N-1]。該些開關S[0]~S[N-1]分別與該些乘法器耦接。如前所述，由於虛擬雜訊序列PN[i]的符元PN[0]、PN[1]、PN[2]、PN[5]被挑選為第一運算符元，因此對應於該些第一運算符元PN[0]、PN[1]、PN[2]、PN[5]的開關S[0]、S[1]、S[2]、S[5]被控制為導通，而其餘開關被控制為截止。如此，運算電路160將只對第一運算符元PN[0]、PN[1]、PN[2]、PN[5]以及第二運算r[0]、r[1]、r[2]、r[5]進行運算(非對所有符元進行運算)以產生運算值Y。關於偵測電路400的其他相關內容相似於第3圖的偵測電路300，故於此不再贅述。

參考第5圖。第5圖是依照本案一些實施例所繪示之一偵測電路的運作方法500的流程圖。運作方法500包含操作S502、S504以及S506。在一些實施例中，運作方法 500被應用於第1圖的偵測電路100中，但本案不以此為限。為易於理解，運作方法500將搭配第1圖進行討論。

在操作S502中，藉由符號偵測電路120依據接收到的虛擬雜訊序列PNR[i]產生接收訊號r[i]，其中接收到的虛擬雜訊序列PNR[i]對應於虛擬雜訊序列PN[i]。在一些實施例中，來自傳送裝置的虛擬雜訊序列PN[i]經由傳輸通道傳輸後產生虛擬雜訊序列PNR[i]，而虛擬雜訊序列PNR[i]由偵測電路100的符號偵測電路120所接收。當接收到的虛擬雜訊序列PNR[i]的第n個符元「等於或大於0」時，符號偵測電路120將接收訊號r[i]的第n個符元設定為「+1」。當接收到的虛擬雜訊序列PNR[i]的第n個符元「小於0」時，符號偵測電路120將接收訊號r[i]的第n個符元設定為「-1」或「0」。

在操作S504中，藉由運算電路160依據虛擬雜訊序列PN[i]的複數第一運算符元以及接收訊號r[i]的複數第二運算符元產生複數第一運算值，且依據該些第一運算值產生第二運算值。在一些實施例中，若虛擬雜訊序列PN[i]的一符元與一相鄰符元為同號，該符元被挑選為第一運算符元。而接收訊號r[i]中的對應符元則為第二運算符元。在一些實施例中，運算電路160的乘法電路162分別將該些第一運算符元的一者與該些第二運算符元的一對應符元進行相乘，以產生些第一運算值。運算電路160的加法電路164將該些第一運算值相加以產生運算值Y。

在操作S506中，藉由比較電路180依據運算值 Y以及門檻值TS產生比較結果CR。在一些實施例中，當比較結果CR為運算值Y大於門檻值TS時，處理電路判斷偵測電路100正確地接收虛擬雜訊序列PN[i]。相反地，當比較結果CR為運算值Y等於或小於門檻值TS時，處理電路判斷偵測電路100未正確地接收虛擬雜訊序列PN[i]。

雖然本案已以實施方式揭露如上，然其並非用以限定本案，任何本領域具通常知識者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧偵測電路

120‧‧‧符號偵測電路

140‧‧‧儲存電路

160‧‧‧運算電路

162‧‧‧乘法電路

164‧‧‧加法電路

180‧‧‧比較電路

PN[i]、PNR[i]‧‧‧虛擬雜訊序列

r[i]‧‧‧接收訊號

D[0]、D[1]、D[2]‧‧‧延遲器

142[0]、142[1]、142[2]、142[3]、144[0]、144[1]、144[2]、144[3]‧‧‧暫存器

PN[0]、PN[1]、PN[2]、PN[5]、r[0]、r[1]、r[2]、r[5]‧‧‧ 符元

Y‧‧‧運算值

TS‧‧‧門檻值

CR‧‧‧比較結果

Claims

一種偵測電路，包含：一運算電路，用以依據一虛擬雜訊序列的複數第一運算符元以及一接收訊號的複數第二運算符元產生複數第一運算值，且依據該些第一運算值產生一第二運算值，其中若該虛擬雜訊序列的一符元與一相鄰符元為同號，該符元為該些第一運算符元之一，其中該些第二運算符元分別對應於該些第一運算符元；以及一比較電路，用以依據該第二運算值以及一門檻值產生一比較結果，其中該比較結果用以判斷該偵測電路是否正確地接收該虛擬雜訊序列。
如請求項1所述的偵測電路，其中該運算電路包含一乘法電路，且該乘法電路包含：複數乘法器，分別用以將該些第一運算符元的一者與該些第二運算符元的一對應符元相乘，以產生該些第一運算值，其中該虛擬雜訊序列包含N個符元，且該些乘法器的數量小於N。
如請求項2所述的偵測電路，其中該運算電路更包含一加法電路，且該加法電路包含：複數加法器，用以將該些第一運算值相加以產生該第二運算值。
如請求項1所述的偵測電路，其中該運算電路包含一乘法電路，且該乘法電路包含：複數乘法器，分別與複數開關耦接，其中該些開關中對應於該些第一運算符元的該些開關為導通，以產生該些第一運算值。
一種偵測電路，包含：一符號偵測電路，用以依據對應於一虛擬雜訊序列的一接收到的虛擬雜訊序列產生一接收訊號；一運算電路，用以依據該虛擬雜訊序列的複數第一運算符元以及該接收訊號的複數第二運算符元產生複數第一運算值，且依據該些第一運算值產生一第二運算值，其中該些第二運算符元分別對應於該些第一運算符元；以及一比較電路，用以依據該第二運算值以及一門檻值產生一比較結果，其中該比較結果用以判斷該偵測電路是否正確地接收該虛擬雜訊序列。
如請求項5所述的偵測電路，其中當該接收到的虛擬雜訊序列的第n個符元等於或大於0時，該接收訊號的第n個符元為+1。
如請求項5所述的偵測電路，其中當該接收到的虛擬雜訊序列的第n個符元小於0時，該接收訊號的第n個符元為-1或0。
一種偵測電路的運作方法，包含：藉由一符號偵測電路依據對應於一虛擬雜訊序列的一接收到的虛擬雜訊序列產生一接收訊號；藉由一運算電路依據該虛擬雜訊序列的複數第一運算符元以及該接收訊號的複數第二運算符元產生複數第一運算值，且依據該些第一運算值產生一第二運算值，其中若該虛擬雜訊序列的一符元與一相鄰符元為同號，該符元為該些第一運算符元之一，其中該些第二運算符元分別對應於該些第一運算符元；以及藉由一比較電路依據該第二運算值以及一門檻值產生一比較結果，其中該比較結果用以判斷該偵測電路是否正確地接收該虛擬雜訊序列。
如請求項8所述的運作方法，其中藉由該符號偵測電路依據該接收到的虛擬雜訊序列產生該接收訊號的操作包含：當該接收到的虛擬雜訊序列的第n個符元等於或大於0時，藉由該符號偵測電路產生該接收訊號的第n個符元且該接收訊號的第n個符元為+1。
如請求項8所述的運作方法，其中藉由該符號偵測電路依據該接收到的虛擬雜訊序列產生該接收訊號的操作包含：當該接收到的虛擬雜訊序列的第n個符元小於0時，藉由該符號偵測電路產生該接收訊號的第n個符元且該接收訊號的第n個符元為-1或0。