TWI729102B - 低雜訊裝置、半導體裝置及其製造方法 - Google Patents

低雜訊裝置、半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI729102B
TWI729102B TW106110505A TW106110505A TWI729102B TW I729102 B TWI729102 B TW I729102B TW 106110505 A TW106110505 A TW 106110505A TW 106110505 A TW106110505 A TW 106110505A TW I729102 B TWI729102 B TW I729102B
Authority
TW
Taiwan
Prior art keywords
substrate
isolation feature
gate
channel
region
Prior art date
Application number
TW106110505A
Other languages
English (en)
Other versions
TW201743370A (zh
Inventor
其翔 梁
黃崎峰
蔡輔桓
郭舫廷
何孟昌
魏佑霖
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201743370A publication Critical patent/TW201743370A/zh
Application granted granted Critical
Publication of TWI729102B publication Critical patent/TWI729102B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/93—Variable capacitance diodes, e.g. varactors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66174—Capacitors with PN or Schottky junction, e.g. varactors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

一種低雜訊裝置包括隔離特徵，所述隔離特徵位於基底 中。所述低雜訊裝置進一步包括閘極堆疊，所述閘極堆疊位於所述基底中的通道的上方。所述閘極堆疊包括閘極介電層以及閘極電極，所述閘極介電層延伸於所述隔離特徵的一部分的上方，所述閘極電極位於所述閘極介電層的上方。所述低雜訊裝置進一步包括電荷陷獲減少結構，所述電荷陷獲減少結構相鄰於所述隔離特徵。所述電荷陷獲減少結構被配置用以減少與所述隔離特徵與所述通道之間的介面相鄰的電荷載子的數目。

Description

低雜訊裝置、半導體裝置及其製造方法
本發明實施例是有關於一種低雜訊裝置及其形成方法與半導體裝置及其製造方法。
電晶體被用於形成各種各樣的電子裝置。一種常用的電晶體是互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電晶體，原因是其功耗相對低、速度快且易於製造。CMOS電晶體被用於例如CMOS圖像感測器(CMOS image sensor，CIS)等裝置中。CMOS圖像感測器容易受隨機電報信號(random telegraph signal，RTS)雜訊及閃爍雜訊(flicker noise)影響，此會降低CMOS圖像感測器的敏感度。
CMOS圖像感測器中的隨機電報信號雜訊及閃爍雜訊的一個源頭是在通道與隔離特徵之間的介面處陷獲的電荷載子。電荷載子會在電晶體的導電性週期期間在通道與隔離特徵之間的介面處被陷獲。在某些情形中，被陷獲的電荷載子嵌入電晶體的隔離特徵的表面中或閘極介電層的表面中。由於這些被陷獲的電荷 載子擺脫了隔離特徵或閘極介電層，因此流經通道的電流會經歷不可預知的增大，此會致使在電晶體的輸出產生雜訊。
一種低雜訊裝置包括隔離特徵，隔離特徵位於基底中。低雜訊裝置進一步包括閘極堆疊，閘極堆疊位於基底中的通道的上方。閘極堆疊包括閘極介電層以及閘極電極，閘極介電層延伸於隔離特徵的一部分的上方，閘極電極位於閘極介電層的上方。低雜訊裝置進一步包括電荷陷獲減少結構，電荷陷獲減少結構相鄰於隔離特徵。電荷陷獲減少結構被配置用以減少隔離特徵與通道之間的介面相鄰的電荷載子的數目。
本發明實施例提出一種低雜訊裝置包括隔離特徵，所述隔離特徵位於基底中。所述低雜訊裝置進一步包括閘極堆疊，所述閘極堆疊位於所述基底中的通道的上方，其中所述隔離特徵接觸所述通道。所述低雜訊裝置進一步包括經摻雜的觸點，位於所述基底中以及與所述通道相對的所述隔離特徵的一側上，其中所述經摻雜的觸點界定變容器，且所述經摻雜的觸點接觸所述隔離特徵。
本發明實施例提出一種低雜訊裝置包括隔離特徵，所述隔離特徵位於基底中。所述低雜訊裝置進一步包括閘極堆疊，所述閘極堆疊位於所述基底中的通道的上方，其中所述隔離特徵接觸所述通道。所述低雜訊裝置進一步包括植入區，所述植入區位 於所述隔離特徵與所述通道之間的介面處，其中所述植入區包含非摻雜劑材料。
本發明實施例提出一種半導體裝置，包括：基底，其中所述基底包括通道區；隔離特徵，位於所述基底中，其中所述隔離特徵包括：第一部分，位於所述基底中；以及第二部分，沿著所述基底的頂表面延伸，其中所述第二部分部分地覆蓋所述通道區；以及閘極結構，位於所述基底上，其中所述閘極結構部分地覆蓋所述隔離特徵的所述第二部分，且所述閘極結構覆蓋少於所述隔離特徵的所述第二部分之全部，所述閘極結構覆蓋所述通道區之全部。
本發明實施例提出一種半導體裝置，包括：基底，其中所述基底包括通道區；隔離特徵，位於所述基底中，其中所述隔離特徵包括：第一部分，位於所述基底中；第二部分，沿著所述基底的頂表面延伸，其中所述第二部分部分地覆蓋所述通道區；以及第三部分，沿著所述基底的頂表面延伸，其中所述第三部分部分地覆蓋位於與所述通道區相對的所述隔離特徵的一側上之所述基底的區域，且所述基底的所述區域透過所述隔離特徵的所述第一部分與所述通道區相隔開；以及閘極結構，位於所述基底上，其中所述閘極結構部分地覆蓋所述隔離特徵的所述第二部分，且所述閘極結構覆蓋少於全部的所述隔離特徵的所述第二部分。
本發明實施例提出一種半導體裝置，包括：基底，其中 所述基底包括通道區；隔離特徵，位於所述基底中，其中所述隔離特徵包括：第一部分，位於所述基底中；以及第二部分，沿著所述基底的頂表面延伸，其中所述第二部分的底表面係低於所述基底的所述頂表面；以及閘極結構，位於所述基底上，其中所述閘極結構位在所述隔離特徵的所述第二部分之上。
本發明實施例提出一種製造半導體裝置的方法，包括：蝕刻基底以在所述基底中定義出溝渠，其中所述溝渠鄰近位於所述基底中的主動區，且蝕刻所述基底包括圖案化罩幕；部分地移除所述罩幕以暴露出所述主動區的第一部分，其中所述第一部分從所述溝渠以第一距離延伸；沉積介電材料以填充所述溝渠並覆蓋所述主動區的所述第一區域；移除所述罩幕，其中移除所述罩幕包括保留覆蓋所述主動區的所述第一部分之所述介電材料；以及形成閘極結構於所述主動區上以及所述介電材料上。
本發明實施例提出一種製造半導體裝置的方法，包括：圖案化位於基底上的罩幕以暴露出所述基底的第一部分；蝕刻所述基底的所述第一部分以定義出溝渠；移除部分的所述罩幕以定義出暴露鄰近所述溝渠之所述基底的第二部分的開口；以介電材料填充所述溝渠以及所述開口；移除所述罩幕；以及形成閘極結構，其中所述閘極結構於位在所述基底的所述第二部分之上方的所述介電材料上延伸。
本發明實施例提出一種製造半導體裝置的方法，包括： 植入第一摻雜劑至基底內以在所述基底中定義主動區；植入第二摻雜劑至所述基底內以定義摻雜區；在所述基底上沉積罩幕；圖案化所述罩幕以暴露出位於所述主動區與所述摻雜區之間的所述基底的第一部分；蝕刻所述基底的所述第一部分以定義溝渠；以介電材料填充所述溝渠；移除所述罩幕；以及形成閘極結構，其中所述閘極結構在所述介電材料上延伸。
本發明實施例提出一種半導體裝置，包括：基底；隔離特徵，其中所述隔離特徵包括：第一部分，位於所述基底中；以及第二部分，沿著所述基底的頂表面延伸，其中所述第二部分的底表面係低於所述基底的所述頂表面；以及閘極結構，位於所述基底上，其中所述閘極結構沿著所述隔離特徵的所述第二部分的頂表面延伸。
本發明實施例提出一種半導體裝置，包括：基底；主動區，位於所述基底中；隔離特徵，其中所述隔離特徵包括位於所述基底中的第一部分，且所述基底中的所述第一部分的深度大於所述基底中的所述主動區的深度；以及植入區，位於所述基底中，其中所述植入區包括非摻雜劑材料，且所述植入區直接地接觸所述第一部分與所述主動區之兩者。
本發明實施例提出一種製造半導體裝置的方法，包括：圖案化位於基底上的罩幕；使用所述罩幕蝕刻所述基底以定義出溝渠；以介電材料填充所述溝渠以形成隔離特徵；於所述基底中 植入主動區；以及於所述基底中植入非摻雜劑材料以在所述主動區與所述隔離特徵之間形成植入區，其中所述基底中的所述植入區的深度大於所述基底中的所述主動區的深度。
100、100’、200、200’、300、300’、300”、300*、500、500’、500”、500*、500^、600、600’、600”、600*:低雜訊裝置
102:基底
104:通道
106、106’、106”:閘極介電層
108、108’、108”:閘極電極
110、330:隔離特徵
112、112’:植入區
220:接觸區域/觸點/接觸區
335:隔離懸伸部
400:方法
402、404、406、408、410、412、414、416:操作
550、550’、680:罩幕
560:溝渠
570:襯墊
690:介電材料
695:間隔元件
Nd、Ns:距離
Vc:電壓
根據以下的詳細說明並配合所附圖式以了解本發明實施例。應注意的是，根據本產業的一般作業，各種特徵並未按照比例繪製。事實上，為了清楚說明，可能任意的放大或縮小元件的尺寸。
圖1A是根據一些實施例的低雜訊裝置的剖視圖。
圖1B是根據一些實施例的低雜訊裝置的剖視圖。
圖2A是根據一些實施例的低雜訊裝置的剖視圖。
圖2B是根據一些實施例的低雜訊裝置的剖視圖。
圖3A是根據一些實施例的低雜訊裝置的剖視圖。
圖3B是根據一些實施例的低雜訊裝置的剖視圖。
圖3C是根據一些實施例的低雜訊裝置的剖視圖。
圖3D是根據一些實施例的低雜訊裝置的剖視圖。
圖4是根據一些實施例的製作低雜訊裝置的方法的流程圖。
圖5A至圖5E是根據一些實施例的在加工的各個階段期間的低雜訊裝置的剖視圖。
圖6A至圖6D是根據一些實施例的在加工的各個階段期間的低雜訊裝置的剖視圖。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵“的上方”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
為了減少隨機電報信號(RTS)雜訊及/或閃爍雜訊，設計了一種低雜訊裝置以限制在通道與隔離特徵之間的介面處被陷獲的電荷載子的數目。減少被陷獲的電荷載子的數目會降低被陷 獲的電荷載子從通道/隔離特徵介面逸出並在流經電晶體的電流中造成波動的風險。被陷獲的電荷載子的數目是透過以下中的至少一者而減少：在通道/隔離特徵介面中植入離子；引入觸點以形成變容器(varactor)；增添隔離特徵懸伸部以將通道的電流載送區域與通道/隔離特徵介面間隔開；或者在通道與隔離特徵相鄰的一部分的上方形成介電間隔元件。在某些實施例中，這些結構被稱作電荷陷獲減少結構(charge trapping reducing structure)。這些不同的方式可被單獨使用或組合起來使用以幫助減少裝置內的雜訊的量。減少例如CMOS圖像感測器等裝置中的雜訊將會提高感測器的敏感度，從而提高圖像品質。
圖1A是根據一些實施例的低雜訊裝置100的剖視圖。低雜訊裝置100包括基底102及位於基底102中的通道104。閘極介電層106延伸於通道104的上方；且閘極電極108位於閘極介電層106的上方。隔離特徵110位於基底102中。閘極介電層106及閘極電極108延伸於隔離特徵110的頂表面的上方。隔離特徵110的頂表面的一部分被閘極介電層106及閘極電極108暴露出。植入區112位於通道104與隔離特徵110的介面處。植入區112延伸於通道104下面。隔離特徵110的深度大於植入區112的深度。
基底102是用於支撐低雜訊裝置100的各元件的半導體元件。在某些實施例中，基底102包括：元素半導體，包括呈晶 體結構、多晶結構、或非晶結構的矽或鍺；化合物半導體，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及銻化銦(indium antimonide)；合金半導體，包括矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及砷化磷鎵銦(GaInAsP)；任何其他適合的材料；或者其組合。在某些實施例中，合金半導體基底具有梯度SiGe特徵，其中Si與Ge組成物的比率會在梯度SiGe特徵的不同位置之間有所改變。在某些實施例中，合金SiGe形成於矽基底的上方。在某些實施例中，基底102是應變(strained)SiGe基底。在某些實施例中，半導體基底具有絕緣層上半導體結構，例如絕緣層上矽(silicon on insulator，SOI)結構。在某些實施例中，半導體基底包括經摻雜的磊晶層(epi layer)或埋置層(buried layer)。在某些實施例中，化合物半導體基底具有多層式結構，或者所述基底包括多層式化合物半導體結構。在某些實施例中，基底102是經摻雜的。在某些實施例中，基底102是未經摻雜的或經無意摻雜的(unintentionally doped，UID)。
通道104是基底102具有的高摻雜劑濃度的區域，其中通道104的摻雜劑濃度比基底102的主體區(bulk region)高。通道104是低雜訊裝置100的導電路徑，其中電荷載子從低雜訊裝置100的一側(例如，源極)被傳送至低雜訊裝置100的另一側 (例如，汲極)。在某些實施例中，通道104是經n型摻雜的且含有n型摻雜劑(dopant)，例如磷、砷或其他適合的n型摻雜劑。在某些實施例中，通道104是經p型摻雜的且含有p型摻雜劑，例如硼、鎵或其他適合的p型摻雜劑。在某些實施例中，通道104中的摻雜劑類型與經摻雜的基底102中的摻雜劑類型相同。在某些實施例中，通道104中的摻雜劑類型與經摻雜的基底102中的摻雜劑類型相反。
閘極介電層106將閘極電極108與通道104絕緣。閘極介電層106具有實質上均勻的厚度。閘極介電層106延伸於隔離特徵110的頂表面的一部分的上方。在某些實施例中，閘極介電層106包含氧化矽、氮化矽、氮氧化矽或其它適合的介電材料。在某些實施例中，閘極介電層106為高k介電材料，例如二氧化鉿、二氧化鋯、二氧化鈦或其它其它適合的高k介電材料。高k介電材料具有比二氧化矽高的介電常數(即k值)，即具有大於3.9的k值。
閘極電極108是被配置成接收閘極電壓信號的導電元件，用於控制通道104的導電性。閘極電極108直接接觸閘極介電層106。在某些實施例中，閘極電極108透過其他層(例如功函數層)而與閘極介電層106分開。閘極電極108所具有的寬度與閘極介電層106相同。在某些實施例中，閘極電極108所具有的寬度與閘極介電層106不同。閘極電極108與閘極介電層106位 於隔離特徵110的頂表面的同一部分上。在某些實施例中，閘極電極108在隔離特徵110的頂表面上佔據的面積比閘極介電層106更小。在某些實施例中，閘極電極108包含金屬材料。在某些實施例中，閘極電極108包含多晶矽。在某些實施例中，閘極電極108包含導電聚合物。
隔離特徵110有助於將通道104與基底102中的其他導電特徵絕緣。隔離特徵110的深度大於通道104的深度。隔離特徵110包含介電材料。在某些實施例中，隔離特徵110包含氧化矽、氮化矽、氮氧化矽或其它適合的介電材料。在某些實施例中，隔離特徵110包括主體部分及位於隔離特徵110與基底102(包括通道104)的介面與所述主體部分之間的襯墊(liner)。襯墊是隔離特徵110的一部分，沿基底102中的開口的側壁而形成。隔離特徵110的主體部分被接著用於填充基底中的開口的其餘部分。將參照圖5A至圖5E，闡述襯墊及本體部分的一個實例。在某些實施例中，主體部分的材料與襯墊的材料相同。在某些實施例中，主體部分的材料與襯墊的材料不同。隔離特徵110的頂表面與基底102的頂表面實質上共面。最靠近通道104的隔離特徵110的頂表面被閘極介電層106及閘極電極108覆蓋。在某些實施例中，隔離特徵110被稱作淺溝渠隔離(shallow trench isolation，STI)。
植入區112位於隔離特徵110與通道104之間的介面處。植入區112包含對隔離特徵110及通道104的導電性的影響最小 的材料。被植入以形成植入區112的材料不是p型摻雜劑或n型摻雜劑。在某些實施例中，所述材料被稱作非摻雜劑植入劑(non-dopant implant)。在某些實施例中，植入區112包含含氟材料，例如氟、二氟化硼或其它其它適合的含氟材料。在某些實施例中，植入區112中的非摻雜劑植入劑的濃度大於約1×1012ions/cm3。若非摻雜劑植入劑的濃度過低，則非摻雜劑植入劑的量會不足以保持所嵌入的電荷載子且雜訊無法得到充分降低。
從通道104的上表面來說，植入區112的深度大於通道104的深度。在某些實施例中，由於通道104中的電荷載子最有可能與閘極介電層106相鄰，因此植入區112的深度小於通道104的深度。在某些實施例中，植入區112的深度大於0.02微米(μm)。若植入區112的深度過小，則電荷載子被嵌入隔離特徵110但不包括植入區112的部分的風險會增大。植入區112的深度取決於用於形成植入區112的植入製程的能量。植入區112的深度會隨所述能量的增大而增大。所述植入製程的能量被選擇成維持非摻雜劑植入劑在隔離特徵110與通道104的介面處。
植入區112的厚度小於約20奈米(nm)。植入區112的厚度是在垂直於隔離特徵110的側壁的方向上測量。若植入區112的厚度過大，則隔離特徵110的絕緣能力會降低。
在某些實施例中，植入區112包括一部分的隔離特徵110與通道104。在某些實施例中，植入區112完全位於隔離特徵110 內。在某些實施例中，植入區112包括位於基底102中且通道104外的一部分。植入區112位於隔離特徵110的單一側上。在某些實施例中，植入區112是透過傾斜植入製程(angled implantation process)而形成。
透過在隔離特徵110與通道104之間的介面處植入如氟等材料，嵌入隔離特徵110中的電荷載子會被所植入的材料保持在定位上。例如，若被陷獲的電荷載子是電洞(hole)，則帶負電的氟離子將吸引帶正電的電洞並防止所嵌入的電洞擺脫隔離特徵110。與不包括植入區112的裝置相比，減少擺脫隔離特徵110的被陷獲的電荷載子的量有助於減少在低雜訊裝置100的運行期間流經通道104的電流中的波動。
圖1B是根據一些實施例的低雜訊裝置100’的剖視圖。低雜訊裝置100’與低雜訊裝置100中，相同的元件具有相同的參考編號。與低雜訊裝置100相比，低雜訊裝置100’包括位在基底102中延伸於整個隔離特徵110周圍的植入區112’。植入區112’沿隔離特徵110的側壁及底表面延伸。在某些實施例中，與用於形成植入區112的傾斜植入製程相比，植入區112’是使用垂直植入製程(vertical implantation process)而形成。
圖2A是根據一些實施例的低雜訊裝置200的剖視圖。低雜訊裝置200包括某些與低雜訊裝置100的元件相同的元件。相同的元件具有相同的參考編號。與低雜訊裝置100相比，低雜訊 裝置200包括位在相對於通道104的隔離特徵110的一側上的接觸區域220。從觸點220的邊緣到閘極介電層106的邊緣的距離Nd大於零。觸點220被配置成與通道104形成變容器。變容器是一種基於所施加電壓而具有可變電容的二極體。觸點220被配置成接收電壓Vc，電壓Vc可用於調整變容器的電容。
觸點220是透過在基底102中植入摻雜劑而形成。在某些實施例中，所述植入製程為垂直植入製程。在某些實施例中，所述植入製程為傾斜植入製程。
觸點220的摻雜劑濃度大於通道104的摻雜劑濃度。觸點220的摻雜劑濃度為至少約1×1011ions/cm3。在某些例子中，當觸點220的摻雜劑濃度降低時，提供電壓Vc的接觸線(contact line)與觸點220之間的歐姆接觸(ohmic contact)會具有過大的電阻。觸點220的深度小於通道104的深度。在某些實施例中，觸點220的深度大於或等於通道104的深度。在某些實施例中，觸點220的摻雜劑類型與通道104的摻雜劑類型相同。在某些實施例中，觸點220的摻雜劑類型與通道104的摻雜劑類型不同。在某些實施例中，觸點220中的摻雜劑的物質與通道104中的物質相同。在某些實施例中，觸點220中的摻雜劑的物質與通道104中的物質不同。
距離Nd有助於防止從閘極電極108到觸點220的電性路徑的存在，所述電性路徑可能會使得低雜訊裝置200無法如預期 般發揮作用。在某些實施例中，距離Nd等於能夠可靠地製造出的最小距離。在某些情形中，能夠可靠地製造出的最小距離被稱作最小間距(minimum spacing distance)。在某些實施例中，距離Nd小於約0.3μm。當距離Nd增大時，則由觸點220形成的變容器的影響會減小。
在低雜訊裝置200中包括觸點220有助於形成與隔離特徵110與通道104的介面相鄰的電荷載子耗盡區(charge carrier depletion region)。透過向觸點220施加電壓Vc，來調整電荷載子耗盡區的大小。電荷載子耗盡區所具有的電荷載子的數目比通道104的其他部分少。減少耗盡區中的電荷載子的數目會降低電荷載子在隔離特徵110與通道104的介面處被陷獲的風險。另外，調整電壓Vc有助於對低雜訊裝置200的功函數進行微調。
圖2B是根據一些實施例的低雜訊裝置200’的剖視圖。低雜訊裝置200’與低雜訊裝置200中，相同的元件具有相同的參考編號。與低雜訊裝置200相比，低雜訊裝置200’包括與低雜訊裝置100(圖1A)相似的植入區112。在某些實施例中，低雜訊裝置200’包括與低雜訊裝置100’(圖1B)相似的植入區112’。在某些實施例中，低雜訊裝置200’包括位在基底102中延伸於整個隔離特徵110周圍的植入區112’。在某些實施例中，植入區112’位於觸點220與隔離特徵110之間。
植入區112與觸點220的組合有助於進一步減少在隔離 特徵110與通道104的介面處被陷獲的電荷載子。觸點220形成變容器，所述變容器會形成減少所述介面附近的電荷載子的數目的耗盡區。植入區112幫助保持嵌入隔離特徵110中的任何電荷載子。與其他裝置相比，提高保持被陷獲的電荷載子的能力與隔離特徵110與通道104的介面處的電荷載子的數目減少的組合有助於進一步降低雜訊。
圖3A是根據一些實施例的低雜訊裝置300的剖視圖。低雜訊裝置300包括某些與低雜訊裝置100的元件相同的元件。相同的元件具有相同的參考編號。與低雜訊裝置100相比，低雜訊裝置300包括具有隔離懸伸部335的隔離特徵330，隔離懸伸部335沿通道104的頂表面延伸。低雜訊裝置300還包括閘極介電層106’及閘極電極108’。與閘極介電層106(圖1A)相比，閘極介電層106’包括沿著通道104的第一部分及沿著隔離特徵330的第二部分。由於隔離特徵330的一部分突出於基底102上方，因此閘極介電層106’的第一部分的頂表面不與閘極介電層106’的第二部分的頂表面共面。與閘極電極108(圖1A)相比，閘極電極108’具有第一部分及第二部分，所述第一部分具有第一厚度，所述第二部分具有不同於第一厚度的第二厚度。閘極電極108’的第一部分位於閘極介電層106’的第一部分的上方；且閘極電極108’的第二部分位於閘極介電層106’的第二部分的上方。由於隔離特徵330的所述一部分突出於基底102上方，因此閘極電極108’的第二部 分具有不同的厚度；與對隔離特徵110及閘極電極108進行的相似測量相比，此會減小隔離特徵330的頂表面與閘極電極108’的頂表面之間的距離。
隔離懸伸部335是使用罩幕回拉製程(mask pull-back process)而形成。罩幕回拉製程包括在基底102中形成溝渠之後加寬罩幕層中的開口。經加寬的開口暴露出通道104的一部分。用於形成隔離特徵330的介電材料接著被用於填充基底102中的溝渠以及罩幕層中的經加寬的開口，進而得到隔離懸伸部335。在某些實施例中，罩幕層為光阻材料。在某些實施例中，罩幕層為硬罩幕，例如氮化矽或其它適合的硬罩幕材料。
隔離懸伸部335有助於確保隔離特徵330的整個開口得到填充。與不包括隔離懸伸部的隔離特徵相比，隔離懸伸部335有助於減小通道104的隅角(corner)處的電場。與其他裝置相比，隅角處的電場減小還有助於增大低雜訊裝置300的閾值電壓(Vt)。
與隔離特徵110相比，隔離特徵330包括位於基底102中的一部分及位於基底102的頂表面上方的一部分。隔離特徵330包括位於隔離特徵330兩側上的隔離懸伸部335。在某些實施例中，隔離特徵330包括僅位於最靠近通道104的隔離特徵330的一側上的隔離懸伸部335。隔離懸伸部335在通道104的上方延伸距離Ns。
與低雜訊裝置100(圖1A)相比，距離Ns有助於間隔出 通道104在低雜訊裝置300的運行期間電荷載子移動的一部分。透過間隔出通道104中電荷載子移動而遠離隔離特徵330與通道104的介面的一部分，電荷載子在隔離特徵330與通道104的介面處被陷獲的風險得以降低。在某些實施例中，距離Ns大於約5nm。在某些例子中，當距離Ns減小時，移動的電荷載子的位置與隔離特徵330與通道104的介面之間的間隔不足以降低陷獲電荷載子的風險。然而，增大距離Ns也會減少傳導電荷載子的區域。這樣一來，與不包括隔離懸伸部335的其他裝置相比，低雜訊裝置300的電阻增大；或者低雜訊裝置300的尺寸增大，以維持與不包括隔離懸伸部335的裝置相似的電阻。
圖3B是根據一些實施例的低雜訊裝置300’的剖視圖。低雜訊裝置300’與低雜訊裝置300中，相同的元件具有相同的參考編號。與低雜訊裝置300相比，低雜訊裝置300’與低雜訊裝置200(圖2A)相似地包括植入觸點220。
隔離懸伸部335與觸點220的組合有助於進一步減少在隔離特徵330與通道104的介面處被陷獲的電荷載子。觸點220形成變容器，所述變容器會形成減少所述介面附近的電荷載子的數目的耗盡區。隔離懸伸部335進一步有助於將移動的電荷載子與隔離特徵330與通道104的介面分開。與其他裝置相比，觸點220與隔離懸伸部335的組合有助於進一步降低雜訊。
圖3C是根據一些實施例的低雜訊裝置300”的剖視圖。 低雜訊裝置300”與低雜訊裝置300中，相同的元件具有相同的參考編號。與低雜訊裝置300相比，低雜訊裝置300”與低雜訊裝置100(圖1A)相似地包括植入區112。在某些實施例中，低雜訊裝置300”與低雜訊裝置100’(圖1B)相似地包括植入區112’。
植入區112與隔離懸伸部335的組合有助於進一步減少在隔離特徵330與通道104的介面處被陷獲的電荷載子。隔離懸伸部335進一步有助於將移動的電荷載子與隔離特徵330與通道104的介面分開。植入區112幫助保持嵌入隔離特徵330中的任何電荷載子。與其他裝置相比，提高保持被陷獲的電荷載子的能力與隔離特徵330與通道104的介面處的電荷載子的數目減少的組合有助於進一步降低雜訊。
圖3D是根據一些實施例的低雜訊裝置300*的剖視圖。低雜訊裝置300*與低雜訊裝置300中，相同的元件具有相同的參考編號。與低雜訊裝置300相比，低雜訊裝置300*與低雜訊裝置200(圖2A)相似地包括植入觸點220；且與低雜訊裝置100(圖1A)相似地包括植入區112。在某些實施例中，低雜訊裝置300*與低雜訊裝置200(圖2A)相似地包括植入觸點220；且與低雜訊裝置100’相似地包括植入區112’(圖1B)。
基於類似於以上詳述的原因，隔離懸伸部335、觸點220、及植入區112的組合有助於進一步減少在隔離特徵330與通道104的介面處被陷獲的電荷載子。
圖4是根據一些實施例的形成低雜訊裝置的方法400的流程圖。在操作402中，蝕刻基底以形成與主動區相鄰的溝渠。將所述基底蝕刻成暴露出主動區的側壁部分。在某些情形中，主動區被稱作通道，例如通道104(圖1A)。溝渠的深度大於主動區的深度。在某些實施例中，使用濕式蝕刻製程(wet etching process)、乾式蝕刻製程(dry etching process)、電子束(e-beam)蝕刻製程或其它適合的蝕刻製程來蝕刻基底。在某些實施例中，溝渠的側壁為錐形(tapered)，使得與基底的頂表面相鄰的溝渠的寬度大於在所述溝渠的底表面處的溝渠的寬度。在某些實施例中，溝渠的側壁為實質上垂直的。
在基底的上方沉積罩幕並將所述罩幕圖案化以界定溝渠的位置。在某些實施例中，所述罩幕為光阻材料。在某些實施例中，所述罩幕為硬罩幕材料。在某些實施例中，所述罩幕包括多個層。在某些實施例中，所述罩幕包括單一層。在某些實施例中，在形成溝渠之後立即移除所述罩幕。
在操作404中，使用罩幕回拉製程以暴露出所述主動區的一部分。罩幕回拉製程使得罩幕中的開口相對於用於界定溝渠的位置的開口而加寬。透過罩幕回拉製程，暴露出主動區的頂表面與溝渠相鄰的一部分。在某些實施例中，透過罩幕回拉製程，使得位於與主動區相對的溝渠的一側上的基底的頂表面一部分暴露出來。在某些實施例中，罩幕回拉製程包括蝕刻罩幕。在某些 實施例中，罩幕回拉製程包括在罩幕回拉製程之後在所述罩幕的上方沉積第二罩幕並將所述第二罩幕圖案化以界定所述開口的寬度。根據一些實施例，以下提供罩幕回拉製程的附加細節，參照圖5A至圖5E。
使用罩幕回拉製程來幫助形成隔離懸伸部，例如隔離懸伸部335(圖3A)。在某些實施例中，省略操作404。當使用方法400而形成的低雜訊裝置不具有隔離懸伸部時，省略操作404。
在操作406中，在所述溝渠中沉積襯墊。所述襯墊包含介電材料。在某些實施例中，所述襯墊包含氧化矽、氮化矽、碳化矽、氮氧化矽或其它適合的介電材料。在某些實施例中，使用物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、濺鍍(sputtering)或其它適合的沉積製程來沉積襯墊。在某些包括操作404的實施例中，沿罩幕中的經加寬的開口沉積襯墊。
在操作408中，植入非摻雜劑材料。所述非摻雜劑材料形成植入區，例如植入區112(圖1A)。非摻雜劑材料不會顯著地影響通道、基底或隨後形成的隔離特徵的導電性。在某些實施例中，在襯墊中植入非摻雜劑材料。在某些實施例中，在主動區或基底中植入非摻雜劑材料。在植入製程期間使用的能量會決定非摻雜劑材料是餘留在襯墊中還是被植入至主動區或基底中。透過選擇植入製程的能量，維持非摻雜劑植入劑位在在主動區與隨後 形成的隔離特徵的介面處。在某些實施例中，使用垂直植入製程來植入非摻雜劑材料。在某些實施例中，使用傾斜植入製程來植入非摻雜劑材料。在某些實施例中，僅在與主動區相鄰的溝渠的表面中植入非摻雜劑材料。在某些實施例中，在溝渠的所有表面中植入非摻雜劑材料。
在某些實施例中，非摻雜劑材料為含氟材料。在某些實施例中，非摻雜劑材料包含氟、二氟化硼或其它適合的含氟材料。
在某些實施例中，省略操作408。當透過方法400而形成的低雜訊裝置不包括植入區112(圖1A)或植入區112’(圖1B)時，省略操作408。
在操作410中，以介電材料填充所述溝渠。所述介電材料填充基底中的整個溝渠。填充有介電材料的溝渠被稱作隔離特徵，例如隔離特徵110(圖1A)或隔離特徵330(圖3A)。在某些實施例中，介電材料延伸於基底的頂表面上方。在某些實施例中，執行例如化學機械剖光(chemical mechanical polishing，CMP)等平坦化製程以移除位於基底上方的介電材料。在某些包括操作404的實施例中，使用平坦化製程來移除位於罩幕上方的介電材料。在某些實施例中，使用物理氣相沉積、化學氣相沉積、濺鍍或其它適合的製程來填充溝渠。在某些實施例中，使用單一個沉積製程來填充溝渠。在某些實施例中，使用多個沉積製程來填充溝渠。
在某些實施例中，所述介電材料與所述襯墊的材料相同。在某些實施例中，所述介電材料與所述襯墊的材料不同。在某些實施例中，所述介電材料為氧化矽、氮化矽、碳化矽、氮氧化矽或其它適合的介電材料。
在操作412中，在所述基底中植入摻雜劑以形成用於變容器的觸點。在基底中、在與主動區相對的隔離特徵的一側上植入摻雜劑以形成所述觸點，例如觸點220(圖2A)。使用離子植入製程(ion implantation process)來植入所述摻雜劑。在某些實施例中，除植入製程以外還使用退火製程(annealing process)。在某些實施例中，所述摻雜劑的摻雜劑類型與主動區的摻雜劑類型相同。在某些實施例中，所述摻雜劑的摻雜劑類型與主動區的摻雜劑類型不同。在某些實施例中，所述摻雜劑的物質與主動區的物質相同。在某些實施例中，所述摻雜劑的物質與主動區的物質不同。
將觸點配置成接收電壓，用以控制變容器的電容。植入足夠濃度的摻雜劑以形成具有低電阻歐姆接觸的線，用於在觸點接收電壓。在某些實施例中，觸點中的摻雜劑濃度為至少約1×1011ions/cm3。
在某些實施例中，省略操作412。當透過方法400而形成的低雜訊裝置不包括用於變容器的觸點(例如觸點220(圖2A))時，省略操作412。
在操作414中，形成閘極堆疊。在主動區的上方形成閘極堆疊並使所述閘極堆疊延伸於隔離特徵的上方。閘極堆疊包括：閘極介電層，例如閘極介電層106(圖1A)；以及閘極電極，例如閘極電極108。在主動區的上方及在隔離特徵的一部分的上方沉積所述閘極介電層。在某些實施例中，使用物理氣相沉積、化學氣相沉積、濺鍍或其它適合的沉積製程來沉積所述閘極介電層。在某些實施例中，閘極介電層為高k介電層。在閘極介電層的上方形成閘極電極。在某些實施例中，透過物理氣相沉積、化學氣相沉積、濺鍍、電鍍(plating)或其它適合的形成製程來形成所述閘極電極。在某些實施例中，閘極堆疊包括附加層，例如功函數層、介面層(interfacial layer)或其它適合的閘極堆疊層。在某些實施例中，沿閘極堆疊的側壁形成間隔壁(spacers)。
在操作416中，形成源極/汲極特徵。在主動區的相對的側上形成所述源極/汲極特徵。例如，低雜訊裝置100(圖1A)的源極/汲極特徵在垂直於圖1A所示剖視圖的方向上彼此分開。在某些實施例中，透過植入製程來形成所述源極/汲極特徵。在某些實施例中，在植入製程之後執行退火製程。在某些實施例中，透過在基底中蝕刻凹槽並在所述凹槽中沉積源極/汲極特徵來形成所述源極/汲極特徵。在某些實施例中，源極/汲極特徵為受應力的(stressed)源極/汲極特徵。受應力的源極/汲極特徵所具有的晶體結構與基底不同。
在某些實施例中，方法400的各操作的順序可被改變。例如，在某些實施例中，在操作402之前執行操作412。在某些實施例中，方法400的某些操作可被省略。例如，在某些實施例中，省略操作402，且使用局部矽氧化(local oxidation of silicon，LOCOS)製程來形成隔離特徵。在某些實施例中，方法400中包括額外的操作。例如，在某些實施例中，方法400包括在基底中形成主動區的操作。在某些實施例中，方法400包括在形成閘極堆疊之前移除罩幕的操作。
圖5A至圖5E是根據一些實施例的在加工的各個階段期間的低雜訊裝置的剖視圖。圖5A是在蝕刻基底102以形成溝渠560之後的低雜訊裝置500的剖視圖。低雜訊裝置500與低雜訊裝置100(圖1A)中，相同的元件具有相同的參考編號。在某些實施例中，低雜訊裝置500是在操作402之後的結構。低雜訊裝置500包括位於通道104及基底102上方的罩幕550。將罩幕550圖案化以在溝渠560的位置處界定開口。溝渠560暴露出通道104的整個側壁。溝渠560的深度大於通道104的深度。
罩幕550相鄰於溝渠560的邊緣並對齊溝渠560的邊緣，如圖5A中的虛線表示。罩幕550相鄰於溝渠560的側壁為錐形的。在某些實施例中，罩幕550與溝渠560相鄰的側壁實質上垂直於基底102的頂表面。溝渠560具有錐形輪廓。在某些實施例中，溝渠560的側壁實質上垂直於基底102的頂表面。
在某些實施例中，罩幕550為光阻。在某些實施例中，罩幕550為硬罩幕。在某些實施例中，罩幕550包含介電材料，例如氮化矽或其它適合的介電材料。
圖5B是在罩幕回拉製程之後的低雜訊裝置500’的剖視圖。在某些實施例中，低雜訊裝置500’是在操作404之後的結構。與低雜訊裝置500相比，低雜訊裝置500’包括罩幕550’，罩幕550’相鄰於溝渠560的邊緣與溝渠560的邊緣間隔開。罩幕550’的邊緣與溝渠560的邊緣以距離Ns間隔開來。低雜訊裝置550’包括罩幕550’，罩幕550’的邊緣與溝渠560位於溝渠560兩側上的邊緣間隔開。在某些實施例中，罩幕550’包括：第一邊緣，與溝渠560相鄰於通道104的第一邊緣間隔開；以及第二邊緣，與溝渠560的第二邊緣對齊。
圖5C是在沉積襯墊570之後的低雜訊裝置500”的剖視圖。在某些實施例中，低雜訊裝置500”是在操作406之後的結構。與低雜訊裝置500’相比，低雜訊裝置500”包括沿著基底102、通道104、及罩幕550’的襯墊570。襯墊570包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽或其它適合的介電材料。在某些實施例中，使用物理氣相沉積、化學氣相沉積、濺鍍或其它適合的沉積製程來沉積襯墊570。
圖5D是在以介電材料填充溝渠560之後的低雜訊裝置500*的剖視圖。在某些實施例中，低雜訊裝置500*是在操作410 期間的結構。與低雜訊裝置500”相比，低雜訊裝置500*包括透過以介電材料填充溝渠560而形成的隔離特徵330。隔離特徵330包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽或其它適合的介電材料。隔離特徵330突出於罩幕550’上方。在某些實施例中，使用物理氣相沉積、化學氣相沉積、濺鍍或其它適合的沉積製程來沉積隔離特徵330。由於在某些例子中，隔離特徵330的材料與襯墊570的材料相同進而使得無法將襯墊570與隔離特徵330區分開，因此未在圖中示出襯墊570。在某些實施例中，襯墊570的材料與隔離特徵330的材料不同。
圖5E是在平坦化製程之後的低雜訊裝置500^的剖視圖。在某些實施例中，低雜訊裝置500^是在操作410之後的結構。與低雜訊裝置500*相比，低雜訊裝置500^包括所具有的頂表面與罩幕550’的頂表面實質上共面的隔離特徵330。
圖6A至圖6C是根據一些實施例的在加工的各個階段期間的低雜訊裝置的剖視圖。根據一些實施例，可使用圖6A至圖6C中所示的製程取代罩幕回拉操作404(圖4)以形成懸伸部。根據一些實施例，在方法400的操作410與操作414之間執行由圖6A至圖6C所示的製程。
圖6A是在以介電材料填充溝渠以形成隔離特徵110之後的低雜訊裝置600的剖視圖。低雜訊裝置600與低雜訊裝置100(圖1A)中，相同的元件具有相同的參考編號。圖6A包括位於 隔離特徵110兩側上的通道104。與低雜訊裝置100相比，低雜訊裝置600包括位於通道104上方的罩幕680。將罩幕680圖案化以暴露出通道104相鄰於隔離特徵110的一部分。在罩幕680的邊緣與隔離特徵110的邊緣之間暴露出的通道104的距離為距離Ns(圖3A)。
在某些實施例中，罩幕680為硬罩幕，例如氮化矽、氮氧化矽或其它適合的硬罩幕。在某些實施例中，罩幕680包含光阻。透過使用化學氣相沉積、物理氣相沉積、旋轉塗布(spin-on coating)或其它適合的沉積製程毯覆地沉積罩幕材料來形成罩幕680。接著將罩幕材料圖案化並蝕刻所述罩幕材料以界定罩幕680。在某些實施例中，所述蝕刻製程為乾式蝕刻製程。在某些實施例中，所述蝕刻製程為濕式蝕刻製程。在以罩幕680為硬罩幕的某些實施例中，圖案化罩幕材料包括在罩幕材料的上方沉積光阻。
圖6B是在沉積介電材料690之後的低雜訊裝置600’的剖視圖。在位於罩幕680與隔離特徵110之間的罩幕680、隔離特徵110、及通道104一部分的上方沉積介電材料690。在某些實施例中，介電材料690為氧化矽、碳化矽、氮化矽、氮氧化矽或其它適合的介電材料。在某些實施例中，介電材料690的材料與隔離特徵110的材料相同。在某些實施例中，介電材料690的材料與隔離特徵110的材料不同。在某些實施例中，使用物理氣相沉積、 化學氣相沉積或其它適合的沉積製程來沉積介電材料。
圖6C是在蝕刻介電材料690以界定間隔元件695之後的低雜訊裝置600”的剖視圖。間隔元件695從罩幕680延伸到隔離特徵110。間隔元件695的高度實質上等於罩幕680的高度。在某些實施例中，使用非等向性蝕刻製程(anisotropic etching process)來蝕刻介電材料690以界定間隔元件695。所述蝕刻製程暴露出隔離結構110的頂表面。
圖6D是在移除罩幕680及沉積閘極介電層106”及閘極電極108”之後的低雜訊裝置600*的剖視圖。閘極介電層106”相似於閘極介電層106(圖1A)。與閘極介電層106相比，閘極介電層106”延伸於通道104兩側上的間隔元件695上方。閘極電極108”相似於閘極電極108。與閘極電極108相比，位於通道104被間隔元件695暴露出的一部分上方的閘極電極108”具有較厚的中心部分。在某些實施例中，低雜訊裝置600”包括以下至少一者：植入區，例如植入區112(圖1A)或植入區112’(圖1B)；或者接觸區，例如接觸區220(圖2A)。包括植入區或接觸區將有助於減少在隔離特徵110與通道104之間的介面處被陷獲的電荷載子的量。
與圖3A至圖3D中的低雜訊裝置相比，低雜訊裝置600*所具有的隔離特徵110的頂表面與通道104的頂表面實質上齊平。圖3A至圖3D中的所有低雜訊裝置以及低雜訊裝置600*均包 括有在通道104的一部分上方延伸約距離Ns的介電材料。在通道104的所述一部分上方延伸的介電材料有助於減少在通道104中相鄰於隔離特徵相鄰的頂部隅角處被陷獲的電荷載子的量，所述隔離特徵例如為隔離特徵110(圖6D)或隔離特徵330(圖3A至圖3D)。如上所述，減少被陷獲的電荷載子的數目會降低被陷獲的電荷載子從通道/隔離特徵介面逸出並在流經電晶體的電流中造成波動的風險。
一種低雜訊裝置包括隔離特徵，所述隔離特徵位於基底中。所述低雜訊裝置進一步包括閘極堆疊，所述閘極堆疊位於所述基底中的通道的上方。所述閘極堆疊包括閘極介電層以及閘極電極，所述閘極介電層延伸於所述隔離特徵的一部分的上方，所述閘極電極位於所述閘極介電層的上方。所述低雜訊裝置進一步包括電荷陷獲減少結構，所述電荷陷獲減少結構相鄰於所述隔離特徵。所述電荷陷獲減少結構被配置用以減少與所述隔離特徵與所述通道之間的介面相鄰的電荷載子的數目。
在一些實施例中，所述電荷陷獲減少結構包括在所述通道的一部分上延伸的隔離特徵懸伸部。在一些實施例中，所述電荷陷獲減少結構包含在與所述隔離特徵相鄰的所述通道的一部分上延伸的介電材料，且所述介電材料不同於所述閘極介電層。在一些實施例中，所述介電材料在所述通道的上方延伸至少約5奈米(nm)的距離。在一些實施例中，所述電荷陷獲減少結構進一 步包括植入區。在一些實施例中，所述電荷陷獲減少結構進一步包括經摻雜的觸點，所述經摻雜的觸點位於所述基底中以及與所述通道相對的所述隔離特徵的一側上。在一些實施例中，所述電荷陷獲減少結構包括位於所述隔離特徵與所述通道之間的介面處的植入區。在一些實施例中，所述植入區包含非摻雜劑材料。在一些實施例中，所述電荷陷獲減少結構是經摻雜的觸點，所述經摻雜的觸點位於所述基底中以及與所述通道相對的所述隔離特徵的一側上。
一種低雜訊裝置包括隔離特徵，所述隔離特徵位於基底中。所述低雜訊裝置進一步包括閘極堆疊，所述閘極堆疊位於所述基底中的通道的上方，其中所述隔離特徵接觸所述通道。所述低雜訊裝置進一步包括經摻雜的觸點，位於所述基底中以及與所述通道相對的所述隔離特徵的一側上，其中所述經摻雜的觸點界定變容器，且所述經摻雜的觸點接觸所述隔離特徵。
在一些實施例中，所述閘極堆疊延伸於所述隔離特徵的上方。在一些實施例中，所述閘極堆疊的邊緣以範圍從最小間距至約0.3微米(μm)的距離與所述隔離特徵與所述經摻雜的觸點相鄰的邊緣間隔開。在一些實施例中，所述經摻雜的觸點的摻雜濃度為至少約1×1011ions/cm3。在一些實施例中，所述隔離特徵包括位於所述基底中的第一區段、及位於所述通道上方的第二區段。在一些實施例中，所述低雜訊裝置進一步包括位於所述隔離 特徵與所述通道之間的介面處的植入區。
一種低雜訊裝置包括隔離特徵，所述隔離特徵位於基底中。所述低雜訊裝置進一步包括閘極堆疊，所述閘極堆疊位於所述基底中的通道的上方，其中所述隔離特徵接觸所述通道。所述低雜訊裝置進一步包括植入區，所述植入區位於所述隔離特徵與所述通道之間的介面處，其中所述植入區包含非摻雜劑材料。
在一些實施例中，所述非摻雜劑材料包括含氟材料。在一些實施例中，所述非摻雜劑材料的濃度為至少約1×1012ions/cm3。在一些實施例中，所述隔離特徵包括位於所述基底中的第一區段、及位於所述通道上方的第二區段。在一些實施例中，所述低雜訊裝置進一步包括經摻雜的觸點，所述經摻雜的觸點位於所述基底中以及與所述通道相對的所述隔離特徵的一側上。
一種半導體裝置，包括：基底，其中所述基底包括通道區；隔離特徵，位於所述基底中，其中所述隔離特徵包括：第一部分，位於所述基底中；以及第二部分，沿著所述基底的頂表面延伸，其中所述第二部分部分地覆蓋所述通道區；以及閘極結構，位於所述基底上，其中所述閘極結構部分地覆蓋所述隔離特徵的所述第二部分，且所述閘極結構覆蓋少於所述隔離特徵的所述第二部分之全部，所述閘極結構覆蓋所述通道區之全部。
在一些實施例中，在所述半導體裝置中，由所述第二部分所覆蓋之所述通道區的長度為大於約5奈米。在一些實施例中， 在所述半導體裝置中，所述通道區直接地接觸所述第一部分。在一些實施例中，在所述半導體裝置中，所述閘極結構包括閘極電極，且位於所述第二部分之上的所述閘極電極的厚度小於位於由所述第二部分所暴露之所述通道區之上的所述閘極電極的厚度。在一些實施例中，在所述半導體裝置中，所述閘極結構包括介電層，且所述介電層在所述第二部分上延伸。在一些實施例中，在所述半導體裝置中，所述第一部分與所述第二部分為一體(integral)。在一些實施例中，所述半導體裝置更包括位於所述基底中的植入接觸(implant contact)，其中所述第一部分位於所述植入接觸與所述通道區之間。在一些實施例中，所述半導體裝置更包括位於所述第一部分與所述通道區之間的植入區。在一些具有所述植入區的實施例中，所述半導體裝置更包括位於所述基底中的植入接觸，其中所述第一部分位於所述植入接觸與所述通道區之間。
一種半導體裝置，包括：基底，其中所述基底包括通道區；隔離特徵，位於所述基底中，其中所述隔離特徵包括：第一部分，位於所述基底中；第二部分，沿著所述基底的頂表面延伸，其中所述第二部分部分地覆蓋所述通道區；以及第三部分，沿著所述基底的頂表面延伸，其中所述第三部分部分地覆蓋位於與所述通道區相對的所述隔離特徵的一側上之所述基底的區域，且所述基底的所述區域透過所述隔離特徵的所述第一部分與所述通道 區相隔開；以及閘極結構，位於所述基底上，其中所述閘極結構部分地覆蓋所述隔離特徵的所述第二部分，且所述閘極結構覆蓋少於全部的所述隔離特徵的所述第二部分。
在一些實施例中，在所述半導體裝置中，距所述基底的所述頂表面之所述第一部分的深度大於距所述基底的所述頂表面之所述通道區的深度。在一些實施例中，所述半導體裝置更包括位於所述基底中的植入接觸，其中所述第三部份部分地覆蓋所述植入接觸。在一些實施例中，在所述半導體裝置中，所述通道區直接地接觸所述第一部分。在一些實施例中，所述半導體裝置更包括位於所述第一部分與所述通道區之間的植入區。
一種半導體裝置，包括：基底，其中所述基底包括通道區；隔離特徵，位於所述基底中，其中所述隔離特徵包括：第一部分，位於所述基底中；以及第二部分，沿著所述基底的頂表面延伸，其中所述第二部分的底表面係低於所述基底的所述頂表面；以及閘極結構，位於所述基底上，其中所述閘極結構位在所述隔離特徵的所述第二部分之上。
在一些實施例中，所述隔離特徵更包括沿著所述基底的所述頂表面延伸之第三部分，其中所述第三部分位於與所述第二部分相對的所述第一部分的一側上。在一些實施例中，所述半導體裝置更包括位於所述基底中的植入區，其中所述植入區接觸所述第一部分的側壁。在一些實施例中，所述半導體裝置更包括位 於所述基底中的接觸區域，其中所述接觸區域位於與所述通道區相對的所述第一部分的一側上。在一些具有所述接觸區域實施例中，所述隔離特徵更包括沿著所述接觸區域的頂表面延伸之第三部分，其中所述第三部分位於與所述第二部分相對的所述第一部分的一側上。在一些實施例中，在所述半導體裝置中，所述閘極結構覆蓋位於所述通道區上的所述第二部分之全部。
一種製造半導體裝置的方法，包括：蝕刻基底以在所述基底中定義出溝渠，其中所述溝渠鄰近位於所述基底中的主動區，且蝕刻所述基底包括圖案化罩幕；部分地移除所述罩幕以暴露出所述主動區的第一部分，其中所述第一部分從所述溝渠以第一距離延伸；沉積介電材料以填充所述溝渠並覆蓋所述主動區的所述第一區域；移除所述罩幕，其中移除所述罩幕包括保留覆蓋所述主動區的所述第一部分之所述介電材料；以及形成閘極結構於所述主動區上以及所述介電材料上。
在一些實施例中，在所述的方法中，部分地移除所述罩幕包括暴露出在所述主動區上延伸超過5奈米之所述第一部分。在一些實施例中，在所述的方法中，部分地移除所述罩幕包括暴露出所述基底位於與所述主動區相對的所述溝渠的一側上之頂表面。在一些實施例中，所述的方法更包括植入非摻雜劑材料(non-dopant material)至所述主動區中與被所述溝渠暴露出的所述基底中。在一些實施例中，所述的方法更包括在所述溝渠中且 沿著所述主動區的所述第一部分沉積襯墊。在一些實施例中，所述的方法更包括植入摻雜劑材料至位於與所述主動區相對的所述溝渠的一側上之所述基底中。
一種製造半導體裝置的方法，包括：圖案化位於基底上的罩幕以暴露出所述基底的第一部分；蝕刻所述基底的所述第一部分以定義出溝渠；移除部分的所述罩幕以定義出暴露鄰近所述溝渠之所述基底的第二部分的開口；以介電材料填充所述溝渠以及所述開口；移除所述罩幕；以及形成閘極結構，其中所述閘極結構於位在所述基底的所述第二部分之上方的所述介電材料上延伸。
在一些實施例中，在所述的方法中，移除部分的所述罩幕包括暴露所述基底的主動區。在一些實施例中，在所述的方法中，蝕刻所述基底的所述第一部分包括蝕刻所述第一部分以定義所述溝渠具有在所述基底中的深度大於在所述主動區中的深度。在一些實施例中，在所述的方法中，移除部分的所述罩幕包括定義所述罩幕之側壁與所述基底的頂表面成一角度。在一些實施例中，所述的方法更包括植入摻雜劑材料至所述基底中以定義接觸所述溝渠之摻雜區。在一些實施例中，在所述的方法中，移除部分的所述罩幕包括暴露所述摻雜區。在一些實施例中，所述的方法更包括植入非摻雜劑材料至所述溝渠的側壁。
一種製造半導體裝置的方法，包括：植入第一摻雜劑至 基底內以在所述基底中定義主動區；植入第二摻雜劑至所述基底內以定義摻雜區；在所述基底上沉積罩幕；圖案化所述罩幕以暴露出位於所述主動區與所述摻雜區之間的所述基底的第一部分；蝕刻所述基底的所述第一部分以定義溝渠；以介電材料填充所述溝渠；移除所述罩幕；以及形成閘極結構，其中所述閘極結構在所述介電材料上延伸。
在一些實施例中，所述的方法更包括在蝕刻所述第一部分之後回拉(pulling back)所述罩幕，其中回拉所述罩幕包括暴露所述摻雜區的部分以及所述主動區的部分。在一些實施例中，所述的方法更包括以所述介電材料覆蓋所述摻雜區之經暴露的所述部分以及所述主動區之經暴露的所述部分。在一些實施例中，在所述的方法中，形成所述閘極結構包括在位於所述主動區的所述部分之上方的所述介電材料上形成所述閘極結構。在一些實施例中，在所述的方法中，回拉所述罩幕包括暴露具有大於5奈米之寬度之所述主動區的所述部分。在一些實施例中，在所述的方法中，回拉所述罩幕包括暴露具有大於5奈米之寬度之所述摻雜區的所述部分。在一些實施例中，所述的方法更包括植入非摻雜劑材料至鄰近於所述主動區的所述溝渠的側壁。
一種半導體裝置，包括：基底；隔離特徵，其中所述隔離特徵包括：第一部分，位於所述基底中；以及第二部分，沿著所述基底的頂表面延伸，其中所述第二部分的底表面係低於所述 基底的所述頂表面；以及閘極結構，位於所述基底上，其中所述閘極結構沿著所述隔離特徵的所述第二部分的頂表面延伸。
在一些實施例中，所述的半導體裝置更包括位於所述基底中的主動區，其中所述基底中的所述隔離特徵的深度大於所述基底中的所述主動區的深度。在一些實施例中，在所述的半導體裝置中，所述主動區直接地接觸所述隔離特徵的所述第一部分。在一些實施例中，所述的半導體裝置更包括位於所述隔離特徵的所述第一部分與所述主動區之間的植入區。在一些實施例中，在所述的半導體裝置中，所述基底中的所述植入區的深度大於所述基底中的所述主動區的深度。在一些實施例中，在所述的半導體裝置中，所述基底中的所述植入區的深度小於所述基底中的所述隔離特徵的深度。在一些實施例中，所述的半導體裝置更包括位於所述基底中的摻雜區，其中所述隔離特徵位在所述摻雜區與所述主動區之間。在一些實施例中，在所述的半導體裝置中，所述隔離特徵的所述第一部分具有錐型形狀。在一些實施例中，在所述的半導體裝置中，在平行於所述基底之頂表面的方向上，所述第二部分從所述第一部分以大於五奈米之距離延伸。
一種半導體裝置，包括：基底；主動區，位於所述基底中；隔離特徵，其中所述隔離特徵包括位於所述基底中的第一部分，且所述基底中的所述第一部分的深度大於所述基底中的所述主動區的深度；以及植入區，位於所述基底中，其中所述植入區 包括非摻雜劑材料，且所述植入區直接地接觸所述第一部分與所述主動區之兩者。
在一些實施例中，在所述的半導體裝置中，所述第一部分透過所述植入區而與所述主動區完全地分離。在一些實施例中，在所述的半導體裝置中，所述隔離特徵更包括沿著所述基底的頂表面延伸之第二部分。在一些實施例中，在所述的半導體裝置中，所述第二部分在所述植入區上方延伸。在一些實施例中，所述的半導體裝置更包括摻雜區，其中所述隔離特徵位於所述摻雜區與所述植入區之間。在一些實施例中，在所述的半導體裝置中，其中所述隔離特徵更包括沿著所述基底的頂表面延伸之第二部分，且所述第二部分部分地覆蓋所述摻雜區。在一些實施例中，在所述的半導體裝置中，所述基底中的所述摻雜區的深度小於所述基底中的所述第一部分的深度。
一種製造半導體裝置的方法，包括：圖案化位於基底上的罩幕；使用所述罩幕蝕刻所述基底以定義出溝渠；以介電材料填充所述溝渠以形成隔離特徵；於所述基底中植入主動區；以及於所述基底中植入非摻雜劑材料以在所述主動區與所述隔離特徵之間形成植入區，其中所述基底中的所述植入區的深度大於所述基底中的所述主動區的深度。
在一些實施例中，所述的方法更包括植入摻雜劑至所述基底中以定義摻雜區。在一些實施例中，在所述的方法中，植入 所述摻雜劑包括植入所述摻雜劑至位於與所述主動區相對的所述隔離特徵的一側上。在一些實施例中，在所述的方法中，植入所述摻雜劑包括植入所述摻雜劑至所述基底的第一深度，且所述第一深度小於所述基底中的所述隔離特徵的深度。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明實施例的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明實施例作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明實施例的精神及範圍，而且他們可在不背離本發明實施例的精神及範圍的條件下對其作出各種改變、代替、及變更。
100:低雜訊裝置
102:基底
104:通道
106:閘極介電層
108:閘極電極
110:隔離特徵
112:植入區

Claims (12)

  1. 一種低雜訊裝置，包括：隔離特徵，位於基底中；閘極堆疊，位於所述基底中的通道的上方，其中所述閘極堆疊包括：閘極介電層，延伸於所述隔離特徵的一部分的上方，以及閘極電極，位於所述閘極介電層的上方；以及電荷陷獲減少結構，相鄰於所述隔離特徵，其中所述電荷陷獲減少結構直接接觸所述基底的最上層表面，且所述電荷陷獲減少結構被配置用以減少與所述隔離特徵與所述通道之間的介面相鄰的電荷載子的數目，其中所述隔離特徵的深度大於所述通道的深度。
  2. 一種低雜訊裝置，包括：隔離特徵，位於基底中；閘極堆疊，位於所述基底中的通道的上方，其中所述隔離特徵接觸所述通道；以及經摻雜的觸點，位於所述基底中以及與所述通道相對的所述隔離特徵的一側上，其中所述經摻雜的觸點界定變容器，且所述經摻雜的觸點接觸所述隔離特徵，且所述閘極堆疊的邊緣以範圍從最小間距至約0.3微米的距離與所述隔離特徵與所述經摻雜的觸點相鄰的邊緣間隔開。
  3. 一種低雜訊裝置，包括： 隔離特徵，位於基底中；閘極堆疊，位於所述基底中的通道的上方，其中所述隔離特徵接觸所述通道，且所述隔離特徵的深度大於所述通道的深度；以及植入區，位於所述隔離特徵與所述通道之間的介面處，其中所述植入區包含非摻雜劑材料。
  4. 一種半導體裝置，包括：基底，其中所述基底包括通道區；隔離特徵，位於所述基底中，其中所述隔離特徵包括：第一部分，位於所述基底中；以及第二部分，沿著所述基底的頂表面延伸，其中所述第二部分部分地覆蓋所述通道區；以及閘極結構，位於所述基底上，其中所述閘極堆疊包括：閘極介電層，延伸於所述隔離特徵上方，其中所述閘極介電層覆蓋少於所述隔離特徵的所述第二部分之全部；以及閘極電極，位於所述閘極介電層的上方，其中所述閘極結構覆蓋所述通道區之全部。
  5. 一種半導體裝置，包括：基底，其中所述基底包括通道區；隔離特徵，位於所述基底中，其中所述隔離特徵包括：第一部分，位於所述基底中；第二部分，沿著所述基底的頂表面延伸，其中所述第二 部分部分地覆蓋所述通道區；以及第三部分，沿著所述基底的頂表面延伸，其中所述第三部分部分地覆蓋位於與所述通道區相對的所述隔離特徵的一側上之所述基底的區域，且所述基底的所述區域透過所述隔離特徵的所述第一部分與所述通道區相隔開；以及閘極結構，位於所述基底上，其中所述閘極堆疊包括：閘極介電層，延伸於所述隔離特徵上方，其中所述閘極介電層覆蓋少於所述隔離特徵的所述第二部分之全部；以及閘極電極，其中所述閘極介電層位於所述閘極電極與所述隔離特徵的所述第二部分之間。
  6. 一種半導體裝置，包括：基底，其中所述基底包括通道區；隔離特徵，位於所述基底中，其中所述隔離特徵包括：第一部分，位於所述基底中；以及第二部分，沿著所述基底的頂表面延伸，其中所述第二部分的底表面係低於所述基底的所述頂表面；以及閘極結構，位於所述基底上，所述閘極堆疊包括：閘極介電層，延伸在所述隔離特徵的所述第二部分之上，其中所述閘極介電層覆蓋少於所述隔離特徵的所述第二部分之全部；以及閘極電極，位於所述閘極介電層的上方。
  7. 一種製造半導體裝置的方法，包括： 蝕刻基底以在所述基底中定義出溝渠，其中所述溝渠鄰近位於所述基底中的主動區，且蝕刻所述基底包括圖案化罩幕；部分地移除所述罩幕以暴露出所述主動區的第一部分，其中所述第一部分從所述溝渠以第一距離延伸；沉積介電材料以填充所述溝渠並覆蓋所述主動區的所述第一區域；移除所述罩幕，其中移除所述罩幕包括保留覆蓋所述主動區的所述第一部分之所述介電材料；以及形成閘極結構於所述主動區上以及所述介電材料上。
  8. 一種製造半導體裝置的方法，包括：圖案化位於基底上的罩幕以暴露出所述基底的第一部分；蝕刻所述基底的所述第一部分以定義出溝渠；移除部分的所述罩幕以定義出暴露鄰近所述溝渠之所述基底的第二部分的開口；以介電材料填充所述溝渠以及所述開口；移除所述罩幕；以及形成閘極結構，其中所述閘極結構由所述基底的所述第二部分之上方的所述介電材料延伸至遠離位於所述基底的所述第一部分之上方的所述介電材料的所述所述基底上，使得所述閘極結構具有位在所述第二部分之上方的所述介電材料的第一部分以及臨接所述第一部分且位於所述基底上的第二部分，其中所述閘極結構的所述第一部分具有第一厚度，所述閘極結構的所述第二部分 具有第二厚度，且所述第一厚度小於所述第二厚度。
  9. 一種製造半導體裝置的方法，包括：植入第一摻雜劑至基底內以在所述基底中定義主動區；植入第二摻雜劑至所述基底內以定義摻雜區；在所述基底上沉積罩幕；圖案化所述罩幕以暴露出位於所述主動區與所述摻雜區之間的所述基底的第一部分；蝕刻所述基底的所述第一部分以定義溝渠，其中所述溝渠的深度大於所述主動區的深度；以介電材料填充所述溝渠；移除所述罩幕；以及形成閘極結構，其中所述閘極結構在所述介電材料上延伸。
  10. 一種半導體裝置，包括：基底；隔離特徵，其中所述隔離特徵包括：第一部分，位於所述基底中；以及第二部分，沿著所述基底的頂表面延伸，其中所述第二部分的底表面係低於所述基底的所述頂表面；以及閘極結構，位於所述基底上，所述閘極堆疊包括：閘極介電層，在所述隔離特徵的所述第二部分之上；以及閘極電極，位於所述閘極介電層的上方，其中所述閘極 介電層位於所述閘極電極與所述隔離特徵的所述第二部分之間。
  11. 一種半導體裝置，包括：基底；主動區，位於所述基底中；隔離特徵，其中所述隔離特徵包括位於所述基底中的第一部分，且所述基底中的所述第一部分的深度大於所述基底中的所述主動區的深度；以及植入區，位於所述基底中，其中所述植入區包括非摻雜劑材料，所述第一部份透過所述植入區與所述主動區完全地分隔開，且所述植入區直接地接觸所述第一部分與所述主動區之兩者。
  12. 一種製造半導體裝置的方法，包括：圖案化位於基底上的罩幕；使用所述罩幕蝕刻所述基底以定義出溝渠；以介電材料填充所述溝渠以形成隔離特徵；於所述基底中植入主動區；以及於所述基底中植入非摻雜劑材料以在所述主動區與所述隔離特徵之間形成植入區，其中所述基底中的所述植入區的深度大於所述基底中的所述主動區的深度，且所述植入區的最頂表面低於所述基底的的最頂表面。
TW106110505A 2016-05-31 2017-03-29 低雜訊裝置、半導體裝置及其製造方法 TWI729102B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662343425P 2016-05-31 2016-05-31
US62/343,425 2016-05-31
US15/428,356 2017-02-09
US15/428,356 US9947701B2 (en) 2016-05-31 2017-02-09 Low noise device and method of forming the same

Publications (2)

Publication Number Publication Date
TW201743370A TW201743370A (zh) 2017-12-16
TWI729102B true TWI729102B (zh) 2021-06-01

Family

ID=60419031

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106110505A TWI729102B (zh) 2016-05-31 2017-03-29 低雜訊裝置、半導體裝置及其製造方法

Country Status (3)

Country Link
US (5) US9947701B2 (zh)
CN (1) CN107437558A (zh)
TW (1) TWI729102B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200402884A (en) * 2002-06-24 2004-02-16 Renesas Tech Corp Semiconductor device
TW578314B (en) * 2002-06-10 2004-03-01 Mitsubishi Electric Corp Semiconductor device and manufacturing method thereof
US7235862B2 (en) * 2001-07-10 2007-06-26 National Semiconductor Corporation Gate-enhanced junction varactor
US20090042359A1 (en) * 2007-08-08 2009-02-12 Richard Lindsay Structure and Method of Producing Isolation with Non-Dopant Implantation
US20110108916A1 (en) * 2009-11-06 2011-05-12 Infineon Technologies Ag Semiconductor Devices and Methods

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4288806A (en) * 1979-05-29 1981-09-08 Xerox Corporation High voltage MOSFET with overlapping electrode structure
US5006477A (en) * 1988-11-25 1991-04-09 Hughes Aircraft Company Method of making a latch up free, high voltage, CMOS bulk process for sub-half micron devices
US5405806A (en) * 1994-03-29 1995-04-11 Motorola Inc. Method for forming a metal silicide interconnect in an integrated circuit
US6468878B1 (en) * 2001-02-27 2002-10-22 Koninklijke Philips Electronics N.V. SOI LDMOS structure with improved switching characteristics
JP4540320B2 (ja) * 2003-09-19 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100558007B1 (ko) * 2003-11-24 2006-03-06 삼성전자주식회사 트랜지스터 및 그 제조방법
JP3898715B2 (ja) * 2004-09-09 2007-03-28 株式会社東芝 半導体装置およびその製造方法
KR101481574B1 (ko) * 2008-02-13 2015-01-14 삼성전자주식회사 반도체 소자의 제조 방법
US7893494B2 (en) * 2008-06-18 2011-02-22 International Business Machines Corporation Method and structure for SOI body contact FET with reduced parasitic capacitance
US8994082B2 (en) * 2011-09-30 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, methods of manufacturing thereof, and image sensor circuits with reduced RTS noise
US8796748B2 (en) * 2012-08-08 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, methods of manufacture thereof, and image sensor circuits
US9196728B2 (en) 2013-12-31 2015-11-24 Texas Instruments Incorporated LDMOS CHC reliability
JP6189771B2 (ja) * 2014-03-03 2017-08-30 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7235862B2 (en) * 2001-07-10 2007-06-26 National Semiconductor Corporation Gate-enhanced junction varactor
TW578314B (en) * 2002-06-10 2004-03-01 Mitsubishi Electric Corp Semiconductor device and manufacturing method thereof
TW200402884A (en) * 2002-06-24 2004-02-16 Renesas Tech Corp Semiconductor device
US20090042359A1 (en) * 2007-08-08 2009-02-12 Richard Lindsay Structure and Method of Producing Isolation with Non-Dopant Implantation
US20110108916A1 (en) * 2009-11-06 2011-05-12 Infineon Technologies Ag Semiconductor Devices and Methods

Also Published As

Publication number Publication date
US20200144315A1 (en) 2020-05-07
TW201743370A (zh) 2017-12-16
US20180233522A1 (en) 2018-08-16
CN107437558A (zh) 2017-12-05
US20200152676A1 (en) 2020-05-14
US11830889B2 (en) 2023-11-28
US9947701B2 (en) 2018-04-17
US20210351210A1 (en) 2021-11-11
US11011556B2 (en) 2021-05-18
US11094723B2 (en) 2021-08-17
US10535686B2 (en) 2020-01-14
US20170345855A1 (en) 2017-11-30

Similar Documents

Publication Publication Date Title
US10249630B2 (en) Structure featuring ferroelectric capacitance in interconnect level for steep sub-threshold complementary metal oxide semiconductor transistors
US9899477B2 (en) Edge termination structure having a termination charge region below a recessed field oxide region
US11075265B2 (en) Trigate device with full silicided epi-less source/drain for high density access transistor applications
US9425080B2 (en) Non-volatile memory device employing semiconductor nanoparticles
TWI720283B (zh) 在先進裝置中用於增進裝置效能之側壁工程
US10868172B2 (en) Vertical power devices with oxygen inserted Si-layers
US10008532B2 (en) Implant isolated devices and method for forming the same
US10177154B2 (en) Structure and method to prevent EPI short between trenches in FinFET eDRAM
KR101727382B1 (ko) 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
TWI729102B (zh) 低雜訊裝置、半導體裝置及其製造方法
US11799018B2 (en) Semiconductor structure and method for forming the same
CN110120418B (zh) 垂直纳米线晶体管及其形成方法
CN113013164B (zh) 一种半导体器件及其制造方法
KR100649836B1 (ko) 반도체 소자의 제조 방법
TWI550864B (zh) 溝槽型金屬－氧化物－半導體元件及其製造方法