CN107437558A - 低噪声装置 - Google Patents

低噪声装置 Download PDF

Info

Publication number
CN107437558A
CN107437558A CN201710299656.1A CN201710299656A CN107437558A CN 107437558 A CN107437558 A CN 107437558A CN 201710299656 A CN201710299656 A CN 201710299656A CN 107437558 A CN107437558 A CN 107437558A
Authority
CN
China
Prior art keywords
low noise
isolation characteristic
acoustic device
certain embodiments
raceway groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710299656.1A
Other languages
English (en)
Inventor
梁其翔
黄崎峰
蔡辅桓
郭舫廷
何孟昌
魏佑霖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107437558A publication Critical patent/CN107437558A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66174—Capacitors with PN or Schottky junction, e.g. varactors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/93—Variable capacitance diodes, e.g. varactors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

一种低噪声装置包括隔离特征，所述隔离特征位于衬底中。所述低噪声装置进一步包括栅极堆叠，所述栅极堆叠位于所述衬底中的沟道的上方。所述栅极堆叠包括栅极介电层以及栅极电极，所述栅极介电层延伸于所述隔离特征的一部分的上方，所述栅极电极位于所述栅极介电层的上方。所述低噪声装置进一步包括电荷陷获减少结构，所述电荷陷获减少结构相邻于所述隔离特征。所述电荷陷获减少结构被配置用以减少与所述隔离特征与所述沟道之间的界面相邻的电荷载流子的数目。

Description

低噪声装置
技术领域
本发明实施例是有关于一种低噪声装置及其形成方法。
背景技术
晶体管被用于形成各种各样的电子装置。一种常用的晶体管是互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)晶体管，原因是其功耗相对低、速度快且易于制造。CMOS晶体管被用于例如CMOS图像传感器(CMOS image sensor，CIS)等装置中。CMOS图像传感器容易受随机电报信号(random telegraph signal，RTS)噪声及闪烁噪声(flicker noise)影响，此会降低CMOS图像传感器的敏感度。
CMOS图像传感器中的随机电报信号噪声及闪烁噪声的一个源头是在沟道与隔离特征之间的界面处陷获的电荷载流子。电荷载流子会在晶体管的导电性周期期间在沟道与隔离特征之间的界面处被陷获。在某些情形中，被陷获的电荷载流子嵌入晶体管的隔离特征的表面中或栅极介电层的表面中。由于这些被陷获的电荷载流子摆脱了隔离特征或栅极介电层，因此流经沟道的电流会经历不可预知的增大，此会致使在晶体管的输出产生噪声。
发明内容
一种低噪声装置包括隔离特征，所述隔离特征位于衬底中。所述低噪声装置进一步包括栅极堆叠，所述栅极堆叠位于所述衬底中的沟道的上方。所述栅极堆叠包括栅极介电层以及栅极电极，所述栅极介电层延伸于所述隔离特征的一部分的上方，所述栅极电极位于所述栅极介电层的上方。所述低噪声装置进一步包括电荷陷获减少结构，所述电荷陷获减少结构相邻于所述隔离特征。所述电荷陷获减少结构被配置用以减少所述隔离特征与所述沟道之间的界面相邻的电荷载流子的数目。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开内容的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A是根据一些实施例的低噪声装置的剖视图。
图1B是根据一些实施例的低噪声装置的剖视图。
图2A是根据一些实施例的低噪声装置的剖视图。
图2B是根据一些实施例的低噪声装置的剖视图。
图3A是根据一些实施例的低噪声装置的剖视图。
图3B是根据一些实施例的低噪声装置的剖视图。
图3C是根据一些实施例的低噪声装置的剖视图。
图3D是根据一些实施例的低噪声装置的剖视图。
图4是根据一些实施例的制作低噪声装置的方法的流程图。
图5A至图5E是根据一些实施例的在加工的各个阶段期间的低噪声装置的剖视图。
图6A至图6D是根据一些实施例的在加工的各个阶段期间的低噪声装置的剖视图。
[符号的说明]
100、100’、200、200’、300、300’、300”、300*、500、500’、500”、500*、500^、600、600’、600”、600*：低噪声装置
102：衬底
104：沟道
106、106’、106”：栅极介电层
108、108’、108”：栅极电极/栅极电极
110、330：隔离特征
112、112’：植入区
220：接触区域/触点/接触区
335：隔离悬伸部
400：方法
402、404、406、408、410、412、414、416：操作
550、550’、680：掩模
560：沟槽
570：衬垫
690：介电材料
695：间隔元件
Nd、Ns：距离
Vc：电压
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“的上方”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。
为了减少随机电报信号(RTS)噪声及/或闪烁噪声，设计了一种低噪声装置以限制在沟道与隔离特征之间的界面处被陷获的电荷载流子的数目。减少被陷获的电荷载流子的数目会降低被陷获的电荷载流子从沟道/隔离特征界面逸出并在流经晶体管的电流中造成波动的风险。被陷获的电荷载流子的数目是通过以下中的至少一者而减少：在沟道/隔离特征界面中植入离子；引入触点以形成变容器(varactor)；增添隔离特征悬伸部以将沟道的电流载送区域与沟道/隔离特征界面间隔开；或者在沟道与隔离特征相邻的一部分的上方形成介电间隔元件。在某些实施例中，这些结构被称作电荷陷获减少结构(chargetrapping reducing structure)。这些不同的方式可被单独使用或组合起来使用以帮助减少装置内的噪声的量。减少例如CMOS图像传感器等装置中的噪声将会提高传感器的敏感度，从而提高图像品质。
图1A是根据一些实施例的低噪声装置100的剖视图。低噪声装置100包括衬底102及位于衬底102中的沟道104。栅极介电层106延伸于沟道104的上方；且栅极电极108位于栅极介电层106的上方。隔离特征110位于衬底102中。栅极介电层106及栅极电极108延伸于隔离特征110的顶表面的上方。隔离特征110的顶表面的一部分被栅极介电层106及栅极电极108暴露出。植入区112位于沟道104与隔离特征110的界面处。植入区112延伸于沟道104下面。隔离特征110的深度大于植入区112的深度。
衬底102是用于支撑低噪声装置100的各组件的半导体元件。在某些实施例中，衬底102包括：元素半导体，包括呈晶体结构、多晶结构、或非晶结构的硅或锗；化合物半导体，包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及锑化铟(indiumantimonide)；合金半导体，包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)及砷化磷镓铟(GaInAsP)；任何其他适合的材料；或者其组合。在某些实施例中，合金半导体衬底具有梯度SiGe特征，其中Si与Ge组成物的比率会在梯度SiGe特征的不同位置之间有所改变。在某些实施例中，合金SiGe形成于硅衬底的上方。在某些实施例中，衬底102是应变(strained)SiGe衬底。在某些实施例中，半导体衬底具有绝缘层上半导体结构，例如绝缘层上硅(silicon on insulator，SOI)结构。在某些实施例中，半导体衬底包括经掺杂的外延层(epi layer)或埋置层(buriedlayer)。在某些实施例中，化合物半导体衬底具有多层式结构，或者所述衬底包括多层式化合物半导体结构。在某些实施例中，衬底102是经掺杂的。在某些实施例中，衬底102是未经掺杂的或经无意掺杂的(unintentionally doped，UID)。
沟道104是衬底102具有的高掺杂剂浓度的区域，其中沟道104的掺杂剂浓度比衬底102的主体区(bulk region)高。沟道104是低噪声装置100的导电路径，其中电荷载流子从低噪声装置100的一侧(例如，源极)被传送至低噪声装置100的另一侧(例如，漏极)。在某些实施例中，沟道104是经n型掺杂的且含有n型掺杂剂(dopant)，例如磷、砷或其他适合的n型掺杂剂。在某些实施例中，沟道104是经p型掺杂的且含有p型掺杂剂，例如硼、镓或其他适合的p型掺杂剂。在某些实施例中，沟道104中的掺杂剂类型与经掺杂的衬底102中的掺杂剂类型相同。在某些实施例中，沟道104中的掺杂剂类型与经掺杂的衬底102中的掺杂剂类型相反。
栅极介电层106将栅极电极108与沟道104绝缘。栅极介电层106具有实质上均匀的厚度。栅极介电层106延伸于隔离特征110的顶表面的一部分的上方。在某些实施例中，栅极介电层106包含氧化硅、氮化硅、氮氧化硅或其它适合的介电材料。在某些实施例中，栅极介电层106为高k介电材料，例如二氧化铪、二氧化锆、二氧化钛或其它其它适合的高k介电材料。高k介电材料具有比二氧化硅高的介电常数(即k值)，即具有大于3.9的k值。
栅极电极108是被配置成接收栅极电压信号的导电元件，用于控制沟道104的导电性。栅极电极108直接接触栅极介电层106。在某些实施例中，栅极电极108通过其他层(例如功函数层)而与栅极介电层106分开。栅极电极108所具有的宽度与栅极介电层106相同。在某些实施例中，栅极电极108所具有的宽度与栅极介电层106不同。栅极电极108与栅极介电层106位于隔离特征110的顶表面的同一部分上。在某些实施例中，栅极电极108在隔离特征110的顶表面上占据的面积比栅极介电层106更小。在某些实施例中，栅极电极108包含金属材料。在某些实施例中，栅极电极108包含多晶硅。在某些实施例中，栅极电极108包含导电聚合物。
隔离特征110有助于将沟道104与衬底102中的其他导电特征绝缘。隔离特征110的深度大于沟道104的深度。隔离特征110包含介电材料。在某些实施例中，隔离特征110包含氧化硅、氮化硅、氮氧化硅或其它适合的介电材料。在某些实施例中，隔离特征110包括主体部分及位于隔离特征110与衬底102(包括沟道104)的界面与所述主体部分之间的衬垫(liner)。衬垫是隔离特征110的一部分，沿衬底102中的开口的侧壁而形成。隔离特征110的主体部分被接着用于填充衬底中的开口的其余部分。将参照图5A至图5E，阐述衬垫及本体部分的一个实例。在某些实施例中，主体部分的材料与衬垫的材料相同。在某些实施例中，主体部分的材料与衬垫的材料不同。隔离特征110的顶表面与衬底102的顶表面实质上共面。最靠近沟道104的隔离特征110的顶表面被栅极介电层106及栅极电极108覆盖。在某些实施例中，隔离特征110被称作浅沟槽隔离(shallow trench isolation，STI)。
植入区112位于隔离特征110与沟道104之间的界面处。植入区112包含对隔离特征110及沟道104的导电性的影响最小的材料。被植入以形成植入区112的材料不是p型掺杂剂或n型掺杂剂。在某些实施例中，所述材料被称作非掺杂剂植入剂(non-dopant implant)。在某些实施例中，植入区112包含含氟材料，例如氟、二氟化硼或其它其它适合的含氟材料。在某些实施例中，植入区112中的非掺杂剂植入剂的浓度大于约1×1012ions/cm3。若非掺杂剂植入剂的浓度过低，则非掺杂剂植入剂的量会不足以保持所嵌入的电荷载流子且噪声无法得到充分降低。
从沟道104的上表面来说，植入区112的深度大于沟道104的深度。在某些实施例中，由于沟道104中的电荷载流子最有可能与栅极介电层106相邻，因此植入区112的深度小于沟道104的深度。在某些实施例中，植入区112的深度大于0.02微米(μm)。若植入区112的深度过小，则电荷载流子被嵌入隔离特征110但不包括植入区112的部分的风险会增大。植入区112的深度取决于用于形成植入区112的植入工艺的能量。植入区112的深度会随所述能量的增大而增大。所述植入工艺的能量被选择成维持非掺杂剂植入剂在隔离特征110与沟道104的界面处。
植入区112的厚度小于约20纳米(nm)。植入区112的厚度是在垂直于隔离特征110的侧壁的方向上测量。若植入区112的厚度过大，则隔离特征110的绝缘能力会降低。
在某些实施例中，植入区112包括一部分的隔离特征110与沟道104。在某些实施例中，植入区112完全位于隔离特征110内。在某些实施例中，植入区112包括位于衬底102中且沟道104外的一部分。植入区112位于隔离特征110的单一侧上。在某些实施例中，植入区112是通过倾斜植入工艺(angled implantation process)而形成。
通过在隔离特征110与沟道104之间的界面处植入如氟等材料，嵌入隔离特征110中的电荷载流子会被所植入的材料保持在定位上。例如，若被陷获的电荷载流子是电洞(hole)，则带负电的氟离子将吸引带正电的电洞并防止所嵌入的电洞摆脱隔离特征110。与不包括植入区112的装置相比，减少摆脱隔离特征110的被陷获的电荷载流子的量有助于减少在低噪声装置100的运行期间流经沟道104的电流中的波动。
图1B是根据一些实施例的低噪声装置100’的剖视图。低噪声装置100’与低噪声装置100中，相同的元件具有相同的参考编号。与低噪声装置100相比，低噪声装置100’包括位在衬底102中延伸于整个隔离特征110周围的植入区112’。植入区112’沿隔离特征110的侧壁及底表面延伸。在某些实施例中，与用于形成植入区112的倾斜植入工艺相比，植入区112’是使用垂直植入工艺(vertical implantation process)而形成。
图2A是根据一些实施例的低噪声装置200的剖视图。低噪声装置200包括某些与低噪声装置100的元件相同的元件。相同的元件具有相同的参考编号。与低噪声装置100相比，低噪声装置200包括位在相对于沟道104的隔离特征110的一侧上的接触区域220。从触点220的边缘到栅极介电层106的边缘的距离Nd大于零。触点220被配置成与沟道104形成变容器。变容器是一种基于所施加电压而具有可变电容的二极管。触点220被配置成接收电压Vc，电压Vc可用于调整变容器的电容。
触点220是通过在衬底102中植入掺杂剂而形成。在某些实施例中，所述植入工艺为垂直植入工艺。在某些实施例中，所述植入工艺为倾斜植入工艺。
触点220的掺杂剂浓度大于沟道104的掺杂剂浓度。触点220的掺杂剂浓度为至少约1×1011ions/cm3。在某些例子中，当触点220的掺杂剂浓度降低时，提供电压Vc的接触线(contact line)与触点220之间的欧姆接触(ohmic contact)会具有过大的电阻。触点220的深度小于沟道104的深度。在某些实施例中，触点220的深度大于或等于沟道104的深度。在某些实施例中，触点220的掺杂剂类型与沟道104的掺杂剂类型相同。在某些实施例中，触点220的掺杂剂类型与沟道104的掺杂剂类型不同。在某些实施例中，触点220中的掺杂剂的物质与沟道104中的物质相同。在某些实施例中，触点220中的掺杂剂的物质与沟道104中的物质不同。
距离Nd有助于防止从栅极电极108到触点220的电性路径的存在，所述电性路径可能会使得低噪声装置200无法如预期般发挥作用。在某些实施例中，距离Nd等于能够可靠地制造出的最小距离。在某些情形中，能够可靠地制造出的最小距离被称作最小间距(minimum spacing distance)。在某些实施例中，距离Nd小于约0.3μm。当距离Nd增大时，则由触点220形成的变容器的影响会减小。
在低噪声装置200中包括触点220有助于形成与隔离特征110与沟道104的界面相邻的电荷载流子耗尽区(charge carrier depletion region)。通过向触点220施加电压Vc，来调整电荷载流子耗尽区的大小。电荷载流子耗尽区所具有的电荷载流子的数目比沟道104的其他部分少。减少耗尽区中的电荷载流子的数目会降低电荷载流子在隔离特征110与沟道104的界面处被陷获的风险。另外，调整电压Vc有助于对低噪声装置200的功函数进行微调。
图2B是根据一些实施例的低噪声装置200’的剖视图。低噪声装置200’与低噪声装置200中，相同的元件具有相同的参考编号。与低噪声装置200相比，低噪声装置200’包括与低噪声装置100(图1A)相似的植入区112。在某些实施例中，低噪声装置200’包括与低噪声装置100’(图1B)相似的植入区112’。在某些实施例中，低噪声装置200’包括位在衬底102中延伸于整个隔离特征110周围的植入区112’。在某些实施例中，植入区112’位于触点220与隔离特征110之间。
植入区112与触点220的组合有助于进一步减少在隔离特征110与沟道104的界面处被陷获的电荷载流子。触点220形成变容器，所述变容器会形成减少所述界面附近的电荷载流子的数目的耗尽区。植入区112帮助保持嵌入隔离特征110中的任何电荷载流子。与其他装置相比，提高保持被陷获的电荷载流子的能力与隔离特征110与沟道104的界面处的电荷载流子的数目减少的组合有助于进一步降低噪声。
图3A是根据一些实施例的低噪声装置300的剖视图。低噪声装置300包括某些与低噪声装置100的元件相同的元件。相同的元件具有相同的参考编号。与低噪声装置100相比，低噪声装置300包括具有隔离悬伸部335的隔离特征330，隔离悬伸部335沿沟道104的顶表面延伸。低噪声装置300还包括栅极介电层106’及栅极电极108’。与栅极介电层106(图1A)相比，栅极介电层106’包括沿着沟道104的第一部分及沿着隔离特征330的第二部分。由于隔离特征330的一部分突出于衬底102上方，因此栅极介电层106’的第一部分的顶表面不与栅极介电层106’的第二部分的顶表面共面。与栅极电极108(图1A)相比，栅极电极108’具有第一部分及第二部分，所述第一部分具有第一厚度，所述第二部分具有不同于第一厚度的第二厚度。栅极电极108’的第一部分位于栅极介电层106’的第一部分的上方；且栅极电极108’的第二部分位于栅极介电层106’的第二部分的上方。由于隔离特征330的所述一部分突出于衬底102上方，因此栅极电极108’的第二部分具有不同的厚度；与对隔离特征110及栅极电极108进行的相似测量相比，此会减小隔离特征330的顶表面与栅极电极108’的顶表面之间的距离。
隔离悬伸部335是使用掩模回拉工艺(mask pull-back process)而形成。掩模回拉工艺包括在衬底102中形成沟槽之后加宽掩模层中的开口。经加宽的开口暴露出沟道104的一部分。用于形成隔离特征330的介电材料接着被用于填充衬底102中的沟槽以及掩模层中的经加宽的开口，进而得到隔离悬伸部335。在某些实施例中，掩模层为光刻胶材料。在某些实施例中，掩模层为硬掩模，例如氮化硅或其它适合的硬掩模材料。
隔离悬伸部335有助于确保隔离特征330的整个开口得到填充。与不包括隔离悬伸部的隔离特征相比，隔离悬伸部335有助于减小沟道104的隅角(corner)处的电场。与其他装置相比，隅角处的电场减小还有助于增大低噪声装置300的阈值电压(Vt)。
与隔离特征110相比，隔离特征330包括位于衬底102中的一部分及位于衬底102的顶表面上方的一部分。隔离特征330包括位于隔离特征330两侧上的隔离悬伸部335。在某些实施例中，隔离特征330包括仅位于最靠近沟道104的隔离特征330的一侧上的隔离悬伸部335。隔离悬伸部335在沟道104的上方延伸距离Ns。
与低噪声装置100(图1A)相比，距离Ns有助于间隔出沟道104在低噪声装置300的运行期间电荷载流子移动的一部分。通过间隔出沟道104中电荷载流子移动而远离隔离特征330与沟道104的界面的一部分，电荷载流子在隔离特征330与沟道104的界面处被陷获的风险得以降低。在某些实施例中，距离Ns大于约5nm。在某些例子中，当距离Ns减小时，移动的电荷载流子的位置与隔离特征330与沟道104的界面之间的间隔不足以降低陷获电荷载流子的风险。然而，增大距离Ns也会减少传导电荷载流子的区域。这样一来，与不包括隔离悬伸部335的其他装置相比，低噪声装置300的电阻增大；或者低噪声装置300的尺寸增大，以维持与不包括隔离悬伸部335的装置相似的电阻。
图3B是根据一些实施例的低噪声装置300’的剖视图。低噪声装置300’与低噪声装置300中，相同的元件具有相同的参考编号。与低噪声装置300相比，低噪声装置300’与低噪声装置200(图2A)相似地包括植入触点220。
隔离悬伸部335与触点220的组合有助于进一步减少在隔离特征330与沟道104的界面处被陷获的电荷载流子。触点220形成变容器，所述变容器会形成减少所述界面附近的电荷载流子的数目的耗尽区。隔离悬伸部335进一步有助于将移动的电荷载流子与隔离特征330与沟道104的界面分开。与其他装置相比，触点220与隔离悬伸部335的组合有助于进一步降低噪声。
图3C是根据一些实施例的低噪声装置300”的剖视图。低噪声装置300”与低噪声装置300中，相同的元件具有相同的参考编号。与低噪声装置300相比，低噪声装置300”与低噪声装置100(图1A)相似地包括植入区112。在某些实施例中，低噪声装置300”与低噪声装置100’(图1B)相似地包括植入区112’。
植入区112与隔离悬伸部335的组合有助于进一步减少在隔离特征330与沟道104的界面处被陷获的电荷载流子。隔离悬伸部335进一步有助于将移动的电荷载流子与隔离特征330与沟道104的界面分开。植入区112帮助保持嵌入隔离特征330中的任何电荷载流子。与其他装置相比，提高保持被陷获的电荷载流子的能力与隔离特征330与沟道104的界面处的电荷载流子的数目减少的组合有助于进一步降低噪声。
图3D是根据一些实施例的低噪声装置300*的剖视图。低噪声装置300*与低噪声装置300中，相同的元件具有相同的参考编号。与低噪声装置300相比，低噪声装置300*与低噪声装置200(图2A)相似地包括植入触点220；且与低噪声装置100(图1A)相似地包括植入区112。在某些实施例中，低噪声装置300*与低噪声装置200(图2A)相似地包括植入触点220；且与低噪声装置100’相似地包括植入区112’(图1B)。
基于类似于以上详述的原因，隔离悬伸部335、触点220、及植入区112的组合有助于进一步减少在隔离特征330与沟道104的界面处被陷获的电荷载流子。
图4是根据一些实施例的形成低噪声装置的方法400的流程图。在操作402中，蚀刻衬底以形成与有源区相邻的沟槽。将所述衬底蚀刻成暴露出有源区的侧壁部分。在某些情形中，有源区被称作沟道，例如沟道104(图1A)。沟槽的深度大于有源区的深度。在某些实施例中，使用湿法蚀刻工艺(wet etching process)、干法蚀刻工艺(dry etching process)、电子束(e-beam)蚀刻工艺或其它适合的蚀刻工艺来蚀刻衬底。在某些实施例中，沟槽的侧壁为锥形(tapered)，使得与衬底的顶表面相邻的沟槽的宽度大于在所述沟槽的底表面处的沟槽的宽度。在某些实施例中，沟槽的侧壁为实质上垂直的。
在衬底的上方沉积掩模并将所述掩模图案化以界定沟槽的位置。在某些实施例中，所述掩模为光刻胶材料。在某些实施例中，所述掩模为硬掩模材料。在某些实施例中，所述掩模包括多个层。在某些实施例中，所述掩模包括单一层。在某些实施例中，在形成沟槽之后立即移除所述掩模。
在操作404中，使用掩模回拉工艺以暴露出所述有源区的一部分。掩模回拉工艺使得掩模中的开口相对于用于界定沟槽的位置的开口而加宽。通过掩模回拉工艺，暴露出有源区的顶表面与沟槽相邻的一部分。在某些实施例中，通过掩模回拉工艺，使得位于与有源区相对的沟槽的一侧上的衬底的顶表面一部分暴露出来。在某些实施例中，掩模回拉工艺包括蚀刻掩模。在某些实施例中，掩模回拉工艺包括在掩模回拉工艺之后在所述掩模的上方沉积第二掩模并将所述第二掩模图案化以界定所述开口的宽度。根据一些实施例，以下提供掩模回拉工艺的附加细节，参照图5A至图5E。
使用掩模回拉工艺来帮助形成隔离悬伸部，例如隔离悬伸部335(图3A)。在某些实施例中，省略操作404。当使用方法400而形成的低噪声装置不具有隔离悬伸部时，省略操作404。
在操作406中，在所述沟槽中沉积衬垫。所述衬垫包含介电材料。在某些实施例中，所述衬垫包含氧化硅、氮化硅、碳化硅、氮氧化硅或其它适合的介电材料。在某些实施例中，使用物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapordeposition，CVD)、溅镀(sputtering)或其它适合的沉积工艺来沉积衬垫。在某些包括操作404的实施例中，沿掩模中的经加宽的开口沉积衬垫。
在操作408中，植入非掺杂剂材料。所述非掺杂剂材料形成植入区，例如植入区112(图1A)。非掺杂剂材料不会显著地影响沟道、衬底或随后形成的隔离特征的导电性。在某些实施例中，在衬垫中植入非掺杂剂材料。在某些实施例中，在有源区或衬底中植入非掺杂剂材料。在植入工艺期间使用的能量会决定非掺杂剂材料是余留在衬垫中还是被植入至有源区或衬底中。通过选择植入工艺的能量，维持非掺杂剂植入剂位在在有源区与随后形成的隔离特征的界面处。在某些实施例中，使用垂直植入工艺来植入非掺杂剂材料。在某些实施例中，使用倾斜植入工艺来植入非掺杂剂材料。在某些实施例中，仅在与有源区相邻的沟槽的表面中植入非掺杂剂材料。在某些实施例中，在沟槽的所有表面中植入非掺杂剂材料。
在某些实施例中，非掺杂剂材料为含氟材料。在某些实施例中，非掺杂剂材料包含氟、二氟化硼或其它适合的含氟材料。
在某些实施例中，省略操作408。当通过方法400而形成的低噪声装置不包括植入区112(图1A)或植入区112’(图1B)时，省略操作408。
在操作410中，以介电材料填充所述沟槽。所述介电材料填充衬底中的整个沟槽。填充有介电材料的沟槽被称作隔离特征，例如隔离特征110(图1A)或隔离特征330(图3A)。在某些实施例中，介电材料延伸于衬底的顶表面上方。在某些实施例中，执行例如化学机械剖光(chemical mechanical polishing，CMP)等平坦化工艺以移除位于衬底上方的介电材料。在某些包括操作404的实施例中，使用平坦化工艺来移除位于掩模上方的介电材料。在某些实施例中，使用物理气相沉积、化学气相沉积、溅镀或其它适合的工艺来填充沟槽。在某些实施例中，使用单一个沉积工艺来填充沟槽。在某些实施例中，使用多个沉积工艺来填充沟槽。
在某些实施例中，所述介电材料与所述衬垫的材料相同。在某些实施例中，所述介电材料与所述衬垫的材料不同。在某些实施例中，所述介电材料为氧化硅、氮化硅、碳化硅、氮氧化硅或其它适合的介电材料。
在操作412中，在所述衬底中植入掺杂剂以形成用于变容器的触点。在衬底中、在与有源区相对的隔离特征的一侧上植入掺杂剂以形成所述触点，例如触点220(图2A)。使用离子植入工艺(ion implantation process)来植入所述掺杂剂。在某些实施例中，除植入工艺以外还使用退火工艺(annealing process)。在某些实施例中，所述掺杂剂的掺杂剂类型与有源区的掺杂剂类型相同。在某些实施例中，所述掺杂剂的掺杂剂类型与有源区的掺杂剂类型不同。在某些实施例中，所述掺杂剂的物质与有源区的物质相同。在某些实施例中，所述掺杂剂的物质与有源区的物质不同。
将触点配置成接收电压，用以控制变容器的电容。植入足够浓度的掺杂剂以形成具有低电阻欧姆接触的线，用于在触点接收电压。在某些实施例中，触点中的掺杂剂浓度为至少约1×1011ions/cm3。
在某些实施例中，省略操作412。当通过方法400而形成的低噪声装置不包括用于变容器的触点(例如触点220(图2A))时，省略操作412。
在操作414中，形成栅极堆叠。在有源区的上方形成栅极堆叠并使所述栅极堆叠延伸于隔离特征的上方。栅极堆叠包括：栅极介电层，例如栅极介电层106(图1A)；以及栅极电极，例如栅极电极108。在有源区的上方及在隔离特征的一部分的上方沉积所述栅极介电层。在某些实施例中，使用物理气相沉积、化学气相沉积、溅镀或其它适合的沉积工艺来沉积所述栅极介电层。在某些实施例中，栅极介电层为高k介电层。在栅极介电层的上方形成栅极电极。在某些实施例中，通过物理气相沉积、化学气相沉积、溅镀、电镀(plating)或其它适合的形成工艺来形成所述栅极电极。在某些实施例中，栅极堆叠包括附加层，例如功函数层、界面层(interfacial layer)或其它适合的栅极堆叠层。在某些实施例中，沿栅极堆叠的侧壁形成间隔壁(spacers)。
在操作416中，形成源极/漏极特征。在有源区的相对的侧上形成所述源极/漏极特征。例如，低噪声装置100(图1A)的源极/漏极特征在垂直于图1A所示剖视图的方向上彼此分开。在某些实施例中，通过植入工艺来形成所述源极/漏极特征。在某些实施例中，在植入工艺之后执行退火工艺。在某些实施例中，通过在衬底中蚀刻凹槽并在所述凹槽中沉积源极/漏极特征来形成所述源极/漏极特征。在某些实施例中，源极/漏极特征为受应力的(stressed)源极/漏极特征。受应力的源极/漏极特征所具有的晶体结构与衬底不同。
在某些实施例中，方法400的各操作的顺序可被改变。例如，在某些实施例中，在操作402之前执行操作412。在某些实施例中，方法400的某些操作可被省略。例如，在某些实施例中，省略操作402，且使用局部硅氧化(local oxidation of silicon，LOCOS)工艺来形成隔离特征。在某些实施例中，方法400中包括额外的操作。例如，在某些实施例中，方法400包括在衬底中形成有源区的操作。在某些实施例中，方法400包括在形成栅极堆叠之前移除掩模的操作。
图5A至图5E是根据一些实施例的在加工的各个阶段期间的低噪声装置的剖视图。图5A是在蚀刻衬底102以形成沟槽560之后的低噪声装置500的剖视图。低噪声装置500与低噪声装置100(图1A)中，相同的元件具有相同的参考编号。在某些实施例中，低噪声装置500是在操作402之后的结构。低噪声装置500包括位于沟道104及衬底102上方的掩模550。将掩模550图案化以在沟槽560的位置处界定开口。沟槽560暴露出沟道104的整个侧壁。沟槽560的深度大于沟道104的深度。
掩模550相邻于沟槽560的边缘并对齐沟槽560的边缘，如图5A中的虚线表示。掩模550相邻于沟槽560的侧壁为锥形的。在某些实施例中，掩模550与沟槽560相邻的侧壁实质上垂直于衬底102的顶表面。沟槽560具有锥形轮廓。在某些实施例中，沟槽560的侧壁实质上垂直于衬底102的顶表面。
在某些实施例中，掩模550为光刻胶。在某些实施例中，掩模550为硬掩模。在某些实施例中，掩模550包含介电材料，例如氮化硅或其它适合的介电材料。
图5B是在掩模回拉工艺之后的低噪声装置500’的剖视图。在某些实施例中，低噪声装置500’是在操作404之后的结构。与低噪声装置500相比，低噪声装置500’包括掩模550’，掩模550’相邻于沟槽560的边缘与沟槽560的边缘间隔开。掩模550’的边缘与沟槽560的边缘以距离Ns间隔开来。低噪声装置550’包括掩模550’，掩模550’的边缘与沟槽560位于沟槽560两侧上的边缘间隔开。在某些实施例中，掩模550’包括：第一边缘，与沟槽560相邻于沟道104的第一边缘间隔开；以及第二边缘，与沟槽560的第二边缘对齐。
图5C是在沉积衬垫570之后的低噪声装置500”的剖视图。在某些实施例中，低噪声装置500”是在操作406之后的结构。与低噪声装置500’相比，低噪声装置500”包括沿着衬底102、沟道104、及掩模550’的衬垫570。衬垫570包含介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅或其它适合的介电材料。在某些实施例中，使用物理气相沉积、化学气相沉积、溅镀或其它适合的沉积工艺来沉积衬垫570。
图5D是在以介电材料填充沟槽560之后的低噪声装置500*的剖视图。在某些实施例中，低噪声装置500*是在操作410期间的结构。与低噪声装置500”相比，低噪声装置500*包括通过以介电材料填充沟槽560而形成的隔离特征330。隔离特征330包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅或其它适合的介电材料。隔离特征330突出于掩模550’上方。在某些实施例中，使用物理气相沉积、化学气相沉积、溅镀或其它适合的沉积工艺来沉积隔离特征330。由于在某些例子中，隔离特征330的材料与衬垫570的材料相同进而使得无法将衬垫570与隔离特征330区分开，因此未在图中示出衬垫570。在某些实施例中，衬垫570的材料与隔离特征330的材料不同。
图5E是在平坦化工艺之后的低噪声装置500^的剖视图。在某些实施例中，低噪声装置500^是在操作410之后的结构。与低噪声装置500*相比，低噪声装置500^包括所具有的顶表面与掩模550’的顶表面实质上共面的隔离特征330。
图6A至图6C是根据一些实施例的在加工的各个阶段期间的低噪声装置的剖视图。根据一些实施例，可使用图6A至图6C中所示的工艺取代掩模回拉操作404(图4)以形成悬伸部。根据一些实施例，在方法400的操作410与操作414之间执行由图6A至图6C所示的工艺。
图6A是在以介电材料填充沟槽以形成隔离特征110之后的低噪声装置600的剖视图。低噪声装置600与低噪声装置100(图1A)中，相同的元件具有相同的参考编号。图6A包括位于隔离特征110两侧上的沟道104。与低噪声装置100相比，低噪声装置600包括位于沟道104上方的掩模680。将掩模680图案化以暴露出沟道104相邻于隔离特征110的一部分。在掩模680的边缘与隔离特征110的边缘之间暴露出的沟道104的距离为距离Ns(图3A)。
在某些实施例中，掩模680为硬掩模，例如氮化硅、氮氧化硅或其它适合的硬掩模。在某些实施例中，掩模680包含光刻胶。通过使用化学气相沉积、物理气相沉积、旋转涂布(spin-on coating)或其它适合的沉积工艺毯覆地沉积掩模材料来形成掩模680。接着将掩模材料图案化并蚀刻所述掩模材料以界定掩模680。在某些实施例中，所述蚀刻工艺为干法蚀刻工艺。在某些实施例中，所述蚀刻工艺为湿法蚀刻工艺。在以掩模680为硬掩模的某些实施例中，图案化掩模材料包括在掩模材料的上方沉积光刻胶。
图6B是在沉积介电材料690之后的低噪声装置600’的剖视图。在位于掩模680与隔离特征110之间的掩模680、隔离特征110、及沟道104一部分的上方沉积介电材料690。在某些实施例中，介电材料690为氧化硅、碳化硅、氮化硅、氮氧化硅或其它适合的介电材料。在某些实施例中，介电材料690的材料与隔离特征110的材料相同。在某些实施例中，介电材料690的材料与隔离特征110的材料不同。在某些实施例中，使用物理气相沉积、化学气相沉积或其它适合的沉积工艺来沉积介电材料。
图6C是在蚀刻介电材料690以界定间隔元件695之后的低噪声装置600”的剖视图。间隔元件695从掩模680延伸到隔离特征110。间隔元件695的高度实质上等于掩模680的高度。在某些实施例中，使用各向异性蚀刻工艺(anisotropic etching process)来蚀刻介电材料690以界定间隔元件695。所述蚀刻工艺暴露出隔离结构110的顶表面。
图6D是在移除掩模680及沉积栅极介电层106”及栅极电极108”之后的低噪声装置600*的剖视图。栅极介电层106”相似于栅极介电层106(图1A)。与栅极介电层106相比，栅极介电层106”延伸于沟道104两侧上的间隔元件695上方。栅极电极108”相似于栅极电极108。与栅极电极108相比，位于沟道104被间隔元件695暴露出的一部分上方的栅极电极108”具有较厚的中心部分。在某些实施例中，低噪声装置600”包括以下至少一者：植入区，例如植入区112(图1A)或植入区112’(图1B)；或者接触区，例如接触区220(图2A)。包括植入区或接触区将有助于减少在隔离特征110与沟道104之间的界面处被陷获的电荷载流子的量。
与图3A至图3D中的低噪声装置相比，低噪声装置600*所具有的隔离特征110的顶表面与沟道104的顶表面实质上齐平。图3A至图3D中的所有低噪声装置以及低噪声装置600*均包括有在沟道104的一部分上方延伸约距离Ns的介电材料。在沟道104的所述一部分上方延伸的介电材料有助于减少在沟道104中相邻于隔离特征相邻的顶部隅角处被陷获的电荷载流子的量，所述隔离特征例如为隔离特征110(图6D)或隔离特征330(图3A至图3D)。如上所述，减少被陷获的电荷载流子的数目会降低被陷获的电荷载流子从沟道/隔离特征界面逸出并在流经晶体管的电流中造成波动的风险。
一种低噪声装置包括隔离特征，所述隔离特征位于衬底中。所述低噪声装置进一步包括栅极堆叠，所述栅极堆叠位于所述衬底中的沟道的上方。所述栅极堆叠包括栅极介电层以及栅极电极，所述栅极介电层延伸于所述隔离特征的一部分的上方，所述栅极电极位于所述栅极介电层的上方。所述低噪声装置进一步包括电荷陷获减少结构，所述电荷陷获减少结构相邻于所述隔离特征。所述电荷陷获减少结构被配置用以减少与所述隔离特征与所述沟道之间的界面相邻的电荷载流子的数目。
在一些实施例中，所述电荷陷获减少结构包括在所述沟道的一部分上延伸的隔离特征悬伸部。在一些实施例中，所述电荷陷获减少结构包含在与所述隔离特征相邻的所述沟道的一部分上延伸的介电材料，且所述介电材料不同于所述栅极介电层。在一些实施例中，所述介电材料在所述沟道的上方延伸至少约5纳米(nm)的距离。在一些实施例中，所述电荷陷获减少结构进一步包括植入区。在一些实施例中，所述电荷陷获减少结构进一步包括经掺杂的触点，所述经掺杂的触点位于所述衬底中以及与所述沟道相对的所述隔离特征的一侧上。在一些实施例中，所述电荷陷获减少结构包括位于所述隔离特征与所述沟道之间的界面处的植入区。在一些实施例中，所述植入区包含非掺杂剂材料。在一些实施例中，所述电荷陷获减少结构是经掺杂的触点，所述经掺杂的触点位于所述衬底中以及与所述沟道相对的所述隔离特征的一侧上。
一种低噪声装置包括隔离特征，所述隔离特征位于衬底中。所述低噪声装置进一步包括栅极堆叠，所述栅极堆叠位于所述衬底中的沟道的上方，其中所述隔离特征接触所述沟道。所述低噪声装置进一步包括经掺杂的触点，位于所述衬底中以及与所述沟道相对的所述隔离特征的一侧上，其中所述经掺杂的触点界定变容器，且所述经掺杂的触点接触所述隔离特征。
在一些实施例中，所述栅极堆叠延伸于所述隔离特征的上方。在一些实施例中，所述栅极堆叠的边缘以范围从最小间距至约0.3微米(μm)的距离与所述隔离特征与所述经掺杂的触点相邻的边缘间隔开。在一些实施例中，所述经掺杂的触点的掺杂浓度为至少约1×1011ions/cm3。在一些实施例中，所述隔离特征包括位于所述衬底中的第一区段、及位于所述沟道上方的第二区段。在一些实施例中，所述低噪声装置进一步包括位于所述隔离特征与所述沟道之间的界面处的植入区。
一种低噪声装置包括隔离特征，所述隔离特征位于衬底中。所述低噪声装置进一步包括栅极堆叠，所述栅极堆叠位于所述衬底中的沟道的上方，其中所述隔离特征接触所述沟道。所述低噪声装置进一步包括植入区，所述植入区位于所述隔离特征与所述沟道之间的界面处，其中所述植入区包含非掺杂剂材料。
在一些实施例中，所述非掺杂剂材料包括含氟材料。在一些实施例中，所述非掺杂剂材料的浓度为至少约1×1012ions/cm3。在一些实施例中，所述隔离特征包括位于所述衬底中的第一区段、及位于所述沟道上方的第二区段。在一些实施例中，所述低噪声装置进一步包括经掺杂的触点，所述经掺杂的触点位于所述衬底中以及与所述沟道相对的所述隔离特征的一侧上。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明实施例的各个方面。所属领域中的技术人员应知，其可容易地使用本发明实施例作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明实施例的精神及范围，而且他们可在不背离本发明实施例的精神及范围的条件下对其作出各种改变、代替、及变更。

Claims (1)

1.一种低噪声装置，其特征在于，包括：
隔离特征，位于衬底中；
栅极堆叠，位于所述衬底中的沟道的上方，其中所述栅极堆叠包括：
栅极介电层，延伸于所述隔离特征的一部分的上方，以及
栅极电极，位于所述栅极介电层的上方；以及
电荷陷获减少结构，相邻于所述隔离特征，其中所述电荷陷获减少结构被配置用以减少与所述隔离特征与所述沟道之间的界面相邻的电荷载流子的数目。
CN201710299656.1A 2016-05-31 2017-05-02 低噪声装置 Pending CN107437558A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662343425P 2016-05-31 2016-05-31
US62/343,425 2016-05-31
US15/428,356 US9947701B2 (en) 2016-05-31 2017-02-09 Low noise device and method of forming the same
US15/428,356 2017-02-09

Publications (1)

Publication Number Publication Date
CN107437558A true CN107437558A (zh) 2017-12-05

Family

ID=60419031

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710299656.1A Pending CN107437558A (zh) 2016-05-31 2017-05-02 低噪声装置

Country Status (3)

Country Link
US (5) US9947701B2 (zh)
CN (1) CN107437558A (zh)
TW (1) TWI729102B (zh)

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4288806A (en) * 1979-05-29 1981-09-08 Xerox Corporation High voltage MOSFET with overlapping electrode structure
US5006477A (en) * 1988-11-25 1991-04-09 Hughes Aircraft Company Method of making a latch up free, high voltage, CMOS bulk process for sub-half micron devices
US5405806A (en) * 1994-03-29 1995-04-11 Motorola Inc. Method for forming a metal silicide interconnect in an integrated circuit
US6468878B1 (en) * 2001-02-27 2002-10-22 Koninklijke Philips Electronics N.V. SOI LDMOS structure with improved switching characteristics
US7235862B2 (en) * 2001-07-10 2007-06-26 National Semiconductor Corporation Gate-enhanced junction varactor
JP2004014911A (ja) * 2002-06-10 2004-01-15 Renesas Technology Corp 半導体装置およびその製造方法
JP4412903B2 (ja) * 2002-06-24 2010-02-10 株式会社ルネサステクノロジ 半導体装置
JP4540320B2 (ja) * 2003-09-19 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100558007B1 (ko) * 2003-11-24 2006-03-06 삼성전자주식회사 트랜지스터 및 그 제조방법
JP3898715B2 (ja) * 2004-09-09 2007-03-28 株式会社東芝 半導体装置およびその製造方法
US7737009B2 (en) * 2007-08-08 2010-06-15 Infineon Technologies Ag Method of implanting a non-dopant atom into a semiconductor device
KR101481574B1 (ko) * 2008-02-13 2015-01-14 삼성전자주식회사 반도체 소자의 제조 방법
US7893494B2 (en) * 2008-06-18 2011-02-22 International Business Machines Corporation Method and structure for SOI body contact FET with reduced parasitic capacitance
US9171726B2 (en) * 2009-11-06 2015-10-27 Infineon Technologies Ag Low noise semiconductor devices
US8994082B2 (en) * 2011-09-30 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, methods of manufacturing thereof, and image sensor circuits with reduced RTS noise
US8796748B2 (en) * 2012-08-08 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, methods of manufacture thereof, and image sensor circuits
US9196728B2 (en) 2013-12-31 2015-11-24 Texas Instruments Incorporated LDMOS CHC reliability
JP6189771B2 (ja) * 2014-03-03 2017-08-30 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US9947701B2 (en) 2018-04-17
US10535686B2 (en) 2020-01-14
US20180233522A1 (en) 2018-08-16
US20210351210A1 (en) 2021-11-11
TW201743370A (zh) 2017-12-16
US20200144315A1 (en) 2020-05-07
US11094723B2 (en) 2021-08-17
US11830889B2 (en) 2023-11-28
US20200152676A1 (en) 2020-05-14
US20170345855A1 (en) 2017-11-30
US11011556B2 (en) 2021-05-18
TWI729102B (zh) 2021-06-01

Similar Documents

Publication Publication Date Title
CN102456579B (zh) 具有局部的极薄绝缘体上硅沟道区的半导体器件
US20080029815A1 (en) Semiconductor-on-insulator (SOI) strained active area transistor
US20030203546A1 (en) SOI transistor element having an improved backside contact and method of forming the same
KR20080032232A (ko) 자기정렬된 트렌치 분리를 사용한 감소된 전계 ｄｍｏｓ
TWI509710B (zh) 具有改良之閘極高度均勻性的半導體裝置及其製造方法
EP2701186A1 (en) Electronic Device Including Shallow Trench Isolation (STI) Regions with Bottom Nitride Linear and Upper Oxide Linear and Related Methods
US8476136B2 (en) Method and a structure for enhancing electrical insulation and dynamic performance of MIS structures comprising vertical field plates
US20190103474A1 (en) Sidewall engineering for enhanced device performance in advanced devices
EP2701187A2 (en) Electronic Device including Shallow Trench Isolation (STI) Regions with Bottom Oxide Linear and Upper Nitride Liner and Related Methods
US20140124794A1 (en) Fabrication of reverse shallow trench isolation structures with super-steep retrograde wells
TW201448171A (zh) 包含具有應力通道區之電晶體的設備及其形成方法
US9219117B2 (en) Semiconductor structure and a method for processing a carrier
US9608060B2 (en) Isolation structure for semiconductor device
KR101727382B1 (ko) 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
US11973113B2 (en) Semiconductor device
US10522555B2 (en) Semiconductor devices including Si/Ge active regions with different Ge concentrations
US9985094B2 (en) Super junction with an angled trench, transistor having the super junction and method of making the same
CN107437558A (zh) 低噪声装置
US20080305613A1 (en) Method for fabricating an soi defined semiconductor device
US20230395653A1 (en) Reduced n-well and p-well spacing
US20120153353A1 (en) Buried oxidation for enhanced mobility
CN108461514A (zh) Cmos图形传感器的隔离结构及其形成方法
JPWO2017187831A1 (ja) 半導体装置、ｃｍｏｓ回路及び電子機器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20171205