TWI720423B

TWI720423B - 積體電路及其抗干擾方法

Info

Publication number: TWI720423B
Application number: TW108104846A
Authority: TW
Inventors: 黃志豪; 曾暐盛; 郭耀鴻; 洪浩偉
Original assignee: 聯詠科技股份有限公司
Priority date: 2018-05-03
Filing date: 2019-02-13
Publication date: 2021-03-01
Also published as: CN110444140A; TWI789596B; TW201947895A; TW202025650A; US11024209B2; US10699618B2; US11145232B2; TWI696356B; CN110444139A; US20190340968A1; US20200265766A1; TW202040543A; US20190341000A1

Abstract

一種驅動顯示面板的積體電路及其抗干擾方法。所述積體電路包括源極驅動電路以及抗干擾電路。源極驅動電路包括接收電路。接收電路經配置以接收包括了影像資料的輸入信號。接收電路基於至少一個操作參數去處理輸入信號而產生輸出資料。抗干擾電路耦接至接收電路。抗干擾電路基於輸入信號或輸出資料來判定干擾事件是否發生於輸入信號，以獲得判定結果。抗干擾電路依照判定結果來決定是否調整接收電路的所述至少一個操作參數。

Description

積體電路及其抗干擾方法

本發明是有關於一種電子電路，且特別是有關於一種積體電路及其抗干擾方法。

當行動電話（或是其他射頻裝置）靠近顯示裝置時，射頻雜訊（RF noise）可能會造成顯示裝置的顯示畫面出現異常。發生異常的原因之一是，行動電話的射頻雜訊可能會干擾了時序控制器與源極驅動電路之間的資料信號的傳輸。

圖1是說明行動電話110靠近顯示裝置120的情境示意圖。時序控制器121經由傳輸線將資料信號傳輸給源極驅動電路122，而源極驅動電路122依照資料信號來驅動顯示面板123以顯示圖像。當行動電話110靠近顯示裝置120時，行動電話110的射頻雜訊111可能會干擾了時序控制器121與源極驅動電路122之間的資料信號的傳輸。當在資料信號中的射頻雜訊的能量足夠大時，源極驅動電路122可能無法正確閂鎖資料信號。

圖2是說明圖1所示源極驅動電路122所接收到的信號遭受射頻雜訊干擾的情境示意圖。圖2是橫軸表示時間。圖2所示Rx表示源極驅動電路122所接收到的資料信號，而CDR_CLK表示在源極驅動電路122內部的時脈資料回復（clock data recovery，簡稱CDR）電路的時脈信號。如同圖2左半部所示，在射頻雜訊111尚未發生時，亦即在干擾事件尚未發生時，源極驅動電路122內部的CDR電路可以正確鎖定（lock）資料信號Rx，亦即資料信號Rx的相位可以符合時脈信號CDR_CLK的相位。在射頻雜訊111發生時，亦即在干擾事件發生時，射頻雜訊111會干擾資料信號Rx，致使資料信號Rx的相位不符合時脈信號CDR_CLK的相位。亦即，源極驅動電路122內部的CDR電路可能對資料信號脫鎖（loss of lock）。當源極驅動電路122無法正確鎖定資料信號Rx時，顯示裝置120的顯示面板當然無法顯示正確圖像。

須注意的是，「先前技術」段落的內容是用來幫助了解本發明。在「先前技術」段落所揭露的部份內容（或全部內容）可能不是所屬技術領域中具有通常知識者所知道的習知技術。在「先前技術」段落所揭露的內容，不代表該內容在本發明申請前已被所屬技術領域中具有通常知識者所知悉。

本發明提供一種積體電路及其抗干擾方法，以自我判定從外部而來的輸入信號是否發生干擾事件，進而依照判定結果來決定是否調整接收電路的操作參數。

本發明的一實施例提供一種積體電路，用以驅動顯示面板。所述積體電路包括源極驅動電路以及抗干擾電路。源極驅動電路包括接收電路。接收電路經配置以接收包括了影像資料的輸入信號。接收電路基於至少一個操作參數去處理輸入信號而產生輸出資料。抗干擾電路耦接至接收電路。抗干擾電路基於輸入信號或輸出資料來判定干擾事件是否發生於輸入信號，以獲得判定結果。抗干擾電路依照判定結果來決定是否調整接收電路的所述至少一個操作參數。

本發明的一實施例提供一種積體電路的抗干擾方法。積體電路用以驅動顯示面板。所述抗干擾方法包括：由在積體電路中的源極驅動電路的接收電路接收包括了影像資料的輸入信號；由接收電路基於至少一個操作參數去處理輸入信號而產生輸出資料；由抗干擾電路基於輸入信號或輸出資料來判定干擾事件是否發生於輸入信號，以獲得判定結果；以及由抗干擾電路依照該判定結果來決定是否調整接收電路的所述至少一個操作參數。

基於上述，本發明諸實施例所述積體電路的接收電路可以基於操作參數去處理從外部而來的輸入信號，進而產生輸出資料給其他內部電路。所述積體電路的抗干擾電路可以判定所述輸入信號是否發生干擾事件，進而依照判定結果來決定是否調整接收電路的操作參數。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在本案說明書全文（包括申請專利範圍）中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。本案說明書全文（包括申請專利範圍）中提及的「第一」、「第二」等用語是用以命名元件（element）的名稱，或區別不同實施例或範圍，而並非用來限制元件數量的上限或下限，亦非用來限制元件的次序。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。

圖3是依照本發明的一實施例所繪示的一種顯示裝置300的電路方塊（circuit block）示意圖。顯示裝置300包括多個積體電路，例如圖3所示時序控制器310與一個或多個源極驅動器。圖3繪示了4個源極驅動器321、322、323與324，無論如何，源極驅動器的數量是依照設計需求來決定的。顯示裝置300還包括顯示面板330。時序控制器310經由傳輸線（例如印刷電路板的導線）將資料信號傳輸給源極驅動器321～324，而源極驅動器321～324依照資料信號來驅動顯示面板330以顯示圖像。本實施例並不限制時序控制器310與顯示面板330的實施方式。依照設計需求，舉例來說，時序控制器310可以是習知的時序控制器或是其他的控制電路/元件，而顯示面板330可以是習知的顯示面板或是其他的顯示面板。在一些實施例中，資料信號可以不限於僅表示資料資訊，並且可以表示更多控制資訊，例如時序控制資訊。在替代或相同的實施例中，時序控制器310可以將一個或多個其他信號發送到每個源極驅動器321-324。

源極驅動器321～324內部的接收電路接收來自於時序控制器310的資料信號。所述接收電路基於至少一個操作參數去處理資料信號（輸入信號），以便產生輸出資料給其他內部電路（未繪示）。源極驅動器321～324內部的抗干擾電路可以基於所述接收電路的輸入信號與/或所述接收電路的輸出資料來判定干擾事件是否發生於所述輸入信號，以獲得判定結果。所述「干擾事件」可以被定義為，射頻（radio frequency, RF）雜訊發生於所述輸入信號，以及/或者射頻雜訊的能量足以干擾資料信號（例如所述接收電路的輸入信號）。依照設計需求，所述「干擾事件」包括共模干擾事件、高頻干擾事件、低頻干擾事件以及/或是其他干擾事件。

抗干擾電路依照判定結果來決定是否調整所述接收電路的所述至少一個操作參數。舉例來說，當干擾事件沒有發生時，所述抗干擾電路可以將所述接收電路的操作參數維持於所述正常參數。當干擾事件發生於源極驅動器321～324的任何一個輸入信號時，所述抗干擾電路可以相應地調整受到干擾的源極驅動器的所述接收電路的至少一個相應的操作參數，例如將所述源極驅動器的接收電路的操作參數從正常參數調整為抗干擾參數。在所述操作參數被調整為所述抗干擾參數後，所述抗干擾電路可以在一段預設時間後決定是否將所述操作參數從所述抗干擾參數回復至所述正常參數。例如，在一些實施例中，在所述操作參數被調整為所述抗干擾參數後，所述抗干擾電路可以在目前幀與下一幀之間的空白期間再一次判定干擾事件是否發生於所述輸入信號。在干擾事件已經消失的情況下，所述抗干擾電路可以決定將所述操作參數從所述抗干擾參數回復至所述正常參數。或者，抗干擾電路可以被配置為在預定時間段之後將至少一個操作參數從至少一個抗干擾參數返回到至少一個正常參數，而不決定輸入信號是否發生干擾事件。

所述操作參數可以依照設計需求來決定。舉例來說，所述至少一操作參數可以包括所述接收電路的接收放大器（receiving amplifier）的至少一個操作參數、所述接收電路的時脈資料回復（clock data recovery，簡稱CDR）電路的至少一個操作參數以及/或是其他操作參數。在一些實施例中，所述操作參數包括所述接收放大器的高頻增益、低頻增益、該高頻增益與該低頻增益的比例、偏壓電流、電阻值、電容值以及/或是其他操作參數。例如，當干擾事件發生於源極驅動器321～324的所述輸入信號時，抗干擾電路可以調整所述接收放大器的操作參數，以增加所述接收放大器的輸出信號的信號雜訊比。在另一些實施例中，所述操作參數包括所述CDR電路的頻寬。例如，當干擾事件包括高頻干擾成份時，抗干擾電路可以減小CDR電路的頻寬。當干擾事件包括低頻干擾成份時，抗干擾電路可以增加CDR電路的頻寬。

圖4是依照本發明的一實施例說明積體電路400的電路方塊示意圖。積體電路400用以驅動顯示面板330。圖3所示源極驅動器321～324可以參照圖4所示積體電路400的相關說明來類推，而圖4所示積體電路400亦可以參照圖3所示源極驅動器321～324的相關說明。於圖4所示實施例中，積體電路400包括源極驅動電路410以及抗干擾電路420。源極驅動電路410耦接至時序控制器310。時序控制器310所提供的資料信號可以作為源極驅動電路410的輸入信號40。基於輸入信號40，源極驅動電路410可以驅動顯示面板330而顯示對應圖像。

於圖4所示實施例中，源極驅動電路410包括接收電路411以及驅動電路412。接收電路411可以從外部的另一個積體電路（例如時序控制器310）接收包括了影像資料的輸入信號40。基於一個或多個操作參數，接收電路411可以處理輸入信號40而產輸出資料D2。驅動電路412耦接至接收電路411，以接收輸出資料D2。基於輸出資料D2，驅動電路412可以驅動顯示面板330而顯示對應圖像。本實施例並不限制驅動電路412的實施方式。依照設計需求，舉例來說，驅動電路412可以包括移位暫存器（Shift Register）、資料暫存器（Data Register）、電位偏移器（Level Shifter）、數位/類比轉換器（Digital-to-Analog Converter，DAC）以及輸出緩衝器（Output Buffer）。在一些實施例中，驅動電路412可以是習知的面板驅動電路或是其他的驅動電路/元件。

於圖4所示實施例中，接收電路411包括接收放大器（receiving amplifier）411a以及CDR電路411b。依照設計需求，接收放大器411a可以包括等化器（equalizer）、差動放大器（differential amplifier）與/或其他放大電路/元件。接收放大器411a可以接收輸入信號40。接收放大器411a可以基於一個或多個操作參數而對輸入信號40進行等化操作與/或增益操作，以產生輸入信號D1。CDR電路411b耦接至接收放大器411a，以接收輸入信號D1。CDR電路411b可以基於一個或多個操作參數去從輸入信號D1回復影像資料與時脈，以產生輸出資料D2與輸出時脈給驅動電路412。依照設計需求，在一些實施例中，接收放大器411a可以是習知的放大器、習知的等化器或是其他等化器電路/增益電路，而CDR電路411b可以是習知的CDR電路或是其他CDR電路。

在干擾事件尚未發生於輸入信號40時（例如射頻雜訊111尚未發生時，或者射頻雜訊111的能量尚不足以干擾輸入信號40），CDR電路411b可以正確鎖定（lock）時序控制器310所提供的資料信號（輸入信號40）。當干擾源（例如行動電話）靠近顯示裝置300時，行動電話的射頻雜訊111可能會干擾了時序控制器310與積體電路400之間的資料信號（輸入信號40）的傳輸。當在輸入信號40中的射頻雜訊的能量足夠大時，CDR電路411b可能無法正確鎖定輸入信號40。

圖5是依照本發明的一實施例說明積體電路的抗干擾方法的流程示意圖。請參照圖4與圖5。在步驟S510中，在積體電路400中的源極驅動電路410的接收電路411可以從外部的另一個積體電路（例如時序控制器310）接收包括影像資料的輸入信號40。接收電路411在步驟S510中還可以基於一個或多個操作參數來處理輸入信號40，以產生輸出資料D2給驅動電路412。

抗干擾電路420耦接至接收電路411。在步驟S520中，抗干擾電路420可以基於輸入信號40與/或輸出資料D2來判定干擾事件是否發生於輸入信號40，以獲得判定結果。依照設計需求，所述「干擾事件」包括共模干擾事件、高頻干擾事件、低頻干擾事件以及/或是其他干擾事件。抗干擾電路420在步驟S520中可以依照所述判定結果來決定是否調整接收電路411的所述操作參數。舉例來說，抗干擾電路420可以偵測輸入信號40的頻率、輸入信號40的共模（common mode）準位、輸入信號40的擺幅（swing）、輸出資料D2的誤碼數量以及/或是其他電性特徵而獲得偵測結果（判定結果）。抗干擾電路420可以依據此偵測結果來決定是否調整接收電路411的所述操作參數。

舉例來說，當干擾事件沒有發生時，抗干擾電路420可以將接收電路411的操作參數維持於正常參數。當干擾事件發生於輸入信號40時，抗干擾電路420可以相應地調整接收電路411的至少一個相應的操作參數，例如將接收電路411的操作參數從至少一個正常參數調整為至少一個抗干擾參數。在所述至少一個操作參數被調整為至少一個抗干擾參數後，抗干擾電路420可以在一段預設時間後決定是否將所述操作參數從所述至少一個抗干擾參數回復至所述至少一個正常參數。例如，在一些實施例中，在所述至少一個操作參數被調整為所述至少一個抗干擾參數後，抗干擾電路420可以在下一幀的空白期間再一次判定干擾事件是否發生於輸入信號40。在干擾事件已經消失的情況下，抗干擾電路420可以決定將所述至少一個操作參數從所述至少一個抗干擾參數回復至所述至少一個正常參數。

抗干擾電路420所調整的所述操作參數可以依照設計需求來決定。舉例來說，所述操作參數可以包括接收放大器411a的至少一個操作參數、CDR電路411b的至少一個操作參數以及/或是其他操作參數。在一些實施例中，所述操作參數包括接收放大器411a的高頻增益、低頻增益、高頻增益與低頻增益的比例、偏壓電流、電阻值、電容值以及/或是其他操作參數。例如，當干擾事件發生於所述輸入信號40時，抗干擾電路420可以調整接收放大器411a的操作參數，以增加接收放大器411a的輸出信號（輸入信號D1）的信號雜訊比。在接收放大器411a包括習知的等化器的情況下，當干擾事件發生時，抗干擾電路420可以調整此等化器的電阻值、電容值及/或偏壓電流，以增加輸入信號D1的信號雜訊比。

在另一些實施例中，抗干擾電路420所調整的所述操作參數包括CDR電路411b的頻寬。例如，當干擾事件包括高頻干擾成份時，抗干擾電路420可以減小CDR電路411b的頻寬。當干擾事件包括低頻干擾成份時，抗干擾電路420可以增加CDR電路411b的頻寬。

在圖5所示實施例中，步驟S520可以包括步驟S521至步驟S523。在其他的實施例中，步驟S520可以包括其他的步驟。在步驟S521中，抗干擾電路420可以基於輸入信號40與/或輸出資料D2來判定干擾事件是否發生於輸入信號40。當干擾事件沒有發生時（步驟S521的判斷結果為「否」），抗干擾電路420可以將接收電路411的操作參數維持於正常參數（步驟S523），然後回到步驟S510。當干擾事件發生於輸入信號40時（步驟S521的判斷結果為「是」），抗干擾電路420可以將接收電路411的操作參數從正常參數調整為抗干擾參數（步驟S522），然後回到步驟S510。

在接收電路411的操作參數被調整為所述抗干擾參數後，抗干擾電路420可以在一段預設時間後再一次進行步驟S521，以便決定是否將接收電路411的操作參數從所述抗干擾參數回復至所述正常參數。例如，在一些實施例中，抗干擾電路420可以在下一幀的空白期間（blank period）再一次判定干擾事件是否發生於輸入信號40。在干擾事件已經消失的情況下（步驟S521的判斷結果為「否」），抗干擾電路420可以決定將接收電路411的操作參數從所述抗干擾參數回復至所述正常參數（步驟S523）。

所述操作參數可以依照設計需求來決定/選定。舉例來說，接收電路411的所述操作參數可以包括接收放大器411a（例如等化器）的一個或多個操作參數、CDR電路411b的一個或多個操作參數以及/或是其他操作參數。在一些實施例中，接收電路411的所述操作參數可以包括接收放大器411a的高頻增益、低頻增益、該高頻增益與該低頻增益的比例、偏壓電流、電阻值、電容值以及/或是其他操作參數。當干擾事件發生於輸入信號40時，抗干擾電路420可以調整接收放大器411a的操作參數，以增加接收放大器411a的輸出信號（輸入信號D1）的信號雜訊比。在另一些實施例中，接收電路411的所述操作參數可以包括CDR電路411b的頻寬。當干擾事件包括高頻干擾成份時，抗干擾電路420可以減小CDR電路411b的頻寬。當干擾事件包括低頻干擾成份時，抗干擾電路420可以增加CDR電路411b的頻寬。

圖6是依照本發明的一實施例說明圖4所示抗干擾電路420的電路方塊示意圖。於圖6所示實施例中，抗干擾電路420包括干擾偵測器電路421以及控制電路422。干擾偵測器電路421可以偵測輸入信號40或輸出資料D2而獲得偵測結果。此偵測結果可以指示干擾事件是否發生。控制電路422耦接至干擾偵測器電路421，以接收所述偵測結果。控制電路422可以依照此偵測結果來決定是否調整接收電路411的所述操作參數。

所述干擾事件的發生包括共模錯誤事件、擺幅錯誤事件、高頻事件、誤碼事件其中的一者或多者的發生。依照設計需求，干擾偵測器電路421可以包括下述至少一者：共模準位偵測電路、擺幅偵測電路、高頻偵測電路、誤碼偵測電路以及/或是其他偵測電路。共模準位偵測電路可以偵測輸入信號40的共模錯誤事件是否發生。擺幅偵測電路可以偵測輸入信號40的擺幅錯誤事件是否發生。高頻偵測電路可以偵測輸入信號40的高頻事件是否發生。誤碼偵測電路可以偵測輸出資料D2的誤碼事件是否發生。共模準位偵測電路、擺幅偵測電路、高頻偵測電路與誤碼偵測電路的實施細節將分別說明於下述諸實施例中。控制電路422可以計數所述共模錯誤事件、所述擺幅錯誤事件、所述誤碼事件其中的一者或多者的發生次數，並依照所述發生次數來決定是否調整接收電路411的所述操作參數。

在干擾偵測器電路421中的所述共模準位偵測電路可以偵測輸入信號40的共模準位，進而判斷是否發生輸入信號40的共模準位的共模錯誤事件（干擾事件）。當所述共模準位偵測電路（干擾偵測器電路421）通知控制電路422在輸入信號40發生了共模錯誤事件（亦即發生了干擾事件）時，控制電路422可以依照所述共模準位偵測電路的通知來決定是否調整接收電路411的所述操作參數。

圖7是依照本發明的一實施例說明在干擾偵測器電路421中的所述共模準位偵測電路的電路方塊示意圖。圖7所示干擾偵測器電路421與控制電路422可以參照圖6的相關說明，故不再贅述。於圖7所示實施例中，干擾偵測器電路421的所述共模準位偵測電路包括共模電壓偵測電路710、參考壓產生電路720、第一比較器CMP1、第二比較器CMP2和及閘AND1。共模電壓偵測電路710可以偵測輸入信號40的共模準位VCM。參考壓產生電路720耦接至共模電壓偵測電路710，以接收共模準位VCM。參考壓產生電路720可以基於共模準位VCM來產生第一參考準位VH與第二參考準位VL。參考壓產生電路720可以提供第一參考準位VH與第二參考準位VL給第一比較器CMP1與第二比較器CMP2。

於圖7所示實施例中，共模電壓偵測電路710包括電阻R1與電阻R2。輸入信號40可以是差動信號（differential signal）。電阻R1的第一端接收輸入信號40的第一端信號40P，而電阻R2的第一端接收輸入信號40的第二端信號40N。電阻R1的第二端與電阻R2的第二端共同耦接至共模節點N1，其中共模節點N1提供共模準位VCM給第一比較器CMP1與第二比較器CMP2。

參考壓產生電路720例如包括運算放大器OP1、電阻R3、電阻R4、電阻R5、電阻R6以及電容C1。運算放大器OP1的第一輸入端（例如非反相輸入端）耦接至共模電壓偵測電路710，以接收共模準位VCM。電阻R3的第一端耦接至運算放大器OP1的輸出端。電阻R3的第二端可以提供第一參考準位VH給第一比較器CMP1。電阻R4的第一端耦接至電阻R3的第二端。電阻R4的第二端耦接至運算放大器OP1的第二輸入端（例如反相輸入端）。電阻R5的第一端耦接至電阻R4的第二端。電阻R5的第二端可以提供第二參考準位VL給第二比較器CMP2。電阻R6的第一端耦接至電阻R5的第二端。電阻R6的第二端耦接至參考電壓（例如接地電壓GND或其他固定電壓）。電容C1的第一端耦接至運算放大器OP1的第二輸入端。電容C1的第二端耦接至參考電壓（例如接地電壓GND或其他固定電壓）。

於圖7所示實施例中，第一比較器CMP1的第一輸入端（例如非反相輸入端）耦接至共模電壓偵測電路710，以接收共模準位VCM。第一比較器CMP1的第二輸入端（例如反相輸入端）耦接至共模電壓偵測電路710，以接收第一參考準位VH。第一比較器CMP1可以比較共模準位VCM與第一參考準位VH，以輸出第一比較結果給及閘AND1。第二比較器CMP2的第一輸入端（例如非反相輸入端）耦接至共模電壓偵測電路710，以接收第二參考準位VL。第二比較器CMP2的第二輸入端（例如反相輸入端）耦接至共模電壓偵測電路710，以接收共模準位VCM。第二比較器CMP2可以比較共模準位VCM與第二參考準位VL，以輸出第二比較結果給及閘AND1。及閘AND1的第一輸入端耦接至第一比較器CMP1，以接收所述第一比較結果。及閘AND1的第二輸入端耦接至第二比較器CMP2，以接收所述第二比較結果。及閘AND1的輸出端耦接至控制電路422，以提供所述偵測結果給控制電路422。

在射頻雜訊111尚未發生時，或者射頻雜訊111的能量尚不足以干擾資料信號40時，共模準位VCM落於第一參考準位VH與第二參考準位VL之間。當共模準位VCM落於第一參考準位VH與第二參考準位VL之間時，及閘AND1的輸出為低邏輯準位。當在資料信號40中的射頻雜訊的能量足夠大時，共模準位VCM可能大於第一參考準位VH，或是共模準位VCM可能小於第二參考準位VL。當共模準位VCM大於第一參考準位VH，或是共模準位VCM小於第二參考準位VL時，及閘AND1的輸出為高邏輯準位，以表示共模錯誤事件（干擾事件）已發生於輸入信號40。

須注意的是，在干擾偵測器電路421中的所述共模準位偵測電路的實現方式不應受限於圖7的揭露內容。舉例來說，在其他實施例中，第一參考準位VH與/或第二參考準位VL可以被配置為固定電壓。第一參考準位VH與/或第二參考準位VL可以是依照設計需求所決定的任何電壓準位。舉例來說，在一實施例中，第一參考準位VH與第二參考準位VL可以分別是共模準位VCM在正常操作狀況下的額定範圍的上限準位與下限準位。在射頻雜訊111尚未發生時，或者射頻雜訊111的能量尚不足以干擾資料信號40時，共模準位VCM落於所述額定範圍中。

圖8是依照本發明的另一實施例說明在干擾偵測器電路421中的共模準位偵測電路的電路方塊示意圖。圖8所示干擾偵測器電路421與控制電路422可以參照圖6的相關說明，故不再贅述。於圖8所示實施例中，干擾偵測器電路421的所述共模準位偵測電路包括共模電壓偵測電路710以及比較器CMP3。圖8所示共模電壓偵測電路710可以參照圖7的相關說明，故不再贅述。

比較器CMP3的第一輸入端耦接至共模電壓偵測電路710，以接收共模準位VCM。比較器CMP3的第二輸入端接收參考準位VREF。參考準位VREF可以是依照設計需求所決定的任何電壓準位。比較器CMP3可以比較共模準位VCM與參考準位VREF，以獲得比較結果。比較器CMP3的輸出端耦接至控制電路422，以根據比較結果提供所述偵測結果。

舉例來說，在一實施例中，參考準位VREF可以是共模準位VCM在正常操作狀況下的額定範圍的上限準位。在射頻雜訊111尚未發生時，或者射頻雜訊111的能量尚不足以干擾資料信號40時，共模準位VCM落於所述額定範圍中。當共模準位VCM小於參考準位VREF時，比較器CMP3的輸出為低邏輯準位。當在資料信號40中的射頻雜訊的能量足夠大時，共模準位VCM可能大於參考準位VREF。當共模準位VCM大於參考準位VREF時，比較器CMP3的輸出為高邏輯準位，以表示共模錯誤事件（干擾事件）已發生於輸入信號40。

在另一實施例中，參考準位VREF可以是共模準位VCM在正常操作狀況下的所述額定範圍的下限準位。在射頻雜訊111尚未發生時，或者射頻雜訊111的能量尚不足以干擾資料信號40時，共模準位VCM落於所述額定範圍中。當共模準位VCM大於參考準位VREF時，比較器CMP3的輸出為低邏輯準位。當在資料信號40中的射頻雜訊的能量足夠大時，共模準位VCM可能小於參考準位VREF。當共模準位VCM小於參考準位VREF時，比較器CMP3的輸出為高邏輯準位，以表示共模錯誤事件（干擾事件）已發生於輸入信號40。

在干擾偵測器電路421中的所述擺幅偵測電路可以偵測輸入信號40的擺幅，進而判斷輸入信號40的擺幅是否發生擺幅錯誤事件（干擾事件）。當所述擺幅偵測電路（干擾偵測器電路421）通知控制電路422在輸入信號40發生了擺幅錯誤事件（亦即發生了干擾事件）時，控制電路422可以依照所述擺幅偵測電路的通知來決定是否調整接收電路411的所述操作參數。

圖9是依照本發明的一實施例說明在干擾偵測器電路421中的擺幅偵測電路的電路方塊示意圖。圖9所示干擾偵測器電路421與控制電路422可以參照圖6的相關說明，故不再贅述。於圖9所示實施例中，干擾偵測器電路421的所述擺幅偵測電路包括比較器CMP4。比較器CMP4的第一差動輸入端對接收輸入信號40中的第一端信號40P與第二端信號40N。比較器CMP4的第二差動輸入端對接收第一參考準位VH與第二參考準位VL。比較器CMP4的輸出端耦接至控制電路422，以提供該偵測結果。

比較器CMP4可以比較輸入信號40的擺幅是否超出第一參考準位VH與第二參考準位VL所界定的額定範圍。在射頻雜訊111尚未發生時，或者射頻雜訊111的能量尚不足以干擾資料信號40時，輸入信號40的擺幅落於所述額定範圍中。當輸入信號40的擺幅落於所述額定範圍中時，比較器CMP4的輸出為低邏輯準位。當在資料信號40中的射頻雜訊的能量足夠大時，輸入信號40的擺幅可能超出所述額定範圍。當輸入信號40的擺幅超出所述額定範圍時，比較器CMP4的輸出為高邏輯準位，以表示擺幅錯誤事件（干擾事件）已發生於輸入信號40。

須注意的是，在一些實施例中，圖9所示第一參考準位VH與第二參考準位VL的產生方式可以參照圖7所示參考壓產生電路720的相關說明來類推，故不再贅述。亦即，第一參考準位VH與/或第二參考準位VL可以是動態電壓，此動態電壓響應於資料信號40的共模準位VCM。在其他實施例中，第一參考準位VH與/或第二參考準位VL可以被配置為任何固定電壓。在被配置為固定電壓的情況下，第一參考準位VH與/或第二參考準位VL的電壓準位可以依照設計需求來決定。舉例來說，第一參考準位VH與第二參考準位VL可以分別是輸入信號40在正常操作狀況下的額定擺幅範圍的上限準位與下限準位。在射頻雜訊111尚未發生時，或者射頻雜訊111的能量尚不足以干擾資料信號40時，輸入信號40的擺幅落於所述額定擺幅範圍中。

在干擾偵測器電路421中的所述高頻偵測電路可以偵測輸入信號40的頻率。一般而言，射頻雜訊的頻率高於輸入信號40的頻率。因此，當所述高頻偵測電路偵測到輸入信號40發生了高頻事件時，所述高頻偵測電路可以判斷輸入信號40發生了干擾事件。當在干擾偵測器電路421中的所述高頻偵測電路通知控制電路422在輸入信號40發生了高頻事件（亦即發生了干擾事件）時，控制電路422可以依照所述高頻偵測電路的通知來決定是否調整接收電路411的所述操作參數。

圖10是依照本發明的一實施例說明在干擾偵測器電路421中的高頻偵測電路的電路方塊示意圖。圖10所示干擾偵測器電路421與控制電路422可以參照圖6的相關說明，故不再贅述。於圖10所示實施例中，干擾偵測器電路421的所述高頻偵測電路包括開關SW1、電阻R7、電阻R8以及電容C2。開關SW1的第一端耦接至第一電壓（例如系統電壓VDD）。開關SW1的控制端接收輸入信號40。在輸入信號40為差動信號的情況下，開關SW1的控制端可以接收輸入信號40的第一端信號40P或第二端信號40N。

電阻R7的第一端耦接至開關SW1的第二端。電阻R7的第二端耦接至第二電壓（例如接地電壓GND）。電阻R8的第一端耦接至開關SW1的第二端。電阻R8的第二端耦接至控制電路422，以提供所述偵測結果。電容C2的第一端耦接至電阻R8的第二端。電容的第二端耦接至第三電壓（例如接地電壓GND）。開關SW1的導通頻率響應於輸入信號40的頻率。當開關SW1導通時，系統電壓VDD可以經由電阻R8對電容C2充電。另一方面，儲存在電容C2的電荷會經由電阻R8與電阻R7而被釋放（放電）。當充電的速率大於放電的速率時，電容C2的電壓（所述偵測結果）會被拉昇。也就是說，當輸入信號40發生了高頻事件時，電容C2的電壓會被拉昇。控制電路422可以依照電容C2的電壓來獲知輸入信號40是否發生高頻事件（干擾事件）。因此，在干擾偵測器電路421中的所述高頻偵測電路可以偵測輸入信號40的頻率，進而判斷輸入信號40是否發生高頻事件（干擾事件）。

在干擾偵測器電路421中的所述誤碼偵測電路可以偵測輸出資料D2的誤碼率（或是誤碼數量），進而判斷輸出資料D2是否發生的誤碼事件（干擾事件）。舉例來說，依照某傳輸協定（特定傳輸格式），在輸出資料D2中某個特定位置的某個（或某些）特定位元必定為某個指定樣式（例如「01」）。若在這特定位置上沒有發生所述指定樣式，則所述誤碼偵測電路可以知道輸出資料D2發生錯誤。藉由統計輸出資料D2發生錯誤的次數（誤碼數量）或是輸出資料D2發生錯誤的頻率（誤碼率），所述誤碼偵測電路可以判斷輸出資料D2是否發生的誤碼事件。當所述誤碼偵測電路（干擾偵測器電路421）通知控制電路422在輸出資料D2發生了誤碼事件（亦即發生了干擾事件）時，控制電路422可以依照所述誤碼偵測電路的通知來決定是否調整接收電路411的所述操作參數。

圖11是依照本發明的一實施例說明在干擾偵測器電路421中的所述誤碼偵測電路的電路方塊示意圖。圖11所示干擾偵測器電路421與控制電路422可以參照圖6的相關說明，故不再贅述。於圖11所示實施例中，干擾偵測器電路421的所述誤碼偵測電路包括誤碼比較器1110以及累加器1120。誤碼比較器1110耦接至接收電路411，以接收輸出資料D2。誤碼比較器1110可以比較輸出資料D2與某一個傳輸格式，以獲得辨識結果。該辨識結果指示輸出資料D2是否滿足所述傳輸格式。所述傳輸格式可以依照設計需求來決定。本實施例並不限制所述傳輸格式。

舉例來說，依照某傳輸協定（特定傳輸格式），在輸出資料D2中某個特定位置的某個（或某些）特定位元必定為某個指定樣式（例如「01」）。若在這特定位置上沒有發生所述指定樣式，則誤碼比較器1110可以知道輸出資料D2發生錯誤，所以誤碼比較器1110可以輸出邏輯「1」（辨識結果）給累加器1120。若輸出資料D2符合所述傳輸格式，則誤碼比較器1110可以輸出邏輯「0」（辨識結果）給累加器1120。

累加器1120的輸入端耦接至誤碼比較器1110的輸出端，以接收所述辨識結果。累加器1120累加所述辨識結果，以獲得累加結果。當誤碼比較器1110的輸出為1時，累加器1120的所述累加結果加1。當所述累加結果超過某一個預定數量時，所述累加結果表示發生了所述誤碼事件（干擾事件）。所述預定數量可以依照設計需求來決定。本實施例並不限制所述預定數量。因此，在干擾偵測器電路421中的所述誤碼偵測電路可以偵測輸出資料D2是否發生錯誤，進而判斷輸出資料D2是否發生誤碼事件（干擾事件）。

圖12是依照本發明的一實施例說明圖4所示CDR電路411b的電路方塊示意圖。在圖12所示實施例中，CDR電路411b包括相位檢測器（phase detector, PD）1210、電荷泵（charge pump, CP）1220、低通濾波器（low pass filter, LPF）1230以及壓控振盪器（voltage controlled oscillator, VCO）1240。相位檢測器1210從接收放大器411a接收輸入信號D1，以及從壓控振盪器1240接收輸出時脈CLK。依照輸出時脈CLK的相位，相位檢測器1210可以從輸入信號D1取樣出資料成份，而產生輸出資料D2給驅動電路412。此外，相位檢測器1210可以比較/偵測輸入信號D1的時脈成份與輸出時脈CLK二者的相位關係，然後將偵測結果提供給電荷泵1220。

電荷泵1220的輸入端耦接至相位檢測器1210的輸出端。低通濾波器1230的輸入端耦接至電荷泵1220的輸出端。壓控振盪器1240的輸入端耦接至低通濾波器1230的輸出端。本實施例並不限制相位檢測器1210、電荷泵1220、低通濾波器1230以及壓控振盪器1240。舉例來說，相位檢測器1210可以是習知的相位檢測器或是其他相位檢測器，電荷泵1220可以是習知的電荷泵或是其他電荷泵，低通濾波器1230可以是習知的低通濾波器或是其他低通濾波器，以及壓控振盪器1240可以是習知的壓控振盪器或是其他壓控振盪器。壓控振盪器1240所產生的輸出時脈CLK可以被提供給驅動電路412。

當干擾事件發生於輸入信號40時，抗干擾電路420可以選擇性地調整CDR電路411b的操作參數。依照設計需求，CDR電路411b的所述操作參數包括電荷泵1220的電荷泵電流和低通濾波器1230的低通濾波器電阻二者中的至少一個。舉例來說，當干擾事件發生於輸入信號40時，抗干擾電路420可以選擇性地調小電荷泵1220的電荷泵電流，以及/或是選擇性地調小低通濾波器1230的低通濾波器電阻，以便調整CDR電路411b的頻寬。

依照不同的設計需求，上述抗干擾電路420及/或控制電路422的方塊的實現方式可以是硬體（hardware）、韌體（firmware）、軟體（software，即程式）或是前述三者中的多者的組合形式。

以硬體形式而言，上述抗干擾電路420及/或控制電路422的方塊可以實現於積體電路（integrated circuit）上的邏輯電路。上述抗干擾電路420及/或控制電路422的相關功能可以利用硬體描述語言（hardware description languages，例如Verilog HDL或VHDL）或其他合適的編程語言來實現為硬體。舉例來說，上述抗干擾電路420及/或控制電路422的相關功能可以被實現於一或多個控制器、微控制器、微處理器、特殊應用積體電路（Application-specific integrated circuit, ASIC）、數位訊號處理器（digital signal processor, DSP）、場可程式邏輯閘陣列（Field Programmable Gate Array, FPGA）及/或其他處理單元中的各種邏輯區塊、模組和電路。

以軟體形式及/或韌體形式而言，上述抗干擾電路420及/或控制電路422的相關功能可以被實現為編程碼（programming codes）。例如，利用一般的編程語言（programming languages，例如C、C++或組合語言）或其他合適的編程語言來實現上述抗干擾電路420及/或控制電路422。所述編程碼可以被記錄/存放在記錄媒體中，所述記錄媒體中例如包括唯讀記憶體（Read Only Memory，ROM）、存儲裝置及/或隨機存取記憶體（Random Access Memory，RAM）。電腦、中央處理器（Central Processing Unit，CPU）、控制器、微控制器或微處理器可以從所述記錄媒體中讀取並執行所述編程碼，從而達成相關功能。作為所述記錄媒體，可使用「非臨時的電腦可讀取媒體（non-transitory computer readable medium）」，例如可使用帶（tape）、碟（disk）、卡（card）、半導體記憶體、可程式設計的邏輯電路等。而且，所述程式也可經由任意傳輸媒體（通信網路或廣播電波等）而提供給所述電腦（或CPU）。所述通信網路例如是互聯網（Internet）、有線通信（wired communication）、無線通信（wireless communication）或其它通信介質。

綜上所述，本發明諸實施例所述積體電路400的接收電路411可以基於操作參數去處理輸入信號40，進而產生輸出資料D2給其他內部電路（例如驅動電路412）。所述積體電路400的抗干擾電路420可以判定所述輸入信號40是否發生干擾事件，進而依照判定結果來決定是否調整接收電路411的操作參數。所述操作參數包括接收電路411的高頻增益、低頻增益、該高頻增益與該低頻增益的比例、偏壓電流、電阻值、電容值、頻寬以及其他操作參數中的一個或多個。在偵測到干擾事件發生時，抗干擾電路420可以動態調整接收電路411的操作參數，以便自動抗干擾。在雜訊消失時，抗干擾電路420可以接收電路411的操作參數自動恢復至正常參數。如此一來，在雜訊來臨時（干擾事件發生時）抗干擾電路420可以自動改變相關操作參數。雜訊消失後，抗干擾電路420可以將操作參數自動恢復至正常參數，以避免造成多餘的電流消耗。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

110‧‧‧行動電話 111‧‧‧射頻雜訊 120‧‧‧顯示裝置 121‧‧‧時序控制器 122‧‧‧源極驅動電路 123‧‧‧顯示面板 1110‧‧‧誤碼比較器 1120‧‧‧累加器 1210‧‧‧相位檢測器 1220‧‧‧電荷泵 1230‧‧‧低通濾波器 1240‧‧‧壓控振盪器 300‧‧‧顯示裝置 310‧‧‧時序控制器 321、322、323、324‧‧‧源極驅動器 330‧‧‧顯示面板 40‧‧‧輸入信號 40P‧‧‧第一端信號 40N‧‧‧第二端信號 400‧‧‧積體電路 410‧‧‧源極驅動電路 411‧‧‧接收電路 411a‧‧‧接收放大器 411b‧‧‧時脈資料回復（CDR）電路 412‧‧‧驅動電路 420‧‧‧抗干擾電路 421‧‧‧干擾偵測器電路 422‧‧‧控制電路 710‧‧‧共模電壓偵測電路 720‧‧‧參考壓產生電路 AND1‧‧‧及閘 C1、C2‧‧‧電容 CDR_CLK‧‧‧時脈信號 CMP1‧‧‧第一比較器 CMP2‧‧‧第二比較器 CMP3、CMP4‧‧‧比較器 D1‧‧‧輸入信號 D2‧‧‧輸出資料 GND‧‧‧接地電壓 N1‧‧‧共模節點 OP1‧‧‧運算放大器 R1、R2、R3、R4、R5、R6、R7、R8‧‧‧電阻 Rx‧‧‧資料信號 S510、S520、S521、S522、S523‧‧‧步驟 SW1‧‧‧開關 VCM‧‧‧共模準位 VDD‧‧‧系統電壓 VH‧‧‧第一參考準位 VL‧‧‧第二參考準位 VREF‧‧‧參考準位 CLK‧‧‧輸出時脈

圖1是說明行動電話靠近顯示裝置的情境示意圖。圖2是說明圖1所示源極驅動電路所接收到的信號遭受射頻雜訊干擾的情境示意圖。圖3是依照本發明的一實施例所繪示的一種顯示裝置的電路方塊（circuit block）示意圖。圖4是依照本發明的一實施例說明積體電路的電路方塊示意圖。圖5是依照本發明的一實施例說明積體電路的抗干擾方法的流程示意圖。圖6是依照本發明的一實施例說明圖4所示抗干擾電路的電路方塊示意圖。圖7是依照本發明的一實施例說明在干擾偵測器電路中的所述共模準位偵測電路的電路方塊示意圖。圖8是依照本發明的另一實施例說明在干擾偵測器電路中的共模準位偵測電路的電路方塊示意圖。圖9是依照本發明的一實施例說明在干擾偵測器電路中的擺幅偵測電路的電路方塊示意圖。圖10是依照本發明的一實施例說明在干擾偵測器電路中的高頻偵測電路的電路方塊示意圖。圖11是依照本發明的一實施例說明在干擾偵測器電路中的所述誤碼偵測電路的電路方塊示意圖。圖12是依照本發明的一實施例說明圖4所示時脈資料回復（CDR）電路的電路方塊示意圖。

S510、S520、S521、S522、S523‧‧‧步驟

Claims

一種積體電路，用以驅動一顯示面板，包括：一源極驅動電路，包括一接收電路，經配置以接收包括一影像資料的一輸入信號，以及基於至少一操作參數處理該輸入信號而產生一輸出資料；以及一抗干擾電路，耦接至該接收電路，其中該抗干擾電路基於該輸入信號或該輸出資料來判定一干擾事件是否發生於該輸入信號以獲得一判定結果，並依照該判定結果來決定是否調整該接收電路的所述至少一操作參數。
如申請專利範圍第1項所述的積體電路，其中該抗干擾電路偵測該輸入信號的一頻率、該輸入信號的一共模準位、該輸入信號的一擺幅以及該輸出資料的誤碼數量其中至少一者而獲得一偵測結果，以及依據該偵測結果來決定是否調整該接收電路的所述至少一操作參數。
如申請專利範圍第1項所述的積體電路，其中該抗干擾電路包括：一干擾偵測器電路，經配置以偵測該輸入信號或該輸出資料而獲得一偵測結果，該偵測結果指示該干擾事件是否發生；以及一控制電路，耦接至該干擾偵測器電路以接收該偵測結果，其中該控制電路依照該偵測結果來決定是否調整該接收電路的所述至少一操作參數。
如申請專利範圍第3項所述的積體電路，其中該干擾偵測器電路包括下述至少一者：一共模準位偵測電路，經配置以偵測是否發生該輸入信號的一共模準位的一共模錯誤事件；一擺幅偵測電路，經配置以偵測是否發生該輸入信號的一擺幅的一擺幅錯誤事件；一高頻偵測電路，經配置以偵測是否發生該輸入信號的一高頻事件；以及一誤碼偵測電路，經配置以偵測是否發生該輸出資料的一誤碼事件，其中該干擾事件的發生包括該共模錯誤事件、該擺幅錯誤事件、該高頻事件、該誤碼事件其中的一者或多者的發生。
如申請專利範圍第4項所述的積體電路，其中該控制電路計數該共模錯誤事件、該擺幅錯誤事件、該誤碼事件其中的一者或多者的發生次數，並依照所述發生次數來決定是否調整該接收電路的所述至少一操作參數。
如申請專利範圍第4項所述的積體電路，其中該共模準位偵測電路包括：一共模電壓偵測電路，經配置以偵測該輸入信號的該共模準位。
如申請專利範圍第6項所述的積體電路，其中該共模準位偵測電路更包括：一第一比較器，耦接至該共模電壓偵測電路以接收該共模準位，其中該第一比較器比較該共模準位與一第一參考準位以輸出一第一比較結果；一第二比較器，耦接至該共模電壓偵測電路以接收該共模準位，其中該第二比較器比較該共模準位與一第二參考準位以輸出一第二比較結果；以及一及閘，其中該及閘的一第一輸入端耦接至該第一比較器以接收該第一比較結果，該及閘的一第二輸入端耦接至該第二比較器以接收該第二比較結果，該及閘的一輸出端耦接至該控制電路以提供該偵測結果。
如申請專利範圍第6項所述的積體電路，其中該共模準位偵測電路還包括：一比較器，具有一輸入端耦接至該共模電壓偵測電路以接收該共模準位，其中該比較器比較該共模準位與一參考準位以獲得一比較結果，其中該比較器的一輸出端耦接至該控制電路以根據該比較結果提供該偵測結果。
如申請專利範圍第6項所述的積體電路，其中該共模電壓偵測電路包括：一第一電阻，具有一第一端用以接收在該輸入信號中的一第一端信號，其中該第一電阻的一第二端耦接至一共模節點，該共模節點提供該共模準位給該第一比較器與該第二比較器；以及一第二電阻，具有一第一端用以接收在該輸入信號中的一第二端信號，其中該第二電阻的一第二端耦接至該共模節點。
如申請專利範圍第7項所述的積體電路，其中該干擾偵測器電路還包括：一參考壓產生電路，耦接至該共模電壓偵測電路以接收該共模準位，其中該參考壓產生電路基於該共模準位產生該第一參考準位與該第二參考準位。
如申請專利範圍第10項所述的積體電路，其中該參考壓產生電路包括：一運算放大器，具有一第一輸入端耦接至該共模電壓偵測電路以接收該共模準位；一第一電阻，具有一第一端耦接至該運算放大器的一輸出端，其中該第一電阻的一第二端提供該第一參考準位給該第一比較器；一第二電阻，具有一第一端耦接至該第一電阻的該第二端，其中該第二電阻的一第二端耦接至該運算放大器的一第二輸入端；一第三電阻，具有一第一端耦接至該第二電阻的該第二端，其中該第三電阻的一第二端提供該第二參考準位給該第二比較器；以及一第四電阻，具有一第一端耦接至該第三電阻的該第二端，其中該第四電阻的一第二端耦接至一參考電壓。
如申請專利範圍第4項所述的積體電路，其中該擺幅偵測電路包括：一比較器，具有一第一差動輸入端對與一第二差動輸入端對，其中該第一差動輸入端對用以接收該輸入信號中的一第一端信號與一第二端信號，該第二差動輸入端對用以接收第一參考準位與第二參考準位，該比較器的一輸出端耦接至該控制電路以提供該偵測結果。
如申請專利範圍第4項所述的積體電路，其中該高頻偵測電路包括：一開關，具有一第一端耦接至一第一電壓，其中該開關的一控制端接收該輸入信號；一第一電阻，具有一第一端耦接至該開關的一第二端，其中該第一電阻的一第二端耦接至一第二電壓；一第二電阻，具有一第一端耦接至該開關的該第二端，其中該第二電阻的一第二端耦接至該控制電路以提供該偵測結果；以及一電容，具有一第一端耦接至該第二電阻的該第二端，其中該電容的一第二端耦接至一第三電壓。
如申請專利範圍第4項所述的積體電路，其中該誤碼偵測電路包括：一誤碼比較器，耦接至該接收電路以接收該輸出資料，其中該誤碼比較器經配置以比較該輸出資料與一傳輸格式以獲得一辨識結果，該辨識結果指示該輸出資料是否滿足該傳輸格式；以及一累加器，具有一輸入端耦接至該誤碼比較器以接收該辨識結果，其中該累加器累加該辨識結果以獲得一累加結果，當該累加結果超過一預定數量時該累加結果表示發生該誤碼事件。
如申請專利範圍第1項所述的積體電路，其中該接收電路包括：一等化器，經配置以接收該輸入信號；以及一時脈資料回復電路，經配置以基於所述至少一操作參數去從該輸入信號回復該影像資料與一時脈，以產生該輸出資料與一輸出時脈。
如申請專利範圍第1項所述的積體電路，其中當所述抗干擾電路判定所述干擾事件未發生時，所述抗干擾電路將所述接收電路的所述至少一操作參數維持於至少一正常參數。
如申請專利範圍第16項所述的積體電路，其中當所述抗干擾電路判定所述干擾事件發生時，所述抗干擾電路將所述接收電路的所述至少一操作參數從所述至少一正常參數調整為至少一抗干擾參數。
一種積體電路的抗干擾方法，該積體電路用以驅動一顯示面板，所述抗干擾方法包括：由在一積體電路中的一源極驅動電路的一接收電路接收包括一影像資料的一輸入信號；由該接收電路基於至少一操作參數處理該輸入信號而產生一輸出資料；由一抗干擾電路基於該輸入信號或該輸出資料來判定一干擾事件是否發生於該輸入信號以獲得一判定結果；以及由該抗干擾電路依照該判定結果來決定是否調整該接收電路的所述至少一操作參數。
如申請專利範圍第18項所述的抗干擾方法，其中所述判定該干擾事件是否發生於該輸入信號之步驟包括：偵測該輸入信號的一頻率、該輸入信號的一共模準位、該輸入信號的一擺幅以及該輸出資料的誤碼數量其中至少一者而獲得一偵測結果，其中該抗干擾電路依據該偵測結果來決定是否調整該接收電路的所述至少一操作參數。
如申請專利範圍第18項所述的抗干擾方法，其中當所述抗干擾電路判定所述干擾事件未發生時，由所述抗干擾電路將所述接收電路的所述至少一操作參數維持於至少一正常參數。
如申請專利範圍第20項所述的抗干擾方法，其中當所述抗干擾電路判定所述干擾事件發生時，由所述抗干擾電路將所述接收電路的所述至少一操作參數從所述至少一正常參數決定調整為至少一抗干擾參數。