KR102359886B1 - 표시 패널 구동 장치, 이를 이용한 표시 패널 구동 방법 및 이를 포함하는 표시 장치 - Google Patents

표시 패널 구동 장치, 이를 이용한 표시 패널 구동 방법 및 이를 포함하는 표시 장치 Download PDF

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Abstract

표시 패널 구동 장치는 복원 타이밍 제어 라인 로드 제어부, 데이터 구동부 및 게이트 구동부를 포함한다. 복원 타이밍 제어 라인 로드 제어부는 영상 데이터 및 클럭 신호를 포함하는 표시 신호로부터 클럭 신호를 복원하는 복원 타이밍을 제어하기 위한 복원 타이밍 제어 신호를 전달하는 복원 타이밍 제어 라인에 연결되고, 복원 타이밍 제어 신호의 글리치(glitch) 레벨에 따라 복원 타이밍 제어 라인의 로드를 제어한다. 데이터 구동부는 표시 신호를 수신하고, 복원 타이밍 제어 라인에 연결되어 복원 타이밍 제어 신호를 수신하며, 복원 타이밍 제어 신호에 따라 표시 신호로부터 상기 클럭 신호를 복원하고, 영상 데이터를 기초로 하는 데이터 신호를 표시 패널의 데이터 라인으로 출력한다. 게이트 구동부는 표시 패널의 게이트 라인으로 게이트 신호를 출력한다. 따라서, 표시 장치의 표시 품질을 향상시킬 수 있다.

Description

표시 패널 구동 장치, 이를 이용한 표시 패널 구동 방법 및 이를 포함하는 표시 장치{DISPLAY PANEL DRIVING APPARATUS, METHOD OF DRIVING DISPLAY PANEL USING THE SAME AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 표시 패널 구동 장치, 이를 이용한 표시 패널 구동 방법 및 이를 포함하는 표시 장치에 관한 것으로, 더욱 상세하게는 클럭 신호를 복원하는 데이터 구동부를 포함하는 표시 패널 구동 장치, 이를 이용한 표시 패널 구동 방법 및 이를 포함하는 표시 장치에 관한 것이다.
액정 표시 장치와 같은 표시 장치는 표시 패널 및 표시 패널 구동 장치를 포함한다.
상기 표시 패널은 게이트 라인, 데이터 라인 및 화소를 포함한다.
상기 표시 패널 구동 장치는 상기 게이트 라인을 구동하는 게이트 구동부, 상기 데이터 라인을 구동하는 데이터 구동부, 및 상기 게이트 구동부 및 상기 데이터 구동부의 타이밍을 제어하는 타이밍 제어부를 포함한다.
상기 타이밍 제어부는 상기 게이트 구동부로 수직 개시 신호 및 제1 클럭 신호를 출력한다. 또한, 상기 타이밍 제어부는 상기 데이터 구동부로 영상 데이터, 수직 개시 신호 및 제2 클럭 신호를 출력한다. 여기서, 상기 타이밍 제어부는 상기 영상 데이터 및 상기 제2 클럭 신호를 포함하는 표시 신호를 하나의 라인을 통해 상기 데이터 구동부로 전송할 수 있다. 이 경우, 상기 데이터 구동부는 상기 표시 신호로부터 상기 제2 클럭 신호를 복원한다. 상기 데이터 구동부는 상기 표시 신호로부터 상기 제2 클럭 신호를 복원하는 타이밍을 제어하기 위한 복원 타이밍 제어 신호에 따라 상기 표시 신호로부터 상기 제2 클럭 신호를 복원한다. 예를 들면, 상기 데이터 구동부는 상기 복원 타이밍 제어 신호가 로우 레벨일 때 상기 표시 신호로부터 상기 제2 클럭 신호를 복원할 수 있다.
하지만, 상기 복원 타이밍 제어 신호에 왜곡이 발생하거나 글리치(glitch)가 발생하는 경우, 상기 데이터 구동부가 상기 복원 타이밍 제어 신호의 하이 레벨 및 로우 레벨을 그릇되게 인지할 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 장치의 표시 품질을 향상시킬 수 있는 표시 패널 구동 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 패널 구동 장치를 이용한 표시 패널 구동 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 표시 패널 구동 장치를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널 구동 장치는 복원 타이밍 제어 라인 로드 제어부, 데이터 구동부 및게이트 구동부를 포함한다. 상기 복원 타이밍 제어 라인 로드 제어부는 영상 데이터 및 클럭 신호를 포함하는 표시 신호로부터 상기 클럭 신호를 복원하는 복원 타이밍을 제어하기 위한 복원 타이밍 제어 신호를 전달하는 복원 타이밍 제어 라인에 연결되고, 상기 복원 타이밍 제어 신호의 글리치(glitch) 레벨에 따라 상기 복원 타이밍 제어 라인의 로드를 제어한다. 상기 데이터 구동부는 상기 표시 신호를 수신하고, 상기 복원 타이밍 제어 라인에 연결되어 상기 복원 타이밍 제어 신호를 수신하며, 상기 복원 타이밍 제어 신호에 따라 상기 표시 신호로부터 상기 클럭 신호를 복원하고, 상기 영상 데이터를 기초로 하는 데이터 신호를 표시 패널의 데이터 라인으로 출력한다. 상기 게이트 구동부는 상기 표시 패널의 게이트 라인으로 게이트 신호를 출력한다.
본 발명의 일 실시예에 있어서, 상기 표시 패널 구동 장치는 상기 복원 타이밍 제어 신호의 상기 글리치 레벨을 검출하여 글리치 레벨 신호를 출력하는 글리치 레벨 검출부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복원 타이밍 제어 라인 로드 제어부는 상기 글리치 레벨 검출부로부터 출력되는 상기 글리치 레벨 신호를 수신할 수 있고, 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 상기 복원 타이밍 제어 라인의 로드를 제어할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복원 타이밍 제어 라인 로드 제어부는 캐패시턴스 제어부 및 캐패시터부를 포함할 수 있다. 상기 캐패시턴스 제어부는 상기 글리치 레벨 검출부로부터 출력되는 상기 글리치 레벨 신호를 수신하여 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 캐패시턴스 제어 신호를 출력할 수 있다. 상기 캐패시터부는 상기 복원 타이밍 제어 라인에 연결될 수 있고, 상기 캐패시턴스 제어부로부터 출력되는 상기 캐패시턴스 제어 신호에 따라 캐패시턴스가 변경될 수 있다.
본 발명의 일 실시예에 있어서, 상기 캐패시턴스 제어부는 마스터 제어부 및 디지털 아날로그 변환부를 포함할 수 있다. 상기 마스터 제어부는 상기 글리치 레벨 검출부로부터 출력되는 상기 글리치 레벨 신호에 따라 캐패시턴스 제어 데이터를 출력할 수 있다. 상기 디지털 아날로그 변환부는 상기 마스터 제어부로부터 출력되는 상기 캐패시턴스 제어 데이터를 아날로그 변환하여 상기 캐패시턴스 제어 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 캐패시턴스 제어부는, 상기 마스터 제어부 및 상기 디지털 아날로그 변환부 사이에 배치되어 상기 마스터 제어부로터 출력되는 상기 캐패시턴스 제어 데이터를 저장하는 메모리부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 캐패시터부는 상기 캐패시턴스 제어 신호에 따라 상기 캐패시턴스가 제어되는 가변 용량 다이오드를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 가변 용량 다이오드는 버랙터(varactor) 소자를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복원 타이밍 제어 라인 로드 제어부는 캐패시턴스 제어부, 스위치부 및 캐패시터부를 포함할 수 있다. 상기 캐패시턴스 제어부는 상기 글리치 레벨 검출부로부터 출력되는 상기 글리치 레벨 신호를 수신하여 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 스위치 제어 데이터를 출력할 수 있다. 상기 스위치부는 상기 캐패시턴스 제어부로부터 출력되는 상기 스위치 제어 데이터에 따라 개폐되는 스위치를 포함할 수 있다. 상기 캐패시터부는 상기 스위치부를 통해 상기 복원 타이밍 제어 라인에 연결되거나 상기 복원 타이밍 제어 라인으로부터 단절되는 캐패시터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 캐패시턴스 제어부는 마스터 제어부 및 데이터 레지스터부를 포함할 수 있다. 상기 마스터 제어부는 상기 글리치 레벨 검출부로부터 출력되는 상기 글리치 레벨 신호에 따라 캐패시턴스 제어 데이터를 출력할 수 있다. 상기 데이터 레지스터부는 상기 마스터 제어부로부터 출력되는 상기 캐패시턴스 제어 데이터에 따라 상기 스위치 제어 데이터를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 캐패시턴스 제어부는, 상기 마스터 제어부 및 상기 데이터 레지스터부 사이에 배치되어 상기 마스터 제어부로터 출력되는 상기 캐패시턴스 제어 데이터를 저장하는 메모리부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스위치부는 상기 스위치 제어 데이터에 따라 개폐되는 적어도 하나 이상의 스위치를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 캐패시터부는 상기 스위치와 연결되는 적어도 하나 이상의 캐패시터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복원 타이밍 제어 라인 로드 제어부는 상기 복원 타이밍 제어 신호의 상기 글리치 레벨이 높을수록 상기 복원 타이밍 제어 라인의 로드를 증가시킬 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 패널 구동 방법은 영상 데이터 및 클럭 신호를 포함하는 표시 신호로부터 상기 클럭 신호를 복원하는 복원 타이밍을 제어하기 위한 복원 타이밍 제어 신호의 글리치(glitch) 레벨을 검출하는 단계, 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 상기 복원 타이밍 제어 신호를 전달하는 복원 타이밍 제어 라인의 로드를 제어하는 단계, 상기 복원 타이밍 제어 신호에 따라 상기 표시 신호로부터 상기 클럭 신호를 복원하는 단계, 상기 클럭 신호에 따라 상기 표시 신호로부터 상기 영상 데이터를 복원하는 단계, 상기 영상 데이터를 기초로 하는 데이터 신호를 표시 패널의 데이터 라인으로 출력하는 단계, 및 상기 표시 패널의 게이트 라인으로 게이트 신호를 출력하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 상기 복원 타이밍 제어 라인의 로드를 제어하는 단계는 상기 복원 타이밍 제어 라인에 연결되는 캐패시터부의 캐패시턴스를 제어하는 단계를 포함할 수있다.
본 발명의 일 실시예에 있어서, 상기 캐패시터부의 상기 캐패시턴스를 제어하는 단계는, 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 캐패시턴스 제어 데이터를 출력하는 단계, 상기 캐패시턴스 제어 데이터를 아날로그 변환하여 캐패시턴스 제어 신호를 출력하는 단계, 및 상기 캐패시턴스 제어 신호에 따라 상기 캐패시터부의 상기 캐패시턴스를 제어하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 캐패시터부의 상기 캐패시턴스를 제어하는 단계는, 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 캐패시턴스 제어 데이터를 출력하는 단계, 상기 캐패시턴스 제어 데이터에 따라 스위치 제어 데이터를 출력하는 단계, 및 상기 스위치 제어 데이터에 따라, 상기 복원 타이밍 제어 라인 및 상기 캐패시터부 사이에 배치되는 스위치를 제어하여 상기 복원 타이밍 제어 라인에 연결되는 상기 캐패시터부의 상기 캐패시턴스를 제어하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 상기 복원 타이밍 제어 신호를 전달하는 상기 복원 타이밍 제어 라인의 상기 로드를 제어하는 단계는 상기 복원 타이밍 제어 신호의 상기 글리치 레벨이 높을수록 상기 복원 타이밍 제어 라인의 상기 로드를 증가시키는 단계를 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 표시 장치는 표시 패널 및 표시 패널 구동 장치를 포함한다. 상기 표시 패널은 게이트 라인, 데이터 라인 및 상기 게이트 라인 및 상기 데이터 라인에 전기적으로 연결되는 화소 전극을 포함한다. 상기 표시 패널 구동 장치는 영상 데이터 및 클럭 신호를 포함하는 표시 신호로부터 상기 클럭 신호를 복원하는 복원 타이밍을 제어하기 위한 복원 타이밍 제어 신호를 전달하는 복원 타이밍 제어 라인에 연결되고 상기 복원 타이밍 제어 신호의 글리치(glitch) 레벨에 따라 상기 복원 타이밍 제어 라인의 로드를 제어하는 복원 타이밍 제어 라인 로드 제어부, 상기 표시 신호를 수신하고 상기 복원 타이밍 제어 라인에 연결되어 상기 복원 타이밍 제어 신호를 수신하며 상기 복원 타이밍 제어 신호에 따라 상기 표시 신호로부터 상기 클럭 신호를 복원하고 상기 영상 데이터를 기초로 하는 데이터 신호를 상기 표시 패널의 상기 데이터 라인으로 출력하는 데이터 구동부, 및 상기 표시 패널의 상기 게이트 라인으로 게이트 신호를 출력하는 게이트 구동부를 포함하는 표시 패널 구동 장치를 포함할 수 있다.
이와 같은 표시 패널 구동 장치, 이의 구동 방법 및 이를 포함하는 표시 장치에 의하면, 영상 데이터 및 클럭 신호를 포함하는 표시 신호로부터 상기 클럭 신호를 복원하는 복원 타이밍을 제어하기 위한 복원 타이밍 제어 신호의 글리치 레벨에 따라, 복원 타이밍 제어 신호가 전달되는 복원 타이밍 제어 라인의 로드를 제어하므로, 상기 복원 타이밍 제어 신호에서 발생하는 글리치를 감소시키거나 제거할 수 있다. 따라서, 데이터 구동부가 상기 복원 타이밍 제어 신호의 하이 레벨을 로우 레벨로 인지하거나 복원 타이밍 제어 신호의 로우 레벨을 하이 레벨로 인지하는 오류를 방지할 수 있다. 그러므로, 상기 데이터 구동부의 동작 오류를 방지할 수 있고, 이에 따라, 상기 데이터 구동부를 포함하는 표시 장치의 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 복원 타이밍 제어 라인 로드 제어부를 나타내는 블록도이다.
도 3은 도 1 및 2의 상기 복원 타이밍 제어 라인 로드 제어부를 나타내는 회로도이다.
도 4a는 도 1의 상기 표시 장치에 상기 복원 타이밍 제어 라인 로드 제어부가 포함되지 않은 경우 도 1의 복원 타이밍 제어 신호를 나타내는 파형도이다.
도 4b는 도 1의 상기 표시 장치에 상기 복원 타이밍 제어 라인 로드 제어부가 포함된 경우 도 1의 상기 복원 타이밍 제어 신호를 나타내는 파형도이다.
도 5는 도 1의 데이터 구동 회로부를 나타내는 블록도이다.
도 6은 도 1의 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법을 나타내는 순서도이다.
도 7은 본 발명의 일 실시예에 따른 복원 타이밍 제어 라인 로드 제어부를 나타내는 블록도이다.
도 8은 도 7의 상기 복원 타이밍 제어 라인 로드 제어부를 나타내는 회로도이다.
도 9는 도 7의 상기 복원 타이밍 제어 라인 로드 제어부를 포함하는 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법을 나타내는 순서도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예 1
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 실시예에 따른 상기 표시 장치(100)는 표시 패널(110), 게이트 구동부(130), 데이터 구동부(140), 타이밍 제어부(150), 글리치 레벨 검출부(160) 및 복원 타이밍 제어 라인 로드 제어부(200)를 포함한다.
상기 표시 패널(110)은 상기 타이밍 제어부(150)로부터 제공되는 영상 데이터(DATA)를 기초로 하는 데이터 신호(DS)를 수신하여 영상을 표시한다. 예를 들면, 상기 영상 데이터(DATA)는 2차원 평면 영상 데이터일 수 있다. 이와 달리, 상기 영상 데이터(DATA)는 3차원 입체 영상을 표시하기 위한 좌안 영상 데이터 및 우안 영상 데이터를 포함할 수 있다.
상기 표시 패널(110)은 게이트 라인(GL)들, 데이터 라인(DL)들 및 복수의 화소(120)들을 포함한다. 상기 게이트 라인(GL)들은 제1 방향(D1)으로 연장하고 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 배열된다. 상기 데이터 라인(DL)들은 상기 제2 방향(D2)으로 연장하고 상기 제1 방향(D1)으로 배열된다. 각각의 상기 화소(120)들은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 전기적으로 연결된 박막 트랜지스터(121), 상기 박막 트랜지스터(121)에 연결된 액정 캐패시터(123) 및 스토리지 캐패시터(125)를 포함한다.
상기 게이트 구동부(130)는 상기 타이밍 제어부(150)로부터 제공되는 수직 개시 신호(STV) 및 제1 클럭 신호(CLK1)에 응답하여 게이트 신호(GS)를 생성하고, 상기 게이트 신호(GS)를 상기 게이트 라인(GL)으로 출력한다.
상기 데이터 구동부(140)는 상기 타이밍 제어부(150)로부터 제공되는 수평 개시 신호(STH) 및 상기 타이밍 제어부(150)로부터 제공되는 표시 신호(DIS)에 포함된 제2 클럭 신호(CLK2)에 응답하여 상기 데이터 신호(DS)를 상기 데이터 라인(DL)으로 출력한다. 상기 데이터 구동부(140)는 상기 데이터 신호(DS)를 상기 데이터 라인(DL)으로 출력하는 적어도 하나 이상의 데이터 구동 집적 회로부(300)를 포함할 수 있다.
상기 타이밍 제어부(150)는 외부로부터 상기 영상 데이터(DATA) 및 제어 신호(CON)를 수신한다. 상기 제어 신호(CON)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 클럭 신호(CLK)를 포함할 수 있다. 상기 타이밍 제어부(150)는 상기 영상 데이터(DATA)를 상기 데이터 구동부(140)로 출력한다. 또한, 상기 타이밍 제어부(150)는 상기 수평 동기 신호(Hsync)를 이용하여 상기 수평 개시 신호(STH)를 생성한 후 상기 수평 개시 신호(STH)를 상기 데이터 구동부(140)로 출력한다. 또한, 상기 타이밍 제어부(150)는 상기 수직 동기 신호(Vsync)를 이용하여 상기 수직 개시 신호(STV)를 생성한 후 상기 수직 개시 신호(STV)를 상기 게이트 구동부(130)로 출력한다. 또한, 상기 타이밍 제어부(150)는 상기 클럭 신호(CLK)를 이용하여 상기 제1 클럭 신호(CLK1) 및 상기 제2 클럭 신호(CLK2)를 생성한 후, 상기 제1 클럭 신호(CLK1)를 상기 게이트구동부(130)로 출력하고, 상기 제2 클럭 신호(CLK2)를 상기 데이터 구동부(140)로 출력한다. 여기서, 상기 타이밍 제어부(150)는 상기 영상 데이터(DATA) 및 상기 제2 클럭 신호(CLK2)를 포함하는 상기 표시 신호(DIS)를 상기 데이터 구동부(140)로 출력할 수 있다. 예를 들면, 상기 표시 신호(DIS)는 차동 신호(Differential Signal: DS)일 수 있고, 상기 제2 클럭 신호(CLK2)는 상기 영상 데이터(DATA)에 임베디드(embedded)될 수 있다.
또한, 상기 타이밍 제어부(150)는 복원 타이밍 제어 신호(SFC)를 복원 타이밍 제어 라인(SFCL)을 통해 상기 데이터 구동부(140)로 출력한다. 상기 복원 타이밍 제어 신호(SFC)는 상기 데이터 구동부(140)가 상기 영상 데이터(DATA) 및 상기 제2 클럭 신호(CLK2)를 포함하는 상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원하는 복원 타이밍을 제어하기 위한 신호일 수 있다. 예를 들면, 상기 복원 타이밍 제어 신호(SFC)가 로우(low) 레벨일 때 상기 데이터 구동부(140)는 상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원할 수 있다. 이와 달리, 상기 복원 타이밍 제어 신호(SFC)가 하이(high) 레벨일 때 상기 데이터 구동부(140)는 상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원할 수 있다.
상기 글리치 레벨 검출부(160)는 상기 복원 타이밍 제어 신호(SFC)의 글리치(glitch) 레벨을 검출하여 글리치 레벨 신호(GLS)를 출력한다. 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨은 상기 복원 타이밍 제어 신호(SFC)의 글리치 정도 및 글리치 수준을 나타낼 수 있다.
상기 복원 타이밍 제어 라인 로드 제어부(200)는 상기 복원 타이밍 제어 신호(SFC)가 전달되는 상기 복원 타이밍 제어 라인(SFCL)에 연결된다. 상기 복원 타이밍 제어 라인 로드 제어부(200)는 상기 글리치 레벨 검출부(160)로부터 출력되는 상기 글리치 레벨 신호(GLS)에 따라 상기 복원 타이밍 제어 라인의 로드를 제어한다. 예를 들면, 상기 복원 타이밍 제어 라인 로드 제어부(200)는 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨이 높을수록 상기 복원 타이밍 제어 라인(SFCL)의 로드를 증가시킬 수 있다.
상기 게이트 구동부(130), 상기 데이터 구동부(140), 상기 타이밍 제어부(150), 상기 글리치 레벨 검출부(160) 및 상기 복원 타이밍 제어 라인 로드 제어부(200)는 상기 표시 패널(110)을 구동하는 표시 패널 구동 장치로 정의될 수 있다.
도 2는 도 1의 상기 복원 타이밍 제어 라인 로드 제어부(200)를 나타내는 블록도이다.
도 1 및 2를 참조하면, 상기 복원 타이밍 제어 라인 로드 제어부(200)는 캐패시턴스 제어부(210) 및 캐패시터부(220)를 포함할 수 있다.
상기 캐패시턴스 제어부(210)는 상기 글리치 레벨 검출부(160)로부터 출력되는 상기 글리치 레벨 신호(GLS)를 수신하고, 상기 글리치 레벨 신호(GLS)에 따라 캐패시턴스 제어 신호(CCS)를 출력한다.
상기 캐패시터부(220)는 상기 캐패시턴스 제어부(210)로부터 출력되는 상기 캐패시턴스 제어 신호(CCS)를 수신하고, 상기 캐패시턴스 제어 신호(CCS)에 따라 상기 캐패시터부(220) 내부의 캐패시턴스를 제어한다. 상기 복원 타이밍 제어 라인 로드 제어부(200)는 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨이 높을수록 상기 복원 타이밍 제어 라인(SFCL)에 연결되는 상기 캐패시터부(220)의 상기 캐패시턴스를 증가시킬 수 있다.
도 3은 도 1 및 2의 상기 복원 타이밍 제어 라인 로드 제어부(200)를 나타내는 회로도이다.
도 1 내지 3을 참조하면, 상기 복원 타이밍 제어 라인 로드 제어부(200)는 상기 캐패시턴스 제어부(210) 및 상기 캐패시터부(220)를 포함할 수 있다.
상기 캐패시턴스 제어부(210)는 마스터 제어부(211), 메모리부(213) 및 디지털 아날로그 변환부(215)를 포함할 수 있다.
상기 마스터 제어부(211)는 상기 글리치 레벨 검출부(160)로부터 출력되는 상기 글리치 레벨 신호(GLS)에 따라 상기 캐패시턴스 제어 데이터(CCD)를 상기 메모리부(213)로 출력한다. 예를 들면, 상기 마스터 제어부(211)는 상기 캐패시턴스 제어 데이터(CCD)를 I2C 통신을 이용하여 상기 메모리부(213)로 전송할 수 있다. 따라서, 상기 캐패시턴스 제어 데이터(CCD)는 시리얼 데이터 라인(SDL)을 통해 상기 마스터 제어부(211)로부터 상기 메모리부(213)로 전송될 수 있고, 캐패시턴스 제어 클럭(CCCL)은 시리얼 클럭 라인(SCL)을 통해 상기 마스터 제어부(211)로부터 상기 메모리부(213)로 전송될 수 있다.
상기 메모리부(213)는 상기 마스터 제어부(211)로부터 출력되는 상기 캐패시턴스 제어 데이터(CCD)를 저장한다. 예를 들면, 상기 메모리부(213)는 EEPROM일 수 있다.
상기 디지털 아날로그 변환부(215)는 상기 메모리부(213)로부터 상기 캐패시턴스 제어 데이터(CCD)를 수신하고, 상기 캐패시턴스 제어 데이터(CCD)를 아날로그 변환하여 캐패시턴스 제어 신호(CCS)를 출력한다. 상기 캐패시턴스 제어 신호(CCS)는 전압 신호일 수 있다.
본 실시예에서는, 상기 마스터 제어부(211) 및 상기 디지털 아날로그 변환부(215) 사이에 상기 메모리부(213)가 배치되지만, 상기 메모리부(213)는 생략될 수 있다. 이 경우, 상기 마스터 제어부(211)로부터 출력되는 상기 캐패시턴스 제어 데이터(CCD)는 바로 상기 디지털 아날로그 변환부(215)로 전송될 수 있다.
상기 캐패시터부(220)는 상기 복원 타이밍 제어 신호(SFC)가 전달되는 상기 복원 타이밍 제어 라인(SFCL)에 연결된다. 상기 캐패시터부(220)는 상기 디지털 아날로그 변환부(215)로부터 출력되는 상기 캐패시턴스 제어 신호(CCS)에 따라 상기 캐패시터부(220)의 캐패시턴스를 제어한다. 상기 캐패시터부(220)는 가변 용량 다이오드(221)를 포함할 수 있다. 예를 들면, 상기 가변 용량 다이오드(221)는 버랙터(varactor) 소자일 수 있다.
도 4a는 도 1의 상기 표시 장치(100)에 상기 복원 타이밍 제어 라인 로드 제어부(200)가 포함되지 않은 경우 도 1의 상기 복원 타이밍 제어 신호(SFC)를 나타내는 파형도이고, 도 4b는 도 1의 상기 표시 장치(100)에 상기 복원 타이밍 제어 라인 로드 제어부(200)가 포함된 경우 도 1의 상기 복원 타이밍 제어 신호(SFC)를 나타내는 파형도이다.
도 1 내지 4b를 참조하면, 상기 표시 장치(100)에 상기 복원 타이밍 제어 라인 로드 제어부(200)가 포함되지 않은 경우, 상기 복원 타이밍 제어 신호(SFC)에 글리치가 발생할 수 있다. 하지만, 상기 표시 장치(100)에 상기 복원 타이밍 제어 라인 로드 제어부(200)가 포함된 경우 상기 복원 타이밍 제어 신호(SFC)의 글리치가 제거될 수 있다.
도 5는 도 1의 상기 데이터 구동 회로부(300)를 나타내는 블록도이다.
도 1 및 5를 참조하면, 상기 데이터 구동 회로부(300)는 클럭 복원부(310), 데이터 복원부(320), 쉬프트 레지스터부(330), 직렬 병렬 변환부(340), 래치부(350), 디지털 아날로그 변환부(360) 및 버퍼부(370)를 포함한다.
상기 클럭 복원부(310)는상기 영상 데이터(DATA) 및 상기 제2 클럭 신호(CLK2)를 포함하는 상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원한다. 구체적으로, 상기 클럭 복원부(310)는상기 데이터 구동부(140)가 상기 데이터 라인(DL)으로 상기 데이터 신호(DS)를 출력하지 않는 수직 블랭크 구간 동안 상기 복원 타이밍 제어 신호(SFC)에 따라 상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원한다. 예를 들면, 상기 복원 타이밍 제어 신호(SFC)는 상기 수직 블랭크 구간 동안 로우 레벨을 가질 수 있다. 이와 달리, 상기 복원 타이밍 제어 신호(SFC)는 상기 수직 블랭크 구간 동안 하이 레벨을 가질 수 있다. 상기 클럭 복원부(310)는상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원하기 위해 위상 고정 루프(Phase Locked Loop: PLL) 회로 또는 지연 고정 루프(Delay Locked Loop: DLL) 회로를 포함할 수 있다. 상기 클럭 복원부(310)는상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원하여 상기 제2 클럭 신호(CLK2)를 상기 데이터 복원부(320)로출력한다.
상기 데이터 복원부(320)는상기 클럭 복원부(310)로부터 수신된 상기 제2 클럭 신호(CLK2)에 따라 상기 표시 신호(DIS)로부터 상기 영상 데이터(DATA)를 복원한다. 상기 데이터 복원부(320)는상기 영상 데이터(DATA)를 상기 직렬 병렬 변환부(340)로출력한다.
상기 직렬 병렬 변환부(340)는상기 데이터 복원부(320)로부터 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)를 병렬로 변환하여 병렬 데이터(DATA1, ..., DATAk)를 출력한다.
상기 쉬프트 레지스터부(330)는 상기 수평 개시 신호(STH)를 쉬프트 시키면서 상기 병렬 데이터(DATA1, ..., DATAk)를 상기 래치부(350)로 제공한다.
상기 래치부(350)는상기 병렬 데이터(DATA1, ..., DATAk)를 저장하고, 상기 병렬 데이터(DATA1, ..., DATAk)를 상기 디지털 아날로그 변환부(360)로출력한다.
상기 디지털 아날로그 변환부(360)는상기 래치부(350)로부터 상기 병렬 데이터(DATA1, ..., DATAk)를 수신하고, 상기 병렬 데이터(DATA1, ..., DATAk)를 아날로그 형태의 데이터로 변환하여 아날로그 데이터(ADATA1, ..., ADATAk)를 상기 버퍼부(370)로 출력한다.
상기 버퍼부(370)는데이터 신호들(DS1, ..., DSk)을 상기 표시 패널(110)의 상기 데이터 라인(DL)들로 출력한다. 여기서, 상기 데이터 신호들(DS1, ..., DSk)은 도 1의 상기 데이터 신호(DS)들에 포함될 수 있다.
도 6은 도 1의 상기 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법을 나타내는 순서도이다.
도 1 내지 3 및 5를 참조하면, 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨을 검출한다(단계 S110). 구체적으로, 상기 글리치 레벨 검출부(160)는 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨을 검출하여 글리치 레벨 신호(GLS)를 출력한다.
상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨에 따라 상기 캐패시턴스 제어 데이터(CCD)를 출력한다(단계 S120). 구체적으로, 상기 마스터 제어부(211)는 상기 글리치 레벨 검출부(160)로부터 출력되는 상기 글리치 레벨 신호(GLS)에 따라 상기 캐패시턴스 제어 데이터(CCD)를 출력한다.
상기 캐패시턴스 제어 데이터(CCD)를 아날로그 변환하여 상기 캐패시턴스 제어 신호(CCS)를 출력한다(단계 S130). 구체적으로, 상기 디지털 아날로그 변환부(215)는 상기 캐패시턴스 제어 데이터(CCD)를 수신하고, 상기 캐패시턴스 제어 데이터(CCD)를 아날로그 변환하여 상기 캐패시턴스 제어 신호(CCS)를 출력한다.
상기 캐패시턴스 제어 신호(CCS)에 따라 상기 캐패시터부(220)의 상기 캐패시턴스를 제어한다(단계 S140). 구체적으로, 상기 캐패시터부(220)는 상기 복원 타이밍 제어 신호(SFC)가 전달되는 상기 복원 타이밍 제어 라인(SFCL)에 연결되고, 상기 캐패시터부(220)는 상기 디지털 아날로그 변환부(215)로부터 출력되는 상기 캐패시턴스 제어 신호(CCS)에 따라 상기 캐패시터부(220)의 상기 캐패시턴스를 제어한다.
상기 복원 타이밍 제어 신호(SFC)에 따라 상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원한다(단계 S150). 구체적으로, 상기 클럭 복원부(310)는 상기 영상 데이터(DATA) 및 상기 제2 클럭 신호(CLK2)를 포함하는 상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원한다. 상기 클럭 복원부(310)는 상기 데이터 구동부(140)가 상기 데이터 라인(DL)으로 상기 데이터 신호(DS)를 출력하지 않는 상기 수직 블랭크 구간 동안 상기 복원 타이밍 제어 신호(SFC)에 따라 상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원한다. 예를 들면, 상기 복원 타이밍 제어 신호(SFC)가 로우 레벨인 구간이 상기 수직 블랭크 구간일 수 있다. 이와 달리, 상기 복원 타이밍 제어 신호(SFC)가 하이 레벨인 구간이 상기 수직 블랭크 구간일 수 있다.
상기 제2 클럭 신호(CLK2)에 따라 상기 표시 신호(DIS)로부터 상기 영상 데이터(DATA)를 복원한다(단계 S160). 구체적으로, 상기 데이터 복원부(320)는 상기 클럭 복원부(310)로부터 수신된 상기 제2 클럭 신호(CLK2)에 따라 상기 표시 신호(DIS)로부터 상기 영상 데이터(DATA)를 복원한다. 상기 데이터 복원부(320)는상기 영상 데이터(DATA)를 상기 직렬 병렬 변환부(340)로출력한다.
상기 영상 데이터(DATA)를 기초로 하는 상기 데이터 신호(DS)를 상기 표시 패널(110)의 상기 데이터 라인(DL)으로 출력한다(단계 S170). 구체적으로, 상기 직렬 병렬 변환부(340)는상기 데이터 복원부(320)로부터 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)를 병렬로 변환하여 상기 병렬 데이터(DATA1, ..., DATAk)를 출력한다. 상기 쉬프트 레지스터부(330)는 상기 수평 개시 신호(STH)를 쉬프트 시키면서 상기 병렬 데이터(DATA1, ..., DATAk)를 상기 래치부(350)로 제공한다. 상기 래치부(350)는 상기 병렬 데이터(DATA1, ..., DATAk)를 저장하고, 상기 병렬 데이터(DATA1, ..., DATAk)를 상기 디지털 아날로그 변환부(360)로 출력한다. 상기 디지털 아날로그 변환부(360)는 상기 래치부(350)로부터 상기 병렬 데이터(DATA1, ..., DATAk)를 수신하고, 상기 병렬 데이터(DATA1, ..., DATAk)를 아날로그 형태의 데이터로 변환하여 상기 아날로그 데이터(ADATA1, ..., ADATAk)를 상기 버퍼부(370)로출력한다. 상기 버퍼부(370)는상기 데이터 신호들(DS1, ..., DSk)을 상기 표시 패널(110)의 상기 데이터 라인(DL)들로 출력한다. 여기서, 상기 데이터 신호들(DS1, ..., DSk)은 도 1의 상기 데이터 신호(DS)들에 포함될 수 있다.
상기 게이트 신호(GS)를 상기 표시 패널(110)의 상기 게이트 라인(GL)으로 출력한다(단계 S180). 구체적으로, 상기 게이트 구동부(130)는 상기 타이밍 제어부(150)로부터 제공되는 상기 수직 개시 신호(STV) 및 상기 제1 클럭 신호(CLK1)에 응답하여 상기 게이트 신호(GS)를 생성하고, 상기 게이트 신호(GS)를 상기 게이트 라인(GL)으로 출력한다. 따라서, 상기 표시 패널(110)에 상기 영상이 표시된다.
본 실시예에 따르면, 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨에 따라 상기 복원 타이밍 제어 라인(SFCL)의 상기 로드를 제어하므로, 상기 복원 타이밍 제어 신호(SFC)에서 발생하는 글리치를 감소시키거나 제거할 수 있다. 따라서, 상기 데이터 구동부(140)가 상기 복원 타이밍 제어 신호(SFC)의 하이 레벨을 로우 레벨로 인지하거나 상기 복원 타이밍 제어 신호(SFC1)의 로우 레벨을 하이 레벨로 인지하는 오류를 방지할 수 있다. 그러므로, 상기 데이터 구동부(140)의 동작 오류를 방지할 수 있고, 이에 따라, 상기 데이터 구동부(140)를 포함하는 상기 표시 장치(100)의 표시 품질을 향상시킬 수 있다.
실시예 2
도 7은 본 발명의 일 실시예에 따른 복원 타이밍 제어 라인 로드 제어부(400)를 나타내는 블록도이다.
본 실시예에 따른 상기 복원 타이밍 제어 라인 로드 제어부(400)는 이전의 실시예에 따른 도 1의 상기 표시 장치(100)에 포함될 수 있고, 도 1의 상기 복원 타이밍 제어 라인(200)을 대체할 수 있다. 따라서, 도 1과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.
도 1 및 7을 참조하면, 상기 복원 타이밍 제어 라인 로드 제어부(400)는 캐패시턴스 제어부(410), 스위치부(420) 및 캐패시터부(430)를 포함할 수 있다.
상기 복원 타이밍 제어 라인 로드 제어부(400)는 상기 복원 타이밍 제어 신호(SFC)가 전달되는 상기 복원 타이밍 제어 라인(SFCL)에 연결된다. 상기 복원 타이밍 제어 라인 로드 제어부(400)는 상기 글리치 레벨 검출부(160)로부터 출력되는 상기 글리치 레벨 신호(GLS)에 따라 상기 복원 타이밍 제어 라인의 로드를 제어한다. 예를 들면, 상기 복원 타이밍 제어 라인 로드 제어부(400)는 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨이 높을수록 상기 복원 타이밍 제어 라인의 로드를 증가시킬 수 있다.
상기 게이트 구동부(130), 상기 데이터 구동부(140), 상기 타이밍 제어부(150), 상기 글리치 레벨 검출부(160) 및 상기 복원 타이밍 제어 라인 로드 제어부(400)는 상기 표시 패널(110)을 구동하는 표시 패널 구동 장치로 정의될 수 있다.
상기 캐패시턴스 제어부(410)는 상기 글리치 레벨 검출부(160)로부터 출력되는 상기 글리치 레벨 신호(GLS)를 수신하고, 상기 글리치 레벨 신호(GLS)에 따라 스위치 제어 데이터(SCD)를 출력한다.
상기 스위치부(420)는 상기 캐패시턴스 제어부(410)로부터 출력되는 상기 스위치 제어 데이터(SCD)에 따라 개폐되는 스위치를 포함한다.
상기 캐패시터부(430)는 상기 스위치부(420)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절되는 캐패시터를 포함한다. 상기 복원 타이밍 제어 라인 로드 제어부(400)는 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨이 높을수록 상기 복원 타이밍 제어 라인(SFCL)에 연결되는 상기 캐패시터부(430)의 캐패시턴스를 증가시킬 수 있다.
도 8은 도 7의 상기 복원 타이밍 제어 라인 로드 제어부(400)를 나타내는 회로도이다.
도 7 및 8을 참조하면, 상기 복원 타이밍 제어 라인 로드 제어부(400)는 상기 캐패시턴스 제어부(410), 상기 스위치부(420) 및 상기 캐패시터부(430)를 포함할 수 있다.
상기 캐패시턴스 제어부(410)는 마스터 제어부(411), 메모리부(413) 및 데이터 레지스터부(415)를 포함할 수 있다.
상기 마스터 제어부(411)는 상기 글리치 레벨 검출부(160)로부터 출력되는 상기 글리치 레벨 신호(GLS)에 따라 상기 캐패시턴스 제어 데이터(CCD)를 상기 메모리부(413)로 출력한다. 예를 들면, 상기 마스터 제어부(411)는 상기 캐패시턴스 제어 데이터(CCD)를 I2C 통신을 이용하여 상기 메모리부(413)로 전송할 수 있다. 따라서, 상기 캐패시턴스 제어 데이터(CCD)는 시리얼 데이터 라인(SDL)을 통해 상기 마스터 제어부(411)로부터 상기 메모리부(413)로 전송될 수 있고, 캐패시턴스 제어 클럭(CCCL)은 시리얼 클럭 라인(SCL)을 통해 상기 마스터 제어부(411)로부터 상기 메모리부(413)로 전송될 수 있다.
상기 메모리부(413)는상기 마스터 제어부(411)로부터 출력되는 상기 캐패시턴스 제어 데이터(CCD)를 저장한다. 예를 들면, 상기 메모리부(413)는 EEPROM일 수 있다.
상기 데이터 레지스터부(415)는 상기 메모리부(413)로부터 상기 캐패시턴스 제어 데이터(CCD)를 수신하고, 상기 캐패시턴스 제어 데이터(CCD)에 따라 상기 스위치 제어 데이터(SCD)를 출력한다.
본 실시예에서는, 상기 마스터 제어부(411) 및 상기 데이터 레지스터부(415) 사이에 상기 메모리부(413)가 배치되지만, 상기 메모리부(413)는 생략될 수 있다. 이 경우, 상기 마스터 제어부(411)로부터 출력되는 상기 캐패시턴스 제어 데이터(CCD)는 바로 상기 데이터 레지스터부(415)로 전송될 수 있다.
상기 스위치부(420)는 상기 복원 타이밍 제어 라인(SFCL) 및 상기 캐패시터부(430) 사이에 연결된다. 또한, 상기 스위치부(420)는 적어도 하나 이상의 스위치를 포함할 수 있다. 예를 들면, 도 8에 도시된 바와 같이 상기 스위치부(420)는 제1 스위치(421), 제2 스위치(422), 제3 스위치(423), 제4 스위치(424), 제5 스위치(425), 제6 스위치(426), 제7 스위치(427) 및 제8 스위치(428)를 포함할 수 있다. 각각의 상기 제1 스위치(421), 제2 스위치(422), 제3 스위치(423), 제4 스위치(424), 제5 스위치(425), 제6 스위치(426), 제7 스위치(427) 및 제8 스위치(428)들은 상기 데이터 레지스터부(415)로부터 출력되는 상기 스위치 제어 데이터(SCD)에 따라 개폐될 수 있다. 이 경우, 상기 스위치 제어 데이터(SCD)는 8 비트 데이터일 수 있다. 또한, 상기 제1 스위치(421)는 상기 스위치 제어 데이터(SCD)의 제1 스위치 제어 데이터(SCD1)에 따라 개폐될 수 있고, 상기 제2 스위치(422)는 상기 스위치 제어 데이터(SCD)의 제2 스위치 제어 데이터(SCD2)에 따라 개폐될 수 있으며, 상기 제3 스위치(423)는 상기 스위치 제어 데이터(SCD)의 제3 스위치 제어 데이터(SCD3)에 따라 개폐될 수 있고, 상기 제4 스위치(424)는 상기 스위치 제어 데이터(SCD)의 제4 스위치 제어 데이터(SCD4)에 따라 개폐될 수 있으며, 상기 제5 스위치(425)는 상기 스위치 제어 데이터(SCD)의 제5 스위치 제어 데이터(SCD5)에 따라 개폐될 수 있고, 상기 제6 스위치(426)는 상기 스위치 제어 데이터(SCD)의 제6 스위치 제어 데이터(SCD6)에 따라 개폐될 수 있으며, 상기 제7 스위치(427)는 상기 스위치 제어 데이터(SCD)의 제7 스위치 제어 데이터(SCD7)에 따라 개폐될 수 있고, 상기 제8 스위치(428)는 상기 스위치 제어 데이터(SCD)의 제8 스위치 제어 데이터(SCD8)에 따라 개폐될 수 있다.
상기 캐패시터부(430)는 상기 스위치부(420)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절된다. 상기 캐패시터부(430)는 상기 스위치부(420)의 상기 스위치의 개수에 대응하는 개수의 캐패시터를 포함한다. 예를 들면, 도 8에 도시된 바와 같이, 상기 캐패시터부(430)는 제1 캐패시터(431), 제2 캐패시터(432), 제3 캐패시터(433), 제4 캐패시터(434), 제5 캐패시터(435), 제6 캐패시터(436), 제7 캐패시터(437) 및 제8 캐패시터(438)을 포함할 수 있다. 이 경우, 상기 제1 캐패시터(431)는 상기 제1 스위치(421)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있고, 상기 제2 캐패시터(432)는 상기 제2 스위치(422)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있으며, 상기 제3 캐패시터(433)는 상기 제3 스위치(423)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있고, 상기 제4 캐패시터(434)는 상기 제4 스위치(424)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있으며, 상기 제5 캐패시터(435)는 상기 제5 스위치(425)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있고, 상기 제6 캐패시터(436)는 상기 제6 스위치(426)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있으며, 상기 제7 캐패시터(437)는 상기 제7 스위치(427)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있고, 상기 제8 캐패시터(438)는 상기 제8 스위치(428)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있다.
예를 들면, 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨이 클수록 상기 캐패시터부(430)의 더 많은 캐패시터들이 상기 복원 타이밍 제어 라인(SFCL)에 연결될 수 있다.
도 9는 도 7의 상기 복원 타이밍 제어 라인 로드 제어부(400)를 포함하는 상기 표시 패널 구동 장치에 의해 수행되는 표시 패널 구동 방법을 나타내는 순서도이다.
도 1, 5, 7 및 8을 참조하면, 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨을 검출한다(단계 S210). 구체적으로, 상기 글리치 레벨 검출부(160)는 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨을 검출하여 글리치 레벨 신호(GLS)를 출력한다.
상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨에 따라 상기 캐패시턴스 제어 데이터(CCD)를 출력한다(단계 S220). 구체적으로, 상기 마스터 제어부(411)는 상기 글리치 레벨 검출부(160)로부터 출력되는 상기 글리치 레벨 신호(GLS)에 따라 상기 캐패시턴스 제어 데이터(CCD)를 출력한다.
상기 캐패시턴스 제어 데이터(CCD)에 따라 상기 스위치 제어 데이터(SCD)를 출력한다(단계 S230). 구체적으로, 상기 데이터 레지스터부(415)는 상기 캐패시턴스 제어 데이터(CCD)를 수신하고, 상기 캐패시턴스 제어 데이터(CCD)에 따라 상기 스위치 제어 데이터(SCD)를 출력한다.
상기 스위치 제어 데이터(SCD)에 따라 상기 스위치를 제어하여 상기 복원 타이밍 제어 라인(SFCL)에 연결되는 상기 캐패시터부(430)의 상기 캐패시턴스를 제어한다(단계 S240). 구체적으로, 상기 스위치부(420)는 상기 복원 타이밍 제어 라인(SFCL) 및 상기 캐패시터부(430) 사이에 연결된다. 또한, 상기 스위치부(420)는 적어도 하나 이상의 스위치를 포함할 수 있다. 예를 들면, 도 8에 도시된 바와 같이 상기 스위치부(420)는 상기 제1 스위치(421), 상기 제2 스위치(422), 상기 제3 스위치(423), 상기 제4 스위치(424), 상기 제5 스위치(425), 상기 제6 스위치(426), 상기 제7 스위치(427) 및 상기 제8 스위치(428)를 포함할 수 있다. 각각의 상기 제1 스위치(421), 제2 스위치(422), 제3 스위치(423), 제4 스위치(424), 제5 스위치(425), 제6 스위치(426), 제7 스위치(427) 및 제8 스위치(428)들은 상기 데이터 레지스터부(415)로부터 출력되는 상기 스위치 제어 데이터(SCD)에 따라 개폐될 수 있다. 이 경우, 상기 스위치 제어 데이터(SCD)는 8 비트 데이터일 수 있다. 또한, 상기 제1 스위치(421)는 상기 스위치 제어 데이터(SCD)의 상기 제1 스위치 제어 데이터(SCD1)에 따라 개폐될 수 있고, 상기 제2 스위치(422)는 상기 스위치 제어 데이터(SCD)의 상기 제2 스위치 제어 데이터(SCD2)에 따라 개폐될 수 있으며, 상기 제3 스위치(423)는 상기 스위치 제어 데이터(SCD)의 상기 제3 스위치 제어 데이터(SCD3)에 따라 개폐될 수 있고, 상기 제4 스위치(424)는 상기 스위치 제어 데이터(SCD)의 상기 제4 스위치 제어 데이터(SCD4)에 따라 개폐될 수 있으며, 상기 제5 스위치(425)는 상기 스위치 제어 데이터(SCD)의 상기 제5 스위치 제어 데이터(SCD5)에 따라 개폐될 수 있고, 상기 제6 스위치(426)는 상기 스위치 제어 데이터(SCD)의 상기 제6 스위치 제어 데이터(SCD6)에 따라 개폐될 수 있으며, 상기 제7 스위치(427)는 상기 스위치 제어 데이터(SCD)의 상기 제7 스위치 제어 데이터(SCD7)에 따라 개폐될 수 있고, 상기 제8 스위치(428)는 상기 스위치 제어 데이터(SCD)의 상기 제8 스위치 제어 데이터(SCD8)에 따라 개폐될 수 있다.
상기 캐패시터부(430)는 상기 스위치부(420)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절된다. 상기 캐패시터부(430)는 상기 스위치부(420)의 상기 스위치의 개수에 대응하는 개수의 캐패시터를 포함한다. 예를 들면, 도 8에 도시된 바와 같이, 상기 캐패시터부(430)는 상기 제1 캐패시터(431), 상기 제2 캐패시터(432), 상기 제3 캐패시터(433), 상기 제4 캐패시터(434), 상기 제5 캐패시터(435), 상기 제6 캐패시터(436), 상기 제7 캐패시터(437) 및 상기 제8 캐패시터(438)을 포함할 수 있다. 이 경우, 상기 제1 캐패시터(431)는 상기 제1 스위치(421)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있고, 상기 제2 캐패시터(432)는 상기 제2 스위치(422)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있으며, 상기 제3 캐패시터(433)는 상기 제3 스위치(423)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있고, 상기 제4 캐패시터(434)는 상기 제4 스위치(424)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있으며, 상기 제5 캐패시터(435)는 상기 제5 스위치(425)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있고, 상기 제6 캐패시터(436)는 상기 제6 스위치(426)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있으며, 상기 제7 캐패시터(437)는 상기 제7 스위치(427)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있고, 상기 제8 캐패시터(438)는 상기 제8 스위치(428)를 통해 상기 복원 타이밍 제어 라인(SFCL)에 연결되거나 상기 복원 타이밍 제어 라인(SFCL)으로부터 단절될 수 있다.
예를 들면, 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨이 클수록 상기 캐패시터부(430)의 더 많은 캐패시터들이 상기 복원 타이밍 제어 라인(SFCL)에 연결될 수 있다.
상기 복원 타이밍 제어 신호(SFC)에 따라 상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원한다(단계 S250). 구체적으로, 상기 클럭 복원부(310)는 상기 영상 데이터(DATA) 및 상기 제2 클럭 신호(CLK2)를 포함하는 상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원한다. 상기 클럭 복원부(310)는 상기 데이터 구동부(140)가 상기 데이터 라인(DL)으로 상기 데이터 신호(DS)를 출력하지 않는 상기 수직 블랭크 구간 동안 상기 복원 타이밍 제어 신호(SFC)에 따라 상기 표시 신호(DIS)로부터 상기 제2 클럭 신호(CLK2)를 복원한다. 예를 들면, 상기 복원 타이밍 제어 신호(SFC)가 로우 레벨인 구간이 상기 수직 블랭크 구간일 수 있다. 이와 달리, 상기 복원 타이밍 제어 신호(SFC)가 하이 레벨인 구간이 상기 수직 블랭크 구간일 수 있다.
상기 제2 클럭 신호(CLK2)에 따라 상기 표시 신호(DIS)로부터 상기 영상 데이터(DATA)를 복원한다(단계 S260). 구체적으로, 상기 데이터 복원부(320)는 상기 클럭 복원부(310)로부터 수신된 상기 제2 클럭 신호(CLK2)에 따라 상기 표시 신호(DIS)로부터 상기 영상 데이터(DATA)를 복원한다. 상기 데이터 복원부(320)는 상기 영상 데이터(DATA)를 상기 직렬 병렬 변환부(340)로 출력한다.
상기 영상 데이터(DATA)를 기초로 하는 상기 데이터 신호(DS)를 상기 표시 패널(110)의 상기 데이터 라인(DL)으로 출력한다(단계 S270). 구체적으로, 상기 직렬 병렬 변환부(340)는 상기 데이터 복원부(320)로부터 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)를 병렬로 변환하여 상기 병렬 데이터(DATA1, ..., DATAk)를 출력한다. 상기 쉬프트 레지스터부(330)는 상기 수평 개시 신호(STH)를 쉬프트 시키면서 상기 병렬 데이터(DATA1, ..., DATAk)를 상기 래치부(350)로 제공한다. 상기 래치부(350)는 상기 병렬 데이터(DATA1, ..., DATAk)를 저장하고, 상기 병렬 데이터(DATA1, ..., DATAk)를 상기 디지털 아날로그 변환부(360)로 출력한다. 상기 디지털 아날로그 변환부(360)는 상기 래치부(350)로부터 상기 병렬 데이터(DATA1, ..., DATAk)를 수신하고, 상기 병렬 데이터(DATA1, ..., DATAk)를 아날로그 형태의 데이터로 변환하여 상기 아날로그 데이터(ADATA1, ..., ADATAk)를 상기 버퍼부(370)로 출력한다. 상기 버퍼부(370)는 상기 데이터 신호들(DS1, ..., DSk)을 상기 표시 패널(110)의 상기 데이터 라인(DL)들로 출력한다. 여기서, 상기 데이터 신호들(DS1, ..., DSk)은 도 1의 상기 데이터 신호(DS)들에 포함될 수 있다.
상기 게이트 신호(GS)를 상기 표시 패널(110)의 상기 게이트 라인(GL)으로 출력한다(단계 S280). 구체적으로, 상기 게이트 구동부(130)는 상기 타이밍 제어부(150)로부터 제공되는 상기 수직 개시 신호(STV) 및 상기 제1 클럭 신호(CLK1)에 응답하여 상기 게이트 신호(GS)를 생성하고, 상기 게이트 신호(GS)를 상기 게이트 라인(GL)으로 출력한다. 따라서, 상기 표시 패널(110)에 상기 영상이 표시된다.
본 실시예에 따르면, 상기 복원 타이밍 제어 신호(SFC)의 상기 글리치 레벨에 따라 상기 복원 타이밍 제어 라인(SFCL)의 상기 로드를 제어하므로, 상기 복원 타이밍 제어 신호(SFC)에서 발생하는 글리치를 감소시키거나 제거할 수 있다. 따라서, 상기 데이터 구동부(140)가 상기 복원 타이밍 제어 신호(SFC)의 하이 레벨을 로우 레벨로 인지하거나 상기 복원 타이밍 제어 신호(SFC1)의 로우 레벨을 하이 레벨로 인지하는 오류를 방지할 수 있다. 그러므로, 상기 데이터 구동부(140)의 동작 오류를 방지할 수 있고, 이에 따라, 상기 데이터 구동부(140)를 포함하는 상기 표시 장치(100)의 표시 품질을 향상시킬 수 있다.
이상에서 설명된 바와 같이, 표시 패널 구동 장치, 이를 이용한 표시 패널 구동 방법 및 이를 포함하는 표시 장치에 의하면, 영상 데이터 및 클럭 신호를 포함하는 표시 신호로부터 상기 클럭 신호를 복원하는 복원 타이밍을 제어하기 위한 복원 타이밍 제어 신호의 글리치 레벨에 따라, 복원 타이밍 제어 신호가 전달되는 복원 타이밍 제어 라인의 로드를 제어하므로, 상기 복원 타이밍 제어 신호에서 발생하는 글리치를 감소시키거나 제거할 수 있다. 따라서, 데이터 구동부가 상기 복원 타이밍 제어 신호의 하이 레벨을 로우 레벨로 인지하거나 복원 타이밍 제어 신호의 로우 레벨을 하이 레벨로 인지하는 오류를 방지할 수 있다. 그러므로, 상기 데이터 구동부의 동작 오류를 방지할 수 있고, 이에 따라, 상기 데이터 구동부를 포함하는 표시 장치의 표시 품질을 향상시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 장치 110: 표시 패널
120: 화소 130: 게이트 구동부
140: 데이터 구동부 150: 타이밍 제어부
160: 글리치 레벨 검출부
200, 400: 복원 타이밍 제어 라인 로드 제어부
210, 410: 캐패시턴스 제어부 220, 430: 캐패시터부
211, 411: 마스터 제어부 213, 413: 메모리부
415: 디지털 아날로그 변환부 300: 데이터 구동 회로부
310: 클럭 복원부 320: 데이터 복원부
330: 쉬프트 레지스터부 340: 직렬 병렬 변환부
350: 래치부 360: 디지털 아날로그 변환부
370: 버퍼부 415: 데이터 레지스터부
420: 스위치부

Claims (20)

  1. 영상 데이터 및 클럭 신호를 포함하는 표시 신호로부터 상기 클럭 신호를 복원하는 복원 타이밍을 제어하기 위한 복원 타이밍 제어 신호를 전달하는 복원 타이밍 제어 라인에 연결되고, 상기 복원 타이밍 제어 신호의 글리치(glitch) 레벨에 따라 상기 복원 타이밍 제어 라인의 로드를 제어하는 복원 타이밍 제어 라인 로드 제어부;
    상기 표시 신호를 수신하고, 상기 복원 타이밍 제어 라인에 연결되어 상기 복원 타이밍 제어 신호를 수신하며, 상기 복원 타이밍 제어 신호에 따라 상기 표시 신호로부터 상기 클럭 신호를 복원하고, 상기 영상 데이터를 기초로 하는 데이터 신호를 표시 패널의 데이터 라인으로 출력하는 데이터 구동부; 및
    상기 표시 패널의 게이트 라인으로 게이트 신호를 출력하는 게이트 구동부를 포함하는 표시 패널 구동 장치.
  2. 제1항에 있어서,
    상기 복원 타이밍 제어 신호의 상기 글리치 레벨을 검출하여 글리치 레벨 신호를 출력하는 글리치 레벨 검출부를 더 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
  3. 제2항에 있어서, 상기 복원 타이밍 제어 라인 로드 제어부는 상기 글리치 레벨 검출부로부터 출력되는 상기 글리치 레벨 신호를 수신하고, 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 상기 복원 타이밍 제어 라인의 로드를 제어하는 것을 특징으로 하는 표시 패널 구동 장치.
  4. 제1항에 있어서, 상기 복원 타이밍 제어 라인 로드 제어부는,
    상기 글리치 레벨 검출부로부터 출력되는 상기 글리치 레벨 신호를 수신하여 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 캐패시턴스 제어 신호를 출력하는 캐패시턴스 제어부; 및
    상기 복원 타이밍 제어 라인에 연결되고, 상기 캐패시턴스 제어부로부터 출력되는 상기 캐패시턴스 제어 신호에 따라 캐패시턴스가 변경되는 캐패시터를 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
  5. 제4항에 있어서, 상기 캐패시턴스 제어부는,
    상기 글리치 레벨 검출부로부터 출력되는 상기 글리치 레벨 신호에 따라 캐패시턴스 제어 데이터를 출력하는 마스터 제어부; 및
    상기 마스터 제어부로부터 출력되는 상기 캐패시턴스 제어 데이터를 아날로그 변환하여 상기 캐패시턴스 제어 신호를 출력하는 디지털 아날로그 변환부를 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
  6. 제5항에 있어서, 상기 캐패시턴스 제어부는, 상기 마스터 제어부 및 상기 디지털 아날로그 변환부 사이에 배치되어 상기 마스터 제어부로터 출력되는 상기 캐패시턴스 제어 데이터를 저장하는 메모리부를 더 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
  7. 제4항에 있어서, 상기 캐패시터부는 상기 캐패시턴스 제어 신호에 따라 상기 캐패시턴스가 제어되는 가변 용량 다이오드를 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
  8. 제7항에 있어서, 상기 가변 용량 다이오드는 버랙터(varactor) 소자를 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
  9. 제1항에 있어서, 상기 복원 타이밍 제어 라인 로드 제어부는,
    상기 글리치 레벨 검출부로부터 출력되는 상기 글리치 레벨 신호를 수신하여 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 스위치 제어 데이터를 출력하는 캐패시턴스 제어부;
    상기 캐패시턴스 제어부로부터 출력되는 상기 스위치 제어 데이터에 따라 개폐되는 스위치를 포함하는 스위치부; 및
    상기 스위치부를 통해 상기 복원 타이밍 제어 라인에 연결되거나 상기 복원 타이밍 제어 라인으로부터 단절되는 캐패시터를 포함하는 캐패시터부를 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
  10. 제9항에 있어서, 상기 캐패시턴스 제어부는,
    상기 글리치 레벨 검출부로부터 출력되는 상기 글리치 레벨 신호에 따라 캐패시턴스 제어 데이터를 출력하는 마스터 제어부; 및
    상기 마스터 제어부로부터 출력되는 상기 캐패시턴스 제어 데이터에 따라 상기 스위치 제어 데이터를 출력하는 데이터 레지스터부를 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
  11. 제10항에 있어서, 상기 캐패시턴스 제어부는, 상기 마스터 제어부 및 상기 데이터 레지스터부 사이에 배치되어 상기 마스터 제어부로터 출력되는 상기 캐패시턴스 제어 데이터를 저장하는 메모리부를 더 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
  12. 제9항에 있어서, 상기 스위치부는 상기 스위치 제어 데이터에 따라 개폐되는 적어도 하나 이상의 스위치를 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
  13. 제12항에 있어서, 상기 캐패시터부는 상기 스위치와 연결되는 적어도 하나 이상의 캐패시터를 포함하는 것을 특징으로 하는 표시 패널 구동 장치.
  14. 제1항에 있어서, 상기 복원 타이밍 제어 라인 로드 제어부는 상기 복원 타이밍 제어 신호의 상기 글리치 레벨이 높을수록 상기 복원 타이밍 제어 라인의 로드를 증가시키는 것을 특징으로 하는 표시 패널 구동 장치.
  15. 영상 데이터 및 클럭 신호를 포함하는 표시 신호로부터 상기 클럭 신호를 복원하는 복원 타이밍을 제어하기 위한 복원 타이밍 제어 신호의 글리치(glitch) 레벨을 검출하는 단계;
    상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 상기 복원 타이밍 제어 신호를 전달하는 복원 타이밍 제어 라인의 로드를 제어하는 단계;
    상기 복원 타이밍 제어 신호에 따라 상기 표시 신호로부터 상기 클럭 신호를 복원하는 단계;
    상기 클럭 신호에 따라 상기 표시 신호로부터 상기 영상 데이터를 복원하는 단계;
    상기 영상 데이터를 기초로 하는 데이터 신호를 표시 패널의 데이터 라인으로 출력하는 단계; 및
    상기 표시 패널의 게이트 라인으로 게이트 신호를 출력하는 단계를 포함하는 표시 패널 구동 방법.
  16. 제15항에 있어서, 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 상기 복원 타이밍 제어 라인의 로드를 제어하는 단계는 상기 복원 타이밍 제어 라인에 연결되는 캐패시터부의 캐패시턴스를 제어하는 단계를 포함하는 것을 특징으로 하는 표시 패널 구동 방법.
  17. 제16항에 있어서, 상기 캐패시터부의 상기 캐패시턴스를 제어하는 단계는,
    상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 캐패시턴스 제어 데이터를 출력하는 단계;
    상기 캐패시턴스 제어 데이터를 아날로그 변환하여 캐패시턴스 제어 신호를 출력하는 단계; 및
    상기 캐패시턴스 제어 신호에 따라 상기 캐패시터부의 상기 캐패시턴스를 제어하는 단계를 포함하는 것을 특징으로 하는 표시 패널 구동 방법
  18. 제16항에 있어서, 상기 캐패시터부의 상기 캐패시턴스를 제어하는 단계는,
    상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 캐패시턴스 제어 데이터를 출력하는 단계;
    상기 캐패시턴스 제어 데이터에 따라 스위치 제어 데이터를 출력하는 단계; 및
    상기 스위치 제어 데이터에 따라, 상기 복원 타이밍 제어 라인 및 상기 캐패시터부 사이에 배치되는 스위치를 제어하여 상기 복원 타이밍 제어 라인에 연결되는 상기 캐패시터부의 상기 캐패시턴스를 제어하는 단계를 포함하는 것을 특징으로 하는 표시 패널 구동 방법.
  19. 제15항에 있어서, 상기 복원 타이밍 제어 신호의 상기 글리치 레벨에 따라 상기 복원 타이밍 제어 신호를 전달하는 상기 복원 타이밍 제어 라인의 상기 로드를 제어하는 단계는 상기 복원 타이밍 제어 신호의 상기 글리치 레벨이 높을수록 상기 복원 타이밍 제어 라인의 상기 로드를 증가시키는 단계를 포함하는 것을 특징으로 하는 표시 패널 구동 방법.
  20. 게이트 라인, 데이터 라인 및 상기 게이트 라인 및 상기 데이터 라인에 전기적으로 연결되는 화소 전극을 포함하는 표시 패널; 및
    영상 데이터 및 클럭 신호를 포함하는 표시 신호로부터 상기 클럭 신호를 복원하는 복원 타이밍을 제어하기 위한 복원 타이밍 제어 신호를 전달하는 복원 타이밍 제어 라인에 연결되고 상기 복원 타이밍 제어 신호의 글리치(glitch) 레벨에 따라 상기 복원 타이밍 제어 라인의 로드를 제어하는 복원 타이밍 제어 라인 로드 제어부, 상기 표시 신호를 수신하고 상기 복원 타이밍 제어 라인에 연결되어 상기 복원 타이밍 제어 신호를 수신하며 상기 복원 타이밍 제어 신호에 따라 상기 표시 신호로부터 상기 클럭 신호를 복원하고 상기 영상 데이터를 기초로 하는 데이터 신호를 상기 표시 패널의 상기 데이터 라인으로 출력하는 데이터 구동부, 및 상기 표시 패널의 상기 게이트 라인으로 게이트 신호를 출력하는 게이트 구동부를 포함하는 표시 패널 구동 장치를 포함하는 표시 장치.
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