TWI719231B - 半導體裝置及佈局方法 - Google Patents

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Abstract

本揭露實施例揭露一種半導體裝置。該半導體裝置包含：一第一組導電層，其與一主動裝置耦合；一第二組導電層，其用於連接至一外部裝置；一組中間導電層，其介於該第一組導電層與該第二組導電層之間；及一電阻層，其放置於該組中間導電層中。

Description

半導體裝置及佈局方法
本揭露實施例係有關半導體裝置及佈局方法。
一佈局中之一半導體晶粒可包含一類比區、一數位區及一記憶體區。晶粒中添加有電阻器以便減小雜訊及使大區中之較快蝕刻最小化。此等電阻器可佔據類比區之5%或5%以上或者晶粒區之1%至2%。隨著半導體積體電路(IC)工業中之指數增長，IC材料及設計中之技術進步已產生數代IC，其中每一代具有比前一代更小且更複雜之電路。在IC演進之進程中，功能密度通常增加，而幾何大小減小。此按比例縮小製程通常藉由增加生產效率及降低相關聯成本而提供益處。先進半導體製程中為達成一高具面積成本效率已將電阻器之佈局納入考量。
本發明之一實施例係關於一種半導體裝置，其包括：一第一組導電層，其與一主動裝置耦合；一第二組導電層，其用於連接至一外部裝置；一組中間導電層，其介於該第一組導電層與該第二組導電層之間；及一電阻層，其放置於該組中間導電層中。 本發明之一實施例係關於一種半導體裝置，其包括：一第一組導電層，其與一主動裝置耦合；一組中間導電層，其放置於該第一組導電層上方；及一電阻層，其放置於該組中間導電層中，其中一階層結構中經放置緊鄰於電阻器層之至少一導電層係浮動的。 本發明之一實施例係關於一種佈局方法，其包括：自一庫擷取一佈局設計，該佈局設計包含用於連接至一主動裝置之一第一組導電層、用於連接至一外部裝置之一第二組導電層及介於該第一組導電層與該第二組導電層之間的中間層；及將一電阻層放置於該等中間導電層中。
以下揭露提供用於實施所提供標的物之不同構件之諸多不同實施例或實例。以下闡述組件及配置之特定實例以簡化本揭露。當然，此等特定實例僅為實例且並非意欲為限制性的。舉例而言，以下說明中之在一第二構件上方或在一第二構件上形成一第一構件可包含其中第一構件與第二構件以直接接觸方式形成之實施例，且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡化及清晰目的且本質上並不指定所論述之各種實施例及/或組態之間的一關係。 此外，為便於說明，本文中可使用空間相對術語(諸如，「下面」、「下方」、「下部」、「上方」、「上部」及諸如此類)來闡述一個元件或構件與另一(其他)元件或構件之關係，如各圖中所圖解說明。除各圖中所繪示之定向之外，該等空間相對術語亦意欲囊括裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90°或處於其他定向)，且同樣可據此解釋本文中所使用之空間相對描述符。 圖1係根據一實施例之一半導體裝置10之一剖面圖。參考圖1，半導體裝置10包含導電層Mx-1、Mx、Mx+1、Mx+2、Mx+3、My、My+1、Mt及一電阻層12。為簡潔起見，僅展示某些例示性導電層，諸如圖1中所標示之導電層。另外，省略了用以將一個導電層與另一導電層電隔離之絕緣層或介電層。此等導電層中之每一者可經形成呈一圖案，如在圖1中由單獨方塊所表示。在一實施例中，x等於一(1)。下部導電層(舉例而言，Mx-1、Mx及Mx+1 (亦即，分別為M0、M1及M2))與形成於導電層Mx-1下方之一基板(未展示)之一主動區域中之主動裝置(諸如金屬氧化物半導體(MOS)電晶體或MOS場效電晶體(MOSFET))耦合。舉例而言，導電層M0主要負責與一電晶體之源極及汲極接觸，而導電層M1及M2被保留以用於佈線源極及汲極接點。具有高於M2之一較高階層層級之導電層係中間導電層。中間導電層(舉例而言，Mx+3、My及My+1)經組態以用於穿過導電通路Vx+1、Vx+2及Vx+3進行佈線。導電層Mt經組態以透過導電層Mt中所界定之導電墊而電連通半導體裝置10與另一半導體裝置或一電路板以用於電力連接或訊號傳輸。在一實施例中，導電層Mt可包含一或多個層。為方便起見，僅圖解說明最頂部層。 電阻層12包含若干電阻器。在一實施例中，電阻器經組態以充當高值電阻器。電阻器之適合材料可包含氮化鈦(TiN)、氮化鉭(TaN)或多晶矽。電阻層12可藉由一沉積製程而形成為一薄膜。因此，電阻器可用於充當高值薄膜電阻器。電阻層12放置於中間導電層之間，中間導電層又介於用於連接至電阻層12下方之裝置之下部導電層與用於連接至其他電阻層12、裝置或金屬接墊之上部導電層之間。在本實施例中，電阻層12放置於一第三導電層M3與頂部導電層Mt之間。下文參考圖2及圖3而論述將電阻層放置於M3層與Mt層之間的優點。 圖2係根據某些實施例之一半導體裝置22之一佈局之一剖面圖。參考圖2，在根據某些實施例之半導體裝置22中，一電阻層22R放置於中間導電層中。特定而言，電阻層22R放置於一第四導電層M4與一第五導電層M5之間。相比之下，在某些現有半導體裝置中，一電阻層放置於一下部導電層M0或M1與一電晶體25之一閘極之間的一層級處。在其他現有半導體裝置中，電阻層可與電晶體25之閘極放置於相同層級處。不管怎樣，此一佈局可不與一先進半導體製程(諸如，7奈米(N7)製程或5奈米(N5)製程)相容。與現有半導體裝置之電阻層相比，電阻層22R被升高至導電層M3與Mt之間的一較高層級。因此，形成電阻層22R下方之一空間28，此給額外半導體裝置留出了空間。有效地，可在所形成空間28中形成較多MOSFET。因此，半導體裝置22具有比現有半導體裝置更具面積成本效率。 如先前所論述，導電層Mt可包含一或多個導電層。在本實施例中，導電層Mt包含一最頂部導電層M12及緊接在最頂部導電層M12下方之一毗鄰導電層M11。上部導電層M12及M11比其他導電層厚數倍。 圖3係根據某些實施例之一半導體裝置32之一佈局之一示意性佈局俯視圖。參考圖3，在根據某些實施例之半導體裝置32中，一電阻層32R放置於中間導電層中在一主動區上方。相比之下，在某些現有半導體裝置中，一電阻層放置於與其中形成電晶體之主動區相同之層級旁或與其中形成電晶體之主動區相同之層級處。另外，現有半導體裝置中之電阻層可與圖3中之電阻層32R具有實質上相同尺寸。因此，藉由將電阻層32R放置於主動區上方，電晶體251及252可形成於電阻層32R下方。有效地，減小容納電阻層32R及電晶體251、252所需之一面積。因此，半導體裝置32具有比現有半導體裝置更具面積成本效率。 圖4A及圖4B係一維(1D)導電層之佈局實例。一1D導電層係指沿一單個方向延伸之一導電層。參考圖4A，一1D導電層41沿一垂直方向延伸。參考圖4B，一1D導電層42沿一水平方向延伸。在一實施例中，下部導電層(諸如，如參考圖1所闡述及所圖解說明之Mx-1、Mx及Mx+1)可採取一1D導電層之形式。 圖4C係一個二維(2D)導電層43之一佈局實例。一2D導電層係指沿多於一個方向延伸之一導電層。參考圖4C，2D導電層43包含具有沿一垂直方向延伸之一第一支線(未編號)及沿一水平方向延伸之一第二支線(未編號)之一圖案。在一實施例中，中間導電層(諸如，如參考圖1所闡述及所圖解說明之Mx+3、My及My+1)可採取一2D導電層之形式。包含電阻器43R之一電阻層可放置於2D導電層43上方。 在某些實施例中，如在圖1之實施例中，一電阻層12可放置於一1D導電層與一2D導電層之間。在其他實施例中，如參考圖5將論述，一電阻層可放置於一2D導電層與另一2D導電層之間。 圖5係根據另一實施例之一半導體裝置50之一剖面圖。參考圖5，半導體裝置50類似於參考圖1所闡述及所圖解說明之半導體裝置10，惟(舉例而言)一電阻層52放置於中間導電層中之兩個2D導電層My與My+1之間。藉由將電阻層52放置於中間導電層中，在相同晶粒尺寸之情況下，電阻層52下方可形成較多電晶體，如在參考圖2所闡述及所圖解說明之半導體裝置22之情形中，或者在形成相同數目個電晶體之情況下，晶粒大小可被減小，如在參考圖3所闡述及所圖解說明之半導體裝置32之情形中。不管怎樣，半導體裝置50具有比現有半導體裝置更具面積成本效率，如先前所論述。 圖6A至圖6D分別係根據某些實施例之半導體裝置61至64之剖面圖。參考圖6A，半導體裝置61類似於參考圖5所闡述及所圖解說明之半導體裝置50，惟(舉例而言)緊接在電阻層52上方之一導電層My+1係浮動的。在一實施例中，藉由停用與導電層My+1相關聯之通路(與電阻層52接觸之通路除外)而使導電層My+1浮動。舉例而言，在一半導體製造製程中不形成將把導電層My+1連接至一上部導電層之通路Vy+1。緊接在電阻層52上方之一經浮動導電層促使導電層與電阻層52之間的寄生電容減小，此增強半導體裝置61之電效能。 參考圖6B，半導體裝置62類似於參考圖5所闡述及所圖解說明之半導體裝置50，惟(舉例而言)緊接在電阻層52上方之導電層My+1及My+2係浮動的。類似地，藉由停用與導電層My+1及My+2相關聯之通路(與電阻層52接觸之通路除外)而使導電層My+1及My+2浮動。舉例而言，在一半導體製造製程中不形成將把導電層My+1及My+2連接至一上部導電層之通路Vy+1及Vy+2。緊接在電阻層52上方之經浮動導電層促使導電層與電阻層52之間的寄生電容減小，此增強半導體裝置62之電效能。 參考圖6C，半導體裝置63類似於參考圖5所闡述及所圖解說明之半導體裝置50，惟(舉例而言)緊接在電阻層52下方之一導電層My (或Mx)係浮動的。在一實施例中，藉由停用與導電層My (或Mx)相關聯之通路而使導電層My (或Mx)浮動。舉例而言，在一半導體製造製程中不形成將把導電層My (或Mx)連接至一下部導電層之通路Vy-1 (或Vx-1)。緊接在電阻層52下方之一經浮動導電層促使導電層與電阻層52之間的寄生電容減小，此增強半導體裝置63之電效能。 參考圖6D，半導體裝置64類似於參考圖5所闡述及所圖解說明之半導體裝置50，惟(舉例而言)緊接在電阻層52下方之導電層My (或Mx)及My-1 (或Mx-1)係浮動的。類似地，藉由停用與導電層My (或Mx)及My-1 (或Mx-1)相關聯之通路而使導電層My (或Mx)及My-1 (或Mx-1)浮動。舉例而言，在一半導體製造製程中不形成將把導電層My (或Mx)及My-1 (或Mx-1)連接至一下部導電層之通路Vy-1 (或Vx-1)及Vy-2 (或Vx-2)。緊接在電阻層52下面或緊接在電阻層52下方之經浮動導電層促使導電層與電阻層52之間的寄生電容減小，此增強半導體裝置64之電效能。 在根據本揭露之另一實施例中，經放置緊接在電阻層52上方之一個導電層My+1及經放置緊接在電阻層52下方之一個導電層My (或Mx)係浮動的。 在根據本揭露之又一實施例中，經放置緊接在電阻層52上方之兩個導電層My+1及My+2以及經放置緊接在電阻層52下方之一個導電層My (或Mx)係浮動的。 在根據本揭露之又一實施例中，經放置緊接在電阻層52上方之一個導電層My+1以及經放置緊接在電阻層52下方之兩個導電層My (或Mx)及My-1 (或Mx-1)係浮動的。 在根據本揭露之又一實施例中，經放置緊接在電阻層52上方之兩個導電層My+1及My+2以及經放置緊接在電阻層52下方之兩個導電層My (或Mx)及My-1 (或Mx-1)係浮動的。 在上文所提及實施例中，經放置緊接在電阻層52上方之一個或兩個導電層或經放置緊接在電阻層52下方之一個或兩個導電層或兩者皆係浮動的。然而，在其他實施例中，若電路設計或佈局准許，則經放置緊接在電阻層52上方之三個或多於三個導電層或經放置緊接在電阻層52下方之三個或多於三個導電層或兩者皆係浮動的。 在某些現有半導體裝置中，由於一電阻層接近一基板而放置，因此電阻層下面之導電層不可浮動。因此，與現有半導體裝置相比，根據本揭露之一半導體裝置藉由使經放置緊接在一電阻層上方或經放置緊接在一電阻層下方之至少一導電層浮動而能夠減小寄生電容且因此增強電效能。 圖7係根據某些實施例之一半導體裝置70之一剖面圖。參考圖7，半導體裝置70類似於參考圖1所闡述及所圖解說明之半導體裝置10，惟(舉例而言)展示一主動裝置75與導電層Mt之間的一導電路徑77。另外，導電路徑77在一電阻層72之電阻器72R之間延伸。導電路徑77將主動裝置75 (諸如一電晶體)電連接至導電層Mt，該導電層上形成有電力墊、接地墊及訊號墊。此外，導電路徑77包含包括(舉例而言)通路Vy、Vy+1、Vy+2之一通路塔及包括(舉例而言) My、My+1、My+2、My+3之導電層。 圖8係根據某些實施例之一半導體裝置80之一俯視圖。參考圖8，半導體裝置80包含一電阻層82，該電阻層進一步包含電阻器81R、82R及83R。如先前所論述，由於電阻層82放置於中間導電層中，因此可在下方形成主動裝置及相關聯下部導電層。為方便起見，僅詳細圖解說明電阻器82R，但電阻器81R及83R具有一類似結構。電阻器82R透過通路Vup電連接至一上部導電層(未展示)。在本實施例中，在電阻器82R下方以虛線框展示之區域820可各自表示一主動擴散區、一多晶矽或金屬閘極結構及一下部導電層中之一者。區域820以一預定圖案式樣而組態，該預定圖案式樣定義區域820及電阻器82R下方之其他類似區域之尺寸特徵。舉例而言，根據預定圖案式樣，區域820具有一寬度w、一長度L2且彼此分離達一間隔d。此外，預定圖案式樣之某些尺寸特徵適用於包含電阻器81R及83R之其餘電阻器。舉例而言，電阻器81R下方之一區域810具有相同寬度w且與電阻器81R下方之一緊鄰區域(未展示)分離達相同間隔d。然而，區域810具有可不同於L2之一長度L1，此乃因電阻器81R及82R具有不同電阻。預定圖案式樣確保個別電阻器81R、82R、83R中之一恆定電阻及電阻層82之均勻度。因此，可減輕由製程因素所致之不匹配。 圖9係根據某些實施例之展示一佈局方法之一流程圖。參考圖9，在操作901中，自一庫擷取一佈局設計。該佈局設計包含用於連接至一主動裝置之一第一組導電層、用於連接至一外部裝置之一第二組導電層，及介於第一組導電層與第二組導電層之間的中間層。第一組導電層可包含與主動裝置相關聯之導電層M0、M1及M2。第二組導電層可包含諸如M11及M12之一或多個導電層，如圖2中所圖解說明。 在操作903中，將一電阻層放置於中間導電層中。在一實施例中，將電阻層放置於緊接在第二導電層M2上方之一第三導電層M3與其上形成有電力墊或訊號墊之一頂部導電層Mt之間。 在操作905中，為增強電效能，使經放置緊接在電阻層上方或經放置緊接在電阻層下方之至少一導電層浮動。 在操作907中，為減輕不匹配問題，判定在電阻層之電阻器下方之區域之一圖案式樣。該圖案式樣定義在電阻層下方之區域之尺寸特徵。在一實施例中，區域可包含一主動擴散區域、一多晶矽或金屬閘極區域及一下部導電層中之一者。此外，尺寸特徵可包含區域之一實質上相同寬度及一電阻器下方之區域之間的一實質上相同間隔。此外，操作905及操作907之次序可互換。 在操作909中，在操作901、903、905及907之後，產生一經更新佈局設計。該經更新佈局設計隨後被儲存於庫中。 在操作911中，可根據經更新佈局而製作一積體電路。參考圖9所闡述及所圖解說明之佈局方法因此可用於實體實施方案。 有效地，根據本揭露之佈局方法改良一積體電路之一佈局。該佈局方法可由一處理器執行且可編譯於一電腦可讀程式中。另外，電腦可讀程式可儲存於一記憶體裝置中。此外，處理器可自記憶體裝置讀取電腦可讀程式或重新載入電腦可讀程式以依據一積體電路之佈局而執行佈局方法。積體電路之佈局由複數個標準單元構成。標準單元通常被預先設計且儲存於單元庫中。 一般而言，佈局方法經設計以在一積體電路之佈局中放置一電阻層(其可包含高速薄膜電阻器)。在一實施例中，電阻層放置於導電層M3與Mt之間。在另一實施例中，電阻層放置於一1D導電層與一2D導電層之間。在又一實施例中，電阻層放置於一2D導電層與另一2D導電層之間。 佈局方法亦經設計以使與電阻層相關聯之至少一導電層浮動以減輕寄生電容效應。在一實施例中，使一階層結構中經放置緊接在電阻層上方之一或多個導電層浮動。在另一實施例中，使一階層結構中經放置緊接在電阻層下方之一或多個導電層浮動。在又一實施例中，使一階層結構中經放置緊接在電阻層上方之一或多個導電層及一階層結構中經放置緊接在電阻層下方之一或多個導電層浮動。 佈局方法亦經設計以判定放置於電阻層下方之區域之一圖案式樣以減輕不匹配問題。圖案式樣包含區域之尺寸特徵。 圖10係根據某些實施例之用於佈局設計之一系統100之一功能方塊圖。參考圖10，系統100包含一第一電腦系統110、一第二電腦系統120、一網路連接型儲存裝置130及一網路140，網路140連接第一電腦系統110、第二電腦系統120及網路連接型儲存裝置130。在某些實施例中，可省略第二電腦系統120、儲存裝置130及網路140中之一或多者。在某些實施例中，第一電腦系統110、第二電腦系統120及儲存裝置130中之兩者或多於兩者可整合至一單個電腦系統中。 第一電腦系統110包含一硬體處理器112及一非暫時性電腦可讀儲存媒體114。硬體處理器112與非暫時性電腦可讀儲存媒體114以電方式且以通信方式耦合。電腦可讀儲存媒體114編碼有或儲存一所產生經整合佈局114a、一電路設計114b、包含一組可執行指令之一電腦程式碼114c及具有佈局圖案之一標準單元庫114d。處理器112經組態以執行編碼於電腦可讀儲存媒體114中之該組指令114c，以致使第一電腦系統110可用作一鋪設與佈線工具以基於標準單元庫114d而產生一佈局設計。處理器112亦經組態以執行編碼於電腦可讀儲存媒體114中之該組指令114c，以致使第一電腦系統110執行如參考圖9所闡述及所圖解說明之佈局方法之操作901至909。 在某些實施例中，標準單元庫114d儲存於除儲存媒體114之外的非暫時性儲存媒體中。在某些實施例中，標準單元庫114d儲存於網路連接型儲存裝置130或第二電腦系統120中之一非暫時性儲存媒體中。在此情形中，標準單元庫114d可由處理器112透過網路而存取。 在某些實施例中，處理器112係一中央處理單元(CPU)、一多處理器、一分佈式處理系統、一特殊應用積體電路(ASIC)及/或一適合處理單元。 在某些實施例中，電腦可讀儲存媒體114係一電子、磁性、光學、電磁、紅外線及/或一半導體系統(或設備或裝置)。舉例而言，電腦可讀儲存媒體114包含一半導體或固態記憶體、一磁帶、一可抽換式電腦磁片、一隨機存取記憶體(RAM)、一唯讀記憶體(ROM)、一剛性磁碟及/或一光碟。在使用光碟之某些實施例中，電腦可讀儲存媒體2314包含一壓縮碟片唯讀記憶體(CD-ROM)、一壓縮碟片-讀取/寫入(CD-R/W)及/或一數位視訊碟片(DVD)。 在至少某些實施例中，第一電腦系統110包含一輸入/輸出(I/O)介面116、一顯示單元117及一網路介面118。輸入/輸出介面116耦合至處理器112且允許一電路設計者操縱第一電腦系統110。在至少某些實施例中，顯示單元117以一即時方式顯示執行鋪設與佈線工具114a之狀態且提供一圖形使用者介面(GUI)。在至少某些實施例中，輸入/輸出介面116及顯示器117允許一使用者以一互動方式操作第一電腦系統110。網路介面118使得第一電腦系統110能夠與網路140通信。 在某些實施例中，本揭露提供一種半導體裝置。該半導體裝置包含：一第一組導電層，其與一主動裝置耦合；一第二組導電層，其用於連接至一外部裝置；一組中間導電層，其介於該第一組導電層與該第二組導電層之間；及一電阻層，其放置於該組中間導電層中。 在某些實施例中，本揭露亦提供一種半導體裝置。該半導體裝置包含：一第一組導電層，其與一主動裝置耦合；一組中間導電層，其放置於該第一組導電層上方；及一電阻層，其放置於該組中間導電層中。一階層結構中經放置緊鄰於電阻器層之至少一導電層係浮動的。 在某些實施例中，本揭露提供一種佈局方法。該佈局方法包含：自一庫擷取一佈局設計，該佈局設計包含用於連接至一主動裝置之一第一組導電層、用於連接至一外部裝置之一第二組導電層及介於該第一組導電層與該第二組導電層之間的中間層；及將一電阻層放置於該等中間導電層中。 前述內容概述了數項實施例之構件，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，熟習此項技術者可容易地使用本揭露作為用於設計或修改用於實施本文中所介紹之實施例之相同目的及/或達成本文中所介紹之實施例之相同優點之其他製程及結構之基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且在不背離本揭露之精神及範疇之情況下，此等等效構造在本文中可做出各種改變、替代及變更。
10‧‧‧半導體裝置 12‧‧‧電阻層 22‧‧‧半導體裝置 22R‧‧‧電阻層 25‧‧‧電晶體 28‧‧‧空間/所形成空間 32‧‧‧半導體裝置 32R‧‧‧電阻層 41‧‧‧一維導電層 42‧‧‧一維導電層 43‧‧‧二維導電層 43R‧‧‧電阻器 50‧‧‧半導體裝置 52‧‧‧電阻層 61‧‧‧半導體裝置 62‧‧‧半導體裝置 63‧‧‧半導體裝置 64‧‧‧半導體裝置 70‧‧‧半導體裝置 72‧‧‧電阻層 72R‧‧‧電阻器 75‧‧‧主動裝置 77‧‧‧導電路徑 80‧‧‧半導體裝置 81R‧‧‧電阻器 82‧‧‧電阻層 82R‧‧‧電阻器 83R‧‧‧電阻器 100‧‧‧系統 110‧‧‧第一電腦系統 112‧‧‧硬體處理器/處理器 114‧‧‧非暫時性電腦可讀儲存媒體/電腦可讀儲存媒體/儲存媒體 114a‧‧‧所產生經整合佈局/鋪設與佈線工具 114b‧‧‧電路設計 114c‧‧‧電腦程式碼/指令 114d‧‧‧標準單元庫 116‧‧‧輸入/輸出介面 117‧‧‧顯示單元/顯示器 118‧‧‧網路介面 120‧‧‧第二電腦系統 130‧‧‧網路連接型儲存裝置/儲存裝置 140‧‧‧網路 251‧‧‧電晶體 252‧‧‧電晶體 810‧‧‧區域 820‧‧‧區域 d‧‧‧間隔 L1‧‧‧長度 L2‧‧‧長度 M0‧‧‧下部導電層/導電層 M1‧‧‧下部導電層/導電層 M2‧‧‧下部導電層/導電層/第二導電層 M3‧‧‧第三導電層/導電層 M4‧‧‧第四導電層 M5‧‧‧第五導電層 M11‧‧‧毗鄰導電層/上部導電層 M12‧‧‧最頂部導電層/上部導電層 Mt‧‧‧導電層/頂部導電層 Mx‧‧‧導電層/下部導電層 Mx-1‧‧‧導電層/下部導電層 Mx+1‧‧‧導電層/下部導電層 Mx+2‧‧‧導電層 Mx+3‧‧‧導電層/中間導電層 My‧‧‧導電層/中間導電層/二維導電層 My-1‧‧‧導電層 My+1‧‧‧導電層/中間導電層/二維導電層 My+2‧‧‧導電層 My+3‧‧‧導電層 Vup‧‧‧通路 Vx+1‧‧‧導電通路 Vx+2‧‧‧導電通路 Vx+3‧‧‧導電通路 Vy‧‧‧通路 Vy-1‧‧‧通路 Vy+1‧‧‧通路 Vy-2‧‧‧通路 Vy+2‧‧‧通路 W‧‧‧寬度
當連同附圖一起閱讀時，自以下詳細說明最佳地理解本揭露之態樣。應注意，根據工業中之標準方法，各種構件未按比例繪製。實際上，為論述之清晰起見，可任意地增加或減小各種構件之尺寸。 圖1係根據一實施例之一半導體裝置之一剖面圖。 圖2係根據某些實施例之一半導體裝置之一佈局之一剖面圖。 圖3係根據某些實施例之一半導體裝置之一佈局之一示意性俯視圖。 圖4A及圖4B係一維(1D)導電層之佈局實例。 圖4C係一個二維(2D)導電層之一佈局實例。 圖5係根據另一實施例之一半導體裝置之一剖面圖。 圖6A至圖6D係根據某些實施例之半導體裝置之剖面圖。 圖7係根據某些實施例之一半導體裝置之一剖面圖。 圖8係根據某些實施例之一半導體裝置之一佈局俯視圖。 圖9係根據某些實施例之展示一佈局方法之一流程圖。 圖10係根據某些實施例之用於佈局設計之一系統之一功能方塊圖。
10‧‧‧半導體裝置
12‧‧‧電阻層
Mt‧‧‧導電層/頂部導電層
Mx‧‧‧導電層/下部導電層
Mx-1‧‧‧導電層/下部導電層
Mx+1‧‧‧導電層/下部導電層
Mx+2‧‧‧導電層
Mx+3‧‧‧導電層/中間導電層
My‧‧‧導電層/中間導電層/二維導電層
My+1‧‧‧導電層/中間導電層/二維導電層
Vx+1‧‧‧導電通路
Vx+2‧‧‧導電通路
Vx+3‧‧‧導電通路

Claims (10)

  1. 一種半導體裝置，其包括：一第一組導電層，其與一主動裝置耦合；一第二組導電層，其用於連接至一外部裝置；一組中間導電層，其介於該第一組導電層與該第二組導電層之間；及一電阻層，其放置於該組中間導電層中，其中該電阻層緊鄰地放置在該組中間導電層中之一者與該組中間導電層中之另一者之間，其中該電阻層使該組中間導電層中之該一者與該組中間導電層中之該另一者不耦合。
  2. 如請求項1之半導體裝置，其中該第一組導電層包含在該主動裝置之閘極上方之第一導電層、介於該閘極與該第一導電層之間的導電層以及緊鄰該第一傳導層上方放置之第二傳導層。
  3. 如請求項2之半導體裝置，其中該電阻層放置在緊鄰該第二導電層上方放置之第三導電層與該第二組導電層之間。
  4. 如請求項1之半導體裝置，其中該電阻層放置在一維導電層與二維導電層之間。
  5. 如請求項1之半導體裝置，其中該電阻層放置在二維導電層與另一二 維導電層之間。
  6. 如請求項1之半導體裝置，其中在緊鄰該電阻層放置之階層結構中之至少一導電層係浮動的。
  7. 如請求項1之半導體裝置，其中緊鄰在該電阻層下方放置之至少一導電層係浮動的。
  8. 一種半導體裝置，其包括：第一組導電層，其與主動裝置耦合；一組中間導電層，其放置在該第一組導電層上方；以及電阻層，其放置在該組中間導電層中，其中緊鄰該電阻層放置之階層結構中之至少一導電層係浮動的。
  9. 如請求項8之半導體裝置，其中緊鄰在該電阻層上方放置之至少一導電層係浮動的。
  10. 一種佈局方法，其包括：自庫擷取佈局設計，該佈局設計包含用於連接至主動裝置之第一組導電層、用於連接至外部裝置之第二組導電層及介於該第一組導電層與該第二組導電層之間的複數個中間導電層；以及將電阻層放置在該等中間導電層中，其中該電阻層使該等中間導電層中之一者與該等中間導電層中之另一者不耦合， 其中該電阻層緊鄰地放置在該等中間導電層中之該一者與該等中間導電層中之該另一者之間。
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