TWI718191B - 製造鍺覆絕緣體型基材的方法 - Google Patents

製造鍺覆絕緣體型基材的方法 Download PDF

Info

Publication number
TWI718191B
TWI718191B TW105132888A TW105132888A TWI718191B TW I718191 B TWI718191 B TW I718191B TW 105132888 A TW105132888 A TW 105132888A TW 105132888 A TW105132888 A TW 105132888A TW I718191 B TWI718191 B TW I718191B
Authority
TW
Taiwan
Prior art keywords
layer
substrate
dielectric material
semiconductor substrate
dopant
Prior art date
Application number
TW105132888A
Other languages
English (en)
Other versions
TW201727929A (zh
Inventor
光雄 李
全勝 陳
尤金Ａ 菲茲拉德
包漱玉
一丁 林
尤爾根 米契爾
Original Assignee
南洋理工大學
美國麻省理工學院
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南洋理工大學, 美國麻省理工學院 filed Critical 南洋理工大學
Publication of TW201727929A publication Critical patent/TW201727929A/zh
Application granted granted Critical
Publication of TWI718191B publication Critical patent/TWI718191B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/105—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PIN type

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Recrystallisation Techniques (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本發明揭示一種製造鍺覆絕緣體型基材之方法，其包含：(i)用第一摻雜劑摻雜鍺層之第一部分以形成第一電極，該鍺層配置有第一半導體基材；(ii)鄰近於該第一電極形成至少一個介電材料層以獲得組合基材；(iii)將第二半導體基材黏結至該介電材料層，且自該組合基材移除該第一半導體基材以曝露該鍺層之具有錯位差排的第二部分；(iv)移除該鍺層之該第二部分以使得能夠移除該等錯位差排且曝露該鍺層之第三部分；以及(v)用第二摻雜劑摻雜該鍺層之該第三部分以形成第二電極。該等電極藉由該鍺層彼此分隔，且該第一摻雜劑不同於該第二摻雜劑。

Description

製造鍺覆絕緣體型基材的方法 發明領域
本發明係有關於一種製造鍺覆絕緣體型基材之方法。
發明背景
矽(Si)光子近年來已變得越來越重要，此係由於Si被認為具有增強被稱為莫耳定律(Moore's Law)之效能發展藍圖(roadmap)的巨大潛力。隨著短距離資料傳輸速率接近10Gb/s，習知的銅互連之使用遭遇若干難題，諸如增加之功率消耗、電磁干擾、信號串音及較重的重量，該等難題使銅互連之使用降級為用於高頻寬應用之較差方法。為跟上於互連件上頻寬增加之不斷需要，光學信號傳遞由於其高頻寬及極低功率消耗而為較佳的(相較於電信號傳遞)。在過去幾十年，(用於光學信號傳遞之)習知光學組件傾向於由III-V化合物半導體製造，例如，砷化鎵(GaAs)或磷化銦(InP)，因為該等化合物半導體具有極佳的光發射及吸收特性。不幸的是，化合物半導體裝置通常太複雜而無法生產且成本太高而無法實施於光學互連件中。
因此，在組合成熟處理技術與生產成本及大 批量生產能力之益處下，Si光子已成為用於實施下一代互連件之最有前景解決方案中之一者。然而，通常用於大部分之長距離資料傳輸之波長介於1.3μm至1.55μm範圍內，其對應於二氧化矽光纖之最小耗損視窗。有利地，若該同一波長用於未來短距離資料傳輸，包括晶片間通訊、晶片至晶片通訊及光纖至家庭(fiber-to-home)通訊，則終端使用者能夠直接連接至網際網路上之外部伺服器，而無需波長轉換(通常雙向地執行於短距離至長距離資料傳輸)，因而使得全球通訊能夠變得更便宜且更容易。儘管Si光偵測器已廣泛用於在850nm之波長範圍內的光學接收器中，然而，其1.12eV(對應於約1.1μm之吸收截止波長)之相對較大的能帶隙阻礙Si光偵測器在1.3μm至1.55μm之更長波長範圍中的吸收。為了更無縫的整合，一種具有於1.3μm至1.55μm範圍內強吸收係數之材料因此係所欲的。
與Si處於同一族中之IV族材料鍺(Ge)由於其在廣泛使用之電信波長中具有有利的吸收係數，其在實現高效能光偵測器方面已日漸得到關注。然而，Ge由於其較低熱預算約束條件(thermal budget constraint)及其較大晶格失配(與Si約為4.2%)而對於整合在CMOS環境中而言可為具有挑戰性之材料。因此，在Ge覆Si型磊晶膜中之高缺陷密度可能引發不利的載子重合，其將降低偵測器之量子效率。另外，在p-i-n型Ge光偵測器的情形下，在Ge生長期間，往往亦難以避免p型摻雜劑及n型摻雜劑擴散 至本質Ge中，從而造成本質Ge區域之非故意摻雜，此情形導致p-i-n型Ge光偵測器之電氣性質及光學性質的非所要衰減。
因此，本發明之一個目標為解決先前技術的問題中之至少一者及/或提供適用於本領域之選擇。
發明概要
根據第1態樣，提供一種製造鍺覆絕緣體型基材的方法，其包含：(i)用第一摻雜劑摻雜鍺層之第一部分以形成第一電極，該鍺層配置有第一半導體基材；(ii)鄰近於該第一電極形成至少一個介電材料層以獲得組合基材；(iii)將第二半導體基材黏結至該介電材料層，且自該組合基材移除該第一半導體基材以曝露該鍺層之具有錯位差排的第二部分；(iv)移除該鍺層之該第二部分以使得能夠移除該等錯位差排且曝露該鍺層之第三部分；以及(v)用第二摻雜劑摻雜該鍺層之該第三部分以形成第二電極。該等電極藉由該鍺層彼此分隔，且該第一摻雜劑不同於該第二摻雜劑。
有利地，所提出方法允許一種形成高品質及高純度Ge結構的方式，該Ge結構隨後可用作用於製造p-i-n型Ge光偵測器或其他複雜裝置之基底平台。又，該方法提供一種直接的方式以移除該(具有生長缺陷之)鍺層之缺陷頂部部分，從而改良在此基礎上製造之所得p-i-n型Ge光偵測器之暗電流的顯著減小。
較佳地，在步驟(ii)之後且在步驟(iii)之前， 該方法可進一步包含倒置該組合基材。
較佳地，該第一摻雜劑可為第III族半導體材料且該第二摻雜劑可為第V族半導體材料。因此，該第一電極為p型電極且該第二電極為n型電極。
作為替代方案，該第一摻雜劑可替代地為第V族半導體材料且該第二摻雜劑可為第III族半導體材料。則，該第一電極為n型電極且該第二電極為p型電極。
較佳地，在步驟(iii)處自該組合基材移除該第一半導體基材可包括在四甲基銨氫氧化物溶液中使用機械研磨與濕式蝕刻之組合進行移除。
較佳地，在步驟(iv)處移除該第二部分可包括使用退火或化學機械平坦化進行移除。
又，該退火可較佳地使用選自由氧氣、氫氣、氮氣、合成氣體(forming gas)及氬氣組成之群的氣體來執行。
較佳地，形成該至少一個介電材料層可包括形成多個不同介電材料層。
較佳地，該介電材料可選自由氧化鋁、硝酸鋁、二氧化矽、合成金剛石、氮化矽及氮化硼組成之群。
較佳地，該第一半導體基材及該第二半導體基材可分別由矽類材料形成。
較佳地，形成該至少一個介電材料層可包括使用電漿增強型化學氣相沈積或原子層沈積以沈積該介電材料。
較佳地，在步驟(ii)之後且在步驟(iii)之前，該方法可進一步包含：(vi)對該組合基材執行緻密化以使該介電材料層脫氣。
更具體言之，該緻密化可在約300℃至900℃之間、在氮氣環境中執行。
較佳地，在步驟(vi)之後，該方法可進一步包含使用化學機械平坦化以使該介電材料之部分平滑。
在黏結之前，該方法可進一步包含：對該組合基材及該第二半導體基材執行電漿清潔；用去離子流體洗滌該經清潔之組合基材及第二半導體基材；以及使該經洗滌之組合基材及第二半導體基材乾燥。
該去離子流體可為去離子水。
接著，使該經洗滌之組合基材及第二半導體基材乾燥可較佳地包括使用旋轉乾燥。
較佳地，將該第二半導體基材黏結至該介電材料層可進一步包括在步驟(iii)處對該組合基材進行退火處理以增加該第二半導體基材與該介電材料層之間的黏結。
較佳地，該退火可在約300℃之溫度下且在大氣壓力下使用氮氣來執行。
較佳地，該電漿清潔可以氧電漿、氫電漿、氬電漿或氮電漿來執行。
根據第2態樣，提供一種製造鍺覆絕緣體型基材的方法，其包含：(i)在鍺層上形成第一介電材料層以 獲得第一組合基材，該鍺層配置有第一半導體基材；(ii)將第二半導體基材黏結至該第一介電材料層，且自該第一組合基材移除該第一半導體基材以曝露該鍺層之具有錯位差排的第一部分；(iii)移除該鍺層之該第一部分以使得能夠移除該等錯位差排且曝露該鍺層之第二部分；(iv)用第一摻雜劑摻雜該鍺層之該第二部分以形成第一電極；(v)鄰近於該第一電極形成至少一個介電材料層以獲得第二組合基材；(vi)將第三半導體基材黏結至該至少一個介電材料層，且自該第二組合基材移除該第二半導體基材及該第一介電材料層以曝露該鍺層之第三部分；以及(vii)用第二摻雜劑摻雜該鍺層之該第三部分以形成第二電極。該等電極藉由該鍺層彼此分隔，且該第一摻雜劑不同於該第二摻雜劑。
較佳地，該第一摻雜劑可為第III族半導體材料且該第二摻雜劑可為第V族半導體材料。因此，該第一電極為p型電極且該第二電極為n型電極。
相反地，該第一摻雜劑可替代地為第V族半導體材料且該第二摻雜劑可為第III族半導體材料。則，該第一電極為n型電極且該第二電極為p型電極。
較佳地，在步驟(ii)處自該第一組合基材移除該第一半導體基材可包括在四甲基銨氫氧化物溶液中使用機械研磨與濕式蝕刻之組合進行移除。
較佳地，在步驟(iii)處移除該第一部分可包括使用退火或化學機械平坦化進行移除。
另外，該退火可使用選自由氧氣、氫氣、氮氣、合成氣體及氬氣組成之群的氣體來執行。
較佳地，形成該至少一個介電材料層可包括形成多個不同介電材料層。
較佳地，該介電材料可選自由氧化鋁、硝酸鋁、二氧化矽、合成金剛石、氮化矽及氮化硼組成之群。
較佳地，該第一半導體基材、該第二半導體基材及該第三半導體基材可分別由矽類材料形成。
較佳地，形成該介電材料層可包括使用電漿增強型化學氣相沈積或原子層沈積以沈積該介電材料。
較佳地，在步驟(v)之後且在步驟(vi)之前，該方法可進一步包含：(viii)對該組合基材執行緻密化以使該至少一個介電材料層脫氣。
該緊密化可在約300℃至900℃之間、在氮氣環境中執行。
較佳地，在步驟(viii)之後，該方法可進一步包含使用化學機械平坦化以使該介電材料之部分平滑。
較佳地，將該第三半導體基材黏結至該至少一個介電材料層可進一步包括在步驟(vi)處對該第二組合基材進行退火處理以增加該第三半導體基材與該至少一個介電材料層之間的黏結。
較佳地，該退火可在約300℃之溫度下且在大氣壓力下使用氮氣來執行。
較佳地，在步驟(i)之後且在步驟(ii)之前， 該方法可進一步包含倒置該第一組合基材。
較佳地，在步驟(v)之後且在步驟(vi)之前，該方法可進一步包含倒置該第二組合基材。
根據第3態樣，提供一種鍺覆絕緣體型基材，其包含：配置於半導體基材上之鍺層；配置在該鍺層與該半導體基材中間的至少一個介電材料層；以及藉由分別用第一摻雜劑及第二摻雜劑摻雜該鍺層之第一部分及第二部分而分別由該第一部分及該第二部分形成的第一電極及第二電極。該等電極藉由該鍺層彼此分隔，且該第一摻雜劑不同於該第二摻雜劑。
較佳地，該第一摻雜劑可為第III族半導體材料且該第二摻雜劑可為第V族半導體材料。因此，該第一電極為p型電極且該第二電極為n型電極。
在替代方案中，該第一摻雜劑可替代地為第V族半導體材料且該第二摻雜劑可為第III族半導體材料。則，該第一電極為n型電極且該第二電極為p型電極。
較佳地，該半導體基材可由矽類材料形成。
較佳地，該至少一個介電材料層可包括多個不同介電材料層。
應為顯而易見地，與本發明之一個態樣相關的特徵亦可適用於本發明之其他態樣。
由下文所描述之實施例，本發明之此等及其他態樣將係顯而易見且闡明的。
100、800‧‧‧方法
102、802‧‧‧第一半導體基材
104、804‧‧‧本質鍺磊晶層/鍺層
106、816‧‧‧第一電極
108、806、818‧‧‧介電材料層
110、808‧‧‧第一組合基材
112、810‧‧‧第二半導體基材
114、812‧‧‧第二組合基材
115、814‧‧‧水平虛線
116、826‧‧‧第二電極
150、152、154、156、158、160、162、850、852、854、856、858、860、862、864、866、868‧‧‧步驟
180、828‧‧‧鍺覆絕緣體型基材
200‧‧‧橫截面SEM影像
300、550、700、710、720‧‧‧曲線圖
400‧‧‧p-i-n型鍺光檢測器
500‧‧‧微觀影像
600‧‧‧光學微觀影像
820‧‧‧第三組合基材
822‧‧‧第三半導體基材
824‧‧‧第四組合基材
下文參考隨附圖式揭示本發明之實施例，其中：圖1a至圖1g共同描繪根據第一實施例之製造鍺覆絕緣體(GOI)型基材之方法；圖2為使用第一實施例之方法所獲得的GOI基材之樣品的橫截面SEM影像；圖3為對圖2之GOI基材之Ge層所執行的SIMS分析之曲線圖，用以研究用於摻雜Ge層之各部分以形成各別電極之砷及硼的各別摻雜濃度對於Ge層之深度的函數；圖4顯示基於使用第一實施例之方法所獲得之GOI基材所製造的p-i-n型Ge光偵測器之橫截面示意圖；圖5a為圖4之p-i-n型Ge光偵測器之台面結構的微觀影像，且圖5b為顯示該等台面結構基於不同的台面直徑之I-V特性的圖式；圖6顯示使用第一實施例之方法所獲得之GOI基材所製造的具有不同台面直徑之各種p-i-n型Ge光偵測器之光學微觀影像；圖7a為顯示圖6之p-i-n型Ge光偵測器之台面結構的電流密度對於電壓特性之圖式；圖7b為顯示圖6之p-i-n型Ge光偵測器之台面結構的光電流對電壓特性之圖式；圖7c為顯示圖6之p-i-n型Ge光偵測器之台面結構的反應率對波長特性之圖式；以及圖8a至圖8j共同描繪根據第二實施例之製造鍺覆絕緣 體(GOI)型基材之方法。
較佳實施例之詳細說明
圖1a至圖1g共同描繪根據第一實施例之製造鍺覆絕緣體(GOI)型基材180之方法100(之步驟)。在步驟150(亦即圖1a)處，提供上面配置有本質鍺(Ge)磊晶層104之第一半導體基材102。特別是，使用三步Ge生長法以直接在第一半導體基材102上生長Ge層104(具有儘可能低的來自所使用反應器之本底摻雜(background doping))，但三步Ge生長法並非本申請案之焦點，且因此將不在本文中詳細描述。接下來，在步驟152(亦即，圖1b)處，用第一摻雜劑(未示於圖)摻雜Ge層104之第一部分以形成第一電極106。在此情況下，Ge層104之第一部分為Ge層104之頂部表面，其與和第一半導體基材102相接觸之Ge層104的底部表面呈相反配置。
在下一步驟154(亦即，圖1c)處，鄰近於第一電極106形成至少一個介電材料層108以獲得第一組合基材110。該介電材料層108係使用，例如，電漿增強型化學氣相沈積(PECVD)或原子層沈積將介電材料沈積至第一電極106上而形成。同時，為了解釋，在此實施例中，該至少一個介電材料層108之定義意謂單一介電材料層108(例如，約100nm至300nm厚)，但在變化形式實施例中，視需要有可能亦可形成多個不同介電材料層。所使用之介電材料係選自由氧化鋁(Al2O3)、硝酸鋁(AlN)、二氧 化矽(SiO2)、合成金剛石、氮化矽(Si3N4)及氮化硼(BN)組成之群。介電材料層108隨後作為平坦化製程之罩蓋層以及黏結界面，下文將進行解釋。
在此階段，從自上而下的角度來看，第一組合基材110組配有以下層：介電材料層108、第一電極106、Ge層104及第一半導體基材102。接著將第一組合基材110垂直地倒置，使得從自上而下的角度來看，在前一句中所描述的第一組合基材110之各層的順序現為顛倒，參見圖1d。
其後(且在步驟156之前)，可視情況對第一組合基材110執行緻密化以使介電材料層108脫氣，從而排除在介電材料層108形成期間可能併入其中之任何殘餘副產物或氣體分子。若所使用之介電材料層108為SiO2，則緻密化係在約450℃、氮氣環境中下進行持續約七小時。亦應瞭解，取決於不同情境中之其他因素(例如，所採用之介電材料108的類型)，亦可在約300℃至900℃之間執行緻密化。一旦完成緻密化，則使用化學機械平坦化(CMP)以平滑該由於緊密化而氧化之介電材料層108之頂部部分。
在步驟156(亦即，圖1d)處，第二半導體基材112黏結至介電材料層108，形成現在第一組合基材110之底部(由於倒置之故)，從而提供第二組合基材114。介電材料層108提供第一組合基材110與第二半導體基材112之間的黏結界面。應瞭解的是，第一半導體基材102及第二半導體基材112兩者分別由矽類材料形成。在此情況下， 第一半導體基材102及第二半導體基材112由矽(Si)形成，並且，第一半導體基材102及第二半導體基材112可分別被稱為Si載體晶圓及Si基材。在黏結之後，對第二組合基材114進行退火處理以進一步增加/增強第二半導體基材112與介電材料層108之間的黏結強度。特別是，在約300℃之溫度下且在環境大氣壓力下使用氮氣執行退火(持續約三小時)。
接著，在步驟158(亦即，圖1e)處，自第二組合基材114移除第一半導體基材102以曝露Ge層104之具有錯位差排(或其他生長缺陷)的第二部分。更具體言之，藉由在經加熱至約80℃之四甲基銨氫氧化物(TMAH)溶液中使用機械研磨與濕式蝕刻之組合進行移除而自第二組合基材114移除第一半導體基材102。應瞭解的是，在移除期間，Ge層104亦作用為蝕刻終止層。為清楚起見，Ge層104之第二部分實際上為之前先與第一半導體基材102接觸(在移除前)之Ge層104的底部表面，如圖1b中所描繪。亦即，第二部分為介於第一半導體基材102與Ge層104之表面，且其在步驟150至步驟154處為不可提前獲得(accesible)的。
亦應強調的是，視情況，在緻密化之後且在步驟156之前，可對第一組合基材110及第二半導體基材112執行電漿清潔(例如，使用氧電漿、氫電漿、氬電漿或氮電漿)，各自持續約15秒，隨後用去離子流體(例如去離子水)洗滌經清潔之第一組合基材110及第二半導體基材 112，且最後使經洗滌之第一組合基材110及第二半導體基材112乾燥(例如，旋轉乾燥)。進行此等額外步驟以使第一組合基材110及第二半導體基材112準備好用於步驟156處之黏結。
在步驟160(亦即，圖1f)處，移除Ge層104之第二部分(如由圖1f中之水平點線115所指示)以使得能夠移除/修復錯位差排，此情形因此曝露Ge層104之第三部分。可使用(例如)退火或化學機械平坦化(CMP)實現在步驟160處第二部分之移除。若利用退火，則可在適合溫度下，例如，在約920℃下，且使用用於退火環境之適合氣體，諸如氧氣(O2)、氫氣(H2)、氮氣(N2)、合成氣體或氬氣(Ar)執行退火。應瞭解的是，920℃正好低於Ge之熔點。就此而言，PCT公開案PCT/SG2015/050121揭示，若對具有生長缺陷之Ge膜執行退火，在退火完成之後，貫穿式差排密度(TDD)可有利地減小至少兩個數量級，至約低位準-106/cm2。分開地，若硼(B)用作第一摻雜劑，儘管已知硼在Ge中具有相對較低的擴散率，在退火之後仍需要仔細監測硼至本質Ge磊晶層104中之擴散。
一旦完成，在步驟162(亦即，圖1g)處，用第二摻雜劑(未示於圖)摻雜Ge層104之第三部分以形成第二電極116，從而獲得GOI基材180。為避免疑問，應瞭解的是，針對所提出之方法100，只有所述步驟152至162係要求作為最低限度；其他步驟或視情況選用或無需作為方法100之部分來執行。亦應強調的是，方法100係較佳地設 計成用於不超過450℃之熱預算以形成GOI基材180。
在結構上，GOI基材180廣泛地包含：配置於第二半導體基材112上之Ge層104；配置在Ge層104與第二半導體基材112中間之至少一個介電材料層108；及藉由分別用第一摻雜劑及第二摻雜劑摻雜Ge層104之第一部分及第二部分而分別由該第一部分及該第二部分所形成之第一電極106及第二電極116。電極106、116彼此相反配置，且第二電極116組配在GOI基材180之頂部，而第一電極106係嵌入在Ge層104與介電材料層108之間。
應瞭解的是，第一電極106與第二電極116藉由Ge層104在實體上彼此分隔106、116(僅管自該Ge層104之經摻雜第一部分及/或第二部分之該第一摻雜劑及/或第二摻雜劑的本質性擴散係可能發生的，但該Ge層104並不受到如方法100部分之任何外在摻雜劑的影響)，並且第一摻雜劑不同於第二摻雜劑(根據在週期表中之化學分組，亦即，化學上不同)。在此情況下，第一摻雜劑為第III族半導體材料(例如，硼(B)或鎵(Ga))，且第二摻雜劑為第V族半導體材料(例如，磷(P)、砷(As)或銻(Sb))。換言之，第一摻雜劑為p型摻雜劑且第二摻雜劑為n型摻雜劑。因此，第一電極106形成為p型電極，而第二電極116形成為n型電極。由此，在步驟162處所獲得之GOI基材180為p-i-n型GOI基材。
另外，為避免疑問，在實際樣品中，圖1a中之Ge層104的厚度與圖1g中之第一電極106、第二電極116 及Ge層104的總體組合厚度相同(此係由於圖1b至圖1g中所示的第一電極106及第二電極116係由Ge層104之各別部分形成，如上文所闡釋)。亦即，圖1a至圖1g中所示的不同層之厚度不應被理解為表示可經由方法100製造之實際樣品中之對應層的尺寸，且單純為了清楚說明起見而誇大繪製。
圖2險示使用所提出方法100獲得之GOI基材180之樣品的橫截面SEM影像200，其中清晰觀測到經由直接黏結步驟所獲得實質上無空隙之GOI結構。圖3描繪對(如製造之)GOI基材180之Ge層104執行之SIMS分析的曲線圖300，用以研究經採用用於摻雜Ge層104之各別部分以形成第一電極106及第二電極116之硼(用作第一摻雜劑)及砷(用作第二摻雜劑)的各別摻雜濃度與Ge層104之深度函數。實際上，SIMS分析顯示，n型及p型層離子佈植狀況已根據所揭示方法100所提出者得到最佳化(亦即，摻雜劑分佈經良好控制)。
圖4顯示使用藉由所提出方法100獲得之GOI基材180所製造的例示性p-i-n型Ge光偵測器400之橫截面示意圖。簡言之，為製造p-i-n型Ge光偵測器400，首先藉由光微影在GOI基材180上定義台面結構，且接著使用反應性離子蝕刻(RIE)工具對GOI基材180進行乾式蝕刻。執行蝕刻貫穿第一電極106(亦即頂部n-Ge層)及Ge層104(亦即，被包夾之i-Ge層)，但不同的是在第二電極116(亦即，底部p-Ge層)處中止。接著經由PECVD將SiO2 層沈積於經處理之GOI基材180上，且該PECVD SiO2層提供絕緣、鈍化及抗反射用途。隨後，在該PECVD SiO2層中形成用於電連接之必要開口的圖案，且接著對該PECVD SiO2層進行乾式/濕式蝕刻。接下來，(例如藉由電子束蒸發或濺鍍)將鋁(Al)沈積於(如所處理之)PECVD SiO2層上，經圖案化及蝕刻以形成頂部及底部金屬接點，以及金屬化以最終實現p-i-n型Ge光偵測器400。
圖5a為圖4之p-i-n型Ge光偵測器400之台面結構的微觀影像500，且圖5b為顯示經製造具有不同台面直徑(亦即，60μm、80μm、150μm及250μm)且相應地研究之(圖5a中之)該等台面結構所測量之I-V特性之曲線圖550。實際上，該I-V探針測試展現清晰的二極體I-V特性，如圖5b中所示。應瞭解的是，圖5b中之高暗電流可歸因於台面結構上缺少表面鈍化層。與先前技術相比，圖5b中描繪之結果顯示使用GOI基材於未來新穎光偵測應用之巨大潛力。
圖6展示藉由所揭示方法100製得之GOI基材180所製造的具有不同台面直徑(亦即，60μm、80μm、150μm及250μm)之各種p-i-n型Ge光偵測器之光學微觀影像600。特別是，光學微觀影像600清晰描繪各別p-i-n型Ge光偵測器之裝置表面特徵。
基於不同所組配之台面直徑(亦即，60μm、80μm、150μm及250μm)，圖7a為顯示圖6之p-i-n型Ge光偵測器之台面結構之電流密度對電壓特性的曲線圖 700，其中在-2V下量測到5×10-1A/cm2之暗電流密度。應瞭解的是，暗電流與台面直徑無關，由此指示p-i-n型Ge光偵測器之最小裝置周邊表面電流洩漏。然後，圖7b為顯示圖6之p-i-n型Ge光偵測器之台面結構的光電流對電壓特性之曲線圖710，其中觀測到光電流在0.5V之低反向偏壓處飽和，從而使得p-i-n型Ge光偵測器能夠實現低功率操作。圖7c為顯示圖6之p-i-n型Ge光偵測器之台面結構的反應率對波長特性之曲線圖720，其中在1550nm下(在-2V偏壓下)量測到0.65A/W之裝置反應率。
下文將描述其餘組態/實施例。出於簡潔起見，不重複對不同組態/實施例之間共同的類似元件、功能性及操作之描述；替代地，將參考相關組態/實施例之類似部分。
根據第二實施例，圖8a至圖8j描繪製造(第一實施例之)GOI基材180之變化形式方法800。但在此實施例中，僅為了便於理解以避免混淆，參考數字828替代地用於GOI基材828以與第一實施例進行區分。首先，在步驟850(亦即圖8a)處，提供上面配置有本質鍺(Ge)磊晶層804之第一半導體基材802。類似地，使用三步驟Ge生長法(如第一實施例中所提出)來生長Ge層804。在下一步驟852(亦即，圖8b)處，在Ge層804上形成第一介電材料層806以獲得第一組合基材808。該第一介電材料層806係使用(例如)PECVD或原子層沈積形成，且所使用之介電材料可為Al2O3、AlN、SiO2、合成金剛石、Si3N4或BN。 此時，從自上而下的角度來看，第一組合基材808組配有以下各層：第一介電材料層806、Ge層804及第一半導體基材802。接著將第一組合基材808垂直倒置，使得從自上而下的角度來看，在前一句中所描述的第一組合基材808之各層的順序現為顛倒，參見圖8c。
在步驟854(亦即，圖8c)處，接著藉由將第一介電材料層806黏結至第二半導體基材810而將經倒置之第一組合基材808黏結至第二半導體基材810(以形成第二組合基材812)。其後，在步驟856(亦即，圖8d)處，自第二組合基材812移除第一半導體基材802以曝露Ge層804之具有錯位差排的第一部分。，該第一部分為在步驟850至步驟854處中，Ge層804之介接第一半導體基材802與Ge層804之表面。在經加熱至約80℃之TMAH溶液中使用機械研磨與濕式蝕刻之組合進行移除來完成對第一半導體基材802之移除。在下一步驟858(亦即，圖8e)處，移除Ge層804之第一部分(如由圖8e中之水平虛線814所標示)以使得能夠移除/修復錯位差排，因而曝露Ge層804之第二部分。可使用(例如)退火或CMP完成步驟858處第一部分的移除。若利用退火，則可在適合溫度下，諸如在約920℃下，且使用用於退火環境之適合氣體如O2、H2、N2、合成氣體或Ar來執行退火。退火改良Ge層804之TDD。
在步驟860(亦即，圖8f)處，用第一摻雜劑(未示於圖)摻雜Ge層804之第二部分以形成第一電極816。一旦完成，在步驟862(亦即，圖8g)處鄰近於第一 電極816形成至少一個介電材料層818以獲得第三組合基材820。類似地，可使用PECVD或原子層沈積形成該至少一個介電材料層818。此實施例中之至少一個介電材料層818之定義與第一實施例中所提出之定義相同，但若需要，不排除形成多個不同介電材料層。所使用之介電材料可為Al2O3、AlN、SiO2、合成金剛石、Si3N4或BN。
從自上而下的角度來看，第三組合基材820配置有以下各層：至少一個介電材料層818、第一電極816、Ge層804、第一介電材料層806及第二半導體基材810。在進行下文之步驟864之前，將第三組合基材820垂直倒置，使得從自上而下的角度來看，第三組合基材820之各層的順序現在垂直顛倒，參見圖8h。
在步驟864之前，亦可視情況對第三組合基材820(在倒置前/後)執行緻密化以使該至少一個介電材料層818排出在該層818形成期間可能併入其中之任何殘餘副產物或氣體分子。若該至少一個介電材料層818由SiO2形成，則在約450℃下在N2環境中進行緻密化，持續約七小時。但類似地，亦應瞭解的是，取決於不同情境中之其他因素(例如，所採用之介電材料108的類型)，亦可在約300℃至900℃之間執行緻密化。一旦完成緊密化，則使用CMP以平滑該由於緊密化而已經氧化之至少一個介電材料層818之頂部部分。
隨後，在步驟864(亦即，圖8h)處，藉由將該至少一個介電材料層818黏結至第三半導體基材822而 將經倒置之第三組合基材820黏結至第三半導體基材822(以形成第四組合基材824)。在自上而下的次序中，第四組合基材824之各層經配置為：第二半導體基材810、第一介電材料層806、Ge層804、第一電極816、至少一個介電材料層818及第三半導體基材822。在黏結之後，對第四組合基材824進行退火處理以進一步增加/增強第三半導體基材822與該至少一個介電材料層818之間的黏結強度。在約300℃之溫度下且在環境大氣壓力下使用氮氣執行退火(持續約三小時)。應瞭解的是，第一半導體基材802、第二半導體基材810及第三半導體基材822分別由矽類材料形成，在此情況下由矽(Si)形成。又，第一半導體基材802、第二半導體基材810及第三半導體基材822可分別被稱為Si載體晶圓、Si柄及Si基材。接著，在步驟866(亦即，圖8i)處，自第四組合基材824移除第二半導體基材810及第一介電材料層806兩者以曝露Ge層804之第三部分。最後，在步驟868(亦即，圖8j)處，用第二摻雜劑(未示於圖)摻雜Ge層804之第三部分以形成第二電極826，從而獲得GOI基材828。更不用說，GOI基材828之結構在結構上與第一實施例中所描述之基材相同，如上文已提及者。
對於變化形式方法800，僅需要所述步驟852至868作為最低限度；其他步驟或為視情況選用的或可不被執行作為方法800之部分。另外，方法800涉及在步驟854及864處發生之雙倒置黏結過程(twin inversion bonding process)。
應瞭解的是，第一電極816與第二電極826藉由Ge層804在實體上彼此分隔816、826，並且第一摻雜劑不同於第二摻雜劑(根據在週期表中之化學分組，亦即，化學上不同)。又，第一摻雜劑為第III族半導體材料(例如，硼(B)或鎵(Ga))，且第二摻雜劑為第V族半導體材料(例如，磷(P)或砷(As)或銻(Sb))。故第一摻雜劑為p型摻雜劑且第二摻雜劑為n型摻雜劑。因此，第一電極816形成為p型電極，而第二電極826形成為n型電極。由此，在步驟868處所獲得之GOI基材828亦為p-i-n型GOI基材。
亦為避免疑問，在實際樣品中，圖8a中之Ge層804的厚度與圖8j中描繪之第一電極816、第二電極826及Ge層804的總體組合厚度相同(此係由於圖8g至圖8j中顯示的第一電極816及第二電極826係由Ge層804之各別部分形成，如前文所描述)。亦即，圖8a至圖8j中顯示的不同層之厚度不應被解釋為可表示使用變化形式方法800製造之實際樣品中之彼等層的尺寸，且替代地僅為了清楚說明起見而誇大繪製。
總結而論，所提出方法100、800提供形成高品質及高純度Ge結構之方式，該Ge結構隨後可用於製造p-i-n型Ge光偵測器或其他合適的複雜裝置。關於在此基礎上實施p-i-n型Ge光偵測器，應瞭解的是，由於基礎GOI基材180、828之覆絕緣體型結構，光偵測器本身係經配置以自該底層Si基材電隔離。另外，方法100、800亦有利地提供移除Ge層104之(具有錯位差排/生長缺陷之)缺陷部 分的直接方式，此情形可隨後促進改良所實施p-i-n型Ge光偵測器之暗電流的顯著減小。為大致地重申如前文所描述之方法100、800，首先直接在(例如)Si上生長高品質本質Ge磊晶層，且繼之藉由第一摻雜劑之異位佈植以形成第一電極106、816(亦即，p型電極)。此後，進行Ge薄膜之黏結及層轉移以形成GOI基材180、828。最後，另使用第二摻雜劑之異位佈植以形成第二電極116、826(亦即，n型電極)，從而實現p-i-n型GOI基材。
進一步作為簡要論述，在習知方法中，在Ge於Si上生長之期間，尤其在高溫熱循環步驟(亦即，通常採取以降低Ge膜之缺陷密度的步驟)期間，p型摻雜劑及n型摻雜劑兩者可容易地擴散至本質Ge膜中。此外，用p型摻雜劑及n型摻雜劑高度摻雜之Ge磊晶膜往往具有極粗糙的表面，因此造成非所欲的光散射且影響在此基礎上所製造之p-i-n型Ge光偵測器的效能。然而，此等難題藉由使用如方法100、800所揭示之異位佈植製程來形成p型電極及n型電極而得以克服及解決。具體言之，僅當已在Si基材上生長出高品質及本質Ge層104、804之後，才進行p型及n型摻雜。另外，相較於習知方法，藉助於所提出方法100、800所製造之GOI基材180、828具有更低的寄生電容及更低的洩漏特性。
雖然已在各圖式及前述描述中詳細說明及描述本發明，但此類說明及描述應被視為說明性或例示性的而非限定性的；本發明不限於所揭示之實施例。熟習此 項技術者在實踐所主張發明時可理解並實現所揭示實施例之其他變化形式。
舉例而言，在兩個實施例中，第一摻雜劑可替代地為第V族半導體材料，且第二摻雜劑為第III族半導體材料。故第一電極106現在形成為n型電極，而第二電極116形成為p型電極。因此，在步驟162處獲得之GOI基材180為n-i-p型GOI基材。另外，當介電材料層108、818(配置為單一層抑或多層)實施於GOI基材180、828之頂部上時，該介電材料層在一些情況下可經組配以具有光反射功能，從而進一步增強Ge光偵測器之效能。
104‧‧‧本徵鍺外延層/鍺層
106‧‧‧第一電極
108‧‧‧介電材料層
112‧‧‧第二半導體基材
116‧‧‧第二電極
162‧‧‧步驟
180‧‧‧鍺覆絕緣體型基材

Claims (27)

  1. 一種製造鍺覆絕緣體型基材之方法，其包含：(i)用第一摻雜劑摻雜鍺層之第一部分以形成第一電極，該鍺層配置有第一半導體基材；(ii)鄰近於該第一電極形成介電材料之至少一層以獲得組合基材；(iii)將第二半導體基材黏結至該介電材料之至少一層，且自該組合基材移除該第一半導體基材以曝露該鍺層之具有錯位差排的第二部分；(iv)移除該鍺層之該第二部分以使得能夠移除該等錯位差排且曝露該鍺層之第三部分；以及(v)用第二摻雜劑摻雜該鍺層之該第三部分以形成第二電極，其中該等電極藉由該鍺層彼此分隔，且該第一摻雜劑不同於該第二摻雜劑。
  2. 如請求項1之方法，其中在步驟(ii)之後且在步驟(iii)之前，進一步包含以下至少一者：倒置該組合基材；及(vi)對該組合基材執行緻密化以使該介電材料之至少一層脫氣。
  3. 如請求項1之方法，其中在步驟(iii)處自該組合基材移除該第一半導體基材包括在四甲基銨氫氧化物溶液中使用機械研磨與濕式蝕刻之組合進行移除。
  4. 如請求項1之方法，其中在步驟(iv)處移除該第二部分包括使用退火或化學機械平坦化進行移除。
  5. 如請求項4之方法，其中該退火係使用選自由氧氣、氫氣、氮氣、合成氣體及氬氣組成之群的氣體來執行。
  6. 如請求項1之方法，其中該介電材料係選自由氧化鋁、硝酸鋁、二氧化矽、合成金剛石、氮化矽及氮化硼組成之群。
  7. 如請求項1之方法，其中形成該介電材料之至少一層包括使用電漿增強型化學氣相沈積或原子層沈積以沈積該介電材料。
  8. 如請求項2之方法，其中該緻密化係在約300℃至900℃之間、在氮氣環境中執行。
  9. 如請求項2之方法，其中在步驟(vi)之後，進一步包含使用化學機械平坦化以使該介電材料之一部分平滑。
  10. 如請求項1之方法，其中在該黏結之前，進一步包含：對該組合基材及該第二半導體基材執行電漿清潔；用去離子流體洗滌經清潔之該組合基材及該第二半導體基材；以及使經洗滌之該組合基材及該第二半導體基材乾燥。
  11. 如請求項10之方法，其中該去離子流 體為去離子水。
  12. 如請求項10之方法，其中使經洗滌之該組合基材及該第二半導體基材乾燥包括使用旋轉乾燥。
  13. 如請求項1至12中任一項之方法，其中將該第二半導體基材黏結至該介電材料之至少一層進一步包括在步驟(iii)處對該組合基材進行退火處理以增加該第二半導體基材與該介電材料之層之間的黏結。
  14. 如請求項13之方法，其中該退火係在約300℃之溫度下且在大氣壓力下使用氮氣來執行。
  15. 如請求項10之方法，其中該電漿清潔係以氧電漿、氫電漿、氬電漿或氮電漿執行。
  16. 一種製造鍺覆絕緣體型基材之方法，其包含：(i)在鍺層上形成介電材料之第一層以獲得第一組合基材，該鍺層配置有第一半導體基材；(ii)將第二半導體基材黏結至該介電材料之第一層，且自該第一組合基材移除該第一半導體基材以曝露該鍺層之具有錯位差排的第一部分；(iii)移除該鍺層之該第一部分以使得能夠移除該等錯位差排且曝露該鍺層之第二部分；(iv)用第一摻雜劑摻雜該鍺層之該第二部分以形成第一電極；(v)鄰近於該第一電極形成該介電材料之至少一層以獲得第二組合基材； (vi)將第三半導體基材黏結至該介電材料之至少一層，且自該第二組合基材移除該第二半導體基材及該介電材料之第一層以曝露該鍺層之第三部分；以及(vii)用第二摻雜劑摻雜該鍺層之該第三部分以形成第二電極，其中該等電極藉由該鍺層彼此分隔，且該第一摻雜劑不同於該第二摻雜劑。
  17. 如請求項16之方法，其中在步驟(ii)處自該第一組合基材移除該第一半導體基材包括在四甲基銨氫氧化物溶液中使用機械研磨與濕式蝕刻之組合進行移除。
  18. 如請求項16之方法，其中在步驟(iii)處移除該第一部分包括使用退火或化學機械平坦化進行移除。
  19. 如請求項18之方法，其中該退火係使用選自由氧氣、氫氣、氮氣、合成氣體及氬氣組成之群的氣體來執行。
  20. 如請求項16之方法，其中該介電材料係選自由氧化鋁、硝酸鋁、二氧化矽、合成金剛石、氮化矽及氮化硼組成之群。
  21. 如請求項16之方法，其中形成該介電材料之第一層或該介電材料之至少一層包括使用電漿增強型化學氣相沈積或原子層沈積以沈積該介電材料。
  22. 如請求項16之方法，其中在步驟(v)之 後且在步驟(vi)之前，進一步包含下列至少一者：(viii)對該第二組合基材執行緻密化以使該介電材料之至少一層脫氣；及倒置該第二組合基材。
  23. 如請求項22之方法，其中該緻密化係在約300℃至900℃之間、在氮氣環境中執行。
  24. 如請求項22之方法，其中在步驟(viii)之後，進一步包含使用化學機械平坦化以使該介電材料之一部分平滑。
  25. 如請求項16之方法，其中將該第三半導體基材黏結至該介電材料之至少一層進一步包括在步驟(vi)處對該第二組合基材進行退火處理以增加該第三半導體基材與該介電材料之至少一層之間的黏結。
  26. 如請求項25之方法，其中該退火係在約300℃之溫度下且在大氣壓力下使用氮氣來執行。
  27. 如請求項16至26中任一項之方法，其中在步驟(i)之後且在步驟(ii)之前，進一步包含倒置該第一組合基材。
TW105132888A 2015-10-13 2016-10-12 製造鍺覆絕緣體型基材的方法 TWI718191B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562284943P 2015-10-13 2015-10-13
US62/284,943 2015-10-13

Publications (2)

Publication Number Publication Date
TW201727929A TW201727929A (zh) 2017-08-01
TWI718191B true TWI718191B (zh) 2021-02-11

Family

ID=58517505

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105132888A TWI718191B (zh) 2015-10-13 2016-10-12 製造鍺覆絕緣體型基材的方法

Country Status (4)

Country Link
US (1) US10418273B2 (zh)
SG (1) SG11201802818VA (zh)
TW (1) TWI718191B (zh)
WO (1) WO2017065692A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017065692A1 (en) * 2015-10-13 2017-04-20 Nanyang Technological University Method of manufacturing a germanium-on-insulator substrate
CN111433918B (zh) 2018-02-12 2024-01-23 趣眼有限公司 在短波红外线内针对cmos成像器的绝缘体上的锗
US10910508B1 (en) * 2018-05-04 2021-02-02 National Technology & Engineering Solutions Of Sandia, Llc Method of fabricating photosensitive devices with reduced process-temperature budget
CN113270505B (zh) * 2021-04-13 2024-05-17 广东省大湾区集成电路与系统应用研究院 一种光电探测器结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200425260A (en) * 2003-05-06 2004-11-16 Canon Kk Substrate, manufacturing method therefor, and semiconductor device
US20100127353A1 (en) * 2008-11-26 2010-05-27 S.O.I.Tec Silicon On Insulator Technologies, S.A. Strain engineered composite semiconductor substrates and methods of forming same

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
JP3535527B2 (ja) * 1997-06-24 2004-06-07 マサチューセッツ インスティテュート オブ テクノロジー 傾斜ＧｅＳｉ層と平坦化を用いたゲルマニウム・オン・シリコンの貫通転位の制御
US6689211B1 (en) * 1999-04-09 2004-02-10 Massachusetts Institute Of Technology Etch stop layer system
US7227176B2 (en) * 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
US6521041B2 (en) * 1998-04-10 2003-02-18 Massachusetts Institute Of Technology Etch stop layer system
US6602613B1 (en) * 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
EP1309989B1 (en) * 2000-08-16 2007-01-10 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6890835B1 (en) * 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US6940089B2 (en) * 2001-04-04 2005-09-06 Massachusetts Institute Of Technology Semiconductor device structure
JP2005504436A (ja) * 2001-09-21 2005-02-10 アンバーウェーブ システムズ コーポレイション 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。
KR100442105B1 (ko) * 2001-12-03 2004-07-27 삼성전자주식회사 소이형 기판 형성 방법
US6805962B2 (en) * 2002-01-23 2004-10-19 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications
US7060632B2 (en) * 2002-03-14 2006-06-13 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US7271458B2 (en) * 2002-04-15 2007-09-18 The Board Of Trustees Of The Leland Stanford Junior University High-k dielectric for thermodynamically-stable substrate-type materials
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7157119B2 (en) * 2002-06-25 2007-01-02 Ppg Industries Ohio, Inc. Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates
JP2004247610A (ja) 2003-02-14 2004-09-02 Canon Inc 基板の製造方法
US7279369B2 (en) * 2003-08-21 2007-10-09 Intel Corporation Germanium on insulator fabrication via epitaxial germanium bonding
US6852652B1 (en) * 2003-09-29 2005-02-08 Sharp Laboratories Of America, Inc. Method of making relaxed silicon-germanium on glass via layer transfer
US7084460B2 (en) * 2003-11-03 2006-08-01 International Business Machines Corporation Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates
US7138697B2 (en) 2004-02-24 2006-11-21 International Business Machines Corporation Structure for and method of fabricating a high-speed CMOS-compatible Ge-on-insulator photodetector
US7682952B2 (en) * 2004-11-30 2010-03-23 Massachusetts Institute Of Technology Method for forming low defect density alloy graded layers and structure containing such layers
US20070054474A1 (en) * 2005-08-23 2007-03-08 Tracy Clarence J Crack-free III-V epitaxy on germanium on insulator (GOI) substrates
US7767541B2 (en) * 2005-10-26 2010-08-03 International Business Machines Corporation Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
US20070218597A1 (en) * 2006-03-15 2007-09-20 International Business Machines Corporation Structure and method for controlling the behavior of dislocations in strained semiconductor layers
JP2008198656A (ja) * 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd 半導体基板の製造方法
GB2467935B (en) * 2009-02-19 2013-10-30 Iqe Silicon Compounds Ltd Formation of thin layers of GaAs and germanium materials
GB2467934B (en) * 2009-02-19 2013-10-30 Iqe Silicon Compounds Ltd Photovoltaic cell
EP2333824B1 (en) * 2009-12-11 2014-04-16 Soitec Manufacture of thin SOI devices
US8163581B1 (en) * 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US9692209B2 (en) * 2011-06-10 2017-06-27 Massachusetts Institute Of Technology High-concentration active doping in semiconductors and semiconductor devices produced by such doping
AU2013222069A1 (en) * 2012-02-26 2014-10-16 Solexel, Inc. Systems and methods for laser splitting and device layer transfer
US8877608B2 (en) * 2012-07-02 2014-11-04 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Of Sciences Method for preparing GOI chip structure
US9472535B2 (en) * 2013-11-08 2016-10-18 Wisconsin Alumni Research Foundation Strain tunable light emitting diodes with germanium P-I-N heterojunctions
SG11201609278QA (en) 2014-05-23 2016-12-29 Massachusetts Inst Technology Method of manufacturing a germanium-on-insulator substrate
US9536736B2 (en) * 2015-02-04 2017-01-03 International Business Machines Corporation Reducing substrate bowing caused by high percentage sige layers
TW201718930A (zh) * 2015-09-04 2017-06-01 南洋理工大學 具有經減低之線差排密度的基材之製造方法
WO2017065692A1 (en) * 2015-10-13 2017-04-20 Nanyang Technological University Method of manufacturing a germanium-on-insulator substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200425260A (en) * 2003-05-06 2004-11-16 Canon Kk Substrate, manufacturing method therefor, and semiconductor device
US20100127353A1 (en) * 2008-11-26 2010-05-27 S.O.I.Tec Silicon On Insulator Technologies, S.A. Strain engineered composite semiconductor substrates and methods of forming same

Also Published As

Publication number Publication date
TW201727929A (zh) 2017-08-01
US20190074214A1 (en) 2019-03-07
WO2017065692A1 (en) 2017-04-20
SG11201802818VA (en) 2018-05-30
US10418273B2 (en) 2019-09-17

Similar Documents

Publication Publication Date Title
US11316065B2 (en) Multi-wafer based light absorption apparatus and applications thereof
TWI718191B (zh) 製造鍺覆絕緣體型基材的方法
US8872294B2 (en) Method and apparatus for reducing signal loss in a photo detector
US20100151619A1 (en) Recessed Germanium (Ge) Diode
JP2007300095A (ja) Ｓｉ／ＳｉＧｅ光検知器用の（１１０）シリコン基板上の垂直側壁の製造方法
US11271132B2 (en) Multi-wafer based light absorption apparatus and applications thereof
TW201338020A (zh) 用於光電應用之使用矽上之局部應變鍺之雷射
TW201143055A (en) Nanowire photo-detector grown on a back-side illuminated image sensor
TW201434170A (zh) 具有一環繞磊晶生長ｐ或ｎ層之奈米線結構光電二極體
Zhao et al. Design impact on the performance of Ge PIN photodetectors
CN114864753B (zh) 一种三层堆叠结构晶圆的制备方法及应用
WO2022043513A1 (en) Diode with light-sensitive intrinsic region
JP2017520936A (ja) ゲルマニウム・オン・インシュレータ基板の製造方法
CN110854141A (zh) 一种单片集成型平衡光电探测器芯片及制作方法
EP2337076A1 (fr) Dispositif microélectronique, en particulier capteur d'image à illumination par la face arrière et procédé de fabrication.
JP6423159B2 (ja) Ｇｅ系半導体装置、その製造方法及び光インターコネクトシステム
US20200144443A1 (en) Method for producing a photodiode and photodiode
TWI528532B (zh) 半導體感光結構與其製造方法
Xue et al. 1$\,\times\, $4 Ge-on-SOI PIN Photodetector Array for Parallel Optical Interconnects
US11164986B2 (en) Avalanche photodiode and method of manufacturing the same
Reshotko et al. Waveguide coupled Ge-on-oxide photodetectors for integrated optical links
JP2017011020A (ja) Ｇｅ系光素子及びその製造方法
Zhang et al. First Si-waveguide-integrated InGaAs/InAlAs avalanche photodiodes on SOI platform
CN116666500B (zh) 锗光电探测器及通过热失配应力提高其长波响应的方法
CN112382681B (zh) 半导体器件及其形成方法