TWI716190B - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置包含第一垂直電晶體、與第一垂直電晶體相鄰的第二垂直電晶體、以及第一垂直電晶體和第二垂直電晶體之間插入的空氣隙。第一垂直電晶體包括第一通道區、包裹第一通道區的第一字線以及在第一通道區和第一字線之間的第一字線介電層。第二垂直電晶體包括第二通道區，包裹第二通道區的第二字線以及在第二通道區和第二字線之間的第二字線介電層。第一字線及第二字線分別具有頂部寬度和底部寬度，並且頂部寬度大於底部寬度。

Description

半導體裝置及其製造方法
本發明是有關於一種半導體裝置及其製造方法。
動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)裝置是一種隨機存取記憶體裝置，其將數位位元資訊儲存在記體電路之個別電容中。通常，動態隨機存取記憶體的記憶單元是由一電容與一電晶體所構成，並以陣列排列。已經開發出用於4F2動態隨機存取記憶體單元的垂直電晶體，其中F代表光刻最小特徵寬度或臨界尺寸(critical dimension；CD)。然而，近來隨著字線間距的不斷縮小，DRAM製造商在縮小記憶體單元面積方面面臨巨大挑戰。例如，隨著兩個緊密排列的字線之間的間距持續縮小，在字線之間的寄生電容(parasitic capacitance)可能成為問題。因此，需要一種用於減小寄生電容和字線電阻的新穎結構。
根據本發明之一態樣，提供一種半導體裝置。 半導體裝置包含第一垂直電晶體、與第一垂直電晶體相鄰的第二垂直電晶體、以及第一垂直電晶體和第二垂直電晶體之間插入的空氣隙(air gap)。第一垂直電晶體包括第一通道區、包裹第一通道區的第一字線以及在第一通道區和第一字線之間的第一字線介電層。第一字線具有第一頂部寬度和第一底部寬度，並且第一頂部寬度大於第一底部寬度。第二垂直電晶體包括第二通道區，包裹第二通道區的第二字線以及在第二通道區和第二字線之間的第二字線介電層。第二字線具有第二頂部寬度和第二底部寬度，並且第二頂部寬度大於第二底部寬度。
根據本發明之一些實施方式，半導體裝置更包含在第一垂直電晶體和第二垂直電晶體上方的位線。
根據本發明之一些實施方式，半導體裝置還包括在第一垂直電晶體下方的第一電容器和在第二垂直電晶體下方的第二電容器。
根據本發明之一些實施方式，空氣隙進一步延伸以插入第一電容器和第二電容器之間。
根據本發明之一些實施方式，半導體裝置還包括在第一垂直電晶體和第二垂直電晶體之間的層間介電層。
根據本發明之一些實施方式，第一通道區和第二通道區包括矽或氧化物半導體。
根據本發明之一些實施方式，第一頂部寬度和第二頂部寬度分別比第一底部寬度和第二底部寬度大至少1nm。
根據本發明之另一態樣，提供一種半導體裝置的製造方法。此方法包含以下操作：在基板上提供包括第一電容器和第二電容器的前驅結構；在第一電容器和第二電容器上分別形成第一垂直電晶體和第二垂直電晶體，其中第一垂直電晶體包括第一字線，其具有第一頂部寬度和小於第一頂部寬度的第一底部寬度，第二垂直電晶體包括第二字線，其具有第二頂部寬度和小於第二頂部寬度的第二底部寬度；以及在第一垂直電晶體和第二垂直電晶體之間形成空氣隙。
根據本發明之一些實施方式，形成第一垂直電晶體和第二垂直電晶體包括在第一電容器和第二電容器上分別形成第一開口和第二開口；在第一開口和第二開口中形成字線材料；蝕刻字線材料，以形成第一字線、第二字線、被第一字線圍繞的第一通孔和被第二字線圍繞的第二通孔；在第一通孔和第二通孔中分別形成第一字線介電層和第二字線介電層；以及形成分別被第一字線介電層和第二字線介電層環繞的第一通道區和第二通道區。
根據本發明之一些實施方式，第一開口和第二開口分別具有傾斜的側表面。
根據本發明之一些實施方式，第一通道區和第二通道區包括矽或氧化物半導體。
根據本發明之一些實施方式，在第一垂直電晶體和第二垂直電晶體之間形成空氣隙包括：蝕刻第一字線和第二字線之間的層間介電層的一部分以形成溝槽；在溝槽的 頂部部分上形成介電層以形成氣空氣隙。
根據本發明之一些實施方式，空氣隙進一步延伸以插入第一電容器和第二電容器之間。
根據本發明之一些實施方式，此方法更包含在第一垂直電晶體和第二垂直電晶體上方形成位線。
根據本發明之一些實施方式，第一字線和第二字線沿著第一方向延伸，並且位線沿著垂直於第一方向的第二方向延伸。
根據本發明之一些實施方式，第一頂部寬度和第二頂部寬度分別比第一底部寬度和第二底部寬度大至少1nm。
10‧‧‧基板
12、20‧‧‧層間電介層
22‧‧‧溝槽
30‧‧‧介電層
100C‧‧‧第一電容器
100T‧‧‧第一垂直電晶體
110、114、210、214、310、314‧‧‧電極
112、212‧‧‧絕緣層
120‧‧‧第一通道區
122‧‧‧第一字線介電層
200C‧‧‧第二電容器
200T‧‧‧第二垂直電晶體
220‧‧‧第二通道區
222‧‧‧第二字線介電層
1000‧‧‧半導體裝置
2000‧‧‧方法
2002、2004、2006‧‧‧操作
A-A’‧‧‧切割線
AG‧‧‧空氣隙
BL1、BL2、BL3‧‧‧位線
D1‧‧‧第一方向
D2‧‧‧第二方向
G1‧‧‧頂部寬度
H1‧‧‧第一通孔
H2‧‧‧第二通孔
OP1‧‧‧第一開口
OP2‧‧‧第二開口
P1、P2‧‧‧柱
S1、S2‧‧‧側表面
W11‧‧‧第一頂部寬度
W12‧‧‧第一底部寬度
W21‧‧‧第二頂部寬度
W22‧‧‧第二底部寬度
WL1‧‧‧第一字線
WL2‧‧‧第二字線
WL3‧‧‧第三字線
當讀到隨附的圖式時，從以下詳細的敘述可充分瞭解本揭露的各方面。值得注意的是，根據工業上的標準實務，各種特徵不是按比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可任意增加或減少。
第1圖為根據本揭示之一些實施方式繪示的半導體裝置的立體示意圖。
第2圖為根據本揭示之一些實施方式繪示的沿著第1圖所示的切割線A-A’的半導體裝置的剖面示意圖。
第3圖為根據本揭示之一些實施方式繪示的半導體裝置的製造方法流程圖。
第4圖至第9圖為根據本揭示之一些實施方式繪示的半導體裝置的製程各步驟的示意圖。
第10圖為根據本揭示之一些實施例及比較例繪示的字線電阻與字線寬度之間的關係圖。
第11圖為根據本揭示之一些實施例及比較例繪示的字線電容與字線寬度之間的關係圖。
為了使本揭示內容的敘述更加詳盡與完備，下文針對了本揭示內容的實施態樣與具體實施例提出了說明性的描述，但這並非實施或運用本揭示內容具體實施例的唯一形式。以下所揭露的各實施例，在有益的情形下可相互組合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。在以下描述中，將詳細敘述許多特定細節以使讀者能夠充分理解以下的實施例。然而，可在無此等特定細節之情況下實踐本揭示內容之實施例。
儘管下文使用所揭示的此方法中描述的一系列動作或步驟，但所示此等動作或步驟的次序不應視為限制本揭示案。例如，可以不同次序及/或與其他步驟同時執行某些動作或步驟。此外，並非必須執行全部步驟以便實現本發明描繪的實施例。此外，本文描述的每個操作或程序可包含若干子步驟或動作。
第1圖為根據本揭示之一些實施方式繪示的半導體裝置1000的立體示意圖。第2圖為根據本揭示之一些 實施方式繪示的沿著第1圖所示的切割線A-A’的半導體裝置1000的剖面示意圖。應了解到，為了簡化圖示，半導體裝置1000的一些元件未在第1圖中顯示。
請參考第1圖及第2圖，半導體裝置1000包含第一垂直電晶體100T、第二垂直電晶體200T以及空氣隙AG。半導體裝置1000可以選擇性地包含其他元件，將在以下描述之。
第一垂直電晶體100T包含第一通道區120、第一字線介電層122、以及第一字線WL1。在一些實施方式中，第一通道區120包含矽(silicon)或氧化物半導體(oxide semiconductor)。具體而言，柱P1可以是矽柱或氧化物半導體柱，並且柱P1的一部分作為第一垂直電晶體100T的通道(即，第一通道區域120)。
第一字線WL1沿著第一方向D1延伸且包裹第一通道區120。如第2圖所示，第一字線WL1具有第一頂部寬度W11和第一底部寬度W12，並且第一頂部寬度W11大於第一底部寬度W12。即，第一字線WL1具有傾斜的側壁。在一些實施方式中，第一頂部寬度W11比第一底部寬度W12大至少1nm。在一些實施方式中，第一字線WL1包含鎢(W)、銅(Cu)或鉬(Mo)，但不限於此。
第一字線介電層122設置在第一通道區120和第一字線WL1之間。具體地，第一通道區120被第一字線 介電層122環繞。在一些實施方式中，第一字線介電層122可以包括介電材料，例如氧化矽。
第二垂直電晶體200T與第一垂直電晶體100T相鄰。第二垂直電晶體200T包括第二通道區220、第二字線介電層222及第二字線WL2。第二垂直電晶體200T可以實質上與第一垂直電晶體100T相同。也就是說，第二通道區220、第二字線介電層222和第二字線WL2的材料可以實質上與第一垂直電晶體100T的相應元件相同，且以下將不再贅述。
如第1圖所示，第二字線WL2沿著第一方向D1延伸且包裹第二通道區220。如第2圖所示，第二字線WL2具有第二頂部寬度W21和第二底部寬度W22，並且第二頂部寬度W21大於第二底部寬度W22。即，第二字線WL2具有傾斜的側壁。在一些實施方式中，第二頂部寬度W21比第二底部寬度W22大至少1nm。半導體裝置1000中的每條字線(例如，第一字線WL1和第二字線WL2)具有較寬的頂部，因此減小了字線的頂部之間的距離。
如第2圖所示，空氣隙AG插入在第一垂直電晶體100T和第二垂直電晶體200T之間。空氣隙AG可以沿著第一方向D1延伸，以將第一垂直電晶體100T的第一字線WL1與第二垂直電晶體200T的第二字線WL2分開。 應注意到，空氣隙AG不必填滿空氣，其可以填充其他類型的氣體，或者可以為真空。
層間介電層20還設置在第一垂直電晶體100T和第二垂直電晶體200T之間。在一些實施方式中，層間介電層20在字線(例如，第一字線WL1和第二字線WL2)的側壁上。具體地，層間介電層20和空氣隙AG共同地將第一字線WL1與相鄰的第二字線WL2分開。
第一垂直電晶體100T和第二垂直電晶體200T設置在基板10上方。基板10可以是半導體基板，並且包括導電結構設置在其上，例如接觸插塞(未示出)。
半導體裝置1000還包括多個設置在基板10上的電容器。如第1圖及第2圖所示，第一電容器100C和第二電容器200C設置在基板10上。具體地，第一電容器100C設置在第一垂直電晶體100T的下方，第二電容器200C設置在第二垂直電晶體200T的下方。
第一電容器100C包括作為電極110的柱、絕緣層112、及電極114。在一些實施方式中，電極110包括導電材料，例如鎢、銅等。儘管第1圖中所示的電極110是柱狀的，但是電極110的形狀不限於此。絕緣層112覆蓋並圍繞電極110。在一些實施方式中，絕緣層112包括氧化矽、氧化鎢、氧化銅、氧化鋁、氧化鉿、或類似者。電極114覆蓋並圍繞絕緣層112。在一些實施方式中，電極 114包括導電材料，例如鎢、銅、或其類似者。在一些實例中，電極114的材料可以與電極110相同。
第二電容器200C包括作為電極210的柱，絕緣層212和電極214。第二電容器200C可以實質上與第一電容器100C相同。也就是說，電極210、絕緣層212和電極214的材料及元件之間的關係可以與第一電容器100C中的對應的元件實質上相同，並且以下將不再重複贅述。
如第2圖所示，層間介電層12覆蓋第一電容器100C和第二電容器200C。具體地，第一垂直電晶體100T和第二垂直電晶體200T設置在層間介電層12上，並且分別與第一電容器100C和第二電容器200C對準。在一些實施方式中，空氣隙AG可以進一步延伸以插入在第一電容器100C和第二電容器200C之間。具體而言，空氣隙AG可以進一步延伸到層間介電層12中。
半導體裝置1000還包括與字線交叉的多條位線BL1-BL3。如第1圖所示，位線BL1設置在第一垂直電晶體100T和第二垂直電晶體200T上方。具體地，多條字線WL1-WL3沿著第一方向D1延伸，並且多條位線BL1-BL3沿著垂直於第一方向D1的第二方向D2延伸。在一些實施方式中，位線BL1-BL3包括鎢(W)、銅(Cu)、或鉬(Mo)，但不限於此。
如第2圖所示，半導體裝置1000還包括覆蓋第一字線WL1、第二字線WL2、及位線BL1的介電層30。具體地，介電層30形成在第一字線WL1的頂部和第二字線WL2的頂部之間，以密封空氣隙AG。在一些實施方式中，介電層30包括與層間介電層12、20相同的材料。在一些實例中，介電層30包括氧化物、氮化物、或低k(low k)材料。
半導體裝置1000可以是動態隨機存取記憶體(DRAM)，其每個記憶單元以一個電容器和一個電晶體的陣列佈置。假設字線和位線的每一個的間距為2F，則記憶單元的水平尺寸可以為4F2。半導體裝置1000可以具有大約4F2或更小的面積，其中F是最小光刻特徵尺寸。
根據本發明之另一態樣是提供一種半導體裝置的製造方法。應了解到，已敘述過的元件材料將不再重複贅述，合先敘明。第3圖為根據本揭示之一些實施方式繪示的半導體裝置的製造方法2000流程圖。如第3圖所示，方法2000包括操作2002、操作2004、和操作2006。第4圖至第9圖為根據本揭示之一些實施方式繪示的方法2000的製程各步驟的剖面示意圖。
請參考第3圖和第4圖，在方法2000的操作2002中，提供前驅結構1001，前驅結構1001包括在基板10上的第一電容器100C和第二電容器200C。第一電容器 100C可以包括電極110、絕緣層112、及電極114，第二電容器200C可以包括電極210、絕緣層212、及電極214。如第4圖所示，前驅結構1001還包括覆蓋第一電容器100C和第二電容器200C的層間介電層12、以及在層間介電層12之上的層間介電層20。
接著，請參考第3圖，在方法2000的操作2004中，在第一電容器100C和第二電容器200C上方分別形成第一垂直電晶體100T和第二垂直電晶體200T。第5圖至第7圖為根據本揭示之一些實施方式之實現操作2004的詳細步驟。應注意到，第5圖至第7圖聚焦於第一垂直電晶體100T和第二垂直電晶體200T的形成，因此前驅結構1001中的一些元件未在第5-7圖中示出以簡化圖示。
請參考第5圖，在層間介電層20中形成第一開口OP1和第二開口OP2。第一開口OP1和第二開口OP2可以通過濕蝕刻法形成，並且可以通過調節蝕刻速率來控制第一開口OP1和第二開口OP2的形狀。具體地，第一開口OP1和第二開口OP2貫穿層間介電層20，並且分別形成在第一電容器100C和第二電容器200C上。在一些實施方式中，第一開口OP1具有傾斜的側表面S1，第二開口OP2具有傾斜的側表面S2。具體地，第一開口OP1和第二開口OP2分別具有大於底部寬度的頂部寬度。
請參考第6圖，在第一開口OP1和第二開口OP2中形成字線材料(未示出)，然後對其進行蝕刻以形成第一字線WL1和第二字線WL2。具體地，蝕刻字線材料以形成被第一字線WL1圍繞的第一通孔H1和被第二字線WL2圍繞的第二通孔H2。更具體地，第一通孔H1和第二通孔H2貫穿第一字線WL1和第二字線WL2，並且分別形成在第一電容器100C和第二電容器200C上。第一通孔H1和第二通孔H2的頂部寬度可以大於其底部寬度，使得第一通孔H1和第二通孔H2分別具有傾斜的側表面。在其他實例中，第一通孔H1和第二通孔H2可以具有垂直的側表面。
請參考第7圖，第一字線介電層122和第二字線介電層222分別形成在第一通孔H1和第二通孔H2中。具體地，第一字線介電層122和第二字線介電層222形成在第一通孔H1和第二通孔H2的側表面上。第一字線介電層122和第二字線介電層222可以通過例如化學氣相沉積(CVD)的沉積方法和例如反應離子蝕刻(RIE)的蝕刻方法的組合來形成。具體地，可以在第一通孔H1和第二通孔H2中沉積介電材料(未示出)，然後對其進行蝕刻以在其中形成通道(未示出)。
繼續參考第7圖，形成分別被第一字線介電層122和第二字線介電層222包圍的第一通道區120和第二 通道區220。具體地，剩餘的第一通孔H1和第二通孔H2(即，通道)完全被半導體材料填充，以形成第一通道區120和第二通道區220。可以進一步執行例如化學機械拋光(CMP)的平坦化製程，使得第一通道區120和第二通道區220的頂表面可以與層間介電層20的頂表面、第一字線WL1和第二字線WL2的頂表面、以及第一字線介電層122和第二字線介電層222的頂表面實質上齊平。在一些實施方式中，第一通道區120和第二通道區220為分別與圖4所示的電極110和電極210對準的垂直柱。
在形成第一通道區120和第二通道區220之後，分別形成第一垂直電晶體100T和第二垂直電晶體200T。如第7圖所示，第一垂直電晶體100T包括第一字線WL1，其中第一字線WL1具有第一頂部寬度W11和小於第一頂部寬度W11的第一底部寬度W12，並且第二垂直電晶體200T包括第二字線WL2，其中第二字線WL2具有第二頂部寬度W21和小於第二頂部寬度W21的第二底部寬度W22。在一些實施方式中，第一頂部寬度W11比第一底部寬度W12大至少1nm。類似地，在一些實施方式中，第二頂部寬度W21比第二底部寬度W22大至少1nm。
接著，請繼續參考第3圖，在方法2000的操作2006中，在第一垂直電晶體和第二垂直電晶體之間形成空氣隙。第8-9圖為根據本揭示之一些實施方式之實現操作 2006的詳細步驟。應注意到，第8圖至第9圖聚焦於空氣隙AG的形成，因此一些元件(例如，第一電容器100C和第二電容器200C)未在第8-9圖中示出，以簡化圖示。
請參考第8圖，蝕刻第一字線WL1與第二字線WL2之間的一部分層間介電層20，以形成溝槽22。具體地，選擇性地去除層間介電層20的一部分，以在第一字線WL1和第二字線WL2之間形成溝槽22。如第8圖所示，層間介電層20的一部分保留在第一字線WL1和第二字線WL2的側壁上。在一些實施方式中，溝槽22可以具有如第8圖所示的傾斜的側表面。在其他實施方式中，溝槽22的側表面是垂直的。在一些實施方式中，當暴露層間介電層12的頂表面時，停止蝕刻製程。在其他實施方式中，進一步執行蝕刻製程以蝕刻層間介電層12(如第4圖所示)的頂部。因此，溝槽22可以進一步延伸以插入第一電容器100C和第二電容器200C之間。
請參考第9圖，在溝槽22上形成介電層30以形成空氣隙AG。具體地，可以通過適當的沉積方法形成介電層30以密封溝槽22。在一些實施方式中，空氣隙AG延伸以插入在第一電容器100C和第二電容器200C之間，以減少寄生電容。介電層30可以進一步形成在第一垂直電晶體100T和第二垂直電晶體200T上，並且位線BL1進一步形成在介電層30上以位於第一垂直電晶體100T和第二 垂直電晶體200T上方，如第2圖所示。也就是說，形成介電層30是在字線上形成位線BL1的步驟之一，因此空氣隙AG不需要額外的製程來密封。此外，第一頂部寬度W11和第二頂部寬度W21增大，因此空氣隙AG的頂部寬度G1減小。因此，介電層30可以容易地形成在第一字線WL1和第二字線WL2之間。
實驗例1-5：具有空氣隙且字線的頂部寬度大於字線的底部寬度的半導體裝置
實施例1-5的半導體裝置的結構和製造方法可以參考上述的半導體裝置1000和方法2000，並且在下文中將不再重複贅述。在實驗例1-5中，半導體裝置分別包括多條字線(例如，第一字線和第二字線)。半導體裝置的每條字線具有頂部寬度和小於頂部寬度的底部寬度。實施例1-5的字線的頂部寬度和底部寬度在下表1中示出。
Figure 108141268-A0101-12-0015-1
比較例1-5：不具空氣隙的半導體裝置，並且每個字線的頂部寬度與其底部寬度一致
比較例1-5的半導體裝置的結構類似於實施例1-5的半導體裝置。具體地，比較例1-5在通道區之間的間距與實施例1-5的間距相同(即，第9圖所示的距離P1)。 然而，在比較例1-5中，相鄰的字線之間沒有空氣隙。此外，在比較例1-5中，每個字線的頂部寬度與其底部寬度一致。也就是說，字線的寬度從其底部到頂部是一致的。比較例1-5的字線的寬度如下表2所示。
Figure 108141268-A0101-12-0016-2
第10圖為根據實驗例1-5及比較例1-5繪示的字線電阻與字線寬度之間的關係圖。請參考第10圖，當字線寬度增加時，字線電阻減小。實驗例1的底部寬度和間距與比較例1相同，其顯示出較低的電阻，這是因為其字線的橫截面面積較比較例1大。類似地，實驗例2-5的電阻分別低於比較例2-5。
第11圖為根據實驗例1-5及比較例1-5繪示的字線電容與字線寬度之間的關係圖。請參考第11圖，當字線寬度增加時，字線到字線的電容(即，寄生電容)增加。在相鄰字線之間具有空氣間隙的實驗例1顯示出相較於比較例1更低的字線到字線電容，因為空氣隙可以減小寄生電容。類似地，實驗例2-5的寄生電容也分別低於比較例2-5。
根據本揭示的實施方式，提供一種半導體裝置及其製造方法。本文揭示的半導體裝置包括字線以及字線之間的空氣隙，其中字線具有頂部寬度及小於頂部寬度的底部寬度。與從底部到頂部具有一致的字線寬度的習知半導體裝置相比，本揭示的半導體裝置具有較大的字線截面積，因此 減小了字線的電阻。空氣隙可以減小相鄰字線之間的寄生電容。字線的頂部之間的距離減小，從而可以容易地形成空氣隙。具體地說，藉由沉積介電層，空氣隙可以容易地被封閉。形成介電層是在字線上形成位線的步驟之一，使得本揭示的方法不需要形成額外的覆蓋層來密封空氣隙。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板
20‧‧‧層間介電層
100C‧‧‧第一電容器
100T‧‧‧第一垂直電晶體
110、114、210、214、310、314‧‧‧電極
112、212‧‧‧絕緣層
120‧‧‧第一通道區
122‧‧‧第一字線介電層
200C‧‧‧第二電容器
200T‧‧‧第二垂直電晶體
220‧‧‧第二通道區
222‧‧‧第二字線介電層
1000‧‧‧半導體裝置
A-A’‧‧‧切割線
BL1、BL2、BL3
D1‧‧‧第一方向
D2‧‧‧第二方向
P1、P2‧‧‧柱
WL1‧‧‧第一字線
WL2‧‧‧第二字線
WL3‧‧‧第三字線

Claims (14)

  1. 一種半導體裝置，包含：一第一垂直電晶體，包含：一第一通道區；一第一字線包裹該第一通道區，其中該第一字線具有一第一頂部寬度及一第一底部寬度，並且該第一頂部寬度大於該第一底部寬度；以及一第一字線介電層，位於該第一通道區和該第一字線之間；一第二垂直電晶體，與該第一垂直電晶體相鄰，包含：一第二通道區；一第二字線包裹該第二通道區，其中該第二字線具有一第二頂部寬度及一第二底部寬度，並且該第二頂部寬度大於該第二底部寬度，其中該第一頂部寬度和該第二頂部寬度分別比該第一底部寬度和該第二底部寬度大至少1nm；以及一第二字線介電層，位於該第二通道區和該第二字線之間；以及一空氣隙，插入在該第一垂直電晶體及該第二垂直電晶體間。
  2. 如請求項1所述之半導體裝置，更包含在該第一垂直電晶體和該第二垂直電晶體上方的一位線。
  3. 如請求項1所述之半導體裝置，更包含在 該第一垂直電晶體下方的一第一電容器和在該第二垂直電晶體下方的一第二電容器。
  4. 如請求項3所述之半導體裝置，其中該空氣隙進一步延伸以插入該第一電容器和該第二電容器之間。
  5. 如請求項1所述之半導體裝置，更包含在該第一垂直電晶體和該第二垂直電晶體之間的一層間介電層。
  6. 如請求項1所述之半導體裝置，其中該第一通道區和該第二通道區包括矽或氧化物半導體。
  7. 一種半導體裝置的製造方法，包含：在一基板上提供包括一第一電容器和一第二電容器的一前驅結構；在該第一電容器和該第二電容器上分別形成一第一垂直電晶體和一第二垂直電晶體，其中該第一垂直電晶體包括一第一字線，其具有一第一頂部寬度和小於該第一頂部寬度的一第一底部寬度，該第二垂直電晶體包括一第二字線，其具有一第二頂部寬度和小於該第二頂部寬度的一第二底部寬度，其中該第一頂部寬度和該第二頂部寬度分別比該第一底部寬度和該第二底部寬度大至少1nm；以及在該第一垂直電晶體和該第二垂直電晶體之間形成一空氣隙。
  8. 如請求項7所述之方法，其中形成該第一垂直電晶體及該第二垂直電晶體包含：在該第一電容器和該第二電容器上分別形成一第一開口及一第二開口；在該第一開口和該第二開口中形成一字線材料；蝕刻該字線材料，以形成該第一字線、該第二字線、被該第一字線圍繞的一第一通孔和該被第二字線圍繞的一第二通孔；在該第一通孔和該第二通孔中分別形成一第一字線介電層和一第二字線介電層；以及形成分別被該第一字線介電層和該第二字線介電層環繞的一第一通道區和一第二通道區。
  9. 如請求項8所述之方法，其中該第一開口和該第二開口分別具有一傾斜的側表面。
  10. 如請求項8所述之方法，其中該第一通道區和該第二通道區包括矽或氧化物半導體。
  11. 如請求項7所述之方法，在該第一垂直電晶體和該第二垂直電晶體之間形成該空氣隙包括：蝕刻該第一字線和該第二字線之間的一層間介電層的一部分以形成一溝槽；以及在該溝槽的一頂部部分上形成一介電層以形成一空氣 隙。
  12. 如請求項7所述之方法，其中該空氣隙進一步延伸以插入該第一電容器和該第二電容器之間。
  13. 如請求項7所述之方法，更包含在該第一垂直電晶體和該第二垂直電晶體上方形成一位線。
  14. 如請求項13所述之方法，其中該第一字線和該第二字線沿著一第一方向延伸，並且該位線沿著垂直於該第一方向的一第二方向延伸。
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