TW202410400A - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

Info

Publication number
TW202410400A
TW202410400A TW111144659A TW111144659A TW202410400A TW 202410400 A TW202410400 A TW 202410400A TW 111144659 A TW111144659 A TW 111144659A TW 111144659 A TW111144659 A TW 111144659A TW 202410400 A TW202410400 A TW 202410400A
Authority
TW
Taiwan
Prior art keywords
dielectric layer
word line
semiconductor structure
dielectric
channel
Prior art date
Application number
TW111144659A
Other languages
English (en)
Other versions
TWI826138B (zh
Inventor
施江林
林育廷
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Application granted granted Critical
Publication of TWI826138B publication Critical patent/TWI826138B/zh
Publication of TW202410400A publication Critical patent/TW202410400A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體結構包括第一介電層、第一介電層上的第二介電層、第一介電層與第二介電層中的電容結構、第二介電層上的第三介電層、字元線、通道結構以及閘極介電質。字元線位於第三介電層中，並跨過電容結構。通道結構位於第三介電層中，並圍繞字元線及第三介電層的一部分。閘極介電質具有第一部分及與第一部分分離的第二部分，其中第一部分位於字元線的側壁與通道結構之間，第二部分位於第三介電層的內壁與通道結構之間。

Description

半導體結構及其製造方法
本揭露是有關一種半導體結構及一種半導體結構的製造方法。
傳統的動態隨機存取記憶體(DRAM)單元包括電晶體和與電晶體耦合的電容器。當DRAM的密度增加時，傳統平面電晶體的通道長度會減少，導致短通道效應，該效應包含汲極導致能障降低等其他類似的效應。縮小元件尺寸將減少字元線與位元線的距離，並最終導致在字元線與位元線間更高的寄生電容。埋藏式字元線DRAM結構是解決這個問題的一種方法，其中的字元線被埋入基板中。然而，當結構更進一步縮小時，淺溝槽隔離(STI)的蝕刻深度將會劇烈變動，最終在埋藏式字元線形成之後，字元線將會互相干涉。
據此，在具有全環繞閘極(GAA)設計的垂直電晶體記憶體中，電晶體的閘極金屬(即字元線)需要完全圍繞電晶體的通道區。然而在閘極金屬與通道區之間的預定空間太小(即5奈米)，在製程中的臨界尺寸(CD)變動與重疊(OVL)位移可能會使字元線暴露一部分的通道區，導致閘極控制的能力變差。
本揭露之一技術態樣為一種半導體結構。
根據本揭露之一些實施方式，一種半導體結構包括第一介電層、第二介電層、電容結構、第三介電層、字元線、通道結構以及閘極介電質。第二介電層位於第一介電層上。電容結構位於第一介電層與第二介電層中。第三介電層位於第二介電層上。字元線位在第三介電層中，並跨過電容結構，其中第三介電層的一部分位於字元線與電容結構之間。通道結構位於第三介電層中並環繞字元線以及第三介電層的該部分。閘極介電質具有第一部分及與第一部分分離的第二部分，其中第一部分位於字元線的側壁與通道結構之間，第二部分位於第三介電層的內壁與通道結構之間。
在一些實施方式中，上述字元線的底部的寬度大於字元線的頂部的寬度。
在一些實施方式中，上述字元線的頂部與通道結構接觸。
在一些實施方式中，上述閘極介電質的第一部分延伸至第三介電層的該部分的底部。
在一些實施方式中，上述半導體結構更包括於電容結構的頂部與源極區第三介電層的該部分的底部之間的源極區。
在一些實施方式中，上述閘極介電質的第一部分的底部與源極區接觸。
在一些實施方式中，上述閘極介電質的第二部分的底部與源極區接觸。
在一些實施方式中，上述通道結構的底部與源極區接觸。
在一些實施方式中，上述閘極介電質的第二部分包圍通道結構。
在一些實施方式中，上述半導體結構更包括位於通道結構的頂部上的汲極區。
在一些實施方式中，上述半導體結構更包括與汲極區電性接觸的位元線。
在一些實施方式中，上述半導體結構更包括於汲極區與位元線之間的連接墊。
在一些實施方式中，上述半導體結構更包括第四介電層以及第五介電層。第四介電層位於位元線上。第五介電層位於第四介電層上，其中第五介電層的材料與第四介電層的材料不同。
在一些實施方式中，上述電容結構包括半導體材料、第一電極、高介電常數介電質及第二電極。第一電極圍繞半導體材料。高介電常數介電質圍繞第一電極。第二電極圍繞高介電常數介電質的底部。
本揭露之另一技術態樣為一種半導體結構的製造方法。
根據本揭露之一些實施方式，一種半導體結構的製造方法包括形成電容結構在第一介電層及位於第一介電層上的第二介電層中；形成第三介電層及字元線於第二介電層上，其中字元線位於第三介電層中並跨過電容結構，第三介電層的一部分位於字元線及電容結構之間；形成通道孔於第三介電層中以暴露字元線；分別形成閘極介電質的第一部分及第二部分於字元線的側壁及第三介電層的內壁上；以及形成通道結構於第三介電層的通道孔內，其中通道結構圍繞字元線及第三介電層的該部分。
在一些實施方式中，上述形成第三介電層及字元線於第二介電層上使得字元線的底部的寬度大於字元線的頂部的寬度。
在一些實施方式中，上述形成閘極介電質的第一部分及第二部分使得閘極介電質的第一部分延伸至第三介電層的該部分的側壁。
在一些實施方式中，上述形成通道孔於第三介電層中包括使用在第三介電層與字元線之間有高蝕刻選擇比的蝕刻劑。
在一些實施方式中，上述形成第三介電層及字元線於第二介電層上使得字元線的寬度在10奈米至12奈米的範圍中。
在一些實施方式中，上述形成通道孔於第三介電層中使得通道孔的半徑在40奈米至44奈米的範圍中。
在本揭露上述實施方式中，由於第三介電層的一部分位於字元線與電容結構之間，且圍繞字元線與第三介電層的該部分的通道結構可作為電晶體的通道，半導體結構的閘極控制便可藉由字元線的外部側壁來實現。由於這樣的配置，具有字元線及通道結構的半導體結構可克服有關於圍繞通道的字元線的傳統設計中的臨界尺寸(CD)變動和重疊(OVL)位移的問題，藉此改善控制閘極的能力。
以下揭示之實施方式內容提供了用於實施所提供的標的之不同特徵的許多不同實施方式，或實例。下文描述了元件和佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。此外，本案可在各個實例中重複元件符號及/或字母。此重複係用於簡便和清晰的目的，且其本身不指定所論述的各個實施方式及/或配置之間的關係。
諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。
第1圖繪示根據本揭露一些實施方式之半導體結構100的剖面圖。如第1圖所示，半導體結構100包括第一介電層110、第二介電層120、電容結構130、第三介電層140、字元線150、通道結構160與閘極介電質170。第二介電層120位於第一介電層110上。在某些實施方式中，第一介電層110和第二介電層120包括不同材料。舉例來說，第一介電層110的材料可為氧化物，且第二介電層120的材料可為氮化物。電容結構130位於第一介電層110及第二介電層120中。第三介電層140位於第二介電層120上，且第三介電層140的材料可為氧化物。第三介電層140可包括多個氧化層分別位於字元線150的下方、周圍以及上方。字元線150位於第三介電層140中，其中第三介電層140的一部分142在字元線150與電容結構130之間。在某些實施方式中，字元線150的材料可為鎢，但並不用以限制此揭露。字元線150可與電容結構130對齊。
通道結構160位於第三介電層140中，且圍繞字元線150及第三介電層140的一部分142。通道結構160的材料可為氧化銦鎵鋅(IGZO)，但並不用以限制此揭露。此外，閘極介電質170具有第一部分172及與第一部分172分離的第二部分174。閘極介電質170的第一部分172位於字元線150的側壁152與通道結構160之間，且閘極介電質170的第二部分174位於第三介電層140的內壁144與通道結構160之間。
在一些實施方式中，半導體結構100可被稱為動態隨機存取記憶體(DRAM)，並包含垂直電晶體記憶體及DRAM電容(即電容結構130)。除此之外，字元線150可作為閘極金屬實現閘極控制，同時通道結構160可作為電晶體的通道。
具體而言，因為第三介電層140的一部分142位於字元線150與電容結構130之間，通道結構160圍繞字元線150，且第三介電層140的一部分142可作為電晶體的通道，半導體結構100的閘極控制便可藉由字元線150的外部側壁152實現。由於這樣的配置，具有字元線150及通道結構160的半導體結構100可克服有關於圍繞通道的字元線的傳統設計中的臨界尺寸(CD)變動和重疊(OVL)位移的問題，藉此改善控制閘極的能力。
在一些實施方式中，字元線150的底部的寬度W1大於字元線150的頂部的寬度W2。字元線150的寬度W2在10奈米至12奈米的範圍中。字元線150的頂部與通道結構160接觸。再者，閘極介電質170的第一部分172延伸至第三介電層140的一部分142的側壁143。閘極介電質170的第二部分174圍繞通道結構160。
除此之外，電容結構130包含半導體材料132、第一電極134、高介電常數介電質136以及第二電極138。第一電極134圍繞半導體材料132。高介電常數介電質136圍繞第一電極134。第二電極138圍繞高介電常數介電質136的底部。高介電常數介電質136位於第一電極134與第二電極138之間以形成金屬-絕緣體-金屬(MIM)結構。第一電極134與第二電極138可分別作為上電極與下電極。半導體材料132可為多晶矽，但並不用以限制此揭露。
在一些實施方式中，半導體結構100更包括源極區182及汲極區184。源極區182位於電容結構130的頂部與第三介電層140的一部分142的底部之間。汲極區184位於通道結構160的頂部上。在一些實施方式中，閘極介電質170的第一部分172的底部及閘極介電質170的第二部分174的底部可與源極區182接觸。此外，通道結構160的底部可與源極區182接觸。
半導體結構100更包括位元線192、阻擋層193、第四介電層194以及第五介電層195。位元線192與汲極區184電性接觸。第四介電層194位於位元線192上。第五介電層195位於第四介電層194上，其中第五介電層195的材料與第四介電層194的材料不同。舉例來說，第四介電層194的材料可為氧化物，然而第五介電層195的材料可為氮化物。
應瞭解到，已敘述過的元件連接關係、材料與功效將不再重複贅述，合先敘明。在以下敘述中，將說明其他形式的半導體結構。
第2圖繪示根據本揭露一些實施方式之半導體結構100a的剖面圖。半導體結構100a包含第一介電層110、第二介電層120、電容結構130、第三介電層140、字元線150、通道結構160以及閘極介電質170。本實施方式與第1圖的實施方式的不同之處在於，半導體結構100a更包括連接墊196位於汲極區184與位元線192之間。在這樣的配置中，位元線192透過連接墊196與汲極區184電性連接。
第3圖繪示根據本揭露一些實施方式之半導體結構的製造方法的流程圖。半導體結構的製造方法包含下列幾個步驟。在第S1步驟時，電容結構形成於第一介電層及位於第一介電層上的第二介電層中。之後，在第S2步驟時，第三介電層及字元線形成於第二介電層上，其中字元線位於第三介電層中並跨越電容結構，其中第三介電層的一部分位於字元線與電容結構之間。接著，在第S3步驟時，通道孔形成於第三介電層中以暴露字元線。之後，在S4步驟時，閘極介電質的第一部分和第二部分分別形成於字元線的側壁與第三介電質的內壁上。接著，在S5步驟中，通道結構形成於第三介電層的通道孔中，其中通道結構圍繞字元線及第三介電層的該部分。半導體結構的製造方法並不限於上述第S1至S5步驟。在一些實施方式中，半導體結構的製造方法可更包括其他步驟於上述任兩步驟中。此外，第S1至S5步驟可各包含多個詳細步驟。在以下的敘述中，至少說明上述的第S1至S5步驟。
第4、6、8、10、12及14圖繪示根據本揭露一些實施方式之半導體結構100a(參閱第2圖)的製造方法在中間階段的俯視圖。第5、7、9、11及13圖繪製半導體結構100a的製造方法在中間階段的剖面圖，其中第5圖為第4圖沿5-5線的剖面圖，且第7、9、11及13圖的剖面位置和第5圖的剖面位置一樣。
同時參閱第4圖與第5圖，電容結構130形成於第一介電層110與位於第一介電層110上的第二介電層120中。電容結構130的形成可包括下列幾個步驟。一開口可形成於堆疊的第一介電層110與第二介電層120中，接著第二電極138及高介電常數介電質136依序形成於開口的側壁上。之後，第一電極134形成於高介電常數介電質136上使高介電常數介電質136的下部位於第一電極134與第二電極138之間。接著，半導體材料132填充於開口中，且源極區182可使用磊晶成長形成於半導體材料132的頂部上，因此得到電容結構130。
同時參閱第6圖與第7圖，在形成電容結構130後，第三介電層140與字元線150形成於第二介電層120上，其中字元線150位於第三介電層140中且跨過電容結構130，而第三介電層140的一部分142位於字元線150與電容結構130之間。第三介電層140與字元線150的形成可包含形成覆蓋於第二介電層120與源極區182的第三介電層140的第一層、形成溝槽於第三介電層140的第一層中、形成字元線150於溝槽中以及形成覆蓋於字元線150與第三介電層140的第一層之第三介電層140的第二層。與傳統設計相比，形成字元線150的臨界尺寸(CD)較小。在一些實施方法中，形成第三介電層140與字元線150於第二介電層120上使得字元線150具有寬度W2在10奈米至12奈米範圍中，字元線150的底部的寬度W1大於字元線150的頂部的寬度W2。
同時參閱第8圖與第9圖，在形成字元線150與第三介電層140後，通道孔O形成於第三介電層140以暴露字元線150。與傳統設計相比，形成通道孔O與後續的通道結構160(參閱第11圖)的臨界尺寸(CD)較大。在某些實施方式中，通道孔O具有一直徑D在40奈米至44奈米的範圍中，舉例來說42奈米。除此之外，形成通道孔O於第三介電層140中包含使用在第三介電層140與字元線150間有高蝕刻選擇比的蝕刻劑，因而避免字元線150(即閘極金屬)受到損壞。
同時參閱第10圖與第11圖，之後，閘極介電質170的第一部分172與第二部分174分別形成於字元線150的側壁152與第三介電層140的內壁144上。閘極介電質170可藉由沉積與圖案化來形成。此外，形成閘極介電質170的第一部分172與第二部分174使得閘極介電質170的第一部分172延伸至第三介電層140的一部分142的側壁143。
接著，通道結構160形成於第三介電層140的通道孔O中，使得通道結構160可環繞字元線150及第三介電層140的一部分142。通道結構160的直徑可與通道孔O的直徑D相仿，例如在40奈米至44奈米之間(舉例來說，42奈米)。除此之外，閘極介電質170的第一部分172位於字元線150與通道結構160之間，且閘極介電質170的第二部分174位於通道結構160與第三介電層140之間。
同時參閱第12圖與第13圖，在通道結構160填入通道孔O之後，汲極區184可藉由磊晶成長形成於通道結構160的頂部上。在此之後，第三介電層140的第三層與連接墊196任選形成於第三介電層140的第二層與汲極區184上。連接墊196與汲極區184對齊且電性連接。
同時參閱第14圖與第2圖，在形成第三介電層140的第三層與連接墊196之後，位元線192、阻擋層193、第四介電層194以及第五介電層195依序生成於第三介電層140與連接墊196上，使得連接墊196位於汲極區184與位元線192之間，位元線192藉由連接墊196與汲極區184電性連接。據此，可得到第2圖的半導體結構100a。
同時參閱第13圖與第1圖，假設連接墊196未形成，位元線192可直接形成於汲極區184與第三介電層140上無需連接墊196。在此之後，阻擋層193、第四介電層194以及第五介電層195依序形成於位元線192上。據此，可得到第1圖的半導體結構100。
前述概述了幾個實施方式的特徵，使得本領域技術人員可以更好地理解本揭露的態樣。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變，替換和變更。
100,100a:半導體結構 110:第一介電層 120:第二介電層 130:電容結構 132:半導體材料 134:第一電極 136:高介電常數介電質 138:第二電極 140:第三介電層 142:部分 143:側壁 144:內壁 150:字元線 152:側壁 160:通道結構 170:閘極介電質 172:第一部分 174:第二部分 182:源極區 184:汲極區 192:位元線 193:阻擋層 194:第四介電層 195:第五介電層 196:連接墊 D:直徑 O:通道孔 W1:寬度 W2:寬度
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此行業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。 第1圖繪示根據本揭露一些實施方式之半導體結構的剖面圖。 第2圖繪示根據本揭露一些實施方式之半導體結構的剖面圖。 第3圖繪示根據本揭露一些實施方式之半導體結構的製造方法的流程圖。 第4、6、8、10、12及14圖繪示根據本揭露一些實施方式之半導體結構的製造方法在中間階段的俯視圖。 第5、7、9、11及13圖繪製半導體結構的製造方法在中間階段的剖面圖，其中第5圖為第4圖沿5-5線的剖面圖，且第7、9、11及13圖的剖面位置和第5圖的剖面位置一樣。
100:半導體結構
110:第一介電層
120:第二介電層
130:電容結構
132:半導體材料
134:第一電極
136:高介電常數介電質
138:第二電極
140:第三介電層
142:部分
143:側壁
144:內壁
150:字元線
152:側壁
160:通道結構
170:閘極介電質
172:第一部分
174:第二部分
182:源極區
184:汲極區
192:位元線
193:阻擋層
194:第四介電層
195:第五介電層
W1:寬度
W2:寬度

Claims (20)

  1. 一種半導體結構，包括： 一第一介電層； 一第二介電層，位於該第一介電層上； 一電容結構，位於該第一介電層與該第二介電層中； 一第三介電層，位於該第二介電層上； 一字元線，位於該第三介電層中並跨過該電容結構，其中該第三介電層的一部分位於該字元線與該電容結構之間； 一通道結構，位於該第三介電層中並圍繞該字元線及該第三介電層的該部分；以及 一閘極介電質，具有一第一部分及與該第一部分分離的一第二部分，其中該第一部分位於該字元線的一側壁與該通道結構之間，且該第二部分位於該第三介電層的一內壁與該通道結構之間。
  2. 如請求項1所述之半導體結構，其中該字元線的底部的寬度大於該字元線的頂部的寬度。
  3. 如請求項2所述之半導體結構，其中該字元線的頂部與該通道結構接觸。
  4. 如請求項1所述之半導體結構，其中該閘極介電質的該第一部分延伸至該第三介電層的該部分的一側壁。
  5. 如請求項1所述之半導體結構，更包括： 一源極區，位於該電容結構的頂部與該第三介電層的該部分的底部之間。
  6. 如請求項5所述之半導體結構，其中該閘極介電質的該第一部分的一底部與該源極區接觸。
  7. 如請求項5所述之半導體結構，其中該閘極介電質的該第二部分的一底部與該源極區接觸。
  8. 如請求項5所述之半導體結構，其中該通道結構的一底部與該源極區接觸。
  9. 如請求項1所述之半導體結構，其中該通道結構被該閘極介電質的該第二部分圍繞。
  10. 如請求項1所述之半導體結構，更包括： 一汲極區，位於該通道結構的一頂部上。
  11. 如請求項10所述之半導體結構，更包括： 一位元線，電性連接該汲極區。
  12. 如請求項11所述之半導體結構，更包括： 一連接墊，位於該汲極區與該位元線之間。
  13. 如請求項11所述之半導體結構，更包括： 一第四介電層，位於該位元線上；以及 一第五介電層，位於該第四介電層上，其中該第五介電層的材料與第四介電層的材料不同。
  14. 如請求項1所述之半導體結構，其中該電容結構包括： 一半導體材料； 一第一電極，圍繞該半導體材料； 一高介電常數介電質，圍繞該第一電極；以及 一第二電極，圍繞該高介電常數介電質的一底部。
  15. 一種半導體結構的製造方法，包括： 形成一電容結構於一第一介電層及位於該第一介電層上的一第二介電層中； 形成一第三介電層與一字元線於該第二介電層上，其中該字元線位於該第三介電層中且跨過該電容結構，其中該第三介電層的一部分位於該字元線與該電容結構之間； 形成一通道孔於該第三介電層中，以暴露該字元線； 分別形成一閘極介電質的一第一部分與一第二部分於該字元線的一側壁與該第三介電層的內壁上；以及 形成一通道結構於該第三介電層的該通道孔中，其中該通道結構圍繞該字元線以及該第三介電層的該部分。
  16. 如請求項15所述之半導體結構的製造方法，其中形成該第三介電層與該字元線於該第二介電層上使得該字元線的一底部的寬度大於該字元線的一頂部的寬度。
  17. 如請求項15所述之半導體結構的製造方法，其中形成該閘極介電質的該第一部分與該第二部分使得該閘極介電質的該第一部分延伸至該第三介電層的該部分的一側壁。
  18. 如請求項15所述之半導體結構的製造方法，其中形成該通道孔於該第三介電層中包括使用在該第三介電層與該字元線之間有高蝕刻選擇比的一蝕刻劑。
  19. 如請求項15所述之半導體結構的製造方法，其中形成該第三介電層與該字元線於第二介電層上使得該字元線具有一寬度在10奈米至12奈米的範圍中。
  20. 如請求項15所述之半導體結構的製造方法，其中形成該通道孔於該第三介電層中使得該通道孔具有一半徑在40奈米至44奈米的範圍中。
TW111144659A 2022-08-24 2022-11-22 半導體結構及其製造方法 TWI826138B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/822,126 US20240074152A1 (en) 2022-08-24 2022-08-24 Semiconductor structure and manufacturing method therof
US17/822,126 2022-08-24

Publications (2)

Publication Number Publication Date
TWI826138B TWI826138B (zh) 2023-12-11
TW202410400A true TW202410400A (zh) 2024-03-01

Family

ID=89996121

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111144659A TWI826138B (zh) 2022-08-24 2022-11-22 半導體結構及其製造方法

Country Status (3)

Country Link
US (1) US20240074152A1 (zh)
CN (1) CN117641885A (zh)
TW (1) TWI826138B (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140017272A (ko) * 2012-07-31 2014-02-11 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
CN109638017A (zh) * 2017-11-23 2019-04-16 长江存储科技有限责任公司 防止外围电路受损的方法及结构
US10825931B2 (en) * 2018-02-13 2020-11-03 Nanya Technology Corporation Semiconductor device with undercutted-gate and method of fabricating the same
US20200091274A1 (en) * 2018-09-18 2020-03-19 Abhishek Sharma Non-linear gate dielectric material for thin-film transistors
DE102019117897B4 (de) * 2018-09-28 2024-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung zur logik- und speicher-co-optimierung sowie schaltung
US10763262B2 (en) * 2018-11-23 2020-09-01 Nanya Technology Corporation Method of preparing semiconductor structure
KR102683677B1 (ko) * 2019-07-12 2024-07-11 에스케이하이닉스 주식회사 수직형 메모리 장치
US11502163B2 (en) * 2019-10-23 2022-11-15 Nanya Technology Corporation Semiconductor structure and fabrication method thereof
TWI731687B (zh) * 2020-05-20 2021-06-21 華邦電子股份有限公司 半導體記憶體結構及其形成方法

Also Published As

Publication number Publication date
CN117641885A (zh) 2024-03-01
TWI826138B (zh) 2023-12-11
US20240074152A1 (en) 2024-02-29

Similar Documents

Publication Publication Date Title
US5504357A (en) Dynamic random access memory having a vertical transistor
US7795620B2 (en) Transistor structure and dynamic random access memory structure including the same
US8975140B2 (en) Semiconductor device having passing gate and method for fabricating the same
US7449382B2 (en) Memory device and fabrication method thereof
US9048293B2 (en) Semiconductor device and method for manufacturing the same
TW201727874A (zh) 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法
US8823091B2 (en) Semiconductor device having saddle fin transistor and manufacturing method of the same
KR100509210B1 (ko) Dram셀장치및그의제조방법
US20220139925A1 (en) Semiconductor Memory Device And Method Making The Same
US11545493B2 (en) Memory devices and methods of fabricating the same
KR20080113858A (ko) 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
US9960167B1 (en) Method for forming semiconductor device
US11264391B1 (en) Semiconductor structure and manufacturing method thereof
US20140015043A1 (en) Semiconductor device and method of fabricating the same
US9231066B2 (en) Semiconductor device having vertical channel
TWI826138B (zh) 半導體結構及其製造方法
US11610899B2 (en) Memory cell, memory array and method for defining active area of memory cell
US20210391338A1 (en) Semiconductor memory device with guard pillar and manufacturing method thereof
US6080622A (en) Method for fabricating a DRAM cell capacitor including forming a conductive storage node by depositing and etching an insulative layer, filling with conductive material, and removing the insulative layer
US20240130116A1 (en) Semiconductor device
TW201436245A (zh) 堆疊式電容式結構及其製造方法
WO2024099447A1 (zh) 半导体结构及其制备方法
US20240090207A1 (en) Semiconductor structure and forming method therefor, and memory
KR970010680B1 (ko) 반도체장치 제조방법
KR20240110769A (ko) 오프셋 상호연결 비아를 갖는 메모리 셀