CN117641885A - 半导体结构及其制造方法 - Google Patents

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CN117641885A CN202310028418.2A CN202310028418A CN117641885A CN 117641885 A CN117641885 A CN 117641885A CN 202310028418 A CN202310028418 A CN 202310028418A CN 117641885 A CN117641885 A CN 117641885A
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Abstract

一种半导体结构包括第一介电层、第一介电层上的第二介电层、第一介电层与第二介电层中的电容结构、第二介电层上的第三介电层、字元线、通道结构以及栅极介电质。字元线位于第三介电层中，并跨过电容结构。通道结构位于第三介电层中，并围绕字元线及第三介电层的一部分。栅极介电质具有第一部分及与第一部分分离的第二部分，其中第一部分位于字元线的侧壁与通道结构之间，第二部分位于第三介电层的内壁与通道结构之间。具有字元线及通道结构的半导体结构可克服有关于围绕通道的字元线的传统设计中的临界尺寸变动和重叠位移的问题，借此改善控制栅极的能力。

Description

半导体结构及其制造方法
技术领域
本揭露是有关一种半导体结构及一种半导体结构的制造方法。
背景技术
传统的动态随机存取存储器(DRAM)单元包括晶体管和与晶体管耦合的电容器。当DRAM的密度增加时，传统平面晶体管的通道长度会减少，导致短通道效应，该效应包含漏极导致能障降低等其他类似的效应。缩小元件尺寸将减少字元线与位元线的距离，并最终导致在字元线与位元线间更高的寄生电容。埋藏式字元线DRAM结构是解决这个问题的一种方法，其中的字元线被埋入基板中。然而，当结构更进一步缩小时，浅沟槽隔离(STI)的蚀刻深度将会剧烈变动，最终在埋藏式字元线形成之后，字元线将会互相干涉。
据此，在具有全环绕栅极(GAA)设计的垂直晶体管存储器中，晶体管的栅极金属(即字元线)需要完全围绕晶体管的通道区。然而在栅极金属与通道区之间的预定空间太小(即5纳米)，在工艺中的临界尺寸(CD)变动与重叠(OVL)位移可能会使字元线暴露一部分的通道区，导致栅极控制的能力变差。
发明内容
本揭露的一技术态样为一种半导体结构。
根据本揭露的一些实施方式，一种半导体结构包括第一介电层、第二介电层、电容结构、第三介电层、字元线、通道结构以及栅极介电质。第二介电层位于第一介电层上。电容结构位于第一介电层与第二介电层中。第三介电层位于第二介电层上。字元线位在第三介电层中，并跨过电容结构，其中第三介电层的一部分位于字元线与电容结构之间。通道结构位于第三介电层中并环绕字元线以及第三介电层的该部分。栅极介电质具有第一部分及与第一部分分离的第二部分，其中第一部分位于字元线的侧壁与通道结构之间，第二部分位于第三介电层的内壁与通道结构之间。
在一些实施方式中，上述字元线的底部的宽度大于字元线的顶部的宽度。
在一些实施方式中，上述字元线的顶部与通道结构接触。
在一些实施方式中，上述栅极介电质的第一部分延伸至第三介电层的该部分的底部。
在一些实施方式中，上述半导体结构还包括于电容结构的顶部与源极区第三介电层的该部分的底部之间的源极区。
在一些实施方式中，上述栅极介电质的第一部分的底部与源极区接触。
在一些实施方式中，上述栅极介电质的第二部分的底部与源极区接触。
在一些实施方式中，上述通道结构的底部与源极区接触。
在一些实施方式中，上述栅极介电质的第二部分包围通道结构。
在一些实施方式中，上述半导体结构还包括位于通道结构的顶部上的漏极区。
在一些实施方式中，上述半导体结构还包括与漏极区电性接触的位元线。
在一些实施方式中，上述半导体结构还包括于漏极区与位元线之间的连接垫。
在一些实施方式中，上述半导体结构还包括第四介电层以及第五介电层。第四介电层位于位元线。第五介电层位于第四介电层上，其中第五介电层的材料与第四介电层的材料不同。
在一些实施方式中，上述电容结构包括半导体材料、第一电极、高介电常数介电质及第二电极。第一电极围绕半导体材料。高介电常数介电质围绕第一电极。第二电极围绕高介电常数介电质的底部。
本揭露的另一技术态样为一种半导体结构的制造方法。
根据本揭露的一些实施方式，一种半导体结构的制造方法包括形成电容结构在第一介电层及位于第一介电层上的第二介电层中；形成第三介电层及字元线于第二介电层上，其中字元线位于第三介电层中并跨过电容结构，第三介电层的一部分位于字元线及电容结构之间；形成通道孔于第三介电层中以暴露字元线；分别形成栅极介电质的第一部分及第二部分于字元线的侧壁及第三介电层的内壁上；以及形成通道结构于第三介电层的通道孔内，其中通道结构围绕字元线及第三介电层的该部分。
在一些实施方式中，上述形成第三介电层及字元线于第二介电层上使得字元线的底部的宽度大于字元线的顶部的宽度。
在一些实施方式中，上述形成栅极介电质的第一部分及第二部分使得栅极介电质的第一部分延伸至第三介电层的该部分的侧壁。
在一些实施方式中，上述形成通道孔于第三介电层中包括使用在第三介电层与字元线之间有高蚀刻选择比的蚀刻剂。
在一些实施方式中，上述形成第三介电层及字元线于第二介电层上使得字元线的宽度在10纳米至12纳米的范围中。
在一些实施方式中，上述形成通道孔于第三介电层中使得通道孔的半径在40纳米至44纳米的范围中。
在本揭露上述实施方式中，由于第三介电层的一部分位于字元线与电容结构之间，且围绕字元线与第三介电层的该部分的通道结构可作为晶体管的通道，半导体结构的栅极控制便可通过字元线的外部侧壁来实现。由于这样的配置，具有字元线及通道结构的半导体结构可克服有关于围绕通道的字元线的传统设计中的临界尺寸(CD)变动和重叠(OVL)位移的问题，借此改善控制栅极的能力。
附图说明
当与随附图示一起阅读时，可由后文实施方式最佳地理解本揭露内容的态样。注意到根据此行业中的标准实务，各种特征并未按比例绘制。实际上，为论述的清楚性，可任意增加或减少各种特征的尺寸。
图1绘示根据本揭露一些实施方式的半导体结构的剖面图。
图2绘示根据本揭露一些实施方式的半导体结构的剖面图。
图3绘示根据本揭露一些实施方式的半导体结构的制造方法的流程图。
图4、图6、图8、图10、图12及图14绘示根据本揭露一些实施方式的半导体结构的制造方法在中间阶段的俯视图。
图5、图7、图9、图11及图13绘制半导体结构的制造方法在中间阶段的剖面图，其中图5为图4沿5-5线的剖面图，且图7、图9、图11及图13的剖面位置和图5的剖面位置一样。
具体实施方式
以下揭示的实施方式内容提供了用于实施所提供的目标的不同特征的许多不同实施方式，或实例。下文描述了元件和布置的特定实例以简化本案。当然，该等实例仅为实例且并不意欲作为限制。此外，本案可在各个实例中重复元件符号及/或字母。此重复用于简便和清晰的目的，且其本身不指定所论述的各个实施方式及/或配置之间的关系。
诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等等空间相对术语可在本文中为了便于描述的目的而使用，以描述如附图中所示的一个元件或特征与另一元件或特的关系。空间相对术语意欲涵盖除了附图中所示的定向之外的在使用或操作中的装置的不同定向。装置可经其他方式定向(旋转90度或以其他定向)并且本文所使用的空间相对描述词可同样相应地解释。
图1绘示根据本揭露一些实施方式的半导体结构100的剖面图。如图1所示，半导体结构100包括第一介电层110、第二介电层120、电容结构130、第三介电层140、字元线150、通道结构160与栅极介电质170。第二介电层120位于第一介电层110上。在某些实施方式中，第一介电层110和第二介电层120包括不同材料。举例来说，第一介电层110的材料可为氧化物，且第二介电层120的材料可为氮化物。电容结构130位于第一介电层110及第二介电层120中。第三介电层140位于第二介电层120上，且第三介电层140的材料可为氧化物。第三介电层140可包括多个氧化层分别位于字元线150的下方、周围以及上方。字元线150位于第三介电层140中，其中第三介电层140的一部分142在字元线150与电容结构130之间。在某些实施方式中，字元线150的材料可为钨，但并不用以限制此揭露。字元线150可与电容结构130对齐。
通道结构160位于第三介电层140中，且围绕字元线150及第三介电层140的一部分142。通道结构160的材料可为氧化铟镓锌(IGZO)，但并不用以限制此揭露。此外，栅极介电质170具有第一部分172及与第一部分172分离的第二部分174。栅极介电质170的第一部分172位于字元线150的侧壁152与通道结构160之间，且栅极介电质170的第二部分174位于第三介电层140的内壁144与通道结构160之间。
在一些实施方式中，半导体结构100可被称为动态随机存取存储器(DRAM)，并包含垂直晶体管存储器及DRAM电容(即电容结构130)。除此之外，字元线150可作为栅极金属实现栅极控制，同时通道结构160可作为晶体管的通道。
具体而言，因为第三介电层140的一部分142位于字元线150与电容结构130之间，通道结构160围绕字元线150，且第三介电层140的一部分142可作为晶体管的通道，半导体结构100的栅极控制便可通过字元线150的外部侧壁152实现。由于这样的配置，具有字元线150及通道结构160的半导体结构100可克服有关于围绕通道的字元线的传统设计中的临界尺寸(CD)变动和重叠(OVL)位移的问题，借此改善控制栅极的能力。
在一些实施方式中，字元线150的底部的宽度W1大于字元线150的顶部的宽度W2。字元线150的宽度W2在10纳米至12纳米的范围中。字元线150的顶部与通道结构160接触。再者，栅极介电质170的第一部分172延伸至第三介电层140的一部分142的侧壁143。栅极介电质170的第二部分174围绕通道结构160。
除此之外，电容结构130包含半导体材料132、第一电极134、高介电常数介电质136以及第二电极138。第一电极134围绕半导体材料132。高介电常数介电质136围绕第一电极134。第二电极138围绕高介电常数介电质136的底部。高介电常数介电质136位于第一电极134与第二电极138之间以形成金属-绝缘体-金属(MIM)结构。第一电极134与第二电极138可分别作为上电极与下电极。半导体材料132可为多晶硅，但并不用以限制此揭露。
在一些实施方式中，半导体结构100还包括源极区182及漏极区184。源极区182位于电容结构130的顶部与第三介电层140的一部分142的底部之间。漏极区184位于通道结构160的顶部上。在一些实施方式中，栅极介电质170的第一部分172的底部及栅极介电质170的第二部分174的底部可与源极区182接触。此外，通道结构160的底部可与源极区182接触。
半导体结构100还包括位元线192、阻挡层193、第四介电层194以及第五介电层195。位元线192与漏极区184电性接触。第四介电层194位于位元线192上。第五介电层195位于第四介电层194上，其中第五介电层195的材料与第四介电层194的材料不同。举例来说，第四介电层194的材料可为氧化物，然而第五介电层195的材料可为氮化物。
应了解到，已叙述过的元件连接关系、材料与功效将不再重复赘述，合先叙明。在以下叙述中，将说明其他形式的半导体结构。
图2绘示根据本揭露一些实施方式的半导体结构100a的剖面图。半导体结构100a包含第一介电层110、第二介电层120、电容结构130、第三介电层140、字元线150、通道结构160以及栅极介电质170。本实施方式与图1的实施方式的不同之处在于，半导体结构100a还包括连接垫196位于漏极区184与位元线192之间。在这样的配置中，位元线192通过连接垫196与漏极区184电性连接。
图3绘示根据本揭露一些实施方式的半导体结构的制造方法的流程图。半导体结构的制造方法包含下列几个步骤。在第S1步骤时，电容结构形成于第一介电层及位于第一介电层上的第二介电层中。之后，在第S2步骤时，第三介电层及字元线形成于第二介电层上，其中字元线位于第三介电层中并跨越电容结构，其中第三介电层的一部分位于字元线与电容结构之间。接着，在第S3步骤时，通道孔形成于第三介电层中以暴露字元线。之后，在S4步骤时，栅极介电质的第一部分和第二部分分别形成于字元线的侧壁与第三介电质的内壁上。接着，在S5步骤中，通道结构形成于第三介电层的通道孔中，其中通道结构围绕字元线及第三介电层的该部分。半导体结构的制造方法并不限于上述第S1至S5步骤。在一些实施方式中，半导体结构的制造方法可还包括其他步骤于上述任两步骤中。此外，第S1至S5步骤可各包含多个详细步骤。在以下的叙述中，至少说明上述的第S1至S5步骤。
图4、图6、图8、图10、图12及图14绘示根据本揭露一些实施方式的半导体结构100a(参阅图2)的制造方法在中间阶段的俯视图。图5、图7、图9、图11及图13绘制半导体结构100a的制造方法在中间阶段的剖面图，其中图5为图4沿5-5线的剖面图，且图7、图9、图11及图13的剖面位置和图5的剖面位置一样。
同时参阅图4与图5，电容结构130形成于第一介电层110与位于第一介电层110上的第二介电层120中。电容结构130的形成可包括下列几个步骤。开口可形成于堆叠的第一介电层110与第二介电层120中，接着第二电极138及高介电常数介电质136依序形成于开口的侧壁上。之后，第一电极134形成于高介电常数介电质136上使高介电常数介电质136的下部位于第一电极134与第二电极138之间。接着，半导体材料132填充于开口中，且源极区182可使用磊晶成长形成于半导体材料132的顶部上，因此得到电容结构130。
同时参阅图6与图7，在形成电容结构130后，第三介电层140与字元线150形成于第二介电层120上，其中字元线150位于第三介电层140中且跨过电容结构130，而第三介电层140的一部分142位于字元线150与电容结构130之间。第三介电层140与字元线150的形成可包含形成覆盖于第二介电层120与源极区182的第三介电层140的第一层、形成沟槽于第三介电层140的第一层中、形成字元线150于沟槽中以及形成覆盖于字元线150与第三介电层140的第一层的第三介电层140的第二层。与传统设计相比，形成字元线150的临界尺寸(CD)较小。在一些实施方法中，形成第三介电层140与字元线150于第二介电层120上使得字元线150具有宽度W2在10纳米至12纳米范围中，字元线150的底部的宽度W1大于字元线150的顶部的宽度W2。
同时参阅图8与图9，在形成字元线150与第三介电层140后，通道孔O形成于第三介电层140以暴露字元线150。与传统设计相比，形成通道孔O与后续的通道结构160(参阅图11)的临界尺寸(CD)较大。在某些实施方式中，通道孔O具有直径D在40纳米至44纳米的范围中，举例来说42纳米。除此之外，形成通道孔O于第三介电层140中包含使用在第三介电层140与字元线150间有高蚀刻选择比的蚀刻剂，因而避免字元线150(即栅极金属)受到损坏。
同时参阅图10与图11，之后，栅极介电质170的第一部分172与第二部分174分别形成于字元线150的侧壁152与第三介电层140的内壁144上。栅极介电质170可通过沉积与图案化来形成。此外，形成栅极介电质170的第一部分172与第二部分174使得栅极介电质170的第一部分172延伸至第三介电层140的一部分142的侧壁143。
接着，通道结构160形成于第三介电层140的通道孔O中，使得通道结构160可环绕字元线150及第三介电层140的一部分142。通道结构160的直径可与通道孔O的直径D相仿，例如在40纳米至44纳米之间(举例来说，42纳米)。除此之外，栅极介电质170的第一部分172位于字元线150与通道结构160之间，且栅极介电质170的第二部分174位于通道结构160与第三介电层140之间。
同时参阅图12与图13，在通道结构160填入通道孔O之后，漏极区184可通过磊晶成长形成于通道结构160的顶部上。在此之后，第三介电层140的第三层与连接垫196任选形成于第三介电层140的第二层与漏极区184上。连接垫196与漏极区184对齐且电性连接。
同时参阅图14与图2，在形成第三介电层140的第三层与连接垫196之后，位元线192、阻挡层193、第四介电层194以及第五介电层195依序生成于第三介电层140与连接垫196上，使得连接垫196位于漏极区184与位元线192之间，位元线192通过连接垫196与漏极区184电性连接。据此，可得到图2的半导体结构100a。
同时参阅图13与图1，假设连接垫196未形成，位元线192可直接形成于漏极区184与第三介电层140上无需连接垫196。在此之后，阻挡层193、第四介电层194以及第五介电层195依序形成于位元线192上。据此，可得到图1的半导体结构100。
前述概述了几个实施方式的特征，使得本领域技术人员可以更好地理解本揭露的态样。本领域技术人员应当理解，他们可以容易地将本揭露用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施方式相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在这里进行各种改变，替换和变更。
【符号说明】
100,100a:半导体结构
110:第一介电层
120:第二介电层
130:电容结构
132:半导体材料
134:第一电极
136:高介电常数介电质
138:第二电极
140:第三介电层
142:部分
143:侧壁
144:内壁
150:字元线
152:侧壁
160:通道结构
170:栅极介电质
172:第一部分
174:第二部分
182:源极区
184:漏极区
192:位元线
193:阻挡层
194:第四介电层
195:第五介电层
196:连接垫
D:直径
O:通道孔
W1:宽度
W2:宽度。

Claims (20)

1.一种半导体结构，其特征在于，包括：
第一介电层；
第二介电层，位于该第一介电层上；
电容结构，位于该第一介电层与该第二介电层中；
第三介电层，位于该第二介电层上；
字元线，位于该第三介电层中并跨过该电容结构，其中该第三介电层的一部分位于该字元线与该电容结构之间；
通道结构，位于该第三介电层中并围绕该字元线及该第三介电层的该部分；以及
栅极介电质，具有第一部分及与该第一部分分离的第二部分，其中该第一部分位于该字元线的侧壁与该通道结构之间，且该第二部分位于该第三介电层的内壁与该通道结构之间。
2.根据权利要求1所述的半导体结构，其特征在于，该字元线的底部的宽度大于该字元线的顶部的宽度。
3.根据权利要求2所述的半导体结构，其特征在于，该字元线的该顶部与该通道结构接触。
4.根据权利要求1所述的半导体结构，其特征在于，该栅极介电质的该第一部分延伸至该第三介电层的该部分的侧壁。
5.根据权利要求1所述的半导体结构，其特征在于，还包括：
源极区，位于该电容结构的顶部与该第三介电层的该部分的底部之间。
6.根据权利要求5所述的半导体结构，其特征在于，该栅极介电质的该第一部分的底部与该源极区接触。
7.根据权利要求5所述的半导体结构，其特征在于，该栅极介电质的该第二部分的底部与该源极区接触。
8.根据权利要求5所述的半导体结构，其特征在于，该通道结构的底部与该源极区接触。
9.根据权利要求1所述的半导体结构，其特征在于，该通道结构被该栅极介电质的该第二部分围绕。
10.根据权利要求1所述的半导体结构，其特征在于，还包括：
漏极区，位于该通道结构的顶部上。
11.根据权利要求10所述的半导体结构，其特征在于，还包括：
位元线，电性连接该漏极区。
12.根据权利要求11所述的半导体结构，其特征在于，还包括：
连接垫，位于该漏极区与该位元线之间。
13.根据权利要求11所述的半导体结构，其特征在于，还包括：
第四介电层，位于该位元线；以及
第五介电层，位于该第四介电层上，其中该第五介电层的材料与第四介电层的材料不同。
14.根据权利要求1所述的半导体结构，其特征在于，该电容结构包括：
半导体材料；
第一电极，围绕该半导体材料；
高介电常数介电质，围绕该第一电极；以及
第二电极，围绕该高介电常数介电质的底部。
15.一种半导体结构的制造方法，其特征在于，包括：
形成电容结构于第一介电层及位于该第一介电层上的第二介电层中；
形成第三介电层与字元线于该第二介电层上，其中该字元线位于该第三介电层中且跨过该电容结构，其中该第三介电层的一部分位于该字元线与该电容结构之间；
形成通道孔于该第三介电层中，以暴露该字元线；
分别形成栅极介电质的第一部分与第二部分于该字元线的侧壁与该第三介电层的内壁上；以及
形成通道结构于该第三介电层的该通道孔中，其中该通道结构围绕该字元线以及该第三介电层的该部分。
16.根据权利要求15所述的半导体结构的制造方法，其特征在于，形成该第三介电层与该字元线于该第二介电层上使得该字元线的底部的宽度大于该字元线的顶部的宽度。
17.根据权利要求15所述的半导体结构的制造方法，其特征在于，形成该栅极介电质的该第一部分与该第二部分使得该栅极介电质的该第一部分延伸至该第三介电层的该部分的侧壁。
18.根据权利要求15所述的半导体结构的制造方法，其特征在于，形成该通道孔于该第三介电层中包括使用在该第三介电层与该字元线之间有高蚀刻选择比的蚀刻剂。
19.根据权利要求15所述的半导体结构的制造方法，其特征在于，形成该第三介电层与该字元线于第二介电层上使得该字元线具有宽度在10纳米至12纳米的范围中。
20.根据权利要求15所述的半导体结构的制造方法，其特征在于，形成该通道孔于该第三介电层中使得该通道孔具有半径在40纳米至44纳米的范围中。
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* Cited by examiner, † Cited by third party
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KR20140017272A (ko) * 2012-07-31 2014-02-11 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
CN109638017A (zh) * 2017-11-23 2019-04-16 长江存储科技有限责任公司 防止外围电路受损的方法及结构
US10825931B2 (en) * 2018-02-13 2020-11-03 Nanya Technology Corporation Semiconductor device with undercutted-gate and method of fabricating the same
US20200091274A1 (en) * 2018-09-18 2020-03-19 Abhishek Sharma Non-linear gate dielectric material for thin-film transistors
DE102019117897B4 (de) * 2018-09-28 2024-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung zur logik- und speicher-co-optimierung sowie schaltung
US10763262B2 (en) * 2018-11-23 2020-09-01 Nanya Technology Corporation Method of preparing semiconductor structure
TWI827748B (zh) * 2019-07-12 2024-01-01 南韓商愛思開海力士有限公司 垂直記憶體裝置
US11502163B2 (en) * 2019-10-23 2022-11-15 Nanya Technology Corporation Semiconductor structure and fabrication method thereof
TWI731687B (zh) * 2020-05-20 2021-06-21 華邦電子股份有限公司 半導體記憶體結構及其形成方法

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