TWI705481B - 用於晶圓翹曲控制的方法 - Google Patents

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Abstract

本發明的各方面提供了一種用於晶圓翹曲控制的方法。所述方法包括在晶圓上的縫隙開口中形成填充結構。此外，所述方法包括測量晶圓的翹曲參數以及基於所述翹曲參數確定用於將翹曲參數調整到目標範圍中的熱分布概況。之後，所述方法包括進行具有所確定的熱分布概況的製程，從而將翹曲參數調整到目標範圍中。

Description

用於晶圓翹曲控制的方法
本發明關於一種用於晶圓翹曲控制的方法。
半導體製造提高晶圓尺寸以降低生產成本。較大的晶圓尺寸帶來了很多技術挑戰。例如，較大的晶圓傾向於具有較大的翹曲。較大的翹曲可能帶來跨越晶圓保持均勻處理環境的困難。
本發明的各方面提供了一種用於晶圓翹曲控制的方法。所述方法包括利用以熱-翹曲調整關係為特徵的材料在晶圓上的縫隙開口中形成填充結構。此外，所述方法包括測量晶圓的翹曲參數並且基於熱-翹曲調整關係確定將翹曲參數調整到目標範圍中的熱分布概況。之後，所述方法包括進行具有所確定的熱分布概況的製程，以將翹曲參數調整到目標範圍中。
為了利用以熱-翹曲調整關係為特徵的材料在晶圓上的縫隙開口中形成填充結構，在示例中，所述方法包括利用以熱-翹曲調整關係為特徵的多晶矽在晶圓上的縫隙開口中形成填充結構。例如，所述方法包括：利用多晶矽層填充晶圓上的縫隙開口；去除多晶矽層的上部以在縫隙開口中形成凹陷；以及將導電層填充到所述縫隙開口中的凹陷中。
在一些實施例中，所述方法包括沿垂直於半導體元件的基底的方向交替堆疊犧牲閘極層和絕緣層，以在基底上形成交替的犧牲閘極層和絕緣層的堆疊層。之後，所述方法包括在交替的犧牲閘極層和絕緣層的堆疊層中形成通道結構以及在交替的犧牲閘極層和絕緣層的堆疊層中形成縫隙開口。
之後，在一些實施例中，所述方法包括經由所述縫隙開口利用閘極層替換犧牲閘極層。此外，所述方法包括：在將填充結構形成到縫隙開口中之前在縫隙開口的側壁上形成隔離層；以及在縫隙開口的底部形成摻雜區。所述摻雜區至少導電連接至通道結構的源極端子。
為了基於熱-翹曲調整關係確定將翹曲參數調整到目標範圍中的熱分布概況，在示例中，所述方法包括從被預先表徵為具有晶圓調整的複數個熱分布概況中選擇熱分布概況。在另一示例中，所述方法包括確定坡升/坡降的溫度、溫度的坡升/坡降速度、溫度的保持時間、以及溫度的坡升/坡降的迴圈次數中的至少一者。在一些實施例中，所述方法還包括確定晶圓的製作製程中的插入具有所確定的熱分布概況的製程的階段。
根據本發明的一些方面，所述材料被表徵為具有熱-應力關係。之後，基於熱-應力關係和材料的面積覆蓋率，可以基於所述熱-應力關係確定熱-翹曲調整。
下文的發明內容提供了用於實施所提供的主題的不同特徵的很多不同實施例或示例。下文描述了部件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非旨在構成限制。例如，下文的描述中的在第二特徵上或之上形成第一特徵可以包括將第一特徵和第二特徵形成為直接接觸的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵從而使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為圖式標記的數位和/或字母。這種重複是為了簡化和清楚的目的，其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，諸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在圖式中所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相對描述詞可以類似地被相應解釋。
可以在包括用於形成儲存單元陣列的陣列區（在一些示例中又被稱為核心區）和用於形成與儲存單元的連接的連接區的基底上形成三維（3D）半導體記憶體裝置。例如，儲存單元作為垂直儲存單元串的陣列形成在陣列區中。垂直儲存單元串由交替堆疊的閘極層和絕緣層形成。在連接區處，閘極層和絕緣層的堆疊層被圖案化成臺階，以提供用於將閘極層連接至控制線（例如選擇線、字元線等）的接觸焊墊。
在晶圓上形成閘極層和絕緣層的堆疊層的製程期間，由於應力的原因而發生晶圓翹曲。晶圓翹曲可能導致各種嚴重的處理問題，例如弱真空抽吸、微影散焦、裂縫、封裝困難等。本發明提供了用於將晶圓翹曲控制在可接受的範圍中以避免因嚴重的晶圓翹曲而引起的處理問題的技術。
在一些實施例中，用於形成3D半導體記憶體裝置中的結構的材料被預先表徵為建立熱-應力關係。例如，所述材料在不同的熱分布概況下將對晶圓施加不同應力。應力與熱分布概況的關係得到了適當的表徵、建構和儲存。在一些示例中，基於所述材料在晶圓上的面積覆蓋率，能夠確定與熱分布概況相關聯的翹曲調整。
在其他實施例中，基於3D半導體元件的設計對所述材料進行預先表徵，以建構熱-翹曲調整關係。
此外，在一些實施例中，在晶圓的製作製程期間的某一階段，測量晶圓翹曲。在晶圓翹曲處於可接受範圍以外時，基於熱-應力關係確定熱分布概況。例如，從複數個熱分布概況中選擇熱分布概況，並且所選擇的熱分布概況能夠施加與該熱分布概況相關聯的應力，以抵消某一方向上的晶圓翹曲，從而將晶圓翹曲調整到可接受範圍中。之後，遵循所選擇的熱分布概況對晶圓進行熱製程。在示例中，所述階段處於對晶圓翹曲敏感的製程之前。在另一示例中，所述階段處於一般使用幾乎對晶圓翹曲沒有影響的相對較低溫度的後段（BEOL）製程（例如，金屬製程）之前。
在一些示例中，將多晶矽與鎢一起用於陣列共用源極結構中，以降低鎢引入的張應力。一般地，在一些相關示例中，在形成陣列共用源極結構時，使用固定的熱分布概況。根據本發明的一方面，可以在晶圓製作期間的稍晚階段使用熱製程，從而使用多晶矽來控制晶圓翹曲。可以基於晶圓翹曲測量來確定熱製程的熱分布概況。在一些實施例中，各種熱分布概況可以被表徵為針對每個熱分布概況確定多晶矽能夠生成的用於進行晶圓翹曲調整的應力的方向和量。在一些實施例中，不同設計可以具有陣列共用源極結構的不同面積覆蓋率，並且陣列共用源極結構的不同面積覆蓋率可以在同一熱分布概況下施加不同量的強度以進行翹曲調整。因而，在一些實施例中，在基於設計中的陣列共用源極結構的面積覆蓋率來表徵熱-應力關係時，能夠確定熱-翹曲調整關係。
應當指出，儘管下文的描述使用了3D半導體記憶體裝置製作中的陣列共用源極結構和多晶矽作為示例，但是所發明的技術可以應用於晶圓製作的其他結構和材料。在一些示例中，可以在晶圓上的晶粒之間的切割道中設置（例如，沿不同於常規的陣列共用源極結構的方向）虛設結構（例如，虛設陣列共用源極結構），並且在示例中可以（例如）使用所述虛設結構來施加應力並調整晶圓翹曲。
第1圖示出了根據本發明的一些實施例的半導體元件100的自頂向下視圖。半導體元件100包括由三維（3D）儲存單元形成的儲存部分110。儲存部分110可以包括一個或複數個儲存平面120，並且儲存平面120中的每一者可以包括複數個儲存塊130。在一些示例中，平行作業可以發生在儲存平面120處。在一些實施例中，儲存塊130中的每一者是進行擦除操作的最小單元。在第1圖的示例中，儲存部分110包括四個儲存平面120，並且儲存平面120中的每一者包括六個儲存塊130。儲存塊130中的每一者可以包括複數個儲存單元，並且可以透過諸如位元線和字元線的互連對每個儲存單元定址。在一些示例中，位元線和字元線可以是垂直佈設的，從而形成金屬線的陣列。例如，字元線在X方向上延伸，並且位元線在Y方向上延伸。
此外，每個儲存塊130可以根據臺階劃分圖案而被劃分成塊部分140。塊部分140具有等同或等價的臺階劃分圖案。將參考第2圖-第4圖中的示例描述塊部分140的細節。
應當指出，半導體元件100可以是任何適當元件，例如，記憶體電路、具有形成於半導體晶片上的記憶體電路的半導體晶片（或晶粒）、具有形成於半導體晶圓上的複數個半導體晶粒的半導體晶圓、半導體晶片的堆疊層、包括組裝在封裝基底上的一個或複數個半導體晶片的半導體封裝等等。
還應當指出，半導體元件100可以包括其他適當電路（未示出），例如形成於同一基底或其他適當基底上的邏輯電路、功率電路等，並且可以與儲存部分110適當耦合。一般而言，儲存部分110包括儲存單元和周邊電路（例如，位址解碼器、驅動電路、感測放大器等）。
根據本發明的一些實施例，第2圖示出了塊部分140的自頂向下視圖示例，第3A圖和第3B圖示出了塊部分140在線A-A’處的截面圖示例，並且第4圖示出了塊部分140的部分440的透視圖示例。在一些示例中，塊部分140包括陣列區250和連接區260。陣列區250包括儲存串251的陣列，並且每個儲存串251包括與一個或複數個頂部選擇電晶體以及一個或複數個底部選擇電晶體串聯連接的複數個堆疊的儲存單元。連接區260包括頂部選擇閘極（TSG）連接區261和儲存單元閘極（MCG）連接區270。TSG連接區261包括階梯結構和接觸結構（例如，接觸結構264和265），從而將金屬線連接至頂部選擇電晶體的閘極，以控制頂部選擇電晶體。MCG連接區270包括階梯結構和接觸結構（例如，接觸結構274和275），從而將字元線連接至儲存單元的閘極。
要指出的是，連接區260還可以包括底部選擇閘極（BSG）連接區（未示出），其包括階梯結構和接觸結構，從而將金屬線連接至底部選擇電晶體的閘極，以控制底部選擇電晶體。
在一些實施例中，使用閘極最後製作技術，因而形成縫隙開口來輔助犧牲閘極層的去除和實際閘極的形成。在形成實際閘極之後，填充縫隙開口以形成縫隙結構。在第2圖-第4圖的示例中，形成了縫隙結構211、212(A)、212(B)、213(A)、213(B)和214。縫隙結構211、212(A)、212(B)、213(A)、213(B)和214在X方向上延伸，並且相互平行。縫隙結構211和214將塊部分140與相鄰部分隔開。縫隙結構212(A)和213(A)設置在陣列區250中，並且能夠將塊部分140中的儲存單元串的陣列劃分成三個指部241、242和243。縫隙結構212(B)和213(B)設置在連接區260中，並且能夠將連接區260劃分成複數個部分。
在示例中，縫隙結構211和214是連續的縫隙結構，其填充有絕緣層，以使塊部分140的閘極層與相鄰部分電絕緣。
在一些示例中，連接區260中的縫隙結構的數量與陣列區250中的縫隙結構的數量相同。在第2圖和第3A圖的示例中，縫隙結構212(B)和213(B)與縫隙結構212(A)和213(A)對齊。然而，縫隙結構212(B)和213(B)與縫隙結構212(A)和213(A)是斷開的，而不是縫隙結構212(A)和213(A)的連續部分，因而三個指部241-243中的閘極層是連接的。
應當指出，在另一示例中，縫隙結構212(B)和213(B)不與縫隙結構212(A)和213(A)對齊。在另一示例中，連接區260中的縫隙結構的數量與陣列區250中的縫隙結構的數量不同。
在一些實施例中，至少一些縫隙結構能夠起著陣列區250中的儲存串251的陣列的陣列共用源極的作用。
在第2圖-第4圖的示例中，頂部選擇閘極切口215可以設置在每個指部的中間，從而將儲存指的頂部選擇閘極（TSG）層劃分成兩部分，並且由此能夠將儲存指劃分成兩個可單獨編程（讀/寫）的頁。儘管可以在儲存塊級別進行對3D NAND記憶體的擦除操作，但是也可以在儲存頁級別進行讀操作和寫操作。在一些實施例中，虛設通道結構222可以被設置到適當的地方，以用於在製作期間進行製程變化控制和/或用於取得附加的機械支持。
要指出的是，在一些示例中，頂部選擇閘極切口215不切割儲存單元閘極層和底部選擇閘極層。
TSG連接區261和MCG連接區270包括適當的階梯結構以形成接觸焊墊，並且之後接觸結構可以形成在接觸焊墊上以（例如）將頁控制線和字元線與閘極層連接。
根據本發明的一些方面，一些縫隙結構（例如縫隙結構212(A)和213(A)）可以被用作陣列共用源極（ACS）觸點。具體而言，如第3A圖所示，在用於縫隙結構212(A)的縫隙開口的側壁上形成隔離層310，以將閘極層與ACS隔離，並且在縫隙結構212(A)的縫隙開口的底部處的基底中形成摻雜區320。要指出的是，隔離層310可以包括相同或不同材料的一個或複數個層。此外，將填充材料填充到縫隙開口中，以形成縫隙結構212(A)。在一些實施例中，在使用填充材料形成ACS觸點時，可以使用諸如摻雜多晶矽、鎢等的導電材料。在一些實施例中，在基底中形成與儲存串251的源極連接的摻雜區320。導電材料可以將摻雜區320與提供針對陣列共用源極的控制訊號的金屬線連接。
在第3A圖的示例中，導電材料包括由摻雜多晶矽構成的第一部分330和由鎢構成的第二部分340。在示例中，鎢可能引入張應力，並且多晶矽能夠收縮並且然後降低張應力。根據本發明的一些方面，第一部分330可能因各種原因發生形變，所述原因例如是摻雜多晶矽材料的固有應變應力、摻雜多晶矽中的孔隙的變化。在一些示例中，在用於第一部分330的多晶矽層的沉積期間，例如由於縫隙開口的高深寬比，可以在多晶矽層中形成孔隙335。孔隙335的形狀可能在接下來的製程期間發生變化，並且在示例中引起第一部分330的變形以及整個晶圓的變形，例如第3A圖中的虛線所示。
一般地，在陣列共用源極（ACS）形成之後，對晶圓施加熱處理以將多晶矽的材料特性調節為適於在鎢沉積時吸收張應力。
根據本發明的一些方面，在晶圓製作的一個或複數個稍後階段對晶圓施加進一步的熱處理，以使用多晶矽的材料特性來控制晶圓翹曲。要指出的是，由於各種因素，例如第一部分330的固有應變應力、孔隙335的形狀變化以及其他可能引起晶圓翹曲的因素，使用熱處理控制多晶矽的材料特性並因而控制晶圓翹曲的技術可以被用來控制晶圓翹曲。
根據本發明的一個方面，熱製程可以被適當地設計為降低或者去除多晶矽的固有應變應力，以便控制晶圓翹曲。根據本發明的另一方面，熱處理可以被適當地設計為減少或者去除多晶矽中的孔隙，以便控制晶圓翹曲。
在一些實施例中，縫隙結構211、212(A)、212(B)、213(A)、213(B)和214由相同的結構和部件形成。要指出的是，縫隙結構跨越記憶體產品區設置，並且具有相對較大的面積覆蓋率，並且能夠對晶圓施加相對較大的翹曲調整。還應當指出，在示例中，縫隙結構211、212(A)、212(B)、213(A)、213(B)和214沿某一方向（例如X方向）延伸。在示例中，多晶矽中的孔隙沿X方向延伸，並且因而縫隙結構211、212(A)、212(B)、213(A)、213(B)和214中的多晶矽（例如）在Y方向上具有相對較大的翹曲調整。在一些示例中，沿Y方向延伸的虛設縫隙結構可以被置於切割道中，以（例如）提供在X方向上的翹曲調整。
在一些實施例中，縫隙結構212(B)和213(B)可以是按照不同於縫隙結構212(A)和213(A)的方式形成的。在一些實施例中，例如，晶圓可以包括處於切割道中的虛設縫隙結構，並且虛設縫隙結構可以具有與縫隙結構211、212(A)、212(B)、213(A)、213(B)和214相同的方向或不同的方向，並且可以由與縫隙結構212(A)和213(A)相同的結構和部件形成。例如，縫隙結構211、212(A)、212(B)、213(A)、213(B)和214在X方向上延伸，並且虛設縫隙結構可以在Y方向上延伸。
根據本發明的一方面，形成縫隙結構212(A)和213(A)的多晶矽的材料特性可以隨著不同的熱分布概況而變化。在示例中，使溫度迅速升高到大約1000℃並且之後使溫度快速下降的尖峰熱製程能夠使多晶矽硬化（因而多晶矽不會收縮很多），並使多晶矽的材料特性穩定，因而多晶矽的材料特性不會發生太多變化。在另一示例中，使溫度逐漸升高到（例如）800℃並且之後使溫度逐漸下降的漸進熱製程能夠減少多晶矽中的孔隙，並且因而使多晶矽收縮得更多。
在一些實施例中，多種熱分布概況可以被表徵為在不同的熱分布概況下確定多晶矽的材料特性。
根據本發明的一方面，可以根據晶圓翹曲的嚴重性使用不同的熱處理方式。在示例中，當晶圓翹曲不嚴重（例如處於可接受範圍中）時，使溫度快速（例如，上升時間短於上升時間限制）升高到（例如）從800℃到1000℃的範圍並使溫度保持預定義的短時間段（例如，所述預定義的短時間段短於時間限制）能夠使多晶矽快速生長出填充孔隙或者減少孔隙的晶粒。應當指出，在其他示例中，溫度範圍不限於從800℃到1000℃的範圍。在該類型的熱製程的示例中，在孔隙減少或消失時，可以降低由孔隙引起的應力，以改善翹曲。
在另一示例中，當晶圓翹曲相對較大（例如超出可接受範圍）時，可以使用包括兩個溫度升高步驟的熱製程來減少孔隙的數量或尺寸，或者去除孔隙，並且施加晶圓翹曲調整。第一步驟使溫度升高到相對較低的溫度範圍，例如從600℃到800℃的範圍，並使溫度保持預定的持續時間。在第一步驟的持續時間期間，可以形成新的鍵合來連接孔隙的相對側，並且新的鍵合使大的孔隙分解成更小的孔隙，例如第3B圖中所示的較小孔隙336。第二步驟使溫度升高到相對較高的溫度範圍，例如從800℃到1000℃的範圍，並且使溫度保持預定義的時間段，以填充孔隙並且使多晶矽固化。在該類型的熱製程的示例中，在孔隙減少或消失時，可以降低由孔隙引起的應力，以改善翹曲。應當指出，低溫範圍和高溫範圍不限於上述示例。在一些實施例中，可以改變兩個溫度升高步驟的順序，因而在低溫步驟之前進行高溫步驟。
第5圖示出了根據本發明的一些實施例的熱分布概況示例500(A)到500(H)。每個熱分布概況示出了隨著時間（t）變化的溫度（T）的分布概況。熱分布概況可以具有不同的熱參數。例如，熱分布概況500(A)使溫度逐漸升高並且之後使溫度逐漸下降。熱分布概況500(B)使溫度升高到高溫，使高溫保持一定持續時間，並且之後降低溫度。熱分布概況500(C)使溫度升高到高溫並且之後使溫度下降，而不保持高溫。熱分布概況500(D)使溫度迴圈升高和降低。
應當指出，熱分布概況500(A)-500(H)只是示例，可以使用其他適當的熱分布概況。還應當指出，可以針對熱分布概況改變各種參數，例如高溫的值、高溫的保持持續時間、溫度坡升/坡降的斜率、溫度坡升/坡降迴圈的次數等等。
根據本發明的一方面，可以基於晶圓翹曲測量來確定適當的熱製程。在一些實施例中，用於形成金屬層的後段（BEOL）製程一般使用相對較低的溫度，並且因而BEOL製程幾乎不引起晶圓翹曲的變化。在一些示例中，在BEOL製程之前，進行熱製程以將晶圓翹曲調整到可接受範圍，因而最終晶圓的晶圓翹曲可以處於可接受範圍中。在另一示例中，在對晶圓翹曲敏感的製程之前，進行熱製程以將晶圓翹曲調整到可接受範圍中。
第6圖示出了概括根據本發明的一些實施例的製程示例600的流程圖。可以進行製程600以在一個或複數個晶圓上製作3D半導體元件，並且將晶圓翹曲控制在可接受範圍中。在一些示例中，基於對用於形成閘縫隙中的陣列共用源極連接的多晶矽材料的熱製程來進行晶圓翹曲控制。在示例中，多晶矽材料被表徵為確定熱-應力關係。之後，基於多晶矽材料的面積覆蓋率，可以確定熱-翹曲調整關係。在另一示例中，在對確定多晶矽材料的熱-翹曲調整關係的表徵中，使用特定的3D半導體元件。之後，該製程開始於步驟S601並且進行至步驟S610。
在步驟S610，在基底上交替堆疊犧牲閘極層和絕緣層以形成初始堆疊層。基底可以是任何適當基底，例如矽（Si）基底、鍺（Ge）基底、矽鍺（SiGe）基底和/或絕緣體上矽（SOI）基底。基底可以包括半導體材料，例如，IV族半導體、III-V族化合物半導體、或者II-VI族氧化物半導體。IV族半導體可以包括Si、Ge或SiGe。基底可以是體塊晶圓或者磊晶層。在一些示例中，絕緣層由諸如二氧化矽等的絕緣材料製成，並且犧牲層由氮化矽製成。在一些實施例中，之後在連接區中形成階梯。
在步驟S620，形成通道結構。在示例中，進行適當的平面化製程，以獲得相對平坦的表面。之後，使用微影技術在光阻和/或硬遮罩層中限定通道孔和虛設通道孔的圖案，並且使用蝕刻技術將所述圖案化轉移到犧牲層和絕緣層的堆疊層中。因而，在示例中，在陣列區250中形成通道孔，並且在連接區中形成虛設通道孔。
之後，在通道孔中形成通道結構，並且在虛設通道孔中形成虛設通道結構。在一些實施例中，虛設通道結構可以是與所述通道結構一起形成的，因而虛設通道結構是由與通道結構相同的材料形成的。在一些實施例中，虛設通道結構是按照不同於通道結構的方式形成的。
在步驟S630，形成閘縫隙（在一些示例中又稱為縫隙開口）。在一些實施例中，蝕刻閘縫隙以作為所述堆疊層中的溝槽。在一些示例中，連接區中的閘縫隙具有與陣列區中的閘縫隙相同的間距。
在步驟S640，形成實際閘極。在一些實施例中，使用閘縫隙，由閘極層替換犧牲層。在示例中，經由閘縫隙施加針對犧牲層的蝕刻劑，以去除犧牲層。在示例中，犧牲層由氮化矽製成，並且經由閘縫隙施加熱硫酸（H 2SO 4），以去除犧牲層。此外，經由閘縫隙形成用於陣列區中的電晶體的閘極堆疊層。在示例中，閘極堆疊層由高k介電質層、黏膠層和金屬層形成。高k介電質層可以包括提供相對較大的介電常數的任何適當材料，例如氧化鉿（HfO 2）、氧化矽鉿（HfSiO 4）、氮氧化矽鉿（HfSiON）、氧化鋁（Al 2O 3）、氧化鑭（La 2O 3）、氧化鉭（Ta 2O 5）、氧化釔（Y 2O 3）、氧化鋯（ZrO 2）、氧化鈦鍶（SrTiO 3）、氧化矽鋯（ZrSiO 4）、氧化鋯鉿（HfZrO 4）等。黏膠層可以包括難熔金屬，例如鈦（Ti）、鉭（Ta）和它們的氮化物，例如TiN、TaN、W2N、TiSiN、TaSiN等。金屬層包括具有高導電性的金屬，例如鎢（W）、銅（Cu）等。
在步驟S650，將具有多晶矽的填充結構填充到閘縫隙中。在一些實施例中，形成隔離層。例如，在形成閘極層之後，可以去除閘極層的接近閘縫隙的部分，以在側壁上形成凹陷。之後，在閘縫隙的側壁上形成隔離。例如，沉積隔離層以覆蓋側壁上的凹陷、閘縫隙的側壁和底部。
在一些實施例中，在沉積隔離層之後，可以進行蝕刻製程來去除隔離層的處於閘縫隙的底部的部分，以暴露基底。之後，可以對處於閘縫隙的底部的基底進行摻雜（例如，透過離子佈植或熱擴散），以形成摻雜區作為陣列共用源極區。
此外，在一些實施例中，在閘縫隙中沉積一個或複數個多晶矽層。在一些實施例中，可以對一個或複數個多晶矽層進行適當摻雜。此外，可以去除閘縫隙外的多晶矽層，並且進行深蝕刻製程，以去除閘縫隙中的多晶矽層的上部，從而在每個閘縫隙中形成凹陷。之後，可以在晶圓上沉積鎢，以填充處於閘縫隙的上部的凹陷。可以透過化學機械拋光（CMP）製程去除閘縫隙外的多餘的鎢層。
在步驟S655，在用於翹曲控制的熱製程之前進行一些中間製程。在一些示例中，中間製程對晶圓翹曲不敏感。在一些示例中，中間製程可以是後段（BEOL）製程之前的適當製程。一般地，BEOL製程使用相對較低的溫度，並且對晶圓翹曲幾乎沒有影響。在示例中，可以基於對晶圓翹曲的製程敏感度來確定進行熱製程的階段。在另一示例中，用於翹曲控制的熱製程處於BEOL製程之前。
在步驟S660，測量當前的晶圓翹曲。在一些實施例中，可以測量晶圓弓彎。
在步驟S670，基於對晶圓翹曲的測量以及熱-翹曲調整關係來確定熱分布概況。在示例中，當晶圓翹曲處於可接受範圍內時，不需要熱製程。當晶圓翹曲處於可接受範圍外時，確定熱分布概況以使多晶矽施加應力以抵消晶圓翹曲，因而所確定的熱分布概況可以將晶圓翹曲拉回到可接受範圍中。在示例中，熱分布概況選自被預先表徵為用於翹曲調整的複數個熱分布概況。在另一示例中，可以確定熱分布概況的某些參數，例如坡升/坡降的溫度、溫度的坡升/坡降速度、溫度的保持時間以及溫度的坡升/坡降的迴圈次數等等。
在一些實施例中，預先表徵的熱分布概況和對應的翹曲調整以查閱資料表的形式儲存在記憶體中。之後，當確定了較佳的翹曲調整（例如，用以將晶圓翹曲拉到可接受範圍中）時，可以基於查閱資料表確定對應的熱分布概況。
在一些其他實施例中，可以基於表徵以方程的形式（例如，線性方程、非線性方程等）確定熱分布概況的一個或複數個參數與翹曲調整的關係。之後，當確定了較佳的翹曲調整（例如，用以將晶圓翹曲拉到可接受範圍中）時，可以基於所述方程確定熱分布概況的一個或複數個參數。
在步驟S680，基於所確定的熱分布概況對晶圓進行製程。
在步驟S690，可以對半導體元件進行進一步的製程。例如，可以進行BEOL製程。
前文概述了幾個實施例的特徵，從而使本領域技術人員可以更好地理解本發明的各方面。本領域技術人員應當認識到，他們可以容易地使用本發明作為基礎來設計或者修改其他的製程和結構，以達到與文中介紹的實施例相同的目的和/或實現與之相同的優點。本領域技術人員還應當認識到，這樣的等價構造不脫離本發明的精神和範圍，而且他們可以在本文中做出各種變化、替換和更改，而不脫離本發明的精神和範圍。
100:半導體元件 110:儲存部分 120:儲存平面 130:儲存塊 140:塊部分 211、212(A)、212(B)、213(A)、213(B)、214:縫隙結構 215:頂部選擇閘極切口 222:虛設通道結構 241、242、243:指部 250:陣列區 251:儲存串 260:連接區 261:頂部選擇閘極連接區 264、265、274、275:接觸結構 270:儲存單元閘極連接區 310:隔離層 320:摻雜區 330:第一部分 335:孔隙 336:較小孔隙 340:第二部分 440:部分 500(A)-500(H):熱分布概況 600:製程 A-A’:線 S601、S610、S620、S630、S640、S650、S655、S660、S670、S680、S690:步驟 X、Y、Z:方向
透過結合圖式閱讀下述詳細描述，本發明的各方面將得到最佳的理解。應當指出，根據本領域的慣例，各種特徵並非是按比例繪製的。實際上，為了討論的清楚起見，可以任意增大或者縮小各種特徵的尺寸。 第1圖示出了根據本發明的一些實施例的半導體元件的自頂向下視圖。 第2圖示出了根據本發明的一些實施例的半導體元件中的塊部分的自頂向下視圖。 第3A圖示出了根據本發明的一些實施例的塊部分的截面圖。 第3B圖示出了根據本發明的一些實施例的熱製程期間的塊部分的截面圖。 第4圖示出了根據本發明的一些實施例的處於製作期間的半導體元件的塊部分的透視圖的示例。 第5圖示出了根據本發明的一些實施例的熱分布概況示例。 第6圖示出了概括根據本發明的一些實施例的用於製作半導體元件的製程示例的流程圖。
600:製程
S601、S610、S620、S630、S640、S650、S655、S660、S670、S680、S690:步驟

Claims (20)

  1. 一種用於晶圓翹曲控制的方法，包括： 在晶圓上的縫隙開口中形成填充結構； 測量所述晶圓的翹曲參數； 基於所述翹曲參數確定將翹曲參數調整到目標範圍中的熱分布概況；以及 進行具有所確定的熱分布概況的製程，以將所述翹曲參數調整到所述目標範圍中。
  2. 根據請求項1所述的方法，其中，在所述晶圓上的所述縫隙開口中形成所述填充結構包括： 利用以熱-翹曲調整關係為特徵的多晶矽在所述晶圓上的所述縫隙開口中形成所述填充結構； 基於所述熱-翹曲調整關係確定用於將所述翹曲參數調整到所述目標範圍中的所述熱分布概況。
  3. 根據請求項2所述的方法，其中，基於所述熱-翹曲調整關係確定用於將所述翹曲參數調整到所述目標範圍中的所述熱分布概況還包括： 基於查閱資料表確定所述熱分布概況，所述查閱資料表儲存具有對應的翹曲調整的複數個熱分布概況。
  4. 根據請求項2所述的方法，其中，基於所述熱-翹曲調整關係確定用於將所述翹曲參數調整到所述目標範圍中的所述熱分布概況還包括： 基於熱參數和所述翹曲調整的方程確定所述熱分布概況。
  5. 根據請求項1所述的方法，其中，所述填充結構至少部分地包括多晶矽材料。
  6. 根據請求項5所述的方法，還包括： 使用所述熱分布概況填充所述多晶矽材料中的孔隙。
  7. 根據請求項5所述的方法，其中，所述填充結構包括多晶矽材料的第一部分和金屬材料的第二部分。
  8. 根據請求項5所述的方法，其中，所述填充結構包括摻雜多晶矽的第一部分和金屬材料的第二部分。
  9. 根據請求項5所述的方法，還包括： 在所述縫隙開口中沉積形成第一填充結構的多晶矽層； 去除所述第一填充結構的上部，以在所述縫隙開口中形成凹陷；以及 將金屬層沉積到所述縫隙開口中的所述凹陷中。
  10. 根據請求項5所述的方法，還包括： 在所述縫隙開口中沉積形成多晶矽填充部分的多晶矽層，所述多晶矽填充部分在所述多晶矽中至少具有孔隙；以及 進行具有所確定的熱分布概況的所述製程，以填充所述孔隙。
  11. 根據請求項10所述的方法，其中，進行具有所確定的熱分布概況的所述製程以填充所述孔隙還包括： 當所述翹曲參數處於所述目標範圍中時，使用於所述製程的溫度在短於上升時間限制的時間段中升高。
  12. 根據請求項10所述的方法，其中，進行具有所確定的熱分布概況的所述製程以填充所述孔隙還包括： 使所述溫度在所述製程的第一步驟中升高到第一溫度達到一定持續時間；以及 使所述溫度在所述製程的第二步驟中升高到第二溫度。
  13. 根據請求項12所述的方法，還包括： 透過所述第一步驟將所述孔隙分解成較小孔隙；以及 透過所述第二步驟填充所述較小孔隙。
  14. 根據請求項1所述的方法，還包括： 沿垂直於半導體元件的基底的方向交替堆疊犧牲閘極層和絕緣層，以在所述基底上形成交替的犧牲閘極層和絕緣層的堆疊層； 在所述交替的犧牲閘極層和絕緣層的堆疊層中形成通道結構；以及 在所述交替的犧牲閘極層和絕緣層的堆疊層中形成所述縫隙開口。
  15. 根據請求項14所述的方法，還包括： 經由所述縫隙開口利用閘極層替換所述犧牲閘極層。
  16. 根據請求項15所述的方法，還包括： 在所述縫隙開口中形成所述填充結構之前在所述縫隙開口的側壁上形成隔離層。
  17. 根據請求項16所述的方法，還包括： 在所述縫隙開口的底部形成摻雜區，所述摻雜區至少導電連接至通道結構的源極端子。
  18. 根據請求項1所述的方法，其中，基於所述翹曲參數確定用於將所述翹曲參數調整到所述目標範圍中的所述熱分布概況還包括： 確定以下中的至少一者：用於坡升/坡降的溫度、溫度的坡升/坡降速度、溫度的保持時間、以及溫度的坡升/坡降的迴圈次數。
  19. 根據請求項1所述的方法，還包括： 確定所述晶圓的製作製程中的插入具有所確定的熱分布概況的所述製程的階段。
  20. 根據請求項1所述的方法，還包括： 將現有製程改變為具有所確定的熱分布概況。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI792326B (zh) * 2020-09-23 2023-02-11 美商西方數位科技公司 積體電路及用於在其中偵測翹曲之方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111557049B (zh) 2020-03-31 2021-11-23 长江存储科技有限责任公司 三维存储设备及其形成方法
CN111819691B (zh) * 2020-05-25 2021-04-16 长江存储科技有限责任公司 存储器件及其形成方法
CN111627917B (zh) * 2020-05-29 2021-04-20 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
US20220028884A1 (en) * 2021-03-10 2022-01-27 Kioxia Corporation Semiconductor storage device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003072851A1 (fr) 2002-02-28 2003-09-04 Zeon Corporation Procede de plaquage partiel, support en resine partiellement plaque, et procede de production d'une plaquette de circuit multicouche
US20160086969A1 (en) * 2014-09-19 2016-03-24 Sandisk Technologies Inc. Three dimensional nand device having nonlinear control gate electrodes and method of making thereof
TW201836128A (zh) * 2017-03-17 2018-10-01 旺宏電子股份有限公司 具有分層的導體的三維記憶體裝置
TWI669765B (zh) * 2018-08-16 2019-08-21 大陸商長江存儲科技有限責任公司 使用背面補償結構的晶圓平整度控制
TWI674666B (zh) * 2019-01-10 2019-10-11 大陸商長江存儲科技有限責任公司 用於減小立體記憶體件中的應力的結構和方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8580593B2 (en) * 2009-09-10 2013-11-12 Micron Technology, Inc. Epitaxial formation structures and associated methods of manufacturing solid state lighting devices
US9576830B2 (en) * 2012-05-18 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for adjusting wafer warpage
CN103035502A (zh) * 2012-08-01 2013-04-10 上海华虹Nec电子有限公司 Igbt栅极沟槽多晶硅的填充方法
JP6432458B2 (ja) * 2015-07-07 2018-12-05 東京エレクトロン株式会社 基板処理装置、基板処理方法及び記憶媒体
JP6444909B2 (ja) * 2016-02-22 2018-12-26 東京エレクトロン株式会社 基板処理方法、基板処理装置及びコンピュータ読み取り可能な記録媒体
CN107170696B (zh) * 2017-04-21 2020-03-31 青岛杰生电气有限公司 晶圆生长控制装置和方法
US10571337B2 (en) * 2017-05-26 2020-02-25 Applied Materials, Inc. Thermal cooling member with low temperature control
CN107658310B (zh) * 2017-08-31 2020-04-14 长江存储科技有限责任公司 降低晶片翘曲的共源极阵列形成方法
CN107731743A (zh) * 2017-08-31 2018-02-23 长江存储科技有限责任公司 一种多晶硅部分替换钨的应力控制方法及结构
CN107946215A (zh) * 2017-11-23 2018-04-20 长江存储科技有限责任公司 晶圆翘曲状态调整方法
US10269602B1 (en) * 2017-11-28 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Wafer warpage inspection system and method using the same
US20200360722A1 (en) * 2017-12-04 2020-11-19 Ellex Medical Pty Ltd. Photobiomodulation device for treating retinal disease
US11999018B2 (en) * 2018-08-31 2024-06-04 Indium Corporation SnBi and SnIn solder alloys

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003072851A1 (fr) 2002-02-28 2003-09-04 Zeon Corporation Procede de plaquage partiel, support en resine partiellement plaque, et procede de production d'une plaquette de circuit multicouche
US20160086969A1 (en) * 2014-09-19 2016-03-24 Sandisk Technologies Inc. Three dimensional nand device having nonlinear control gate electrodes and method of making thereof
TW201836128A (zh) * 2017-03-17 2018-10-01 旺宏電子股份有限公司 具有分層的導體的三維記憶體裝置
TWI669765B (zh) * 2018-08-16 2019-08-21 大陸商長江存儲科技有限責任公司 使用背面補償結構的晶圓平整度控制
TWI674666B (zh) * 2019-01-10 2019-10-11 大陸商長江存儲科技有限責任公司 用於減小立體記憶體件中的應力的結構和方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI792326B (zh) * 2020-09-23 2023-02-11 美商西方數位科技公司 積體電路及用於在其中偵測翹曲之方法
US11682595B2 (en) 2020-09-23 2023-06-20 Western Digital Technologies, Inc. System and method for warpage detection in a CMOS bonded array

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