TWI703692B - 多晶粒封裝技術 - Google Patents
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Abstract
本案的具體例可關於一種封裝,其包括一封裝基板,該基板具有在該封裝基板的一第一側上的一第一晶粒與在該封裝基板的一第二側上的一第二晶粒。焊球可與該封裝基板的該第二側和該第二晶粒耦合,俾使該焊球係大約共平面。可說明及/或主張其他具體例。
Description
本揭示內容大致上關於積體電路(IC)封裝的領域,且更尤其,關於多晶粒IC封裝的領域。
在某些應用中,舉例來說,例如可穿戴或移動式裝置的電子裝置,該電子裝置的尺寸在該電子裝置的設計考量可為重要事項。舉例來說,就電子裝置而言,具有小型腳位(footprint)或相對較低的z-高度可令人滿意。這些考量可進一步驅使在該電子裝置中IC封裝規格的考量。作為一個例子,為使電子裝置的規格能夠相對較小,多晶片或多晶粒封裝(在本案中統稱為多晶粒封裝)的腳位可為重要的元素。
更進一步的考量可為用於該電子裝置的多晶粒封裝的成本。舉例來說,組件成本可為電子裝置成本的顯著驅動因素。因此,就電子裝置而言,使用相對低成本的多晶粒封裝可令人滿意。
依據本發明之一實施例,係特地提出一種封裝,其包含:一封裝基板,其具有一第一側和與該第一側相對的一第二側;一第一晶粒,其與該封裝基板的第一側耦合;一第二晶粒,其具有一第一側和與該第一側相對的一第二側,其中該第二晶粒的第一側係與該封裝基板的第二側耦合;一第一焊球,其具有一第一側和與該第一側相對的一第二側,其中該第一焊球的第一側與該封裝基板的第二側耦合;以及一第二焊球,其具有一第一側和與該第一側相對的一第二側,其中該第二焊球的第一側與該第二晶粒的第二側耦合,且該第一和第二焊球的第二側係大約共平面。
100、200、300、500、600、700‧‧‧多晶粒封裝
105、205、305、405、505、605、705‧‧‧覆頂鑄模
110‧‧‧第一晶粒
115、215、315、415、515、615、715‧‧‧封裝基板
120、220、320‧‧‧基板
125‧‧‧第二晶粒
130、230、530、630‧‧‧鑄模
135、140、235、240、335、340、535、540、635、640、735、740‧‧‧焊球
145、245、545、645‧‧‧基板貫通鑄模互連
150、550‧‧‧晶粒貫通鑄模互連
155、255、355‧‧‧焊接互連
170、270、370、470、570、670、770‧‧‧黏合層
210、225、310、325、410、425、510、525、610、625、710、725‧‧‧晶粒
800、900、1000‧‧‧製程
805、810、815、820、825、905、910、915、920、925、1005、1010、1025‧‧‧步驟
1100‧‧‧計算裝置
1102‧‧‧主機板
1104‧‧‧處理器
1106‧‧‧通信晶片
1108‧‧‧儲存裝置
藉由下列詳細說明與附圖,將容易地理解具體例。為幫助本說明,相似的參考編號表示相似的結構元件。具體例是以舉例的方式,而非以限制的方式繪示於附圖的圖示中。
圖1是根據各式具體例之多晶粒封裝的一具體例的簡化剖面圖。
圖2是根據各式具體例之多晶粒封裝的一另擇具體例的簡化剖面圖。
圖3是根據各式具體例之多晶粒封裝的一另擇具體例的簡化剖面圖。
圖4-A、4-B、和4-C是根據各式具體例製作圖1、2、或3的多晶粒封裝的各式階段的簡化剖面圖。
圖5-A、5-B、和5-C是根據各式具體例製作圖1
的多晶粒封裝的各式階段的簡化剖面圖。
圖6-A、6-B、和6-C是根據各式具體例製作圖2的多晶粒封裝的各式階段的簡化剖面圖。
圖7-A和7-B是根據各式具體例製作圖3的多晶粒封裝的各式階段的簡化剖面圖。
圖8是用於生成例如圖1之多晶粒封裝的多晶粒封裝的例示製程流程圖。
圖9是用於生成例如圖2之多晶粒封裝的多晶粒封裝的例示製程流程圖。
圖10是用於生成例如圖3之多晶粒封裝的多晶粒封裝的例示製程流程圖。
圖11是根據各式具體例可包括圖1-3之封裝的例示計算裝置。
本案的具體例可關於一種封裝,該封裝包括一封裝基板,該基板具有在該封裝基板的一第一側上的一第一晶粒與在該封裝基板的一第二側上的一第二晶粒。焊球可與該封裝基板的該第二側和該第二晶粒耦合,俾使該焊球係大約共平面。
在一些具體例中,該焊球可經由在一鑄模中的導電貫通鑄模互連與該封裝基板和該第二晶粒耦合。在一些具體例中,第一焊球可經由在一鑄模中的一貫通鑄模互連與該封裝基板耦合,且第二焊球可直接地與該第二晶粒耦
合。在這些具體例中,該焊球可彼此具有大約類似的直徑。
在其他具體例中,第一焊球可直接地與該封裝基板耦合且第二焊球可直接地與該第二晶粒耦合。在這些具體例中,該第一焊球的直徑可大於該第二焊球的直徑。
在下列詳細說明中,參照形成本案一部分的附圖,其中通篇相似的編號標示相似的部件,且其中以例示方式顯示本揭示內容可實行的主張標的。應理解的是可使用其他具體例且可進行結構上或邏輯的變化,而不逸離本揭示內容的範疇。因此,下列詳細說明不應以限制性的意義理解,且具體例的範疇係由隨附申請專利範圍及其等效物界定。
就本揭示內容目的而言,用語「A及/或B」意指(A)、(B)、或(A與B)。就本揭示內容目的而言,用語「A、B、及/或C」意指(A)、(B)、(C)、(A與B)、(A與C)、(B與C)、或(A、B、與C)。
該說明使用了用語「在一具體例中」或「在具體例中」,其可各指稱一些或不同具體例的一或多者。再者,術語「包含」、「包括」、「具有」、等等在用於本揭示內容的具體例時是同義的。
術語「耦合於」連同其衍生物可用於本案。「耦合」可意指下列一或多者。「耦合」可意指二或多個元件係直接地實際接觸或電接觸。然而,「耦合」亦可意指二或多個元件彼此間接地接觸,但仍彼此合作或相互作用,以及可意指一或多個其他元件在該元件之間耦合或連接,此稱
為彼此耦合。
在各式具體例中,用語「在一第二層上形成一第一層」可意指該第一層係形成於該第二層上方,且該第一層的至少一部分可與該第二層的至少一部分直接接觸(譬如,直接實際及/或電接觸)或間接接觸(譬如,在該第一層與該第二層之間具有一或多個其他層)。
圖1描繪根據本案各式具體例的例示多晶粒封裝100。在具體例中,該封裝100可包括安裝在一封裝基板115的相對側的一第一晶粒110與一第二晶粒125。在具體例中,該第一及/或第二晶粒110及/或125可為處理器、記憶體、系統單晶片(SOC)、電源管理積體電路(PMIC)、記憶體SOC、或一些其他數位及/或類比IC。一般來說,該第一及/或第二晶粒110及/或125可為具有多個電性互連的矽晶片,該晶片利用焊點幫助該晶片連接至一基板。在一些具體例中,該晶粒110及/或125可為半導體積體電路-類比、數位、或舉例來說,微機電系統(MEMs)裝置。此外,在一些具體例中,該晶粒125可經由一黏合層170與該封裝基板115耦合。在具體例中,該黏合層170可為或可包括以環氧樹脂為基質的複合材料。舉例來說,該黏合層170可為或可包括一有機黏著劑,例如與填充劑混合的環氧樹脂,該填充劑係至少部分基於所欲的電、熱、及/或機械特性選擇。此類黏著劑的例子可包括填充矽土及/或填充銀的環氧樹脂黏著劑。
在一些具體例中,該第二晶粒125可藉由一鑄模
130膠封。在具體例中,該鑄模130可為環氧樹脂材料或一些其他類型的相對電及/或熱中性介電材料。舉例來說,在一些具體例中,該鑄模130可為或可包括具有專門配製之填充劑顆粒的環氧樹脂材料,以摻雜組合的環氧樹脂+填充劑複合材料的機械特性。
在具體例中,該鑄模可包括數個貫通鑄模互連。明確地說,該鑄模130可包括一或多個基板貫通鑄模互連145與一或多個晶粒貫通鑄模互連150。在具體例中,該基板貫通鑄模互連145及/或晶粒貫通鑄模互連150可藉由使用以雷射為基礎的鑽孔工具之燒蝕製程形成,接著藉由焊料或另擇的導電材料填充製程,以製造經由該互連145及/或150的電性連接。製程的另擇說明可為包括雷射燒蝕、清潔、且隨後沉積錫膏與回流焊的製程。
如圖1可看到,基板貫通鑄模互連145可大致上連接該鑄模130外部的一焊球140至該封裝基板115。同樣地,該(多個)晶粒貫通鑄模互連150可大致上連接該鑄模130外部的一焊球135至該晶粒125。在一些具體例中,該焊球140和135可大致上配置成一球形陣列(BGA),而在其他具體例中,該焊球140及/或135可配置成另擇的圖樣或形態。如圖1顯示,焊球140和135的直徑可大約彼此相等。
如本案所述,該(多個)貫通鑄模互連145和150可為導電性。即,彼等可填充有導電材料,該導電材料係構形成傳送該焊球135/140與該晶粒125或封裝基板115之間的電信號。此外,儘管該(多個)貫通鑄模互連145和150可說
明為分別地與該封裝基板115及/或晶粒125耦合,但應認知的是該(多個)貫通鑄模互連145及/或150,且尤其該(多個)貫通鑄模互連145及/或150的導電元件,可與該封裝基板115及/或晶粒125的一電極或其他導電元件耦合。為了清晰起見,本案未顯示(多個)電極。
儘管圖1只標示單個基板貫通鑄模互連145、單個焊球135、單個晶粒貫通鑄模互連150、和單個焊球140,但應理解的是為了清晰和可閱讀性起見,未標示圖1的每個元件。儘管並未標示每個元件,但圖1可解釋為描繪合計六個基板貫通鑄模互連145,其分別地與焊球140耦合。同樣地,圖1可解釋為描繪合計四個晶粒貫通鑄模互連150,其分別地與焊球135耦合。該焊球135/140或貫通鑄模互連145/150的數目和確切的配置在其他具體例中可有所異動且可大於或小於圖1描繪的數目。另外應理解的是圖1係意欲呈現三維結構的截面,以及在其他具體例中,在圖1平面的後方及/或前方可有額外的互連和焊球行列。
該焊球135和140可統稱為焊接互連155,且可,舉例來說,為一中間級互連(MLI)或一第二級互連(SLI),該焊接互連可將該封裝100耦合至一基板120。在具體例中,該基板120可為印刷電路板(PCB)的基板。在其他具體例中,舉例來說,該基板120可為一中介物的基板。在其他具體例中,該基板120可為另一個適宜的基板。在一些具體例中,該封裝100可經由安裝在該基板120上的一插座(未顯示)與該基板120耦合。在其他具體例中,該封裝100可表面安
裝至該基板120。
在圖1可看到,在封裝100中,該晶粒110和125可大致上彼此垂直地定向。換一種方式說,在圖1顯示的方向中,相對於該基板120,該晶粒110可在該晶粒125的「上方」或「頂部上」。應理解的是在圖1中描繪的特定配置僅係一個例子,而在其他具體例中,該晶粒110和125可從圖1描繪的該等位置至少部分地橫向偏移,俾使該晶粒110和125並不如圖1描繪的直接地垂直對齊。舉例來說,在一些具體例中,晶粒110及/或125可在圖1描繪的該等相應位置的左方或右方。此外,並非僅只單個晶粒110或單個晶粒125,在一些具體例中,晶粒110及/或晶粒125在所給定的層可包括多個晶粒而非單個晶粒。
在具體例中,焊接互連155的焊球135和140可大致上彼此共平面。如本案使用,「共平面」可指稱一配置,其中該焊球135和140相對於該封裝基板115與該基板120可大致上彼此水平。因為該焊接互連155的該焊球135和140係大致上共平面,當該封裝100放置在該基板120上時,該焊接互連155可大致上均勻地與該基板120連接。明確地說,當該封裝100係如圖1顯示般放置在該基板120上時,該焊球135和140離該封裝基板115最遠的一部分可實質上均勻地與該基板120耦合。
該封裝基板115可具有一或多個導線、通孔、或可攜帶貫通該封裝基板115的該晶粒110和125之間、或晶粒110與焊球140之間的信號的其他結構(未顯示)。明確地說,
該基板貫通鑄模互連145可構形成攜帶該封裝基板115與該焊球140之間的信號。同樣地,該晶粒貫通鑄模互連150可構形成攜帶該晶粒125與該焊球135之間的信號。作為一個例子,信號可從晶粒110經由在該封裝基板115的一或多個導線或通孔傳至基板貫通鑄模互連145,其中該信號可隨後傳至焊球135且從焊球135傳至基板120(或反之亦然)。或者,信號可從晶粒125經由晶粒貫通鑄模互連150傳至焊球135,且從焊球135傳至基板120(或反之亦然)。
在一些具體例中,該封裝100可任擇地包括可部分地或全部地膠封晶粒110的一覆頂鑄模105。在具體例中,該覆頂鑄模105可為一環氧樹脂材料或一些其他電及/或熱中性的材料,如參照鑄模130的上述說明。
圖2描繪多晶粒封裝200的另擇具體例。在具體例中,該多晶粒封裝200可包括一晶粒210和一晶粒225、一封裝基板215、一覆頂鑄模材料205、和一黏合層270,其可分別地類似於晶粒110、晶粒125、封裝基板115、覆頂鑄模材料105、和黏合層170。該封裝200可進一步包括一或多個基板貫通鑄模互連245,其可類似於圖1的基板貫通鑄模互連145。在具體例中,該封裝200可進一步包括一焊接互連255,該焊接互連可包括一或多個焊球235和240,該等可分別地類似於焊接互連155、焊球135、和焊球140。如圖2顯示,焊球235和240的直徑可大約相等。
該封裝200可進一步包括可由類似於鑄模130的材料建構的一鑄模230。然而,在圖2描繪的具體例中,該
鑄模230可僅部分地膠封該晶粒225。因此,該鑄模230可僅包括介於該封裝基板215與該焊球240之間的一基板貫通鑄模互連245,該互連可類似於該基板貫通鑄模互連145。該焊接互連255的焊球235可直接地與該晶粒225、或該晶粒225的墊(未顯示)耦合。
類似於圖1的封裝100,在該封裝200中,該晶粒210和225可大致上彼此垂直地定向。換一種方式說,在圖2顯示的方向中,相對於該基板220,該晶粒210可在該晶粒225的「上方」或「頂部上」。然而,如參照圖1的說明,在其他具體例中,晶粒210或225的一或兩者可從圖2顯示的該等位置橫向偏移(即,至圖像的右方或左方)。
類似於封裝100,焊接互連255的焊球235和240可大致上彼此共平面。因為該焊接互連255的焊球235和240係大致上共平面,當該封裝200放置在該基板220上時,該焊接互連255可大致上均勻地與該基板220連接。明確地說,當該封裝200係如圖2顯示般放置在該基板220上時,該焊球235和240離該封裝基板215最遠的一部分可實質上均勻地與該基板220耦合。
如上說明,該封裝基板215可具有一或多個導線、通孔、或可攜帶貫通該封裝基板215的該晶粒210和225之間、或晶粒210和焊球240之間的信號的其他結構(未顯示)。明確地說,該基板貫通鑄模互連245可構形成攜帶該封裝基板215與該焊球240之間的信號。作為對比,該晶粒225可直接地耦合至(舉例來說,經由該晶粒225的一或多個
墊)該焊球235。作為一個例子,信號可從晶粒210經由在該封裝基板215中的一或多個導線或通孔傳至該基板貫通鑄模互連245,其中該信號可隨後傳至焊球235以及從焊球235傳至基板220(或反之亦然)。此外,信號可從晶粒225直接地傳至焊球235,以及從焊球235至基板220(或反之亦然)。
應指出的是,在圖1中,該焊球140和135顯示為與該貫通鑄模互連145和150整合。作為對比,在圖2中,該焊球240和235顯示為不與該晶粒225或該基板貫通鑄模互連245整合。此差異只是為了例示不同替換例,本案的圖1、2、或一些其他圖的另擇具體例可描繪成一些或全部焊球係與該貫通鑄模互連、該晶粒、及/或該封裝基板整合或不整合。
圖3描繪多晶粒封裝300的另擇具體例。在具體例中,該多晶粒封裝300可包括晶粒310和晶粒325、封裝基板315、覆頂鑄模材料305、與黏合層370,其可分別類似於晶粒110、晶粒125、封裝基板115、覆頂鑄模材料105、與黏合層170。
在具體例中,該封裝300可進一步包括焊接互連355,該焊接互連可包括一或多個焊球335和340。如圖3顯示,焊球340的直徑可大於焊球335的直徑。舉例來說,該焊球335可經由晶粒325的一或多個墊(未顯示)直接地耦合至該晶粒325。同樣地,舉例來說,該焊球340可經由該封裝基板315的一或多個墊(未顯示)直接地耦合至該封裝基板315。
類似於圖3的封裝300,在封裝300中,該晶粒310和325可大致上彼此垂直地定向。換一種方式說,在圖3顯示的方向中,相對於該基板320,該晶粒310可在該晶粒325的「上方」或「頂部上」。然而,如參照圖1說明,在其他具體例中,晶粒310或325的一或兩者可從圖3顯示的該等位置橫向偏移(即,至圖像的右方或左方)。
類似於封裝100,該焊接互連355的焊球335和340可大致上彼此共平面。明確地說,因為焊球335直接地耦合至該晶粒325且焊球340直接地耦合至封裝基板315,所以該焊球340的直徑可大於該焊球335的直徑。此增加的直徑可允許該焊球335和340共平面,俾使該焊球340和335離該封裝基板315最遠的點可彼此大致上在水平方向呈現水平,如圖3顯示。因為該焊接互連355的該焊球335和340係大致上共平面,當該封裝300放置在該基板320上時,該焊接互連355可大致上均勻地與該基板320連接。明確地說,當該封裝300係如圖3顯示般放置在該基板320上時,該焊球335和340離該封裝基板315最遠的一部分可實質上均勻地與該基板320耦合。
如上說明,該封裝基板315可具有一或多個導線、通孔、或可攜帶貫通該封裝基板315的該晶粒310和325之間、或晶粒310和焊球340之間的信號的其他結構(未顯示)。作為一個例子,信號可從晶粒310經由在該封裝基板315中的一或多個導線或通孔傳至焊球340,以及從焊球340至基板320(或反之亦然)。此外,信號可從晶粒325直接地
傳至焊球335,以及從焊球335至基板320(或反之亦然)。
圖4-A至4-C描繪製作例如封裝100、200、或300的多晶粒封裝的各種階段。
起初,如圖4-A顯示,一晶粒410(其可類似於晶粒110、210、或310)可附著至一封裝基板415(其可類似於封裝基板115、215、或315)。接著,如圖4-B顯示,一覆頂鑄模405(其可類似於覆頂鑄模105、205、或305)可附著至該封裝基板415和該晶粒410,以完全地或部分地膠封該晶粒410。接著,如圖4-C顯示,該封裝基板415、覆頂鑄模405、和晶粒410可反轉,且一晶粒425(其可類似於晶粒125、225、或325),舉例來說,可藉由一黏合層470(其可類似於黏合層170、270、或370)附著至該封裝基板415。舉例來說,該晶粒425可在相對於該晶粒410之該封裝基板的一側上附著至該封裝基板415。
圖5-A至5-C描繪製作例如封裝100的多晶粒封裝的各種階段。明確地說,在圖5-A中描繪的階段可接續在圖4-C中描繪的階段之後製作。在圖5-A中描繪的階段可包括晶粒525、封裝基板515、覆頂鑄模505、黏合層570、與晶粒510,其可分別地類似於晶粒425、封裝基板415、覆頂鑄模405、黏合層470、和晶粒410。鑄模530(其可類似於鑄模130)可施用至該晶粒525和該封裝基板515,以膠封該晶粒525。明確地說,該鑄模530可藉由轉移模製施用。舉例來說,在一些具體例中,該鑄模530可藉由在基板的基質上方以條狀的格式壓縮或轉移模製一環氧樹脂調配物來施用。
然後,如圖5-B中描繪,一或多個基板貫通鑄模互連545(其可類似於基板貫通鑄模互連145)與晶粒貫通鑄模互連550(其可類似於晶粒貫通鑄模互連150)可形成於該鑄模530中。明確地說,該貫通鑄模互連545和550可藉由雷射燒蝕、清潔、和沉積錫膏與回流焊形成。舉例來說,在一些具體例中,該製程可包括使用以雷射為基礎的鑽孔工具之燒蝕製程,接著藉由焊料或另擇的導電材料填充製程,以製造經由該互連545及/或550的電性連接。
最後,如圖5-C描繪,多晶粒封裝500(其可類似於多晶粒封裝100)可藉由將一或多個焊球540和535(其可類似於焊球140和135)耦合至該貫通鑄模互連545和550形成。明確地說,該焊球540和535可藉由焊料回流製程耦合至該貫通鑄模互連545和550,該製程可包括在該貫通鑄模互連545和550上沉積助焊劑和焊球並加熱該材料,以回流焊接並將該焊球540和535結合至該貫通鑄模互連545和550。一般來說,該焊料回流製程可類似於使用焊料作為連接介質的通常用於連接兩金屬表面的製程。該表面可為裸金屬,像銅(Cu)、鎳(Ni)、金(Au)或可與該焊料反應的一些其他材料。在該連接製程期間,助焊劑材料可用於減少存在於金屬或焊料表面上的任何金屬氧化物。該回焊製程可在用於熔融焊料並與該金屬表面反應的足夠高溫進行。
圖6-A到6-C描繪製作例如封裝200的多晶粒封裝的各種階段。明確地說,在圖6-A中描繪的階段可接續在圖4-C中描繪的階段之後製作。在圖6-A中描繪的階段可包括
晶粒625、封裝基板615、覆頂鑄模605、黏合層670、和晶粒610,其可分別地類似於晶粒425、封裝基板415、覆頂鑄模405、黏合層470、和晶粒410。鑄模630(其可類似於鑄模230)可耦合至該晶粒625和該封裝基板615,以至少部分地膠封該晶粒625。明確地說,該鑄模630可用類似於鑄模530的上述說明的方式施用。在如圖6-A描繪的具體例中,該鑄模630可僅覆蓋該晶粒625的側面(即,垂直於該封裝基板615之該晶粒的部分),而留下實質上無該鑄模630之該晶粒625的正面(即,相對於經由黏合層670與該封裝基板615耦合的該晶粒625的部分之該晶粒625的部分),如圖6-A所描繪。
然後,如圖6-B中顯示,一或多個基板貫通鑄模互連645(其可類似於基板貫通鑄模互連245)可形成在該鑄模630中。明確地說,可根據參照基板貫通鑄模互連545的上述說明的製程或技術形成該基板貫通鑄模互連645。
最後,如圖6-C描繪,多晶粒封裝600(其可類似於多晶粒封裝200)可藉由將一或多個焊球640(其可類似於焊球240)耦合至該基板貫通鑄模互連645形成。再者,如圖6-C顯示的一或多個焊球635(其可類似於焊球235)可直接地耦合至該晶粒625。明確地說,如上說明,該焊球635可耦合至該晶粒625的一或多個墊(為了清晰起見,未顯示)。明確地說,可根據參照焊球540與基板貫通鑄模互連545的上述說明的製程或技術將該一或多個焊球640耦合至該基板貫通鑄模互連645。該焊球635可藉由沉積助焊劑和焊球
並加熱至回流且使該焊球635結合至該晶粒625來耦合至該晶粒625(或其等的墊)。在特定例子中,可將錫膏或錫球放置在晶粒635上的金屬墊上。在該金屬墊635上的助焊材料可確保在該回流製程期間形成於該焊球635與該晶粒625上的墊之間的焊點品質。
圖7-A和7-B描繪製作例如封裝300的多晶粒封裝的各種階段。明確地說,在圖7-A中描繪的階段可接續在圖4-C中描繪的階段之後製作。在圖7-A中描繪的階段可包括晶粒725、封裝基板715、覆頂鑄模705、黏合層770、和晶粒710,其可分別地類似於晶粒425、封裝基板415、覆頂鑄模405、黏合層470、和晶粒410。如圖7-A顯示,一或多個焊球735(其可類似於焊球335)可與該晶粒725耦合。明確地說,如上說明,該焊球735可耦合至該晶粒725的一或多個墊(為了清晰起見,未顯示)。
然後,如圖7-B顯示,一或多個焊球740(其可類似於焊球340)可耦合至該封裝基板715。明確地說,該焊球740可與封裝基板715內或上的一墊、導線、通孔、或一些其他電路耦合,以形成多晶粒封裝700(其可類似於多晶粒封裝300)。
該多晶粒封裝100、200、或300可提供比傳統的多晶粒封裝更顯著的效益。舉例來說,藉由具有大致上垂直配置在該封裝上的該第一和第二晶粒(即,一個在另一個的「頂部之上」)而非側向地配置(即,「並排」),可減少整體封裝的腳位。此多晶片晶粒的腳位減少可允許使用此類
多晶片晶粒的裝置規格較小。
再者,藉由將例如晶粒125、225、或325之晶粒的活性側背離該封裝基板,俾使其可與焊球135、235、或335耦合,可減少製作此類多晶粒封裝的成本。明確地說,在傳統裝置中,該晶粒的該活性表面可被配置成面向該封裝基板。在這些傳統的封裝中,該晶粒(譬如,晶粒125、225、或325)的連接則必須佈線貫穿封裝基板,而非經由焊球135/235/335連接。此類佈線貫穿封裝基板可能增添該傳統封裝的複雜性,以及因此成本,在本案具體例,該等減少了。
圖8是用於生成例如圖1之多晶粒封裝100的多晶粒封裝的例示製程流程圖。
在805,製程800可包括將一第一晶粒,例如晶粒110與一封裝基板,例如封裝基板115的第一側耦合。在810,製程800可隨後包括將一第二晶粒,例如晶粒125與該封裝基板耦合。在815,製程800可隨後包括在一鑄模,例如鑄模130中膠封該第二晶粒與該封裝基板的第二側。
在820,製程800可隨後包括生成貫通鑄模互連,例如基板貫通鑄模互連145和晶粒貫通鑄模互連150。在825,該製程可隨後包括耦合焊球,例如焊球140和135至該貫通鑄模互連。
圖9是用於生成例如圖2之多晶粒封裝200的多晶粒封裝的例示製程流程圖。
在905,製程900可包括將一第一晶粒,例如晶粒
210與一封裝基板,例如封裝基板215的第一側耦合。在910,該製程900可隨後包括將一第二晶粒,例如晶粒225與該封裝基板耦合。在915,該製程900可隨後包括在一鑄模,例如鑄模230中至少部分地膠封該第二晶粒與該封裝基板的第二側。
在920,該製程900可隨後包括生成貫通鑄模互連,例如基板貫通鑄模互連245。在925,該製程可隨後包括將焊球,例如焊球240耦合至該貫通鑄模互連以及將焊球,例如焊球235耦合至該第二晶粒225。
圖10是用於生成例如圖3之多晶粒封裝300的多晶粒封裝的例示製程流程圖。
在1005,製程1000可包括將一第一晶粒,例如晶粒310與一封裝基板,例如封裝基板315的第一側耦合。在1010,該製程1000可隨後包括將一第二晶粒,例如晶粒325與該封裝基板耦合。在1025,該製程可隨後包括將焊球,例如焊球335耦合至該第二晶粒以及將焊球,例如焊球340耦合至該封裝基板。
該繪示製程800、900、和1000並不意圖包括圖1-3的每個元件,其他詳細具體例可包括例如覆頂鑄模105/205之元件的置放及/或黏合層170/270/370的使用。而是,所繪示製程800、900、和1000可提供用於建構該多晶粒封裝100、200、及/或300的大致架構。
本揭示內容的具體例可實施為使用本案揭示的封裝和製作技術的系統。根據一些實例,圖11係以圖解例
示一計算裝置1100,該裝置可包括一或多個多晶粒封裝,例如多晶粒封裝100、200、或300。
計算裝置1100可為,舉例來說,一移動通信裝置或桌上型或機架型(rack-based)計算裝置。該計算裝置1100可容納一板,例如一主機板1102。該主機板1102可包括數個組件,包括(但不限於)一處理器1104與至少一通信晶片1106。本案參照該計算裝置1100所討論的任何組件可配置於多晶粒封裝或與多晶粒封裝耦合,例如多晶粒封裝100、200、或300。在另外的實例中,該通信晶片1106可為例如多晶粒封裝100、200、或300之多晶粒封裝的一部分。
該計算裝置1100可包括一儲存裝置1108。在一些具體例中,該儲存裝置1108可包括一或多個固態硬碟。可包括於儲存裝置1108內的儲存裝置的例子包括揮發性記憶體(譬如,動態隨機存取記憶體(DRAM))、非揮發性記憶體(譬如,唯讀記憶體,ROM)、快閃記憶體、與大容量儲存裝置(例如硬式磁碟機、光碟(CDs)、多樣化數位光碟(DVDs)等等)。
取決於其應用,該計算裝置1100可包括其他組件,該組件可或可不實際上電性連接至主機板1102。該等其他組件可包括,但不限於,繪圖處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋格計數器、加速計、陀螺儀、擴音器、與照相機。
通信晶片1106與天線可啟用無線通信,將資料傳至計算裝置1100及從計算裝置1100輸出。術語「無線」及其衍生詞可用於說明其可經由使用調製的電磁輻射通過非固體介質傳送數據之電路、裝置、系統、方法、技術、通信頻道、等等。該術語並不意味該關連裝置不含任何線路,儘管在一些具體例中,彼等可能沒有。通信晶片1106可實施數個無線標準或協議的任一者,包括但不限於電氣及電子工程師學會(IEEE)標準,該標準包括Wi-Fi(IEEE 802.11家族)、IEEE 802.16標準(譬如,IEEE 802.16-2005修正案)、長期演進技術(LTE)計劃連同任何修正、更新、及/或改版(譬如,先進的LTE計劃、超行動寬頻(UMB)計劃(亦稱作"3GPP2"),等等)。IEEE 802.16相容的寬頻廣域(BWA)網路一般稱作WiMAX網路,首字母的縮寫代表全球互通微波存取,其係通過IEEE 802.16標準的一致性與互通性測試之產品的認證標誌。該通信晶片1106可根據全球移動通信系統(GSM)、通用封包無線服務(GPRS)、通用移動通訊系統(UMTS)、高速封包存取(HSPA)、進化HSPA(E-HSPA)、或LTE網路操作。該通信晶片1106可根據GSM進化增強數據(EDGE)、GSM EDGE無線存取網路(GERAN)、通用陸面無線存取網絡(UTRAN)、或進化的UTRAN(E-UTRAN)操作。該通信晶片1106可根據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強無線通訊(DECT)、最佳進化數據(EV-DO)、其等的衍生物,以及命名為3G、4G、5G、與以外的任何其他無線協議操作。在其他具體例中,該通信晶
片1106可根據其他無線協議操作。
計算裝置1100可包括複數個通信晶片1106。舉例而言,一第一通信晶片1106可專門用於較短範圍無線通信,例如Wi-Fi與藍芽,以及一第二通信晶片1106可專門用於較長範圍無線通信,例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、與其他。在一些具體例中,該通信晶片1106可支援有線通信。舉例來說,該計算裝置1100可包括一或多個有線伺服器。
在一IC封裝中,計算裝置1100的處理器1104及/或通信晶片1106可包括一或多個晶粒或其他組件。此類IC封裝可使用本案揭示技術的任一者與一中介物或其他封裝耦合。術語「處理器」可指稱處理來自暫存器及/或記憶體的電子數據以將該電子數據轉變成可儲存於暫存器及/或記憶體的其他電子數據的任何裝置或裝置的一部分。
在各式實例中,計算裝置1100可為膝上型電腦、輕省筆電、筆記型電腦、超輕薄電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超便攜式PC、移動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、便攜式音樂播放器或數位錄影機。在另外的實例中,該計算裝置1100可為處理數據的任何其他電子裝置。在一些具體例中,本案揭示的凹入式導電接點可在高效能的計算裝置中實施。
下列段落提供本案揭示的各種具體例的實施例。
實施例1可包括一種封裝,其包含:一封裝基板,
其具有一第一側與相對於該第一側的一第二側;一第一晶粒,其與該封裝基板的該第一側耦合;一第二晶粒,其具有一第一側與相對於該第一側的一第二側,其中該第二晶粒的該第一側係與該封裝基板的該第二側耦合;一第一焊球,其具有一第一側與相對於該第一側的一第二側,其中該第一焊球的該第一側係與該封裝基板的該第二側耦合;以及一第二焊球,其具有一第一側與相對於該第一側的一第二側,其中該第二焊球的該第一側係與該第二晶粒的該第二側耦合,且該第一和第二焊球的該第二側係大約共平面。
實施例2可包括實施例1的封裝,其中第一焊球的直徑係大於第二焊球的直徑。
實施例3可包括實施例1的封裝,其中該第一焊球的直徑係大約等於該第二焊球的直徑。
實施例4可包括實施例1的封裝,其更包含一鑄模材料,該鑄模材料與該封裝基板的該第二側耦合,俾使該鑄模材料至少部分地膠封該第二晶粒。
實施例5可包括實施例4的封裝,其更包含在該鑄模材料中的一導電貫通鑄模互連材料,其中該導電貫通鑄模互連材料係耦合至該第一焊球的該第一側與該封裝基板的該第二側。
實施例6可包括實施例4的封裝,其中該鑄模材料完全地膠封該第二晶粒。
實施例7可包括實施例1-6中任一者的封裝,其中
該第二晶粒係經由位在該第二晶粒與該封裝基板之間的一黏合層與該封裝基板耦合。
實施例8可包括實施例1-6中任一者的封裝,其中該第一晶粒或該第二晶粒為一處理器或一記憶體。
實施例9可包括一種方法,其包含:將一第一晶粒耦合至一基板的一第二側,該基板包括一第一側與相對於該第一側的該第二側;經由一黏合層耦合該基板的該第二側與一第二晶粒的一第一側,該第二晶粒包括一第一側與相對於該第一側的一第二側;將一第一焊球耦合至該基板的該第二側;以及將一第二焊球耦合至該第二晶粒的該第二側,俾使該第一焊球離該第一晶粒最遠的一點與該第二焊球離該第一晶粒最遠的一點係大約共平面。
實施例10可包括實施例9的方法,其中該第一焊球的直徑係大約等於該第二焊球的直徑。
實施例11可包括實施例9的方法,其中第一焊球的直徑係大於第二焊球的直徑。
實施例12可包括實施例9-11中任一者的方法,接續在該第二晶粒耦合至該基板之後,該方法更包含在該基板的該第二側上沉積一鑄模材料,俾使該鑄模材料至少部分地膠封該第二晶粒。
實施例13可包括實施例12的方法,其更包含:在該鑄模材料中生成一通孔,以在該通孔中露出該基板的該第二側;在該通孔中沉積一導貫通互連材料,俾使該導電貫通互連材料直接地與該基板的該第二側耦合;以及藉由
將該第一焊球直接地耦合至該導電貫通互連材料,將該第一焊球耦合至該基板的該第二側。
實施例14可包括實施例13的方法,其中該鑄模材料膠封該第二晶粒的該第二側。
實施例15可包括實施例14的方法,該方法更包含:在該鑄模材料中生成一通孔,以在該通孔中露出該第二晶粒的該第二側;在該通孔中沉積一導電貫通互連,俾使該導電貫通互連材料直接地與該第二晶粒的該第二側耦合;以及藉由將該第二焊球直接地耦合至該導電貫通互連材料,將該第二焊球耦合至該第二晶粒的該第二側。
實施例16可包括一種電子裝置,其包含:一印刷電路板(PCB);一封裝,其與該PCB耦合,該封裝包含:一封裝基板,其具有一第一側與相對於該第一側的一第二側;一第一晶粒,其與該封裝基板的該第一側耦合;一第二晶粒,其具有一第一側與相對於該第一側的一第二側,其中該第二晶粒的該第一側與該封裝基板的該第二側耦合;一第一焊球,其與該封裝基板的該第二側耦合;以及一第二焊球,其與該第二晶粒的該第二側耦合,俾使該第一焊球離該封裝基板最遠的一點與該第二焊球離該封裝基板最遠的一點係大約共平面。
實施例17可包括實施例16的電子裝置,其更包含其更包含一鑄模材料,該鑄模材料與該封裝基板的該第二側耦合,俾使該鑄模材料至少部分地膠封該第二晶粒。
實施例18可包括實施例17的電子裝置,其更包含
在該鑄模材料中的一導電貫通鑄模互連材料,其中該導電貫通鑄模互連材料係耦合至該第一焊球的一第一側與該封裝基板的該第二側。
實施例19可包括實施例17的電子裝置,其中該鑄模材料完全地膠封該第二晶粒。
實施例20可包括實施例16-19中任一者的電子裝置,其中該第二晶粒係經由位在該第二晶粒與該封裝基板之間的一黏合層與該封裝基板耦合。
100‧‧‧多晶粒封裝
105‧‧‧覆頂鑄模
110‧‧‧第一晶粒
115‧‧‧封裝基板
120‧‧‧基板
125‧‧‧第二晶粒
130‧‧‧鑄模
135‧‧‧焊球
140‧‧‧焊球
145‧‧‧基板貫通鑄模互連
150‧‧‧晶粒貫通鑄模互連
155‧‧‧焊接互連
170‧‧‧黏合層
Claims (17)
- 一種電子設備,其包含:一封裝體,其包含:一封裝基板,其具有一第一側和與該第一側相對的一第二側;一第一晶粒,其與該封裝基板的第一側耦合;一第二晶粒,其具有一第一側和與該第一側相對的一第二側,其中該第二晶粒的第一側係與該封裝基板的第二側耦合;一第一焊球,其具有一第一側和與該第一側相對的一第二側,其中該第一焊球的第一側係與該封裝基板的第二側耦合;一第二焊球,其具有一第一側和與該第一側相對的一第二側,其中該第二焊球的第一側係與該第二晶粒的第二側耦合,且其中該等第一和第二焊球的第二側係實質地共平面;以及一鑄模材料,其具有一第一側和與該第一側相對的一第二側,其中該鑄模材料的第一側係與該封裝基板的第二側耦合,其中該鑄模材料至少部份地膠封該第二晶粒,並且其中,該第一和第二焊球延伸超過該鑄模材料的第二側;以及一基板,其具有一第一側和一第二側,其中該基板的第一側係與該等第一和第二焊球的共平面的第二側 耦合,以形成在該鑄模材料的第二側與該基板的第一側之間的一空間,其中所形成的該空間不含基板或鑄模材料。
- 如請求項1的設備,其中該第一焊球的直徑係大於該第二焊球的直徑。
- 如請求項1的設備,其中該第一焊球的直徑係實質地等於該第二焊球的直徑。
- 如請求項1的設備,其更包含在該鑄模材料中的一導電貫通鑄模互連材料,其中該導電貫通鑄模互連材料係耦合至該第一焊球的第一側與該封裝基板的第二側。
- 如請求項1的設備,其中該鑄模材料完全地膠封該第二晶粒。
- 如請求項1的設備,其中該第二晶粒係經由位在該第二晶粒與該封裝基板之間的一黏合層與該封裝基板耦合。
- 如請求項1的設備,其中該第一晶粒或該第二晶粒為一處理器或一記憶體。
- 一種形成多晶粒封裝體之方法,其包含:將一第一晶粒耦合至一包括一第一側和與該第一側相對的第二側之封裝基板的該第一側;經由一黏合層耦合該封裝基板的第二側與包括一第一側和與該第一側相對的一第二側之一第二晶粒的該第一側;將一第一焊球耦合至該封裝基板的第二側;將一第二焊球耦合至該第二晶粒的第二側,俾使該 第一焊球離該第一晶粒最遠的一點與該第二焊球離該第一晶粒最遠的一點係實質地共平面;沉積具有一第一側和與該第一側相對的一第二側的一鑄模材料,其包括將該鑄模材料的第一側與該封裝基板的第二側耦合,以至少部分地膠封該第二晶粒,來維持該第一和第二焊球延伸超過該鑄模材料的第二側;以及沉積具有一第一側和一第二側的一基板,其包括將該基板的第一側與該等第一和第二焊球的共平面的第二側耦合,以形成在該鑄模材料的第二側與該基板的第一側之間的一空間,其中經形成的該空間不含基板或鑄模材料。
- 如請求項8的方法,其中該第一焊球的直徑係實質地等於該第二焊球的直徑。
- 如請求項8的方法,其中該第一焊球的直徑係大於該第二焊球的直徑。
- 如請求項8的方法,其更包含:在該鑄模材料中生成一通孔,以將該封裝基板的該第二側暴露在該通孔中;在該通孔中沉積一導電貫通互連材料,俾使該導電貫通互連材料直接地與該封裝基板的第二側耦合;以及藉由將該第一焊球直接地耦合至該導電貫通互連材料而該第一焊球耦合至該封裝基板的第二側。
- 如請求項11的方法,其中該鑄模材料膠封該第二晶粒的 第二側。
- 如請求項12的方法,其更包含:在該鑄模材料中生成一通孔,以將該第二晶粒的第二側暴露在該通孔中;在該通孔中沉積一導電貫通互連材料,俾使該導電貫通互連材料直接地與該第二晶粒的第二側耦合;以及藉由將該第二焊球直接地耦合至該導電貫通互連材料以將該第二焊球耦合至該第二晶粒的第二側。
- 一種電子裝置,其包含:一印刷電路板(PCB);一封裝,其與該PCB耦合,該封裝包含:一封裝基板,其具有一第一側和與該第一側相對的一第二側;一第一晶粒,其與該封裝基板的第一側耦合;一第二晶粒,其具有一第一側和與該第一側相對的一第二側,其中該第二晶粒的第一側與該封裝基板的第二側耦合;一第一焊球,其與該封裝基板的第二側耦合;一第二焊球,其與該第二晶粒的第二側耦合,俾使該第一焊球離該封裝基板最遠的一點與該第二焊球離該封裝基板最遠的一點係實質地共平面;以及一鑄模材料,其具有一第一側和與該第一側相對的一第二側,其中該鑄模材料的第一側係與該封 裝基板的第二側耦合,其中該鑄模材料至少部份地膠封該第二晶粒,並且其中,該第一和第二焊球延伸超過該鑄模材料的第二側;其中,該印刷電路板包括一基板,其具有一第一側和一第二側,其中該基板的第一側係與該第一和第二焊球的共平面的第二側耦合,以形成在該鑄模材料的第二側與該基板的第一側之間的一空間,其中經形成的該空間不含基板或鑄模材料。
- 如請求項14的電子裝置,其更包含在該鑄模材料中的一導電貫通鑄模互連材料,其中該導電貫通鑄模互連材料係耦合至該第一焊球的一第一側與該封裝基板的第二側。
- 如請求項14的電子裝置,其中該鑄模材料完全地膠封該第二晶粒。
- 如請求項14的電子裝置,其中該第二晶粒係經由位在該第二晶粒與該封裝基板之間的一黏合層與該封裝基板耦合。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/US2015/047291 WO2017034589A1 (en) | 2015-08-27 | 2015-08-27 | Multi-die package |
WOPCT/US15/47291 | 2015-08-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201719831A TW201719831A (zh) | 2017-06-01 |
TWI703692B true TWI703692B (zh) | 2020-09-01 |
Family
ID=58100673
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW105121418A TWI703692B (zh) | 2015-08-27 | 2016-07-06 | 多晶粒封裝技術 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10304769B2 (zh) |
CN (1) | CN107924899B (zh) |
TW (1) | TWI703692B (zh) |
WO (1) | WO2017034589A1 (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
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2015
- 2015-08-27 CN CN201580081963.1A patent/CN107924899B/zh active Active
- 2015-08-27 US US15/748,106 patent/US10304769B2/en active Active
- 2015-08-27 WO PCT/US2015/047291 patent/WO2017034589A1/en active Application Filing
-
2016
- 2016-07-06 TW TW105121418A patent/TWI703692B/zh active
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Also Published As
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US10304769B2 (en) | 2019-05-28 |
US20180226334A1 (en) | 2018-08-09 |
CN107924899A (zh) | 2018-04-17 |
CN107924899B (zh) | 2023-05-02 |
TW201719831A (zh) | 2017-06-01 |
WO2017034589A1 (en) | 2017-03-02 |
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