TWI701667B - 用以基於時鐘脈衝計數來讀取記憶體晶胞之方法與設備 - Google Patents

用以基於時鐘脈衝計數來讀取記憶體晶胞之方法與設備 Download PDF

Info

Publication number
TWI701667B
TWI701667B TW105134020A TW105134020A TWI701667B TW I701667 B TWI701667 B TW I701667B TW 105134020 A TW105134020 A TW 105134020A TW 105134020 A TW105134020 A TW 105134020A TW I701667 B TWI701667 B TW I701667B
Authority
TW
Taiwan
Prior art keywords
memory cell
count value
memory
planned
trigger
Prior art date
Application number
TW105134020A
Other languages
English (en)
Other versions
TW201729207A (zh
Inventor
峰 潘
拉明 寇德希
Original Assignee
美商英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾公司 filed Critical 美商英特爾公司
Publication of TW201729207A publication Critical patent/TW201729207A/zh
Application granted granted Critical
Publication of TWI701667B publication Critical patent/TWI701667B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5644—Multilevel memory comprising counting devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

記憶體晶胞之一所揭示之實例感測經規劃狀態包括在啟動複數個記憶體晶胞時起始一計數器。回應於該計數器達到一觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器獲得二進位值。基於該等二進位值判定該等記憶體晶胞之一經規劃狀態。

Description

用以基於時鐘脈衝計數來讀取記憶體晶胞之方法與設備
發明領域 本發明大體上係關於記憶體裝置，且更特定言之，係關於用以基於時鐘脈衝計數來讀取記憶體晶胞之方法與設備。
發明背景 非依電性記憶體裝置能夠在經擴展的時間週期內持續使用資料而不需要進行通電以維持此資料儲存。舉例而言，藉由改變快閃記憶體裝置之基於電晶體的記憶體晶胞之電氣特性來改變此等記憶體晶胞對所施加電壓的反應方式，將資訊寫入至非依電性快閃記憶體裝置。半導體記憶裝置中之不同記憶體晶胞的電氣特性表示可二進位位元，該等二進位位元藉由回應於所施加輸入電壓感測記憶體晶胞的臨限電壓來讀取。
記憶體晶胞之臨限電壓為記憶體晶胞之電晶體的閘極至源極電壓，該閘極至源極電壓為允許經由電晶體之源極及汲極端子傳導電流所必需的。為了感測電流之流動及因此快閃記憶體裝置中之記憶體晶胞的臨限電壓，快閃記憶體裝置在具有記憶體晶胞之行的電路中具備感測放大器。以此方式，感測放大器可用以鎖存對應於流動通過記憶體晶胞之電流的邏輯值。接著可處理鎖存邏輯值以判定記憶體晶胞之臨限電壓。又，臨限電壓指示儲存於記憶體晶胞中之不同二進位位元值。此等感測操作可用以在程式驗證操作期間讀取記憶體晶胞之經規劃狀態，該等程式驗證操作用以確認在寫入操作期間是否完全將所意欲之資訊(例如，資料)寫入至記憶體晶胞。亦在記憶體晶胞之正常讀取操作期間使用感測操作，該等正常讀取操作可在成功將資訊寫入至記憶體晶胞之後執行一或多次。
依據本發明之一實施例，係特地提出一種感測記憶體晶胞之經規劃狀態之方法，該方法包含：在啟動複數個記憶體晶胞時起始一計數器；回應於該計數器達到一觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器獲得二進位值；以及基於該等二進位值，判定該等記憶體晶胞之一經規劃狀態。
本文中所揭示之實例可用以基於時鐘脈衝計數讀取半導體記憶體裝置中之記憶體晶胞的經規劃狀態。經規劃狀態表示儲存於記憶體晶胞中之資訊。許多半導體記憶體裝置基於記憶體晶胞之電特性的改變儲存資訊。在一些半導體記憶體裝置中，電特性的此等改變會改變通過記憶體晶胞之電流，從而表示不同的儲存資訊。本文中所揭示之實例基於時間與流動通過記憶體晶胞之電流之間的關係來感測記憶體晶胞之經規劃狀態。舉例而言，積分電容器用以基於通過記憶體晶胞的電流而產生電荷。本文中所揭示之實例使用時鐘脈衝計數來追蹤在電容器充電期間經過的電容器積分時間的量。以此方式，經過的時鐘脈衝數目可用以判定記憶體晶胞之經規劃狀態。
電容器積分時間係指在電容器隨時間之流逝基於流動通過電容器之電流量而積聚電荷時，電容器中之能量儲存。電容器積分時間與電流成正比。舉例而言，流動通過電容器的較高電流量導致較低的電容器積分時間，因為較大電流將使電容器更快地(與電流較低的情況相比)產生電荷。本文中所揭示之實例使用時鐘脈衝計數作為時間量測值來判定電流在半導體記憶體裝置中之對應記憶體晶胞的積分電容器上產生電荷的速度。以此方式，本文中所揭示之實例可藉由基於時鐘脈衝計數觀測流動通過記憶體晶胞之電流來判定記憶體晶胞經規劃狀態。
本文中所揭示之實例可結合任何類型的記憶體裝置使用，其中流動通過記憶體晶胞之不同電流量表示彼等記憶體晶胞之經規劃狀態。舉例而言，在快閃記憶體裝置中，記憶體晶胞電晶體被規劃至不同臨限電壓以表示不同經規劃狀態。在快閃記憶體晶胞中，電晶體為儲存資訊(例如，一或多個二進位位元資料)之電子組件。記憶體晶胞可在記憶體晶胞規劃階段期間經規劃以藉由使用一或多個規劃脈衝來改變記憶體晶胞電晶體之浮動閘極上的電子電荷來儲存資料。舉例而言，改變浮動閘極上之電子電荷會改變記憶體晶胞電晶體之經規劃臨限電壓(VT )，這會影響在記憶體晶胞電晶體之閘極端子在固定閘極偏壓電壓之下時在記憶體晶胞電晶體之汲極及源極端子之間的電流量。因此，在讀取操作期間在所得經規劃臨限電壓(VT )與固定閘極偏壓電壓之間的電壓間隔與流動通過記憶體晶胞之電流量成正比，該電流量又表示記憶體晶胞之經規劃狀態。因此，可藉由在規劃階段期間使用一或多個規劃遍次來改變記憶體晶胞電晶體之浮動閘極電子電荷，將不同資訊儲存於記憶體晶胞中。類似規劃技術可用以將資訊儲存於其他類型之半導體記憶體中。舉例而言，使用非線性電子組件(諸如電晶體)或線性電子組件(諸如基於電阻之組件)之其他記憶體類型亦可藉由改變彼等組件之電特性以儲存不同資訊來規劃。本文中所揭示之實例可結合任何此等記憶體類型使用，其中流動通過彼等組件之不同電流量表示對應的儲存資訊。在一些實例中，本發明之教示可用以增加NAND快閃記憶體及/或3D NAND快閃記憶體之規劃及/或讀取速度，及/或用以改良固態磁碟機(solid state drive；SSD)效能。
為了使用時鐘脈衝計數來感測半導體記憶體中之記憶體晶胞的經規劃狀態，本文中所揭示之實例使用脈衝計數比電流技術來操作感測放大器。舉例而言，時鐘脈衝計數用以控制感測放大器之操作以提取臨限電壓分佈，提取速度與先前臨限電壓分佈感測技術相比相對較高，而不需要操縱字線或位元線電壓偏壓來讀取儲存資訊。
在快閃記憶體裝置中，記憶體晶胞藉由啟動字線(例如，列)及位元線(例如，行)定址，以使得在記憶體晶胞處於作用中字線及作用中位元線之交叉處時啟動記憶體晶胞。接著可讀取或寫入經定址記憶體晶胞。基於循環或漸升越過不同字線電壓以感測記憶體晶胞之不同臨限電壓(VT )的記憶體晶胞讀取操作需要大量時間，此係歸因於與循環或漸升越過不同字線電壓相關聯的大量電阻-電容(resistance-capacitance；RC)延遲。
另外，在預充電/啟動位元線上之記憶體晶胞的臨限電壓(VT )比用以啟動對應字線之電晶體閘極至源極電壓小得多(VT ＜＜ Vgs )時，注入至彼等記憶體晶胞之電晶體中的電流經由其源極(SRC)端子極快地放電至快閃記憶體晶粒之SRC板中。此快速放電係歸因於記憶體晶胞之臨限電壓與閘極至源極電壓之間的顯著電壓差(VT ＜＜ Vgs )。至SRC板中之快速放電形成SRC彈跳，該SRC彈跳為SRC板上施加至記憶體晶胞電晶體之所有SRC端子的不合需要之電壓偏壓的結果。因此，藉由使彼等臨限電壓位準呈現為大於記憶體晶胞之電氣特性已經規劃輸出之位準，不合需要之電壓偏壓會影響使用先前技術的記憶體晶胞之後續臨限電壓讀取。
本文中所揭示之實例可用於改良讀取記憶體晶胞之經規劃狀態的速度及準確度。舉例而言，因為本文中所揭示之實例基於時鐘脈衝計數觸發感測放大器，所以啟動之記憶體晶胞的字線電壓可在感測記憶體晶胞之臨限電壓(VT )分佈時保持固定。保持此等字線電壓固定會增加可讀取記憶體晶胞之經規劃狀態的速度，因為保持字線電壓固定會將字線穩定時間減小至近似每一離散讀取/驗證臨限電壓(VT )位準之字線的電阻-電容(RC)延遲。舉例而言，每次使用先前記憶體晶胞感測技術對字線施加不同電壓來感測不同臨限電壓(VT )，皆需要額外時間將字線穩定至穩態，在穩態可感測到彼字線上之彼等記憶體晶胞的臨限電壓(VT )。藉由使用如本文所揭示之時鐘脈衝計數對字線僅施加單一固定電壓來感測臨限電壓(VT )分佈，去除先前技術之大量冗長穩定時間以使得眾多臨限電壓(VT )的感測可快得多。
在一些揭示實例中，可使用本文中所揭示之實例，藉由改變感測放大器之感測時間(tsen )，藉由選擇觸發感測放大器之不同脈衝計數(N)及/或藉由選擇用以驅動產生脈衝計數(N)之計數器的不同時鐘週期(Tclk )，以增加準確度讀取記憶體晶胞之經規劃狀態。舉例而言，可減少時鐘週期(Tclk )以實現記憶體晶胞經規劃狀態之更高解析度讀取。另外，針對閘極至源極電壓(Vgs )與臨限電壓(VT )之間的不同電壓間隔(例如，Vgs - VT )，可藉由使用脈衝計數(N)與記憶體晶胞電流(ICELL )之間的二階或三階線性關係進一步提高準確度。
圖1為用以對實例快閃記憶體104執行程式及讀取操作之實例記憶體控制器102。舉例而言，快閃記憶體104包括複數個記憶體晶胞，該等記憶體晶胞在本文通常被稱作參考標號106。在所說明的實例中，記憶體晶胞106可在規劃階段期間經規劃以儲存資訊，且隨後可在讀取儲存資訊之讀取階段期間讀取一或多次。在一些實例之規劃及/或讀取階段期間，可選擇性地啟動記憶體晶胞106之一或多個不同記憶體晶胞來規劃僅在記憶體晶胞106中之所要記憶體晶胞中的資訊，及/或僅自記憶體晶胞106中之所要記憶體晶胞讀取資訊。用於規劃及/或讀取之記憶體晶胞106中的選定記憶體晶胞被稱為目標記憶體晶胞，且記憶體晶胞106中的未經選擇之記憶體晶胞被稱為非目標記憶體晶胞。
所說明的實例之快閃記憶體104為單位準晶胞(single-level cell；SLC)NAND快閃記憶體，該SLC NAND快閃記憶體在每一記憶體晶胞106儲存一個二進位位元值。然而，本文中所揭示之實例可結合NAND快閃記憶體實施，該等NAND快閃記憶體在每一記憶體晶胞儲存多個位元，該等NAND快閃記憶體諸如每晶胞兩位元(2bpc)NAND快閃記憶體(常常被稱作多位準晶胞(multi-level cell；MLC)快閃記憶體)、3bpc NAND快閃記憶體(常常被稱作三位準晶胞(triple-level cell；TLC)快閃記憶體)、4bpc NAND快閃記憶體(常常被稱作四位準晶胞(quad-level cell；QLC)快閃記憶體)，或每晶胞儲存任何位元數目之任何其他合適類型的記憶體。舉例而言，本文中所揭示之實例可結合任何類型的記憶體使用，其中流動通過彼等記憶體之記憶體晶胞的不同位準之電流表示儲存於記憶體晶胞中的對應資訊。
在所說明的實例中，記憶體控制器102及快閃記憶體104可整合於單一快閃記憶體積體電路(integrated circuit；IC)封裝中。舉例而言，記憶體控制器102及快閃記憶體104可在相同晶粒上，且被置放於相同IC封裝中，或可在單獨晶粒上，且在相同IC封裝中彼此接合。或者，記憶體控制器102可在獨立於快閃記憶體104之IC封裝中。
在所說明的實例中，記憶體晶胞106位於相同字線(WL(0))108(例如，列)中。又，在所說明的實例中，記憶體晶胞106中的每一者位於對應位元線(BL)上，該位元線展示為BL(0)至BL(x)，且通常被稱為參考標號110。所說明的實例之記憶體晶胞106中的每一者藉由啟動(例如，施加字線讀取-驗證電壓(VWLRV )至)字線(WL(0))108及預充電位元線BL(0)至BL(x)中的對應位元線來定址。所說明的實例之快閃記憶體104具備感測記憶體晶胞106之經規劃狀態的實例感測放大器112。舉例而言，在選擇字線(WL(0))108及一或多個位元線BL(0)至BL(x)110來啟動記憶體晶胞106中之一或多個目標記憶體晶胞時，電流基於彼等記憶體晶胞106之經規劃臨限電壓(VT )流動通過記憶體晶胞106中之目標記憶體晶胞。感測放大器112基於彼等電流鎖存值以識別記憶體晶胞106中之目標記憶體晶胞的經規劃狀態。所說明的實例之快閃記憶體104具備實例資料快取記憶體，其包括次要資料快取記憶體(secondary data cache；SDC)114、第一主要資料快取記憶體(PDC1)116及第二主要資料快取記憶體(PDC2)118。提供資料快取記憶體114、116、118以儲存由感測放大器112鎖存之值，該等值對應於儲存於記憶體晶胞106中之資訊。儘管在圖1之所說明的實例中展示僅三個資料快取記憶體114、116、118，但可結合本文中所揭示之實例使用較少或較多資料快取記憶體以儲存由感測放大器112鎖存之二進位值，從而判定記憶體晶胞106之經規劃狀態。
在所說明的實例中，儲存於記憶體晶胞106中之資訊由實例經規劃狀態分佈122表示，該經規劃狀態分佈展示一些記憶體晶胞106在第一臨限電壓(VT1 )分佈(例如，3.25伏特(V)+/-0.5V)中經規劃，一些記憶體晶胞106在第二臨限電壓(VT2 )分佈(例如，2V，+/-0.5V)中經規劃，且一些記憶體晶胞106在第三臨限電壓分佈(VT3 )分佈(例如，0.75V，+/-0.5V)中經規劃。所說明的實例之臨限電壓分佈VT1 、VT2 、VT3 中的每一者經展示為具有下部及上部範圍邊界(例如，邊緣)。因此，實例經規劃狀態分佈122展示被規劃在彼等臨限電壓分佈VT1 、VT2 、VT3 之下部及上部電壓範圍邊界內的記憶體晶胞106的數目。在所說明的實例中，記憶體晶胞106之臨限電壓分佈VT1 、VT2 、VT3 中的每一者受三個經規劃狀態分區Z1、Z2、Z3中的對應者束縛。舉例而言，第一經規劃狀態分區Z1受第一臨限電壓分佈VT1 之下部電壓範圍邊界(例如，2.75V)及上部電壓範圍邊界(例如，3.75V)束縛。所說明的實例之第二經規劃狀態分區Z2受第二臨限電壓分佈VT2 之下部電壓範圍邊界(例如，1.5V)及上部電壓範圍邊界(2.5V)束縛。所說明的實例之第三經規劃狀態分區Z3受第三臨限電壓分佈VT3 之下部電壓範圍邊界(例如，0.25V)及上部電壓範圍邊界(例如，1.25V)束縛。所說明的實例之臨限電壓分佈VT1 、VT2 、VT3 相對於被稱作字線讀取-驗證電壓(VWLRV )(例如，圖2之VWLRV 214)之固定閘極偏壓電壓展示。因此，實例臨限電壓分佈VT1 、VT2 、VT3 中的每一者經展示為具有與字線讀取-驗證電壓(VWLRV )214之不同電壓間隔或電壓近接。
所說明的實例之記憶體控制器102包括呈實例計數器136形式之持續時間追蹤器。實例記憶體控制器102亦包括呈實例觸發計數值138、140、142形式的觸發值(例如，基於持續時間之觸發值)。在所說明的實例中，觸發計數值138、140、142用以基於流動通過記憶體晶胞106中之一或多者的電流觸發感測放大器112以鎖存對應於記憶體晶胞106中的一或多者之經規劃狀態的值。舉例而言，在啟動記憶體晶胞106中之目標記憶體晶胞時，計數器136開始基於時鐘輸入累加計數值，該計數值表示經過的持續時間。在實例計數器136達到實例觸發計數值138、140、142中的一者時，記憶體控制器102觸發感測放大器112以鎖存對應於記憶體晶胞106中之目標記憶體晶胞的經規劃狀態之值。儘管在所說明的實例中展示三個觸發計數值138、140、142，但在其他實例中，可使用較少或較多觸發計數值。
在所說明的實例中，觸發計數值138、140、142用以判定跨越經規劃狀態分佈122中所示的三個經規劃狀態分區Z1、Z2、Z3之記憶體晶胞之分佈。舉例而言，第一觸發計數值138可用以偵測第三經規劃狀態Z3中之記憶體晶胞106中的記憶體晶胞，第二觸發計數值140可用以偵測第二經規劃狀態Z2中之記憶體晶胞106中的記憶體晶胞，且第三觸發計數值142可用以偵測第三經規劃狀態Z3中之記憶體晶胞106中的記憶體晶胞。亦即，在所說明的實例中，不同觸發計數值138、140、142造成在不同時間觸發感測放大器112。此等不同觸發時間允許流動通過記憶體晶胞106之電流在感測放大器112中之對應積分電容器(例如，圖6之積分電容器(CINT )602)上產生電荷。取決於對應積分電容器何時產生足夠多的電荷以超過感測放大器112之跳脫電壓位準，實例感測放大器112接著鎖存記憶體晶胞106中之不同記憶體晶胞的二進位值。在所說明的實例中，儲存於積分電容器中之能量的量產生跨越記憶體晶胞106(例如，具有相同經規劃臨限電壓(VT )之記憶體晶胞中之一者)之類似或相同地經規劃記憶體晶胞之積分電容器的電壓以在同一持續時間之後跳脫感測放大器112中之對應感測放大器，該持續時間係基於記憶體晶胞106中之一者的相同經規劃臨限電壓(VT )。亦即，記憶體晶胞106中之類似或相同地經規劃記憶體晶胞同時超過感測放大器112之對應者的跳脫電壓位準，因為其被規劃至相同臨限電壓(VT )。又，在所說明的實例中，對於經規劃至不同臨限電壓(VT )的記憶體晶胞106中之一者，儲存於積分電容器中之能量的量產生跨越彼等不同經規劃之記憶體晶胞106(例如，具有不同經規劃臨限電壓(VT )的記憶體晶胞中之一者)的積分電容器之電壓，以基於不同經規劃臨限電壓(VT )的其對應者在不同持續時間之後跳脫感測放大器112中之對應者。亦即，記憶體晶胞106之不同經規劃記憶體晶胞在不同時間超過感測放大器112中之對應者的跳脫電壓位準，因為其被規劃至不同臨限電壓(VT )。在所說明的實例中，感測放大器112鎖存高於感測放大器跳脫電壓位準之經規劃臨限電壓位準(VT )的二進位「1」，且鎖存低於感測放大器跳脫電壓位準之經規劃臨限電壓位準(VT )的二進位「0」。
在所說明的實例中，將感測放大器跳脫時序範圍設定為跨越積分電容器產生的電壓之充裕時間範圍以在待量測之最高臨限電壓(VT )下跳脫感測放大器112。舉例而言，在經規劃狀態分佈122中，所量測之最高臨限電壓(VT )為第一臨限電壓(VT1 )。另外，在讀取操作期間施加至字線108之字線讀取-驗證電壓(VWLRV )比待量測之最高臨限電壓(VT )(例如，經規劃狀態分佈122中之第一臨限電壓位準(VT1 ))稍高(例如，高100~500 mV)。因此，在使用字線讀取-驗證電壓(VWLRV )啟動字線108時，具有相對較低臨限電壓(例如，第三臨限電壓(VT3 ))的記憶體晶胞106中之一者將具有最大電流，此係歸因於彼等記憶體晶胞106之低臨限電壓與施加至字線108之相對較大字線讀取-驗證電壓(VWLRV )之間的相對較大間隔。另外，具有最大臨限電壓(例如，第一臨限電壓(VT1 ))之記憶體晶胞106中之一者將具有最小電流，此係歸因於彼等記憶體晶胞106之大臨限電壓與施加至字線108之字線讀取-驗證電壓(VWLRV )之間的相對較小間隔。
在固定字線讀取-驗證電壓(VWLRV )(例如，固定閘極偏壓電壓)下通過記憶體晶胞106中之不同記憶體晶胞的不同電流量使感測放大器112之對應積分電容器上的電荷以不同速率產生。在積分電容器上的此等不同電荷產生速率在電流與記憶體晶胞106之經規劃狀態之間形成基於時間的關係。本文中所揭示之實例使用此等基於時間之關係來感測記憶體晶胞106之經規劃狀態。舉例而言，不同觸發計數值138、140、142表示電流流動通過記憶體晶胞106與感測放大器112中之對應積分電容器之間的位元線(BL(x))110的不同時間量。因此，實例記憶體控制器102使用不同觸發計數值138、140、142來觸發感測放大器112以在不同時間鎖存用於記憶體晶胞106中之對應者的二進位值，以使得二進位1將在對應電流已經過足夠多的時間時鎖存於感測放大器112中以產生積分電容器上之足夠電壓，從而超過感測放大器112之跳脫電壓位準。在所說明的實例中，可將感測放大器112在不同時間間隔之後的輸出傳送至PDC0 118、PDC1 116或SDC 114中之對應者。以此方式，可在感測操作之後對感測放大器輸出值執行合適的邏輯運算以提取或判定記憶體晶胞106之經規劃狀態。
使用電流與記憶體晶胞106之經規劃狀態之間的基於時間之關係，記憶體控制器102基於計數器136達到第一觸發計數值138在第一時間觸發感測放大器112。這使感測放大器112在第三經規劃狀態Z3中鎖存對應於具有臨限電壓(VT )的記憶體晶胞106中之一者的值，且將第三經規劃狀態Z3鎖存值儲存於SDC 114中。又，記憶體控制器102基於計數器136達到第二觸發計數值140在第二時間觸發感測放大器112。這使感測放大器112在第二經規劃狀態Z2中鎖存對應於具有臨限電壓(VT )的記憶體晶胞106中之一者的值，且在第三經規劃狀態Z3中鎖存記憶體晶胞106中之一者的先前值，且將第二經規劃狀態Z2及第三經規劃狀態Z3鎖存值儲存於PDC1 116中。另外，記憶體控制器102基於計數器136何時達到第三觸發計數值142在第三時間觸發感測放大器112。這使感測放大器112在第一經規劃狀態Z1中鎖存對應於具有臨限電壓(VT )之記憶體晶胞106中之一者的值，且在第二及第三經規劃狀態Z2、Z3中鎖存記憶體晶胞106中之一者的先前值，且將第一經規劃狀態Z1、第二經規劃狀態Z2及第三經規劃狀態Z3鎖存值儲存於PDC0 118中。以此方式，藉由用以對儲存於SDC 114、PDC1 116及PDC0 118中之值執行邏輯運算的邏輯電路或功能，記憶體控制器102可基於由感測放大器112在不同時間鎖存的值判定記憶體晶胞106之對應於觸發計數值138、140、142之經規劃狀態。
儘管圖1之所說明的實例展示呈計數器136形式的持續時間追蹤器，且儘管結合計數器136描述本文中所揭示之實例，但用以追蹤經過時間量的任何類型的持續時間追蹤器可用以使記憶體控制器102基於不同觸發值(例如，基於持續時間之觸發值)在不同經過時間觸發感測放大器112以感測記憶體晶胞106之經規劃狀態。舉例而言，若使用呈計時器形式的持續時間追蹤器而非計數器136，則用以追蹤經過時間的觸發計數器值138、140、142可改為使用呈時間值形式的基於計時器之觸發值來實施。在此等實例中，記憶體控制器102在由計時器追蹤之經過時間量滿足基於計時器之觸發的時間值時觸發感測放大器112。在另外其他實例中，任何其他類型的持續時間追蹤器可用以觸發感測放大器112。舉例而言，持續時間追蹤器可自啟動記憶體晶胞106的時間開始追蹤經過時間，從而允許積分電容器產生對應於經啟動記憶體晶胞106中之各別者的電壓。以此方式，記憶體控制器102可使用由持續時間追蹤器追蹤之經過時間在不同經過時間或持續時間觸發感測放大器112。
圖2為圖1之實例快閃記憶體104的記憶體晶胞106之記憶體晶胞電晶體204之實例電流-電壓(I-V)特性曲線202。I-V特性曲線202展示通過電晶體204之實例記憶體晶胞電流(ICELL )206相對於在電晶體204之閘極端子208施加的不同字線讀取-驗證電壓(VWLRV )214。如所說明的實例中所示，記憶體晶胞電流(ICELL )206沿著電晶體204之汲極端子210及源極端子212之間的位元線(BL(x))110流動。所說明的實例之I-V特性曲線202係基於施加至電晶體204之源極端子212的源極電壓(VSRC )等於零(例如，VSRC = 0V)。在所說明的實例中，I-V特性曲線202展示通過記憶體晶胞106之記憶體晶胞電流(ICELL )206(例如，汲極至源極電流(Ids ))在字線讀取-驗證電壓(VWLRV )214小於或等於電晶體204之臨限電壓(VT )216(例如，VWLRV ＜= VT )時為零(例如，Ids = ICELL = 0微安(uA))。在施加至電晶體204之閘極端子208的字線讀取-驗證電壓(VWLRV )214增加至距電晶體204之臨限電壓(VT )216更遠時，通過記憶體晶胞106之記憶體晶胞電流(ICELL )206增加。
圖2之所說明的實例亦展示記憶體晶胞電流(ICELL )206與字線讀取-驗證電壓(VWLRV )214之間的一階線性關係222之線性範圍。一階線性關係222展示通過記憶體晶胞106的記憶體晶胞電流(ICELL )206的量隨著記憶體晶胞電晶體204之閘極端子208上的字線讀取-驗證電壓(VWLRV )214變高而線性增加。亦即，一階線性關係222展示施加的字線讀取-驗證電壓(VWLRV )214與記憶體晶胞106之經規劃臨限電壓(VT )216之間的較大電壓間隔(例如，較小電壓近接)會產生通過記憶體晶胞106之較大記憶體晶胞電流(ICELL )206。另外，施加的字線讀取-驗證電壓(VWLRV )214與記憶體晶胞106之經規劃臨限電壓(VT )216之間的較小電壓間隔(例如，較近電壓近接)會產生通過記憶體晶胞106之較小記憶體晶胞電流(ICELL )206。因此，通過知曉施加至閘極端子208之字線讀取-驗證電壓(VWLRV )214，本文中所揭示之實例藉由基於一或多個觸發計數值(例如，圖1之觸發計數值138、140、142)及感測放大器之積分電容器(例如，圖6之感測放大器112之積分電容器(CINT )602)的電容器積分時間來偵測記憶體晶胞電流(ICELL )206的量，判定在記憶體晶胞106之線性範圍內的經規劃臨限電壓。亦即，因為記憶體晶胞電流(ICELL )206的量會影響產生積分電容器上之電壓所需要的時間量，所以感測積分電容器之電壓一或多次(例如，基於觸發計數值138、140、142)允許判定記憶體晶胞106之經規劃狀態。舉例而言，若快速產生積分電容器上之電壓(例如，歸因於大記憶體晶胞電流(ICELL )206)，則本文中所揭示之實例判定記憶體晶胞106之經規劃狀態為在施加的字線讀取-驗證電壓(VWLRV )214與記憶體晶胞106之經規劃臨限電壓(VT )216之間存在大電壓間隔(例如，較小電壓近接)的狀態。若緩慢產生積分電容器上之電壓(例如，歸因於大記憶體晶胞電流(ICELL )206)，則本文中所揭示之實例判定記憶體晶胞106之經規劃狀態為在施加的字線讀取-驗證電壓(VWLRV )214與記憶體晶胞106之經規劃臨限電壓(VT )216之間存在小電壓間隔(例如，接近電壓近接)的狀態。
若施加的字線讀取-驗證電壓(VWLRV )214足夠大，且積分電容器上之電壓超過I-V特性曲線202之線性範圍的邊界，則記憶體晶胞106之I-V特性曲線202進入至I-V特性曲線202之非線性範圍中。在此等情況下，觸發計數值138、140、142(圖1)仍可基於記憶體晶胞電流(ICELL )之表徵值設定為在非線性範圍中的臨限電壓(VT )。亦即，即使當積分電容器上之電壓處於I-V特性曲線202之非線性範圍中時，仍可基於本文中所揭示之脈衝計數技術來提取或判定記憶體晶胞106之經規劃臨限電壓(VT )。
記憶體晶胞106之記憶體晶胞電流(ICELL )206為在汲極端子210與源極端子212之間流動的汲極至源極電流(Ids )。汲極至源極電流(Ids )取決於記憶體晶胞電晶體204之性質以及施加至記憶體晶胞電晶體204之電壓，如下文在實例等式1及2中所示。 等式1
Figure 02_image001
等式2
Figure 02_image003
在上文實例等式1中，電晶體204之電子遷移率(
Figure 02_image005
)常數乘以電晶體204之每單位面積(
Figure 02_image007
)常數的閘極電容以判定乘積(
Figure 02_image009
)，該乘積乘以電晶體204之寬度(
Figure 02_image011
)除以電晶體204之長度(
Figure 02_image013
)的商(
Figure 02_image015
)以判定電晶體性質表達式(
Figure 02_image017
)。亦在實例等式1中，電晶體204之閘極至源極電壓(
Figure 02_image019
)與臨限電壓(
Figure 02_image021
)之間的差乘以電晶體204之汲極至源極電壓(
Figure 02_image023
)以判定電晶體電壓表達式(
Figure 02_image025
)。汲極至源極電流(Ids )(及因此記憶體晶胞電流(ICELL )206)接著表達為電晶體性質表達式(
Figure 02_image017
)與電晶體電壓表達式(
Figure 02_image025
)之乘積。
在上文實例等式2中，閘極至源極電壓(
Figure 02_image019
)表達為電晶體204之字線讀取-驗證電壓(
Figure 02_image027
)214與源極電壓(
Figure 02_image029
)之間的差。亦在上文等式2中，汲極至源極電壓(
Figure 02_image023
)表達為電晶體204之位元線讀取-驗證電壓(
Figure 02_image031
)與源極電壓(
Figure 02_image029
)之間的差。在本文中所揭示之實例中，源極電壓(
Figure 02_image029
)為在源極端子212處之偏壓，該偏壓為快閃記憶體104之源極板上的施加偏壓電壓加上連接於記憶體晶胞106之源極端子212與快閃記憶體104之源極板之間的導電材料之供電軌IR(電流-電阻)下降之總和。亦即，快閃記憶體104之源極板在施加至記憶體晶胞106之閘極端子的字線讀取-驗證電壓(VWLRV )比記憶體晶胞106之臨限電壓(VT )高得多時，基於電流自閘極至源極電壓(
Figure 02_image019
)至快閃記憶體104之源極板的快速放電而產生SRC彈跳電壓偏壓。
儘管圖2之所說明的實例展示一階線性關係222，但本文中所揭示之實例可另外或替代地基於記憶體晶胞電流(ICELL )206與字線讀取-驗證電壓(VWLRV )214之間的二階及/或三階線性關係來實施。在此等實例中，二階及/或三階關係可用以增加可判定記憶體晶胞106之經規劃臨限電壓(VT )216的準確度。
圖3至圖5描繪曲線圖，該等曲線圖展示臨限電壓(VT )(例如，圖2之臨限電壓(VT )216)、記憶體晶胞電流(ICELL )(例如，圖2之記憶體晶胞電流(ICELL )206)以及脈衝計數(例如，圖1之觸發計數值138、140、142)之間的關係。圖3為記憶體晶胞經規劃狀態曲線圖300，其展示圖1之快閃記憶體104的記憶體晶胞106之實例記憶體晶胞臨限電壓經規劃狀態。圖4為曲線圖400，其展示圖3的記憶體晶胞經規劃狀態曲線圖中所表示之記憶體晶胞電流(ICELL )與記憶體晶胞之平均臨限電壓分佈之間的實例一階線性近似。圖5為圖1之實例快閃記憶體的記憶體晶胞電晶體之實例電流-脈衝計數(I-N)特性曲線，其展示記憶體晶胞電流(ICELL )與指示跳脫感測放大器112之經過時間的不同時鐘脈衝計數之間的實例一階線性關係。
轉向圖3，實例記憶體晶胞經規劃狀態曲線圖300展示記憶體晶胞106之平均臨限電壓分佈VT1 、VT2 、VT3 、VT4 相對於字線讀取-驗證電壓(VWLRV )214的關係。在所說明的實例中，字線讀取-驗證電壓(VWLRV )214為處於操作狀態之記憶體晶胞106(例如，啟動或預充電以用於感測之記憶體晶胞106)的所要字線讀取-驗證電壓(VWLRV )，且臨限電壓分佈VT1 、VT2 、VT3 、VT4 為記憶體晶胞106中之不同記憶體晶胞的實際經規劃狀態。本文中所揭示之實例可用以判定記憶體晶胞106至經規劃狀態分區Z1、Z2、Z3、Z4中之分佈，以識別記憶體晶胞106之經規劃臨限電壓(VT )(例如，圖2之臨限電壓(VT )216)與字線讀取-驗證電壓(VWLRV )214之間的電壓近接。
基於在記憶體晶胞106之閘極端子處的固定字線讀取-驗證電壓(VWLRV )214(例如，在圖2之記憶體晶胞106的閘極端子208處展示的字線讀取-驗證電壓(VWLRV )214，基於在記憶體晶胞106之源極端子處的固定源極端子電壓(Vsrc )(例如，圖2之記憶體晶胞106的源極端子212)，以及基於記憶體晶胞106之位元線處的固定汲極端子電壓(Vsrc )(例如，圖2之記憶體晶胞106的位元線端子110)觀測實例臨限電壓分佈VT1 、VT2 、VT3 、VT4 。在所說明的實例中，選擇字線讀取-驗證電壓(VWLRV )214比待提取之目標臨限電壓分佈稍高(例如，高100~500 mV)。以此方式，記憶體晶胞106中之具有其經規劃臨限電壓(VT )與字線讀取-驗證電壓(VWLRV )214之間的較大電壓間隔的記憶體晶胞將更接近於第四經規劃狀態分區Z4或在該第四經規劃狀態分區中，且記憶體晶胞106中之具有其經規劃臨限電壓(VT )與字線讀取-驗證電壓(VWLRV )214之間的較近電壓近接的記憶體晶胞將更接近於第一經規劃狀態分區Z1或在該第一經規劃狀態分區中。記憶體晶胞之字線讀取-驗證電壓(VWLRV )214與經規劃臨限電壓(VT )之間的電壓間隔或電壓近接使用下文的實例等式3及4展示。 等式3     電壓近接 = (Vgs - VT ) 等式4     電壓近接 = (VWLRV - Vsrc - VT )， 其中Vgs = (VWLRV - Vsrc )
在上文實例等式3中，電壓近接為記憶體晶胞106之字線讀取-驗證電壓(VWLRV )214與經規劃臨限電壓(VT )216之間的電壓近接(或電壓間隔)。等式3之電壓近接經判定為記憶體晶胞電晶體(例如，圖2之記憶體晶胞電晶體204)的閘極至源極電壓(Vgs )與記憶體晶胞106之經規劃臨限電壓(VT )216之間的差。在上文實例等式4中，按照字線讀取-驗證電壓(VWLRV )214及源極端子電壓(Vsrc )展示電壓近接，其中電壓近接經判定為記憶體晶胞106之經規劃臨限電壓(VT )216、記憶體晶胞106之源極端子電壓(Vsrc )及記憶體晶胞106之字線讀取-驗證電壓(VWLRV )214。
在圖4之所說明的實例中，曲線圖400展示通過記憶體晶胞106之記憶體晶胞電流(ICELL )與圖3的臨限電壓VT1 、VT2 、VT3 、VT4 之平均分佈之間的實例一階線性近似。平均臨限電壓分佈VT1 、VT2 、VT3 、VT4 在圖4中展示為第一分區Z1一階線性近似402、第二分區Z2一階線性近似404、第三分區Z3一階線性近似406及第四分區Z4一階線性近似408。在所說明的實例中，展示固定汲極至源極電壓(Vds )412。固定汲極至源極電壓(Vds )412係指跨越記憶體晶胞之汲極端子及源極端子(例如，圖2之記憶體晶胞106的汲極端子210及源極端子212)的電壓。根據下文實例等式5表示固定汲極至源極電壓(Vds )412。 等式5     Vds = Vbl - Vsrc
在上文實例等式5中，汲極至源極電壓(Vds )412表示為位元線電壓(Vbl )與源極電壓(Vsrc )之間的差。位元線電壓(Vbl )為在啟動或預充電記憶體晶胞106以使得能夠讀取記憶體晶胞106時施加至記憶體晶胞106之對應位元線(BL(x))110(圖1)的電壓(例如，~0.4V)。
圖4之實例曲線圖400展示第一分區Z1一階線性近似402、第二分區Z2一階線性近似404、第三分區Z3一階線性近似406及第四分區Z4一階線性近似408在對應記憶體晶胞電流(ICELL )下達到汲極至源極電壓(Vds )412，該等對應記憶體晶胞電流經展示為第一汲極至源極電流(Ids1 )、第二汲極至源極電流(Ids2 )、第三汲極至源極電流(Ids3 )及第四汲極至源極電流(Ids4 )。因此，圖3的實例曲線圖300及圖4的實例曲線圖400展示記憶體晶胞電流(ICELL )如何為記憶體晶胞之臨限電壓(VT )的指示符。更特定言之，記憶體晶胞電流(ICELL )與記憶體晶胞之臨限電壓(VT )成反比。舉例而言，對於經展示為距圖3中之字線讀取-驗證電壓(VWLRV )214最遠的第四經規劃狀態分區Z4，圖4之第四分區Z4一階線性近似408對應於具有等於固定汲極至源極電壓(Vds )412之臨限電壓(VT )的記憶體晶胞106中之記憶體晶胞的最高汲極至源極電流(Ids4)。
記憶體晶胞電流(ICELL )可表示為下文實例等式6之汲極至源極電流(Ids )。 等式6     Ids
Figure 02_image033
C + KVT
根據上文實例等式6，汲極至源極電流(Ids )表示記憶體晶胞電流(ICELL )，該記憶體晶胞電流與汲極至源極電流常數(C)與臨限電壓(VT )同改變速率常數值(K)之乘積的總和成比例。在上文實例等式4中，記憶體晶胞106之汲極至源極電流(Ids )在記憶體晶胞106之臨限電壓(VT )為零時等於汲極至源極電流常數(C)。亦在上文實例等式6中，改變速率常數值(K)表示汲極至源極電流(Ids )相對於固定於汲極至源極電壓(Vds )412處的不同記憶體晶胞臨限電壓(VT )之改變速率。
圖5為圖1之實例快閃記憶體104的記憶體晶胞電晶體(例如，圖2之電晶體204)的實例電流-脈衝計數(I-P)特性曲線500。實例I-P特性曲線500展示記憶體晶胞電流(ICELL )與由遞增/累加脈衝計數表示的時間之間的實例一階線性關係502。舉例而言，I-P特性曲線500展示可以比第二汲極至源極電流(Ids2 )少的時間(例如，較少脈衝計數)感測記憶體晶胞106之第四汲極至源極電流(Ids4 )。另外，第四汲極至源極電流(Ids4 )與第二汲極至源極電流(Ids2 )之間的電流量相對於脈衝計數之增加(例如，經過時間的增加)而線性減小。
圖5之實例亦展示I-P特性曲線500可如何用以判定記憶體晶胞之臨限電壓(VT )。舉例而言，如圖5中所示，在第四汲極至源極電流(Ids4 )流動通過記憶體晶胞106時，記憶體晶胞106經規劃至第四臨限電壓(VT4 )。另外，在第二汲極至源極電流(Ids2 )流動通過記憶體晶胞106時，記憶體晶胞106經規劃至第二臨限電壓(VT2 )。因此，I-P特性曲線500展示可使用比用以感測第二臨限電壓(VT2 )之脈衝計數小的脈衝計數來感測第四臨限電壓(VT4 )。
圖6為圖1之實例快閃記憶體104及根據本發明之教示實施的實例設備600之方塊圖。所說明的實例之設備600經組配以基於如本文所揭示之時鐘脈衝計數(例如，圖1之觸發計數值138、140、142)讀取半導體記憶體裝置(例如，快閃記憶體104)中之記憶體晶胞106(圖1及圖2)的經規劃狀態。實例設備600可實施於圖1之實例記憶體控制器102中或與記憶體控制器102分離。在一些實例中，設備600之一些部分可實施於記憶體控制器102中，且設備600之其他部分可與記憶體控制器102分離實施。
圖6之所說明的實例展示快閃記憶體104中之記憶體晶胞106的電晶體204。圖6之所說明的實例亦展示記憶體晶胞106如何與感測放大器112中的對應者接成電路。在所說明之實例中，感測放大器112包括積分電容器(CINT )602，該積分電容器與快閃記憶體104之記憶體晶胞電晶體204並聯連接。在所說明之實例中，在以字線(WL(0))108上之字線讀取-驗證電壓(VWLRV )214(圖2)及以對應位元線(BL(x))110上之位元線預充電電壓(Vbl )604(例如，~0.4V)啟動記憶體晶胞106時，記憶體晶胞電流(ICELL )206開始流動通過記憶體晶胞106，且產生積分電容器(CINT )602上之電壓。因為積分電容器(CINT )602與記憶體晶胞電晶體204並聯，所以積分電容器(CINT )602將產生在一段時間內相對於電晶體204之經規劃臨限電壓(VT )216的電壓。若字線讀取-驗證電壓(VWLRV )214與經規劃臨限電壓(VT )216之間的電壓間隔很大，則記憶體晶胞電流(ICELL )206按比例變高(例如，參見上文等式1及2)。若字線讀取-驗證電壓(VWLRV )214與經規劃臨限電壓(VT )216之間的電壓間隔很小，則記憶體晶胞電流(ICELL )206按比例變低(例如，參見上文等式1及2)。在所說明之實例中，高記憶體晶胞電流(ICELL )206將使積分電容器(CINT )602產生感測電壓以比記憶體晶胞電流(ICELL )206較低之情況相對更快地跳脫感測放大器112。儘管在圖6中展示一個積分電容器(CINT )602，但圖1之感測放大器112包括複數個積分電容器，以使得每一位元線(BL)110與感測放大器112中之對應積分電容器接成電路。
藉由控制感測放大器112以基於不同脈衝計數(例如，圖1之觸發計數值138、140、142)在不同時間感測跨越積分電容器(CINT )602之電壓，設備600可判定記憶體晶胞106之經規劃臨限電壓(VT )216。下文實例等式7展示感測時間(tsen )及電容器積分(Cint )相對於感測放大器112中之PMOS電晶體606的臨限電壓(VTP )及記憶體晶胞電流(ICELL )206之關係。 等式7     tsen = (Cint x VTP ) / ICELL
在上文實例等式7中，感測時間(tsen )為積分電容器(CINT )602產生足夠電壓以跳脫感測放大器112中之PMOS電晶體606所需要的持續時間。在等式7及圖6的所說明實例中，PMOS電晶體606之臨限電壓(VTP )為感測放大器112之跳脫電壓。根據實例等式7，感測經規劃臨限電壓(VT )216所需要的感測時間(tsen )表達為積分電容器(CINT )602之電容器積分(Cint )常數與感測放大器112中之PMOS電晶體606的臨限電壓(VTP )之乘積除以記憶體晶胞電流(ICELL )206。使用實例等式7，圖4及圖5之汲極至源極電流(Ids1 -Ids4 )中之不同者的不同感測時間可如下文實例等式8及9中所示進行表達。 等式8     t1 = (Cint x VTP ) / Ids1 等式9     tn = (Cint x VTP ) / Idsn
上文實例等式8展示用於控制感測放大器112以感測對應於第一汲極至源極電流(Ids1 )的第一經規劃臨限電壓(VT1 )(圖3)之第一感測時間(t1 )。上文實例等式9展示用於控制感測放大器112以感測對應於第n汲極至源極電流(Idsn )的第n經規劃臨限電壓(VTn )之第n感測時間(tn )。
本文中所揭示之實例使用諸如圖1之觸發計數值138、140、142的時鐘信號脈衝計數(N)追蹤感測時間(tsen )。下文實例等式10表達感測時間(tsen )與輸入時鐘信號之時鐘週期(Tclk )的脈衝計數(N)之間的關係。 等式10   tsen = N x Tclk
下文實例等式11為上文實例等式10之代數重排，且表達脈衝計數(N)與上文實例等式6及7之間的關係。如上文實例等式10中所示，感測時間(tsen )與脈衝計數(N)及時鐘週期(Tclk )成正比。因此，增加脈衝計數(N)會增加感測時間(tsen )。另外，增加時鐘週期(Tclk )亦增加感測時間(tsen )。因此，感測時間(tsen )可藉由選擇不同脈衝計數(N)及/或選擇不同時鐘週期(Tclk )來改變。舉例而言，對於固定感測時間，可減少時鐘週期(Tclk )以達成記憶體晶胞經規劃狀態之更高解析度讀取(例如，更精細粒度以在電壓近接彼此更接近的臨限電壓(VT )之間進行區分)。 等式11     N = tsen /Tclk = ((Cint x VTP ) / Tclk )(1/ (C + KVT ))
如上文實例等式11中所示，用於基於積分電容器602上產生之感測電壓來控制感測放大器112感測經規劃臨限電壓(VT )216之時間的脈衝計數(N)表達為積分電容器(CINT )602之電容器積分(Cint )常數與感測放大器112中之PMOS電晶體606的臨限電壓(VTP )之乘積除以輸入時鐘信號之時鐘週期(Tclk )(((Cint x VT ) / Tclk ))乘以上文等式6中所示的表達式的逆。
圖6之實例設備600使用脈衝計數(N)來控制感測放大器112以感測記憶體晶胞106之臨限電壓(VT )216經規劃狀態。在所說明的實例中，設備具備實例計數器136(圖1)(例如，持續時間追蹤器)、一或多個實例觸發暫存器614、實例比較器616、實例觸發值儲存器618、實例觸發值擷取器620、實例電壓控制器622、實例準則條件偵測器624、實例經規劃狀態偵測器626、實例輸出分析器628、實例I/O緩衝器介面630、實例微控制器632及實例指令記憶體634。所說明的實例中亦展示實例時鐘636，該實例時鐘驅動計數器136。舉例而言，時鐘636可為高頻時鐘(例如，500兆赫(MHz)至1千兆赫(GHz))或具有任何其他合適速度的時鐘。在一些實例中，在設備600中提供時鐘636。在其他實例中，時鐘636與設備600分離，且將用於驅動計數器136之時鐘信號提供至設備600。在一些實例中，使用記憶體控制器102之時鐘來實施時鐘636，其出於其他目的(諸如控制讀取及/或寫入操作之時序)而用於記憶體控制器102中。
在實例設備600中，計數器136自具有時鐘週期(Tclk )之時鐘636接收輸入時鐘信號，且基於時鐘636之時鐘週期(Tclk )產生隨時間之流逝的脈衝計數(N)638。實例觸發暫存器614儲存諸如圖1之觸發計數值138、140、142的觸發計數值(NT )642，以指示感測放大器112何時將鎖存對應於跨越積分電容器(CINT )602之感測電壓的值。舉例而言，觸發值儲存器618可包括資料結構640(例如，查找表、映射表、關聯表等)以儲存與記憶體晶胞106之對應不同臨限電壓(VTn )644相關聯的眾多觸發計數值(NTn )642(例如，圖1之觸發計數值138、140、142)。所說明的實例之眾多觸發計數值(NTn )642對應於用於感測臨限電壓(VTn )644中之對應者的不同感測時間。在設備600感測特定臨限電壓(VTn )644時，實例觸發值擷取器620可自觸發值儲存器618獲得對應觸發計數值(NTn )642，且將所獲得的觸發計數值(NTn )642載入或儲存於觸發暫存器614中。實例比較器616接著可比較觸發計數值(NTn )642與由計數器136產生的脈衝計數(N)638，以在脈衝計數(N)638匹配載入於觸發暫存器614中的觸發計數值(NTn )642時雙態觸發SENB信號646。在所說明的實例中，SENB信號646確證感測放大器112之選通(STB)線646，該STB線觸發感測放大器112以鎖存對應於跨越積分電容器(CINT )602之感測電壓的二進位值。在所說明的實例中，設備600可使用二進位值來判定記憶體晶胞106之經規劃臨限電壓(VT )216。
在提供眾多觸發計數暫存器614之一些實例中，實例觸發值擷取器620可自觸發值儲存器618獲得眾多觸發計數值(NTn )642，且將眾多觸發計數值(NTn )642載入於觸發計數暫存器614中之不同者中以供比較器616使用。在另外其他實例中，眾多觸發計數暫存器614可具備不會改變的靜態觸發計數值(NTn )642。在此等實例中，比較器616基於相同靜態觸發計數值(NTn )642雙態觸發其SENB信號644，而不論何時執行快閃記憶體104之讀取。
提供實例電壓控制器622以控制施加至記憶體快閃記憶體104之電壓位準。舉例而言，電壓控制器622控制利用例如字線讀取-驗證電壓(VWLRV )214(圖2)啟動字線(WL(0))108，且控制利用例如位元線預充電電壓Vbl 604來預充電位元線(BL(x))110。
針對實例實施提供實例準則條件偵測器624，其中觸發計數值(NTn )642係基於對應於快閃記憶體104之不同特性的準則選自觸發值儲存器618。實例準則可為快閃記憶體104之記憶體晶胞陣列的溫度、快閃記憶體104之記憶體晶胞陣列內的記憶體晶胞106之位置及/或意欲自記憶體晶胞106讀取之臨限電壓(VT )的值。下文結合圖7A、圖7B、圖8及圖9描述使用此等準則之實例。為了使用快閃記憶體104之特性作為選擇觸發計數值(NTn )642之準則，觸發值儲存器618之資料結構640儲存與不同對應觸發計數值(NTn )642相關聯的特性值CRTn 650(例如，溫度係數值、位置值、目標臨限電壓(VTT )值等)，以使得不同觸發計數值(NTn )642可用以基於快閃記憶體104之特性動態更新觸發暫存器614。以此方式，在實例準則條件偵測器624量測快閃記憶體104之準則條件時，觸發值擷取器620可使用量測之準則條件作為回饋基於藉由實例準則條件偵測器624量測之準則特性自觸發值儲存器618動態擷取一或多個對應觸發計數值(NTn )642，且將所擷取之觸發計數值(NTn )642載入於觸發暫存器614中以供比較器616使用。
實例經規劃狀態偵測器626與SDC 114及PDC 116、118接成電路。實例經規劃狀態偵測器626基於由感測放大器112鎖存至SDC 114、PDC1 116及/或PDC2 118中的一或多者中的二進位值判定記憶體晶胞106之經規劃臨限電壓(VT )216。舉例而言，經規劃狀態偵測器626可自觸發值擷取器620接收對應於載入於觸發暫存器614中之觸發計數值(NTn )642的臨限電壓(VTn )644值。實例經規劃狀態偵測器626接著可判定對於儲存於資料快取記憶體(例如，SDC 114、PDC1 116、PDC2 118)中之每一二進位一「1」，對應記憶體晶胞106之經規劃狀態為對應於觸發計數值(NTn )642之臨限電壓(VTn )644值，其供比較器616使用以確證感測放大器112之STB線646。
提供實例輸出分析器628以分析由經規劃狀態偵測器626判定之經規劃狀態。舉例而言，在程式驗證程序期間使用本文中所揭示之實例時，輸出分析器628可分析來自經規劃狀態偵測器626之經規劃狀態以判定記憶體晶胞106是否被規劃至目標臨限電壓(VTT )。在一些實例中，輸出分析器628判定來自記憶體晶胞106之軟位元資訊。舉例而言，輸出分析器628可分析來自經規劃狀態偵測器626之經規劃狀態來分析記憶體晶胞106之臨限電壓(VT )分佈，以判定是否改變臨限電壓(VT )範圍邊界(例如，參考電壓)來表示儲存資料。舉例而言，隨時間之流逝，快閃記憶體104可降級或以其他方式改變其電特性。在此等環境下，表示儲存資訊之臨限電壓(VT )的範圍可發生改變，以使得快閃記憶體104之臨限電壓(VT )分佈損失其表示儲存資訊時的準確度。為了避免損失此儲存資訊，可改變界定臨限電壓(VT )之範圍邊界的參考電壓以對準快閃記憶體104之臨限電壓(VT )分佈，從而準確地對應於儲存資訊。下文結合圖11A及圖11B描述用於使用本文中所揭示之技術自快閃記憶體提取軟位元資訊之實例。
提供實例I/O緩衝器介面630以將儲存於快閃記憶體104中之資料輸出至記憶體資料匯流排。舉例而言，在主機處理器(例如，圖14之處理器1412)請求自快閃記憶體104讀取資料時，設備600可使用本文中所揭示之實例自快閃記憶體104讀取資料，且I/O緩衝器介面630可將可由主機處理器存取之讀取資料載入至記憶體資料匯流排。
提供實例微控制器632以執行機器可讀指令來實施實例設備600之一或多個組件。提供實例指令記憶體634以儲存可由微控制器632執行之機器可讀指令來實施設備600之一或多個組件。在一些實例中，省略微控制器632及指令記憶體634，且設備600之組件實施於邏輯電路及/或其他合適的硬體中。在一些實例中，使用儲存於指令記憶體634中且由微控制器632執行之機器可讀指令來實施設備600之一些組件，且設備600之其他組件以硬體來實施。
雖然在圖6中說明實施實例設備600之實例方式，但圖6中所說明之元件、程序及/或裝置中的一或多者可以任何其他方式組合、劃分、重新配置、省略、去除及/或實施。此外，實例計數器136、實例觸發暫存器614、實例比較器616、實例觸發值儲存器618、實例觸發值擷取器620、實例電壓控制器622、實例準則條件偵測器624、實例經規劃狀態偵測器626、實例輸出分析器628、實例I/O緩衝器介面630及/或(更一般化地)圖6之實例設備600可藉由硬體、軟體、韌體及/或硬體、軟體及/或韌體之任何組合來實施。因此，例如實例計數器136、實例觸發暫存器614、實例比較器616、實例觸發值儲存器618、實例觸發值擷取器620、實例電壓控制器622、實例準則條件偵測器624、實例經規劃狀態偵測器626、實例輸出分析器628、實例I/O緩衝器介面630及/或(更一般化地)實例設備600中之任一者可藉由一或多個類比或數位電路、邏輯電路、可規劃處理器、特殊應用積體電路(application specific integrated circuit；ASIC)、可規劃邏輯裝置(programmable logic device；PLD)及/或場可規劃邏輯裝置(field programmable logic device；FPLD)實施。在閱讀本專利之設備或系統技術方案中之任一者以涵蓋純粹軟體及/或韌體實施時，特此明確地界定實例計數器136、實例觸發暫存器614、實例比較器616、實例觸發值儲存器618、實例觸發值擷取器620、實例電壓控制器622、實例準則條件偵測器624、實例經規劃狀態偵測器626、實例輸出分析器628及/或實例I/O緩衝器介面630中的至少一者以包含儲存軟體及/或韌體之有形電腦可讀儲存裝置或儲存磁碟，諸如記憶體、數位化通用光碟(digital versatile disk；DVD)、緊密光碟(compact disk；CD)、藍光光碟等。另外，圖6之實例設備600可包括一或多個元件、程序及/或裝置(除了圖6中所說明之彼等元件、程序及/或裝置之外或代替該等元件、程序及/或裝置)，及/或可包括所說明的元件、程序及裝置中之任一者或全部中之一者以上。
圖7A為經規劃狀態曲線圖700，其展示目標記憶體晶胞(例如，圖1之記憶體晶胞106中之一者)之觀測到的經規劃狀態702。在所說明的實例中，經規劃狀態702為目標用於規劃至目標臨限電壓(VTT )706的記憶體晶胞106中之一者的經規劃臨限電壓(VT )之分佈。在所說明的實例中，在規劃階段之程式-驗證程序期間感測觀測到的經規劃狀態702，在此期間將資料寫入至快閃記憶體104。舉例而言，在規劃階段期間，記憶體控制器102(圖1)藉由對目標記憶體晶胞執行一或多個規劃遍次，將資料寫入至目標記憶體晶胞，其中電規劃脈衝用以改變目標記憶體晶胞之閘極端子(例如，圖2之閘極端子208)上的電子電荷。以此方式，閘極端子之電子電荷特性導致具有等於目標臨限電壓(VTT )706的經規劃臨限電壓(VT )之目標記憶體晶胞，該目標臨限電壓表示意欲用於儲存於彼等目標記憶體晶胞中之二進位資料。在需要顯著改變閘極端子上之電子電荷的一些情況下，必須在不過規劃目標記憶體晶胞的情況下執行多個規劃遍次，以使得記憶體晶胞之經規劃臨限電壓(VT )不超過目標臨限電壓(VTT )706。
在每一規劃遍次之後，記憶體控制器102執行程式-驗證程序以判定目標記憶體晶胞之經規劃臨限電壓(VT )。以此方式，記憶體控制器102可判定目標記憶體晶胞何時達到對應於意欲寫入之資料的意欲目標臨限電壓(VTT )706。另外，記憶體控制器102可判定目標記憶體晶胞之經規劃臨限電壓(VT )與意欲目標臨限電壓(VTT )706之間的電壓間隔。藉由判定目標記憶體晶胞之電壓間隔，且在目標記憶體晶胞已達到意欲目標臨限電壓(VTT )706時，記憶體控制器102可判定其目標記憶體晶胞不再需要電規劃脈衝以進一步改變其對應閘極端子上之電子電荷，其目標記憶體晶胞相對接近於意欲目標臨限電壓(VTT )706以使得其僅需要部分規劃脈衝(例如，SSPC(選擇性緩慢程式聚合)規劃脈衝)(例如，藉由對對應記憶體晶胞之位元線加1V而非0V的偏壓以減緩彼等對應記憶體晶胞之規劃速率)達到意欲目標臨限電壓(VTT )706，且其目標記憶體晶胞距意欲目標臨限電壓(VTT )706仍相對較遠，以使得其需要完整規劃脈衝(programming pulse；PGM)(例如，藉由對對應記憶體晶胞之位元線加0V的偏壓以使得能夠以完整規劃速率規劃彼等對應記憶體晶胞)以達到意欲目標臨限電壓(VTT )706。
圖7A之所說明的實例展示相對於跨越目標記憶體晶胞之經規劃狀態702的臨限電壓(VT )分佈之三個經規劃狀態分區Z1、Z2、Z3的實例目標臨限電壓(VTT )706(例如，程式-驗證電壓(VPV ))。在所說明的實例中，第三經規劃狀態分區Z3中之目標記憶體晶胞具有其經規劃臨限電壓(VT )與目標臨限電壓(VTT )706之間的最大電壓間隔，其又產生通過彼等目標記憶體晶胞之最大記憶體晶胞電流(ICELL )。第二經規劃狀態分區Z2包括具有經規劃臨限電壓(VT )之目標記憶體晶胞，其具有至目標臨限電壓(VTT )706之相對較近電壓近接，其又產生通過彼等目標記憶體晶胞之較小記憶體晶胞電流(ICELL )。第一經規劃狀態分區Z1包括具有滿足目標臨限電壓(VTT )之經規劃臨限電壓(VT )的目標記憶體晶胞，且因此具有最小記憶體晶胞電流(ICELL )或沒有晶胞電流。所說明的實例之實例經規劃狀態分區Z1、Z2、Z3可用以判定哪些目標記憶體晶胞仍需要一或多個規劃遍次及待應用之電規劃脈衝(例如，部分SSPC規劃脈衝或完整PGM規劃脈衝)之類型。舉例而言，在圖7之所說明的實例中，第三經規劃狀態分區Z3中之目標記憶體晶胞需要使用完整PGM規劃脈衝進行至少另一規劃遍次，第二經規劃狀態分區Z2中之目標記憶體晶胞需要使用部分SSPC規劃脈衝進行至少另一規劃遍次，且第一經規劃狀態分區Z1中之目標記憶體晶胞不需要任何其他規劃脈衝。
圖7B描繪觸發計數值NT1 714及NT2 716來獲取圖7A之經規劃狀態曲線圖700中所示的目標記憶體晶胞之經規劃狀態702。圖7B亦展示由例如圖6之時鐘636提供的實例時鐘信號720。實例時鐘信號720驅動實例計數器136以產生圖6之脈衝計數(N)638。圖7B亦展示實例觸發(SENB)信號722(例如，圖6之SENB信號644)，其可由圖6之實例比較器616提供以確證圖6之感測放大器112的選通(STB)線646。在所說明的實例中，感測放大器112為NAND記憶體感測放大器，且感測放大器112之選通(STB)線646為位準觸發線。在所說明的實例中，實例觸發(SENB)信號722上之低位準確證選通(STB)線646以使得感測放大器112鎖存值。
在所說明的實例中，脈衝計數(N)638在零(N=0)處開始，且將第一觸發計數值NT1 714載入至觸發暫存器614中。在電壓控制器622(圖6)啟動目標記憶體晶胞以用於讀取/感測其經規劃臨限電壓(VT )時，計數器136開始遞增/累加脈衝計數(N)638。在藉由將字線讀取-驗證電壓(VWLRV )214(圖2)施加至對應字線(WL)及藉由利用位元線預充電電壓(Vbl )604(圖6)預充電對應位元線(BL)由電壓控制器622啟動目標記憶體晶胞時，記憶體晶胞電流(ICELL )開始流動通過目標記憶體晶胞，這使感測電壓在對應積分電容器(例如，圖6之積分電容器(CINT )602)處產生。因為積分電容器感測電壓隨時間之流逝產生，所以比較器616(圖6)比較來自計數器136之脈衝計數(N)638與載入至觸發暫存器614中之第一觸發計數值NT1 714。在比較器616判定脈衝計數(N)638匹配第一觸發計數值NT1 714時，比較器616雙態觸變觸發(SENB)信號722以確證感測放大器112(圖1)之選通(STB)線646，從而使得感測放大器112鎖存對應於跨越對應積分電容器(例如，積分電容器CINT 602)之電壓的二進位值。舉例而言，針對超過感測放大器112之跳脫電壓位準的跨越積分電容器CINT 之電壓鎖存二進位值一「1」，且針對不超過感測放大器112之跳脫電壓位準的跨越積分電容器CINT 之電壓鎖存二進位值零「0」。在所說明的實例中，由感測放大器112基於第一觸發計數值NT1 714鎖存之邏輯值儲存於第一主要資料快取記憶體(PDC1)116(圖1及圖6)中。
在基於第一觸發計數值NT1 714鎖存二進位值之後，將第二觸發計數值NT2 716載入至觸發暫存器614中。隨著積分電容器電荷隨時間之流逝繼續產生，比較器616比較來自計數器136之脈衝計數(N)638與載入至觸發暫存器614中之第二觸發計數值NT2 716。在比較器616判定脈衝計數(N)638匹配第二觸發計數值NT2 716時，比較器616雙態觸變觸發(SENB)信號722以確證感測放大器112(圖1)之選通(STB)線646，以使得感測放大器112鎖存對應於跨越對應積分電容器(例如，積分電容器CINT 602)之電壓的二進位值。舉例而言，針對超過感測放大器112之跳脫電壓位準的跨越積分電容器CINT 之電壓鎖存二進位值一「1」，且針對不超過感測放大器112之跳脫電壓位準的跨越積分電容器CINT 之電壓鎖存二進位值零「0」。在所說明的實例中，由感測放大器112基於第二觸發計數值NT2 716鎖存之邏輯值儲存於第二主要資料快取記憶體(PDC2)118(圖1及圖6)中。
在基於第二觸發計數值NT2 716鎖存二進位值之後，實例經規劃狀態偵測器626自第一主要資料快取記憶體116及第二主要資料快取記憶體118獲得鎖存的二進位值以判定目標記憶體晶胞之經規劃狀態。舉例而言，經規劃狀態偵測器626判定第一主要資料快取記憶體(PDC1)116中之二進位一「1」對應於在第三經規劃狀態分區Z3中具有經規劃臨限電壓(VT )之目標記憶體晶胞。舉例而言，在第三經規劃狀態分區Z3中具有經規劃臨限電壓(VT )之目標記憶體晶胞具有相對高的記憶體晶胞電流(ICELL )以在脈衝計數(N)638達到第一觸發計數值NT1 714之前對高於感測放大器112之跳脫電壓位準的對應積分電容器(CINT )充電。
經規劃狀態偵測器626執行主要資料快取記憶體116及次要資料快取記憶體118中之位元之間的邏輯比較運算(例如，邏輯XOR運算)以判定在第二經規劃狀態分區Z2中具有經規劃臨限電壓(VT )之目標記憶體晶胞。舉例而言，經規劃狀態偵測器626判定在第一主要資料快取記憶體(PDC1)116中具有二進位零「0」且在第二主要資料快取記憶體(PDC2)118中具有二進位一「1」的位元位置對應於在第二經規劃狀態分區Z2中具有經規劃臨限電壓(VT )之目標記憶體晶胞。舉例而言，在第二經規劃狀態分區Z2中具有經規劃臨限電壓(VT )的目標記憶體晶胞具有相對較小的記憶體晶胞電流(ICELL )，其需要更多時間對對應的積分電容器(CINT )進行充電，以使得直至脈衝計數(N)638超過第一觸發計數值NT1 714之後且脈衝計數(N)638達到第二觸發計數值NT2 716之前，積分電容器(CINT )上之電壓方超過感測放大器112之跳脫電壓位準。
基於邏輯比較運算，實例經規劃狀態偵測器626亦判定第一主要資料快取記憶體(PDC1)116中具有二進位零「0」且在第二主要資料快取記憶體(PDC2)118中具有二進位零「0」的位元位置對應於在第一經規劃狀態分區Z1中具有經規劃臨限電壓(VT )之目標記憶體晶胞。舉例而言，在第一經規劃狀態分區Z1中具有經規劃臨限電壓(VT )之目標記憶體晶胞具有相對較小的記憶體晶胞電流(ICELL )，其需要更多時間對對應的積分電容器(CINT )進行充電，以使得直至脈衝計數(N)638超過第二觸發計數值NT2 716之後，積分電容器(CINT )上之電壓方超過感測放大器112之跳脫電壓位準。
圖7C為實例程式脈衝型表730，其展示對應目標記憶體晶胞在記憶體晶胞規劃階段期間達到目標臨限電壓(VTT )所需要的程式脈衝之類型。在實例經規劃狀態偵測器626基於由感測放大器112鎖存之二進位值判定目標記憶體晶胞之經規劃狀態分區Z1、Z2、Z3(如上文結合圖7B所論述)之後，輸出分析器628(圖6)使用程式脈衝型表730結合目標記憶體晶胞之經識別的經規劃狀態分區Z1、Z2、Z3來判定目標記憶體晶胞之程式脈衝類型。舉例而言，輸出分析器628判定第三經規劃狀態分區Z3中之目標記憶體晶胞在下一規劃遍次期間需要完整PGM程式脈衝，以使彼等目標記憶體晶胞之經規劃臨限電壓(VT )移動至更接近於目標臨限電壓(VTT )706之處。實例輸出分析器628判定第二經規劃狀態分區Z2中之目標記憶體晶胞在下一規劃遍次期間需要部分SSPC程式脈衝以使彼等目標記憶體晶胞之經規劃臨限電壓(VT )移動至更接近於目標臨限電壓(VTT )706之處。另外，實例輸出分析器628判定抑制INH第一經規劃狀態分區Z1中之目標記憶體晶胞，不讓其在下一規劃遍次期間接收任何其他規劃脈衝，因為彼等目標記憶體晶胞已經處於目標臨限電壓(VTT )706。基於由輸出分析器使用程式脈衝型表730判定之程式脈衝類型，電壓控制器622可控制用以對目標記憶體晶胞執行其他規劃遍次的規劃脈衝之電壓位準。
圖8描繪用於基於在介電材料中之溫度範圍內介電材料的溫度係數(TCO )對記憶體晶胞電流(ICELL )之影響來獲取記憶體晶胞106(圖1)之經規劃狀態的不同實例脈衝計數。舉例而言，因為記憶體晶胞電晶體204(圖2及圖6)之介電材料經歷溫度改變，所以電晶體204之溫度係數(TCO )會影響通過記憶體晶胞電晶體204之電流。舉例而言，電晶體204之記憶體晶胞電流(ICELL )206(圖2及圖6)受溫度改變影響。在一些實例中，快閃記憶體104可取決於快閃記憶體204上之記憶體存取載入(例如，快閃記憶體104可在重資料存取期間消耗大量的熱)，取決於相同電路板上之附近組件的溫度及/或取決於環境溫度而經歷顯著的溫度改變。在一些情況下，顯著溫度改變可造成歸因於溫度對記憶體晶胞電流(ICELL )206之影響而不準確地讀取記憶體晶胞經規劃狀態。為了實質上減小或消除溫度改變造成不準確的記憶體晶胞讀取之可能性，本文中所揭示之實例可使用溫度作為用於選擇觸發計數值(NTn )642(圖6)以用於偵測記憶體晶胞106之經規劃狀態的準則。
如圖8中所示，介電材料之溫度係數(TCO )可為線性802或非線性804。合適的觸發計數值(NTn )642可針對在具有線性溫度係數(TCO )802或非線性溫度係數(TCO )804的記憶體之溫度操作範圍中的不同溫度預先判定，且儲存於記憶體或相關聯的記憶體控制器中以用於在彼等記憶體之讀取操作期間進行選擇。舉例而言，圖6之觸發值儲存器618可將溫度值儲存於與觸發計數值(NTn )642中之對應者相關聯的特性值CRTn 650中。以此方式，在讀取操作期間，準則條件偵測器624可偵測快閃記憶體104及/或快閃記憶體104中之記憶體晶胞陣列的溫度(例如，使用晶粒中或機載熱電耦)，且觸發值擷取器620可使用觀測到的溫度來擷取觸發計數值(NTn )642。藉由使用溫度作為快閃記憶體104之準則特性，可進行快閃記憶體104之讀取，隨著溫度的改變具有大體上相同的準確度。
在圖8之所說明的實例中，低溫(LT)觸發計數806經展示為具有200奈秒(ns)的感測時間(tsen )，亦即以具有1千兆赫(1GHz)時鐘之200個脈衝進行追蹤(例如，N=200，Tclk =1ns)。亦在圖8的實例中，高溫(HT)觸發計數808經展示為具有400 ns之感測時間，亦即以具有1GHz時鐘之400個脈衝進行追蹤(例如，N=400，Tclk =1ns)。因此，圖8之所說明的實例展示隨著記憶體裝置之溫度增加，圖8中描繪之溫度係數(TCO )造成彼等記憶體裝置中之記憶體晶胞電流(ICELL )206的減小。隨著溫度增加，減小的記憶體晶胞電流(ICELL )206會使積分電容器(例如，圖6之積分電容器(CINT )602)以更慢速率產生感測電壓。因此，在較高操作溫度期間，需要更多時間(例如，更多脈衝計數(N))來感測相同記憶體晶胞之經規劃狀態。用於較低溫度之較高記憶體晶胞電流(ICELL )206使積分電容器(例如，圖6之積分電容器(CINT )602)以更快速率產生感測電壓。因此，在較低操作溫度期間，需要較少時間(例如，較少脈衝計數(N))來感測相同記憶體晶胞之經規劃狀態。
圖9描繪用於基於記憶體晶胞經規劃狀態(例如，記憶體晶胞臨限電壓(VT ))對記憶體晶胞106之介電材料的溫度係數(TCO )(例如，經規劃狀態依賴溫度係數(TCO ))的影響獲取記憶體晶胞106之經規劃狀態的不同實例脈衝計數。圖9之所說明的實例展示不同臨限電壓位準VT0 、VT1 、VT2 、VT3 、VT4 、VT5 、VT6 及VT7 。在所說明的實例中，隨著記憶體晶胞106之臨限電壓(VT )增加(例如，自臨限電壓位準VT0 增加至臨限電壓位準VT7 )，記憶體晶胞106之溫度係數(TCO )亦增加。舉例而言，針對不同臨限電壓位準VT0 至VT7 展示不同溫度係數(TCO )902a至902h。溫度係數(TCO )902a至902h中的每一者引起在溫度範圍內記憶體晶胞電流(ICELL )之不同改變。舉例而言，在記憶體晶胞106經規劃至臨限電壓位準VT0 至VT7 中的一者時，經規劃臨限電壓位準之溫度係數(TCO )902a至902h中的對應者使通過經規劃記憶體晶胞106之記憶體晶胞電流(ICELL )以(與記憶體晶胞106經規劃至對應於溫度係數(TCO )902a至902h中的不同者之臨限電壓位準VT0 至VT7 中的另一者相比)不同的方式及不同的電流位準在溫度範圍內改變。
在溫度範圍內記憶體晶胞電流(ICELL )基於對應於第零臨限電壓VT0 之溫度係數(TCO )902a的不同改變的實例在記憶體晶胞電流(ICELL )對溫度曲線圖904中展示。在溫度範圍內記憶體晶胞電流(ICELL )基於對應於第七臨限電壓VT7 之溫度係數(TCO )902h的不同改變的實例在記憶體晶胞電流(ICELL )對溫度曲線圖906中展示。如電流對溫度曲線圖904、906之所說明的實例中所示，對於對應於較低臨限電壓(VT )之低溫係數(TCO )，記憶體晶胞電流(ICELL )較高，且對於較高臨限電壓(VT )，隨著溫度係數(TCO )增加，記憶體晶胞電流(ICELL )減小。因為記憶體晶胞電流(ICELL )之較高位準使感測電壓在積分電容器(例如，圖6之積分電容器CINT 602)上比較低位準之記憶體晶胞電流(ICELL )更快地產生，所以在記憶體晶胞被規劃至對應於低溫係數(TCO )之較低臨限電壓(VT )時積分電容器上之感測電壓超過感測放大器112之跳脫電壓所需要的時間變少。又，在記憶體晶胞被規劃至對應於較高溫度係數(TCO )之較高臨限電壓(VT )時積分電容器上之感測電壓超過感測放大器112之跳脫電壓所需要的時間變多。下文實例表1展示實例資料結構，其儲存在溫度範圍(T0 -T3 )內用於臨限電壓位準VT0 至VT7 之觸發計數值的不同範圍(N(VT ,T ) )。
Figure 105134020-A0304-0001
 表1-用於不同臨限電壓(VT )及對應溫度係數(TCO )的在溫度(T)範圍內的觸發計數值(N)
在上文表1之所說明的實例中，在溫度範圍(T0-T3)內針對每一臨限電壓VT0 至VT7 及對應溫度係數(TCO )902a至902h使用觸發計數值之不同範圍(N(VT , T ) )。在實例表1中，第零臨限電壓VT0 為比第七臨限電壓VT7 低的電壓位準，第零溫度T0低於第三溫度T3，且對應於第零臨限電壓VT0 的觸發計數值(N(0 ,0 ) , N(1 ,0 ) , N(2 ,0 ) , N(3 ,0 ) )在比對應於第七臨限電壓VT7 之觸發計數值(N(0 ,7 ) , N(1 ,7 ) , N(2 ,7 ) , N(3 ,7 ) )低的計數範圍(例如，產生圖6之積分電容器(CINT )604上的感測電壓之較少持續時間)中。舉例而言，對於第零臨限電壓VT0 (例如，對應於圖9之記憶體晶胞電流(ICELL )對溫度曲線圖904)，隨著記憶體晶胞溫度自第零溫度(T0)增加至第三溫度(T3)而使用不同觸發計數值(N(0 ,0 ) , N(1 ,0 ) , N(2 ,0 ) , N(3 ,0 ) )。另外，對於第七臨限電壓VT7 (例如，對應於圖9之記憶體晶胞電流(ICELL )對溫度曲線圖906)，隨著記憶體晶胞溫度自第零溫度(T0)增加至第三溫度(T3)而使用不同觸發計數值(N(0 ,7 ) , N(1 ,7 ) , N(2 ,7 ) , N(3 ,7 ) )。因此，可在操作溫度範圍內使用脈衝計數(N)之較低範圍讀取經規劃至較低臨限電壓(VT )之記憶體晶胞，且可在操作溫度範圍內使用脈衝計數(N)之較高範圍讀取較高臨限電壓(VT )。
圖6之合適的觸發計數值(NTn )642可基於其溫度係數(TCO )(例如，在上文表1中展示為TCO0 至TCO7 之圖9的溫度係數9-2a-h)針對記憶體之不同臨限電壓(VT )(例如，上文圖9及表1的臨限電壓VT0 至VT7 )預先判定。觸發計數值(NTn )642可儲存於記憶體或相關聯的記憶體控制器中以用於在彼等記憶體之讀取操作期間進行選擇。舉例而言，對於每一臨限電壓(VTn )644(圖6)，圖6之觸發值儲存器618可儲存與不同溫度(例如，上文儲存為特性值CRTn 650的表1之溫度T0至T3)相關聯的觸發計數值(NTn )642之範圍(例如，上文的表1之觸發計數值N(0 ,0 ) … N(3 ,7 ) )。以此方式，在讀取操作期間，準則條件偵測器624可偵測快閃記憶體104及/或快閃記憶體104中之記憶體晶胞陣列的溫度(例如，使用晶粒中或機載熱電耦)，且觸發值擷取器620可在特定溫度下擷取用於對應臨限電壓(VTn )644的對應觸發計數值(NTn )642。藉由針對不同臨限電壓(VTn )644及基於記憶體之溫度係數(TCO )的溫度使用不同觸發計數值(NTn )642，可進行快閃記憶體104之讀取，在工作溫度範圍中之不同溫度下，針對記憶體晶胞106之不同經規劃臨限電壓(VT )，準確度大體上相同。
在圖9之所說明的實例中，低臨限電壓位準(VT0 )之實例溫度依賴觸發計數範圍910經展示為具有100~200奈秒(ns)的感測時間(tsen )範圍，亦即以具有1千兆赫(1GHz)時鐘之100~200個脈衝進行追蹤(例如，N=100~200，Tclk =1ns)。亦在圖9的實例中，用於高臨限電壓位準(VT7 )之實例溫度依賴觸發計數912經展示為具有400~500ns之感測時間(tsen )範圍，亦即以具有1GHz時鐘之400~500個脈衝進行追蹤(例如，N=400~500，Tclk =1ns)。因此，圖9之所說明的實例展示對於較低臨限電壓位準(VT )，圖9中描繪之溫度係數(TCO )造成在工作溫度範圍內的記憶體晶胞電流(ICELL )206之總體較高範圍。針對較低臨限電壓(VT )之較高記憶體晶胞電流(ICELL )206使積分電容器(例如，圖6之積分電容器(CINT )602)以更快速率產生感測電壓。因此，在感測較低臨限電壓(VT )時，需要較少時間(例如，較少脈衝計數(N))來感測記憶體晶胞之經規劃狀態。較高臨限電壓(VT )之較低記憶體晶胞電流(ICELL )206使積分電容器(例如，圖6之積分電容器(CINT )602)以更慢速率產生感測電壓。因此，在感測較高臨限電壓(VT )時，需要更多時間(例如，更多脈衝計數(N))來感測記憶體晶胞之經規劃狀態。
圖10A展示通過圖1之快閃記憶體104中的記憶體晶胞陣列(IARRAY )1002之電流相對於包括快閃記憶體104中之記憶體晶胞106的圖案塊之記憶體晶胞陣列位置之變化。在所說明的實例中，記憶體晶胞106之記憶體晶胞陣列位置的範圍在相對於將電壓施加至快閃記憶體104之字線(WL(y))、位元線(BL(y))及源極線(src)的電壓驅動器1008的遠側(FS)位置1004與近側(NS)位置1006之間。圖10B描繪用於基於記憶體晶胞陣列位置對通過記憶體晶胞106之陣列電流(IARRAY )1002的影響感測記憶體晶胞106之經規劃狀態的不同實例脈衝計數。圖10A及圖10B之所說明的實例展示對於距電壓驅動器1008更遠的記憶體晶胞106(例如，位於或更接近於FS位置1004之記憶體晶胞106)，通過記憶體晶胞106之陣列電流(IARRAY )1002較低。對於更接近於電壓驅動器1008之記憶體晶胞106(例如，位於或更接近於NS位置1006之記憶體晶胞106)，通過記憶體晶胞106之陣列電流(IARRAY )1002較高。
在圖10A及圖10B之所說明的實例中，陣列電流(IARRAY )1002表示通過記憶體晶胞106之記憶體晶胞電流(ICELL )，其對感測放大器112中之積分電容器(CINT )(例如，圖6之積分電容器(CINT )602)充電以感測記憶體晶胞之經規劃狀態。合適的觸發計數值(NTn )642可針對記憶體之不同記憶體晶胞陣列位置預先判定，且儲存於記憶體或相關聯的記憶體控制器中以用於在彼等記憶體之讀取操作期間進行選擇。舉例而言，圖6之觸發值儲存器618可將陣列位置值儲存於與觸發計數值(NTn )642中之對應者相關聯的特性值CRTn 650中。以此方式，在讀取操作期間，準則條件偵測器624可偵測快閃記憶體104之記憶體晶胞106的列(例如，字線)之記憶體陣列位置(例如，使用字線位址解碼器)，且觸發值擷取器620可使用觀測到的陣列位置來擷取一或多個對應觸發計數值(NTn )642。藉由使用記憶體晶胞陣列位置作為快閃記憶體104之準則特性，可以大體上相同的準確度進行快閃記憶體104之讀取而不管快閃記憶體104中之記憶體晶胞陣列位置。
在圖10B之所說明的實例中，用於NS位置1006之實例觸發計數1010經展示為具有200奈秒(ns)之感測時間(tsen )，亦即以具有1千兆赫(1GHz)時鐘之200個脈衝進行追蹤(例如，N=200，Tclk =1ns)。亦在圖10B的實例中，用於FS位置1004之實例觸發計數1012經展示為具有400ns之感測時間，亦即以具有1GHz時鐘之400個脈衝進行追蹤(例如，N=400，Tclk =1ns)。因此，圖10B之所說明的實例展示位於更接近電壓驅動器1008之處的記憶體晶胞106具有較高記憶體晶胞電流(ICELL )206(圖2及圖6)。位於更接近電壓驅動器1008處之記憶體晶胞106的較高記憶體晶胞電流(ICELL )206會使積分電容器(例如，圖6之積分電容器(CINT )602)以比位於遠離電壓驅動器1008之處的記憶體晶胞106之記憶體晶胞電流(ICELL )206更快的速率產生感測電壓。因此，在感測更接近電壓驅動器1008之記憶體晶胞106的經規劃狀態時，需要較少時間(例如，較少脈衝計數(N))來感測經規劃狀態。更遠離電壓驅動器1008之記憶體晶胞106的較低記憶體晶胞電流(ICELL )206使積分電容器(例如，圖6之積分電容器(CINT )602)以比位於更接近電壓驅動器1008之處的記憶體晶胞106之記憶體晶胞電流(ICELL )206更慢的速率產生感測電壓。因此，在感測更遠離感測放大器112之記憶體晶胞106的經規劃狀態時，需要更多時間(例如，更多脈衝計數(N))來感測經規劃狀態。
圖11A描繪結合記憶體晶胞106之觀測到的軟位元資訊的圖1之快閃記憶體104之記憶體晶胞106的經規劃狀態分佈1100。圖11A之經規劃狀態分佈1100表示記憶體晶胞106之臨限電壓(VT )分佈。圖11B描繪基於脈衝計數之觸發以獲取結合圖11A之經規劃狀態分佈1100展示的記憶體晶胞106之軟位元資訊。圖11A中表示之軟位元資訊對應於具有經規劃狀態的記憶體晶胞106中之一者，其並不明顯在特定臨限電壓(VT )範圍內以準確地識別儲存於彼等記憶體晶胞106中之資料。舉例而言，對應於所儲存之二進位零「0」的臨限電壓(VT )範圍可在0.5伏特的第一下部邊界參考電壓(R0)(圖11A)與1.5伏特的第一上部邊界參考電壓(R1)(圖11A)之間，且對應於所儲存的二進位一「1」之臨限電壓(VT )範圍可在2.0伏特的第二下部邊界參考電壓(R2)(圖11A)與3.5伏特的第二上部邊界參考電壓(R3)(圖11A)之間。(在圖11A的實例中，第一上部邊界參考電壓(R1)與第二下部邊界參考電壓(R3)之間的電壓間隔不按比例展示以更明顯地看見彼等兩個邊界參考電壓之間的臨限電壓分佈之細節。)
隨時間之流逝，快閃記憶體104可降級或以其他方式經歷其電特性之改變。在此等環境下，表示儲存資訊之臨限電壓(VT )的範圍可發生變化，以使得快閃記憶體104之臨限電壓(VT )分佈在表示儲存資訊時損失其準確度。舉例而言，如圖11A中所示，記憶體晶胞之經規劃臨限電壓(VT )在對應於儲存二進位零「0」之第一上部邊界參考電壓(R1)與對應於儲存二進位一「1」之第二下部邊界參考電壓(R2)之間。因此，具有在第一上部邊界參考電壓(R1)與第二下部邊界參考電壓(R2)之間的軟位元範圍1102中之經規劃臨限電壓(VT )之記憶體晶胞106被稱為儲存軟位元，因為其經規劃臨限電壓(VT )不準確地表示意欲儲存於其中之資訊。為了避免損失此儲存資訊，界定臨限電壓(VT )範圍之範圍邊界的參考電壓(例如，R0、R1、R2、R3)可改變以對準快閃記憶體104之臨限電壓(VT )分佈，從而準確地對應於儲存資訊。
圖11A之軟位元資訊用以將記憶體晶胞106之臨限電壓(VT )分組成展示為區1至6之不同區。在所說明的實例中，使用兩位元二進位碼(例如，二進位碼00、01、11、10)識別區1至6中的每一者。若將不同數目個區用於分組軟位元資訊，則具有較少或較多位元之二進位碼可用以識別彼等區。在圖11A之所說明的實例中，在區1中具有經規劃臨限電壓(VT )的記憶體晶胞106準確地表示所儲存的二進位零「0」，且在區6中具有經規劃臨限電壓(VT )之記憶體晶胞準確地表示所儲存的二進位一「1」。在區2至5中具有經規劃臨限電壓(VT )的記憶體晶胞106在軟位元範圍1102中，且不準確地儲存二進位零「0」或二進位一「1」。為了判定較大濃度之記憶體晶胞106駐留於軟位元範圍1102中之處，本文中所揭示之實例可用以基於脈衝計數觸發(NT )(例如，圖6之脈衝計數觸發(NTn )642)感測經規劃臨限電壓(VT )，如下文結合圖11B所描述。
圖11B描繪觸發計數值NT1 1112、NT2 1114、NT3 1116、NT4 1118及NT5 1120以獲取圖11A之經規劃狀態分佈1100中所示的目標記憶體晶胞106之經規劃狀態。圖11B亦展示由例如圖6之時鐘636提供之實例時鐘信號1122。實例時鐘信號1122驅動實例計數器136(圖1及圖6)以產生圖6之脈衝計數(N)638。圖11B亦展示可由圖6之實例比較器616提供以確證圖6之感測放大器112的選通(STB)線646的實例觸發(SENB)信號1126(例如，圖6之SENB信號644)。在所說明的實例中，感測放大器112之選通(STB)線646為位準觸發線，其中低位準(例如，如圖7之實例觸發(SENB)信號722上所示)確證選通(STB)線646以使得感測放大器112鎖存值。
在所說明的實例中，將觸發計數值NT1 1112、NT2 1114、NT3 1116、NT4 1118及NT5 1120載入至觸發暫存器614(圖6)中，且脈衝計數(N)638在零(N=0)處開始。在電壓控制器622(圖6)啟動用於讀取/感測其經規劃臨限電壓(VT )之目標記憶體晶胞時，計數器136開始遞增/累加脈衝計數(N)638。在藉由將字線讀取-驗證電壓(VWLRV )214(圖2)施加至對應字線(WL)及藉由利用位元線預充電電壓(Vbl )604(圖6)預充電對應位元線(BL)由電壓控制器622啟動目標記憶體晶胞時，記憶體晶胞電流(ICELL )開始流動通過目標記憶體晶胞，這使感測電壓在對應積分電容器(例如，圖6之積分電容器(CINT )602)處產生。因為積分電容器感測電壓隨時間之流逝產生，所以比較器616(圖6)比較來自計數器136之脈衝計數(N)638與載入至觸發暫存器614中之第一觸發計數值NT1 1112。在比較器616判定脈衝計數(N)638匹配第一觸發計數值NT1 1112時，比較器616雙態觸變觸發(SENB)信號1126以確證感測放大器112(圖1)之選通(STB)線646，以使得感測放大器112鎖存對應於跨越對應積分電容器(例如，積分電容器CINT 602)之感測電壓的二進位值。舉例而言，針對超過感測放大器112之跳脫電壓位準的跨越積分電容器CINT 之感測電壓鎖存二進位值一「1」，且針對不超過感測放大器112之跳脫電壓位準的跨越積分電容器CINT 之感測電壓鎖存二進位值零「0」。在所說明的實例中，基於第一觸發計數值NT1 1112由感測放大器112鎖存之邏輯值儲存於對應資料快取記憶體(例如，圖1及圖6資料快取記憶體114、116、118中的一者中)。類似地，對於觸發計數值NT1 1112、NT2 1114、NT3 1116、NT4 1118及NT5 1120中的每一者，比較器616雙態觸變觸發(SENB)信號1126以確證感測放大器112之選通(STB)線646，以使得隨著積分電容器中隨時間之流逝繼續產生感測電壓，感測放大器112鎖存對應於跨越對應積分電容器(例如，積分電容器CINT 602)之感測電壓的二進位值。在感測放大器112之每一鎖存事件之後，感測放大器112將鎖存值儲存至對應資料快取記憶體中。儘管圖1及圖6中僅展示三個資料快取記憶體114、116、118，但可使用更多資料快取記憶體以在由脈衝計數(N)638達到觸發計數值NT1 1112、NT2 1114、NT3 1116、NT4 1118及NT5 1120中的每一者之後單獨地儲存由感測放大器112鎖存之二進位值。
在所說明的實例中，在儲存由感測放大器112鎖存之二進位值之後，實例經規劃狀態偵測器626自資料快取記憶體獲得經鎖存之二進位值以判定目標記憶體晶胞之經規劃狀態。舉例而言，經規劃狀態偵測器626執行在第一觸發計數值NT1 1112處鎖存之位元與在第二觸發計數值NT2 1114處鎖存之位元之間的邏輯比較運算(例如，邏輯XOR運算)，以判定在對應於二進位區碼「00」的區2(圖11A)中具有經規劃臨限電壓(VT )的目標記憶體晶胞。使用此等邏輯比較運算，經規劃狀態偵測器626判定具有在第一觸發計數值NT1 1112處鎖存之二進位零「0」及在第二觸發計數值NT2 1114處鎖存之二進位一「1」的位元位置對應於在對應於二進位區碼「00」的區2中具有經規劃臨限電壓(VT )之目標記憶體晶胞。舉例而言，在區2中具有經規劃臨限電壓(VT )之目標記憶體晶胞具有記憶體晶胞電流(ICELL )，其以一速率對對應積分電容器(CINT )充電，直至脈衝計數(N)638超過第一觸發計數值NT1 1112之後且脈衝計數(N)638達到第二觸發計數值NT2 1114之前，積分電容器(CINT )上之感測電壓方超過感測放大器112之跳脫電壓位準。
基於與圖11B之軟位元提取相關聯的邏輯比較運算，實例經規劃狀態偵測器626亦判定具有在第二觸發計數值NT2 1114處鎖存之二進位零「0」及在第三觸發計數值NT3 1116處鎖存之二進位一「1」的位元位置對應於在對應於二進位區碼「01」的區3中具有經規劃臨限電壓(VT )之目標記憶體晶胞。舉例而言，在區3中具有經規劃臨限電壓(VT )之目標記憶體晶胞具有記憶體晶胞電流(ICELL )，其以產生積分電容器(CINT )上之感測電壓的速率對對應積分電容器(CINT )充電，直至脈衝計數(N)638超過第二觸發計數值NT2 1114之後且脈衝計數(N)638達到第三觸發計數值NT3 1116之前，該等感測電壓方超過感測放大器112之跳脫電壓位準。
亦基於與圖11B之軟位元提取相關聯的邏輯比較運算，實例經規劃狀態偵測器626判定具有在第三觸發計數值NT3 1116處鎖存之二進位零「0」及在第四觸發計數值NT4 1118處鎖存之二進位一「1」的位元位置對應於在對應於二進位區碼「11」的區4中具有經規劃臨限電壓(VT )之目標記憶體晶胞。舉例而言，在區4中具有經規劃臨限電壓(VT )之目標記憶體晶胞具有記憶體晶胞電流(ICELL )，其以產生積分電容器(CINT )上之感測電壓的速率對對應積分電容器(CINT )進行充電，直至脈衝計數(N)638超過第三觸發計數值NT3 1116之後且脈衝計數(N)638達到第四觸發計數值NT4 1118之前，該等感測電壓方超過感測放大器112之跳脫電壓位準。
亦基於與圖11B之軟位元提取相關聯的邏輯比較運算，實例經規劃狀態偵測器626判定具有在第四觸發計數值NT4 1118處鎖存之二進位零「0」的位元位置對應於在對應於二進位區碼「10」的區5中具有經規劃臨限電壓(VT )的目標記憶體晶胞。舉例而言，在區5中具有經規劃臨限電壓(VT )之目標記憶體晶胞具有記憶體晶胞電流(ICELL )，其以產生積分電容器(CINT )上之感測電壓的速率對對應積分電容器(CINT )充電，在脈衝計數(N)638達到第四觸發計數值NT4 1118之前，該感測電壓不會超過感測放大器112之跳脫電壓位準。
在提取軟位元資訊且將其分組成不同區2至5之後，輸出分析器628(圖6)可分析軟位元資訊以判定是否重新界定臨限電壓(VT )範圍之邊界參考電壓(圖11A之R0至R3)，以重新對準快閃記憶體104之臨限電壓(VT )分佈，從而更準確地表示儲存於記憶體晶胞104中之資訊。
圖12及圖13說明表示實例機器可讀指令之流程圖，該等機器可讀指令用於實施圖6之實例設備600及/或圖1之實例記憶體控制器102以使用脈衝計數觸發感測放大器(例如，圖1及圖6之感測放大器112)來感測記憶體晶胞之經規劃狀態。在此等實例中，機器可讀指令包括由處理器或控制器(諸如圖6之微控制器632及/或圖1之記憶體控制器102)執行的一或多個程式。程式可以儲存於有形電腦可讀儲存媒體上之軟體體現，該電腦可讀儲存媒體諸如CD-ROM、軟碟、硬碟機、數位化通用光碟(DVD)、藍光光碟或與微控制器632相關聯之記憶體(例如，圖6之指令記憶體634)，但全部程式及/或其部分可替代地由除微控制器632以外的裝置執行，及/或以韌體或專用硬體體現。此外，儘管參看圖12及圖13中說明的流程圖描述實例程式，但可替代地使用實施實例設備600及/或實例記憶體控制器102之許多其他方法。舉例而言，可改變區塊之執行次序，及/或可改變、去除或組合所描述區塊中之一些。
如上文所提及，圖12及圖13之實例程序可使用儲存於有形電腦可讀儲存媒體上之編碼指令(例如，電腦及/或機器可讀指令)，該電腦可讀儲存媒體諸如硬碟機、快閃記憶體、唯讀記憶體(ROM)、緊密光碟(CD)、數位化通用光碟(DVD)、快取記憶體、隨機存取記憶體(RAM)及/或其中以任何持續時間(例如，用於擴展時間週期、永久地、用於短暫執行個體、用於暫時緩衝及/或用於快取資訊)儲存資訊的任何其他儲存裝置或儲存磁碟。如本文所使用，術語有形電腦可讀儲存媒體明確地經界定為包括任何類型的電腦可讀儲存裝置及/或儲存磁碟，且排除傳播信號並排除傳輸媒體。如本文所使用，「有形電腦可讀儲存媒體」及「有形機器可讀儲存媒體」可被互換地使用。另外或替代地，圖12及圖13之實例程序可使用儲存於非暫時性電腦及/或機器可讀媒體上之編碼指令(例如，電腦及/或機器可讀指令)來實施，該非暫時性電腦及/或機器可讀媒體諸如硬碟機、快閃記憶體、唯讀記憶體、緊密光碟、數位化通用光碟、快取記憶體、隨機存取記憶體及/或其中以任何持續時間(例如，用於擴展時間週期、永久地、用於短暫執行個體、用於暫時緩衝及/或用於快取資訊)儲存資訊之任何其他儲存裝置或儲存磁碟。如本文所使用，術語非暫時性電腦可讀媒體明確地經界定為包括任何類型的電腦可讀儲存裝置及/或儲存磁碟，且排除傳播信號並排除傳輸媒體。如本文所使用，在片語「至少」用作技術方案之前置項中的過渡術語時，其為開放式的，這種方式等同於術語「包含」為開放式的。
圖12為表示實例電腦可讀指令之流程圖，該等電腦可讀指令可被執行以實施圖1之實例記憶體控制器及/或圖6之實例設備600以使用基於脈衝計數之觸發讀取圖1之快閃記憶體104的記憶體晶胞106之經規劃狀態。圖12之實例程序可用以讀取/感測快閃記憶體104之記憶體晶胞106的經規劃狀態。舉例而言，經規劃狀態可在記憶體晶胞106之規劃遍次之間的讀取-驗證程序期間讀取，可被讀取以提取如上文結合圖11A及圖11B所描述之軟位元資訊，及/或可在讀取操作期間讀取，其中主機處理器(例如，圖14之處理器1412)請求來自快閃記憶體104之資料。
圖12之實例程序在區塊1202開始，在該處，實例觸發值擷取器620(圖6)擷取一或多個觸發計數值(NTn )642(圖6)。舉例而言，觸發計數值(NTn )642可對應於讀取記憶體晶胞106之不同經規劃狀態(例如，臨限電壓(VTn )644)。在區塊1202之所說明的實例中，觸發值擷取器620存取觸發值儲存器618(圖6)中之一或多個觸發計數值(NTn )642，且將一或多個觸發計數值(NTn )642載入於一或多個觸發暫存器614(圖6)中。
實例電壓控制器622(圖6)啟動記憶體晶胞106中的一或多者(區塊1204)。舉例而言，電壓控制器622藉由將字線驗證-讀取電壓(VWLRV )214(圖2)施加至對應字線(例如，圖1及圖6之字線(WL(0))108)且將位元線預充電電壓(Vbl )604(圖6)施加至一或多個對應位元線(例如，圖1及圖6之一或多個位元線(BL(x))110)來啟動一或多個記憶體晶胞106。在所說明的實例中，啟動一或多個記憶體晶胞106以使得能夠讀取/感測其經規劃狀態(例如，經規劃臨限電壓(VT ))。
在所說明的實例中，在電壓控制器622在區塊1204啟動一或多個記憶體晶胞106時，實例微控制器632(圖6)在區塊1206開始實例計數器136(圖1及圖6)。舉例而言，微控制器632使得計數器136能夠開始基於來自實例時鐘636(圖6)之輸入時鐘信號(例如，圖7之時鐘信號720及/或圖11之1126)遞增/累加脈衝計數。在所說明的實例中，微控制器632起始計數器136自零開始計數，開始時間與電壓控制器622啟動一或多個記憶體晶胞106之時間相同或大體上相同(例如，在來自時鐘636之時鐘信號的一個及10個時鐘週期(Tclk )內)。在其他實例中，只要用以鎖存來自感測放大器112之二進位值的計數觸發值(NTn )642充分對應於經過時間的量(在此期間，記憶體晶胞電流(ICELL )在積分電容器(例如，圖6之積分電容器(CINT )602)上積聚電荷)，便可使用計數器136之起始與一或多個晶胞106之啟動之間的其他合適延遲。
實例比較器616判定是否已達到觸發暫存器614中之觸發計數值(NTn )642(區塊1208)。舉例而言，比較器616比較來自計數器136之脈衝計數(N)638與觸發暫存器614中之觸發計數值(NTn )642。若尚未達到觸發計數值(NTn )642，則比較器616繼續比較脈衝計數(N)638與觸發計數值(NTn )642。在比較器616偵測在區塊1208在脈衝計數(N)638與觸發計數值(NTn )642之間的匹配時，在感測放大器112(區塊1210)處鎖存一或多個二進位值。舉例而言，比較器616輸出觸發(SENB)信號644(圖6)以確證感測放大器112之選通(STB)線。以此方式，觸發感測放大器112以在對應於一或多個啟動記憶體晶胞106之一或多個位元位置處鎖存一或多個二進位零或一。舉例而言，鎖存每一記憶體晶胞106的二進位零或一指示記憶體晶胞106是否具有記憶體晶胞電流(ICELL )以充分產生對應積分電容器(CINT )(例如，圖6之積分電容器(CINT )602)上的電荷以超過感測放大器112之跳脫電壓位準。
將來自感測放大器112之鎖存二進位值儲存於資料快取記憶體中(區塊1212)。舉例而言，資料快取記憶體114、116、118(圖1及圖6)中的一者可儲存鎖存二進位值。實例微控制器632接著基於另一觸發計數值(NTn )642判定是否繼續監視來自計數器136之脈衝計數(N)638(區塊1214)。若微控制器632在區塊1214基於另一觸發計數值(NTn )642判定繼續監視脈衝計數(N)638，則控制返回至區塊1208。否則，若微控制器632判定不存在另一觸發計數值(NTn )642，則控制前進至區塊1216。
在區塊1216，實例經規劃狀態偵測器626(圖6)判定一或多個啟動記憶體晶胞106之經規劃狀態。舉例而言，經規劃狀態偵測器626可藉由使用一或多個邏輯比較運算來分析儲存於資料快取記憶體114、116、118中的一或多者中之鎖存二進位值來判定一或多個啟動記憶體晶胞106之經規劃狀態(例如，經規劃臨限電壓(VT ))。
在區塊1218，設備600接著基於在區塊1216判定之經規劃狀態執行一或多個記憶體操作。舉例而言，若在程式-驗證操作期間執行圖12之程序，則輸出分析器628可判定是否需要另一規劃遍次以將一或多個啟動記憶體晶胞106規劃至目標臨限電壓(VTT )。若需要其他規劃遍次，則輸出分析器628亦可判定達到一或多個啟動記憶體晶胞106之目標臨限電壓(VTT )所需要的程式脈衝類型，如上文結合圖7C所描述。若執行圖12之程序以對來自連接至快閃記憶體104之主機處理器的讀取請求進行服務，則在區塊1218之記憶體操作可涉及I/O緩衝器介面將由經規劃記憶體狀態表示之資料寫入至快閃記憶體104之資料匯流排以供請求主機處理器存取。
若執行圖12之程序以提取及分析如上文結合圖11A及圖11B所描述之軟位元資訊，則區塊1218之記憶體操作可涉及經規劃狀態偵測器626將記憶體晶胞106與軟位元範圍中之區2至5中的不同區相關聯，如上文結合圖11A及圖11B所描述。另外，輸出分析器628(圖6)可分析記憶體晶胞106在區2至5之上的分佈，以判定是否重新界定臨限電壓(VT )範圍之邊界參考電壓(圖11A之R0至R3)，從而重新對準快閃記憶體104之臨限電壓(VT )分佈以更準確地表示儲存於記憶體晶胞104中之資訊。在此等實例中，輸出分析器628之結果接著可供微控制器632使用以重新界定臨限電壓(VT )範圍之邊界參考電壓(圖11A之R0至R3)。
在區塊1218執行一或多個記憶體操作之後，微控制器632判定是否執行另一讀取(區塊1220)。若設備600執行另一讀取，則控制返回至區塊1202。否則，圖12之實例程序結束。
圖13為表示實例電腦可讀指令之流程圖，該等電腦可讀指令可被執行以實施圖1之實例記憶體控制器102及/或圖6之實例設備600以使用基於脈衝計數之觸發基於不同脈衝計數準則來讀取圖1之快閃記憶體104的記憶體晶胞106之經規劃狀態。實例準則可為快閃記憶體104之記憶體晶胞陣列的溫度、快閃記憶體104之記憶體晶胞陣列內的記憶體晶胞106之位置及/或意欲自經規劃記憶體晶胞106進行讀取之臨限電壓(VT )的值。圖13之實例程序可用以使用基於一或多個實例準則選擇之觸發計數值(NTn )642(圖6)讀取/感測快閃記憶體104之記憶體晶胞106的經規劃狀態。舉例而言，經規劃狀態可在記憶體晶胞106之規劃遍次之間的讀取-驗證程序期間讀取，可被讀取以提取如上文結合圖11A及圖11B所描述之軟位元資訊，及/或可在讀取操作期間讀取，其中主機處理器(例如，圖14之處理器1412)請求來自快閃記憶體104之資料。
圖13之實例程序在區塊1301開始，在此處實例準則條件偵測器624獲得待讀取之一或多個記憶體晶胞106的一或多個準則條件。舉例而言，準則條件偵測器624可量測一或多個記憶體晶胞106所位於的記憶體晶胞陣列之溫度(例如，使用晶粒中或機載熱電耦)。準則條件偵測器624可偵測快閃記憶體104之一或多個記憶體晶胞106的列(例如，字線)之記憶體陣列位置(例如，使用字線位址解碼器)。準則條件偵測器624可獲得意欲自一或多個記憶體晶胞106讀取之臨限電壓(VT )位準。因此，藉由準則條件偵測器624獲得的一或多個準則條件可由設備600使用以讀取一或多個記憶體晶胞106之經規劃狀態，如上文結合圖8、圖9、圖10A及圖10B所描述。
在區塊1302，實例觸發值擷取器620(圖6)基於準則條件擷取一或多個觸發計數值(NTn )642(圖6)。舉例而言，觸發值擷取器620基於準則條件擷取觸發值儲存器618(圖6)中之一或多個觸發計數值(NTn )642，且將一或多個觸發計數值(NTn )642載入於一或多個觸發暫存器614(圖6)中。
實例電壓控制器622(圖6)啟動記憶體晶胞106中的一或多者(區塊1304)。舉例而言，電壓控制器622藉由將字線驗證-讀取電壓(VWLRV )214(圖2)施加至對應字線(例如，圖1及圖6之字線(WL(0))108)且將位元線預充電電壓(Vbl )604(圖6)施加至一或多個對應位元線(例如，圖1及圖6之一或多個位元線(BL(x))110)來啟動一或多個記憶體晶胞106。在所說明的實例中，啟動一或多個記憶體晶胞106以使得能夠讀取/感測其經規劃狀態(例如，經規劃臨限電壓(VT ))。
在所說明的實例中，在電壓控制器622在區塊1304啟動一或多個記憶體晶胞106時，實例微控制器632(圖6)在區塊1306起始實例計數器136(圖1及圖6)。舉例而言，微控制器632使得計數器136能夠基於來自實例時鐘636(圖6)輸入時鐘信號(例如，圖7之時鐘信號720及/或圖11之1126)開始遞增/累加脈衝計數。在所說明的實例中，微控制器632起始計數器136自零開始計數，開始時間與電壓控制器622啟動一或多個記憶體晶胞106之時間相同或大體上相同(例如，在來自時鐘636之時鐘信號的一個及10個時鐘週期(Tclk )內)。在其他實例中，只要用以鎖存來自感測放大器112之二進位值的計數觸發值(NTn )642充分對應於經過時間的量(在此期間，記憶體晶胞電流(ICELL )在積分電容器(例如，圖6之積分電容器(CINT )602)上積聚電荷)，便可使用計數器136之起始與一或多個晶胞106之啟動之間的其他合適延遲。
實例比較器616判定是否已達到觸發暫存器614中之觸發計數值(NTn )642(區塊1308)。舉例而言，比較器616比較來自計數器136之脈衝計數(N)638與觸發暫存器614中之觸發計數值(NTn )642。若尚未達到觸發計數值(NTn )642，則比較器616繼續比較脈衝計數(N)638與觸發計數值(NTn )642。在比較器616偵測在區塊1308在脈衝計數(N)638與觸發計數值(NTn )642之間的匹配時，在感測放大器112處鎖存一或多個二進位值(區塊1310)。舉例而言，比較器616輸出觸發(SENB)信號644(圖6)以確證感測放大器112之選通(STB)線。以此方式，觸發感測放大器112以在對應於一或多個啟動記憶體晶胞106之一或多個位元位置處鎖存一或多個二進位零或一。舉例而言，每一記憶體晶胞106之鎖存二進位零或一指示記憶體晶胞106是否具有記憶體晶胞電流(ICELL )以充分產生對應積分電容器(CINT )(例如，圖6之積分電容器(CINT )602)上的電荷以超過感測放大器112之跳脫電壓位準。
將來自感測放大器112之鎖存二進位值儲存於資料快取記憶體中(區塊1312)。舉例而言，資料快取記憶體114、116、118(圖1及圖6)中的一者可儲存鎖存二進位值。實例微控制器632接著基於另一觸發計數值(NTn )642判定是否繼續監視來自計數器136之脈衝計數(N)638(區塊1314)。若微控制器632在區塊1314基於另一觸發計數值(NTn )642判定繼續監視脈衝計數(N)638，則控制返回至區塊1308。否則，若微控制器632判定不存在另一觸發計數值(NTn )642，則控制前進至區塊1316。
在區塊1316，實例經規劃狀態偵測器626(圖6)判定一或多個啟動記憶體晶胞106之經規劃狀態。舉例而言，經規劃狀態偵測器626可藉由使用一或多個邏輯比較運算來分析儲存於資料快取記憶體114、116、118中的一或多者中之鎖存二進位值來判定一或多個啟動記憶體晶胞106之經規劃狀態(例如，經規劃臨限電壓(VT ))。
在區塊1318，設備600接著基於在區塊1316判定之經規劃狀態執行一或多個記憶體操作。舉例而言，若在程式-驗證操作期間執行圖13之程序，則輸出分析器628可判定是否需要另一規劃遍次以將一或多個啟動記憶體晶胞106規劃至目標臨限電壓(VTT )。若需要其他規劃遍次，則輸出分析器628亦可判定達到一或多個啟動記憶體晶胞106之目標臨限電壓(VTT )所需要的程式脈衝類型，如上文結合圖7C所描述。若執行圖13之程序以對來自連接至快閃記憶體104之主機處理器的讀取請求進行服務，則在區塊1318之記憶體操作可涉及I/O緩衝器介面將由經規劃記憶體狀態表示之資料寫入至快閃記憶體104之資料匯流排以供請求主機處理器存取。
若執行圖13之程序以提取及分析如上文結合圖11A及圖11B所描述之軟位元資訊，則區塊1318之記憶體操作可涉及經規劃狀態偵測器626將記憶體晶胞106與軟位元範圍中之區2至5中的不同區相關聯，如上文結合圖11A及圖11B所描述。另外，輸出分析器628(圖6)可分析記憶體晶胞106在區2至5之上的分佈，以判定是否重新界定臨限電壓(VT )範圍之邊界參考電壓(圖11A之R0至R3)，從而重新對準快閃記憶體104之臨限電壓(VT )分佈以更準確地表示儲存於記憶體晶胞104中之資訊。在此等實例中，輸出分析器628之結果接著可供微控制器632使用以重新界定臨限電壓(VT )範圍之邊界參考電壓(圖11A之R0至R3)。
在區塊1318執行一或多個記憶體操作之後，微控制器632判定是否執行另一讀取(區塊1320)。若設備600執行另一讀取，則控制返回至區塊1301。否則，圖13之實例程序結束。
圖14為實例處理器平台1400之方塊圖，該處理器平台能夠執行圖12及/或圖13之指令以實施圖1之實例記憶體控制器102及/或圖6之實例設備600。舉例而言，處理器平台1400可為伺服器、個人電腦、移動裝置(例如，蜂巢式電話、智慧型電話、諸如iPadTM 之平板)、個人數位助理(personal digital assistant；PDA)、網際網路電氣設備、DVD播放器、CD播放器、數位視訊記錄器、藍光播放器、遊戲控制台、個人視訊記錄器、機上盒或任何其他類型的計算裝置。
所說明的實例之處理器平台1400包括處理器1412。所說明的實例之處理器1412為硬體。舉例而言，處理器1412可由來自任何所要家族或製造商的一或多個積體電路、邏輯電路、微處理器或控制器實施。
所說明的實例之處理器1412包括本端記憶體1413(例如，快取記憶體)。所說明的實例之處理器1412經由匯流排1418與包括一依電性記憶體1414及一非依電性記憶體1416之主記憶體通訊。依電性記憶體1414可由同步動態隨機存取記憶體(SDRAM)、動態隨機存取記憶體(DRAM)、RAMBUS動態隨機存取記憶體(RDRAM)及/或任何其他類型的隨機存取記憶體裝置實施。非依電性記憶體1416可由快閃記憶體及/或任何其他所要類型之記憶體裝置實施。對主記憶體1414、1416之存取由一或多個記憶體控制器控制。在圖14之所說明的實例中，記憶體控制器102、快閃記憶體104及設備600經展示為實施於非依電性記憶體1416中。另外或替代地，記憶體控制器102、快閃記憶體104及設備600可實施於依電性記憶體1414中。在其他實例中，記憶體控制器102及/或設備600可與非依電性記憶體1416(及/或依電性記憶體1414)分離實施，且與非依電性記憶體1416以通訊方式耦接以控制快閃記憶體104(及/或以通訊方式耦接至依電性記憶體1414以控制依電性記憶體1414)。
所說明的實例之處理器平台1400亦包括一介面電路1420。介面電路1420可由任何類型之介面標準(諸如，乙太網路介面、通用串列匯流排(universal serial bus；USB)及/或PCI express介面)實施。
在所說明之實例中，一或多個輸入裝置1422連接至介面電路1420。輸入裝置1422准許使用者將資料及命令鍵入至處理器1412中。輸入裝置可由例如音訊感測器、麥克風、攝影機(靜態或視訊)、鍵盤、按鈕、滑鼠、觸控式螢幕、軌跡墊、軌跡球、等值點指示器及/或話音辨識系統實施。
一或多個輸出裝置1424亦連接至所說明的實例之介面電路1420。輸出裝置1424可例如由顯示裝置(例如，發光二極體(light emitting diode；LED)、有機發光二極體(organic light emitting diode；OLED)、液晶顯示器、陰極射線管顯示器(cathode ray tube display；CRT)、觸控式螢幕、觸感輸出裝置、印表機及/或揚聲器)實施。因此，所說明實例之介面電路1420通常包括圖形驅動程式卡、圖形驅動程式晶片或圖形驅動程式處理器。
所說明的實例之介面電路1420亦包括通訊裝置，諸如傳輸器、接收器、收發器、調製解調器及/或網路介面卡，以促進經由網路1426(例如，乙太網路連接、數位用戶線(digital subscriber line；DSL)、電話線、同軸電纜、蜂巢式電話系統等)與外部機器(例如，任何種類之計算裝置)交換資料。
所說明的實例之處理器平台1400亦包括用於儲存軟體及/或資料之一或多個大容量儲存裝置1428。此等大容量儲存裝置1428的實例包括軟碟機、硬碟機、緊密光碟機、藍光光碟機、RAID系統及數位化通用光碟(DVD)機。
由記憶體控制器102及/或設備600使用以實施圖12及/或圖13之實例程序的編碼指令1432可儲存於非依電性記憶體1416中，及/或儲存於諸如CD或DVD之抽取式有形電腦可讀儲存媒體上。
本文中所揭示之實例可用於基於追蹤經過的持續時間(例如，使用時鐘脈衝計數)以觸發感測放大器感測記憶體晶胞之經規劃狀態來判定半導體記憶體裝置中之記憶體晶胞的經規劃狀態。儘管基於持續時間之感測放大器觸發在本文中結合一些實例揭示，此基於持續時間之感測放大器觸發可結合其他實例實施來實施。舉例而言，基於持續時間之感測放大器觸發可根據本發明之教示結合記憶體特性使用，該等記憶體特性影響通過記憶體晶胞電晶體之記憶體晶胞電流(ICELL )，除了或替代記憶體晶胞溫度係數(例如，如結合圖8及圖9所描述)及記憶體晶胞陣列中之記憶體晶胞位置(例如，如結合圖10A及圖10B所描述)。可用以選擇不同基於持續時間之觸發(例如，圖1之觸發計數值138、140、142及圖6之642)以用於觸發感測放大器的另一實例記憶體特性包括記憶體陣列電流之改變。舉例而言，流動通過記憶體晶胞之記憶體陣列的電流受儲存於記憶體陣列之記憶體晶胞中的不同資料型樣影響。因此，可基於記憶體陣列電流基於不同儲存資料型樣之改變的實例記憶體特性選擇不同的合適的基於持續時間之觸發。可用以選擇不同的基於持續時間之觸發(例如，圖1之觸發計數值138、140、142及圖6之642)以用於觸發感測放大器的又一實例記憶體特性包括記憶體陣列圖案塊源極電壓之改變。舉例而言，流動通過記憶體晶胞之記憶體陣列的電流受記憶體之源極板上的電壓偏壓的改變影響。因此，可基於記憶體之源極板上的電壓偏壓之改變的實例記憶體特性選擇不同的合適的基於持續時間之觸發。
本文中所揭示之實例可用於改良讀取記憶體晶胞之經規劃狀態的速度。舉例而言，因為本文中所揭示之實例基於時鐘脈衝計數觸發感測放大器，所以啟動記憶體晶胞之字線電壓可在感測記憶體晶胞之臨限電壓(VT )分佈時保持固定。保持此等字線電壓固定會增加可讀取記憶體晶胞之經規劃狀態的速度，因為保持字線電壓固定會將字線穩定時間減小至近似每一離散讀取/驗證臨限電壓(VT )位準的字線之電阻-電容(RC)延遲。舉例而言，每次將不同電壓施加至字線以使用先前記憶體晶胞感測技術來感測不同臨限電壓(VT )，皆需要額外時間使字線穩定至穩態，在穩態可感測彼字線上之記憶體晶胞。藉由使用如本文所揭示之時鐘脈衝計數對字線僅施加單一固定電壓來感測臨限電壓(VT )分佈，去除先前技術之大量冗長穩定時間以使得眾多臨限電壓(VT )的感測可快得多。
本文中所揭示之實例可用以改良讀取記憶體晶胞之規劃狀態的準確度。舉例而言，可藉由選擇觸發感測放大器之不同脈衝計數(N)及/或藉由選擇用以驅動產生脈衝計數(N)之計數器的不同時鐘週期(Tclk )來改變感測放大器之感測時間(tsen )。舉例而言，可減少時鐘週期(Tclk )以實現記憶體晶胞經規劃狀態之更高解析度讀取。另外，針對閘極至源極電壓(Vgs )與臨限電壓(VT )之間的不同電壓間隔(例如，Vgs - VT )，可藉由使用脈衝計數(N)與記憶體晶胞電流(ICELL )之間的二階或三階線性關係進一步提高準確度。
下文係關於本文中所揭示之其他實例。
實例1為感測記憶體晶胞之經規劃狀態之方法。實例1之方法包括在啟動複數個記憶體晶胞時起始計數器；回應於計數器達到觸發計數值而基於與記憶體晶胞接成電路之感測放大器獲得二進位值；以及基於二進位值判定記憶體晶胞之經規劃狀態。
在實例2中，實例1之標的物可視情況包括計數器達到觸發計數值使感測放大器鎖存二進位值。
在實例3中，實例1至2中任一者之標的物可視情況包括基於記憶體晶胞之量測特性自複數個不同觸發計數值選擇觸發計數值。
在實例4中，實例1至3中任一者之標的物可視情況包括記憶體晶胞之經規劃狀態為經規劃臨限電壓。
在實例5中，實例1至4中任一者之標的物可視情況包括觸發計數值對應於在啟動記憶體晶胞時在記憶體晶胞之電晶體的汲極端子與源極端子之間的記憶體晶胞電流的量。
在實例6中，實例1至5中任一者之標的物可視情況包括基於記憶體晶胞之溫度獲得觸發計數值。
在實例7中，實例1至6中任一者之標的物可視情況包括基於記憶體晶胞陣列中之記憶體晶胞的位置獲得觸發計數值。
在實例8中，實例1至7中任一者之標的物可視情況包括基於記憶體晶胞之目標臨限電壓及溫度獲得觸發計數值。
在實例9中，實例1至8中任一者之標的物可視情況包括基於記憶體晶胞之第一溫度係數獲得觸發計數值，第一溫度係數對應於待量測之經規劃狀態，第一溫度係數不同於在記憶體晶胞被規劃至第二經規劃狀態時該記憶體晶胞之第二溫度係數，且第二溫度係數對應於判定記憶體晶胞何時被規劃至第二經規劃狀態之第二觸發計數值。
在實例10中，實例1至9中任一者之標的物可視情況包括啟動記憶體晶胞包括將電壓施加至對應於記憶體晶胞之位元線及字線。
在實例11中，實例1至10中任一者之標的物可視情況包括起始計數器包括使得計數器能夠基於輸入時鐘信號開始累加計數值。
實例12為一種感測記憶體晶胞之經規劃狀態的設備。實例12之設備包括用以回應於記憶體晶胞之啟動開始產生計數值之計數器。實例12之設備亦包括感測放大器，其與記憶體晶胞接成電路以回應於計數器達到觸發計數值獲得對應於記憶體晶胞之經規劃狀態的二進位值。實例12之設備亦包括經規劃狀態偵測器以基於由感測放大器獲得之二進位值判定記憶體晶胞之經規劃狀態。
在實例13中，實例12之標的物可視情況包括比較器以回應於計數器達到觸發計數值觸發感測放大器鎖存二進位值。
在實例14中，實例12至13中任一者之標的物可視情況包括觸發值擷取器以基於記憶體晶胞之量測特性自複數個不同觸發計數值獲得觸發計數值。
在實例15中，實例12至14中任一者之標的物可視情況包括記憶體晶胞之經規劃狀態為經規劃臨限電壓。
在實例16中，實例12至15中任一者之標的物可視情況包括觸發計數值對應於在啟動記憶體晶胞時在記憶體晶胞之電晶體的汲極端子與源極端子之間流動的記憶體晶胞電流。
在實例17中，實例12至14中任一者之標的物可視情況包括觸發計數值小於第二可擷取觸發計數值，對應於觸發計數值之第一記憶體晶胞電流大於對應於第二可擷取觸發計數值之第二記憶體晶胞電流，且對應於觸發計數值之經規劃狀態小於對應於第二可擷取觸發計數值之第二經規劃狀態。
在實例18中，實例12至17中任一者之標的物可視情況包括觸發值擷取器以基於記憶體晶胞之第一溫度係數獲得觸發計數值，第一溫度係數對應於待量測之經規劃狀態，第一溫度係數不同於在記憶體晶胞經規劃至第二經規劃狀態時該記憶體晶胞之第二溫度係數，且第二溫度係數對應於判定記憶體晶胞何時經被規劃至第二經規劃狀態之第二觸發計數值。
在實例19中，實例12至18中任一者之標的物可視情況包括：特性偵測器，其用以獲得記憶體晶胞所位於之記憶體晶胞陣列的溫度；以及觸發值擷取器，其用以基於記憶體晶胞陣列之溫度獲得觸發計數值。
在實例20中，實例12至19中任一者之標的物可視情況包括：特性偵測器，其用以獲得記憶體晶胞陣列中之記憶體晶胞的位置；以及觸發值擷取器，其用以基於記憶體晶胞陣列中之記憶體晶胞的位置獲得觸發計數值。
在實例21中，實例12至20中任一者之標的物可視情況包括：特性偵測器，其用以獲得記憶體晶胞之溫度；以及觸發值擷取器，其用以基於溫度及目標臨限電壓獲得觸發計數值。
在實例22中，實例12至21中任一者之標的物可視情況包括電壓控制器以藉由將電壓施加至對應於記憶體晶胞之位元線及字線來啟動記憶體晶胞。
在實例23中，實例12至22中任一者之標的物可視情況包括一或多個處理器；與一或多個處理器通訊之網路介面；以及與一或多個處理器通訊之記憶體控制器，該記憶體控制器包括持續時間追蹤器、感測放大器及經規劃狀態偵測器。
實例24為至少一個製品，其包括機器可讀指令，該等機器可讀指令在執行時使記憶體控制器至少進行以下操作：在啟動複數個記憶體晶胞時起始計數器；回應於計數器達到觸發計數值基於與記憶體晶胞接成電路之感測放大器獲得二進位值；以及基於二進位值判定記憶體晶胞之經規劃狀態。
在實例25中，實例24之標的物可視情況包括回應於計數器達到觸發計數值由感測放大器鎖存二進位值。
在實例26中，實例24至25中任一者之標的物可視情況包括指令進一步使記憶體控制器基於記憶體晶胞之量測特性自複數個不同觸發計數值選擇觸發計數值。
在實例27中，實例24至26中任一者之標的物可視情況包括記憶體晶胞之經規劃狀態為經規劃臨限電壓。
在實例28中，實例24至27中任一者之標的物可視情況包括觸發計數值對應於在啟動記憶體晶胞時在記憶體晶胞之電晶體的汲極端子與源極端子之間的記憶體晶胞電流的量。
在實例29中，實例24至28中任一者之標的物可視情況包括指令進一步使記憶體控制器基於記憶體晶胞之溫度獲得觸發計數值。
在實例30中，實例24至29中任一者之標的物可視情況包括指令進一步使記憶體控制器基於記憶體晶胞陣列中之記憶體晶胞的位置獲得觸發計數值。
在實例31中，實例24至30中任一者之標的物可視情況包括指令進一步使記憶體控制器基於記憶體晶胞之目標臨限電壓及溫度獲得觸發計數值。
在實例32中，實例24至31中任一者之標的物可視情況包括基於記憶體晶胞之第一溫度係數獲得觸發計數值，第一溫度係數對應於待量測之經規劃狀態，第一溫度係數不同於在記憶體晶胞被規劃至第二經規劃狀態時該記憶體晶胞之第二溫度係數，且第二溫度係數對應於判定記憶體晶胞何時被規劃至第二經規劃狀態之第二觸發計數值。
在實例33中，實例24至32中任一者之標的物可視情況包括指令使記憶體控制器藉由將電壓施加至對應於記憶體晶胞之位元線及字線來啟動記憶體晶胞。
在實例34中，實例24至33中任一者之標的物可視情況包括起始計數器包括使得計數器能夠基於輸入時鐘信號開始累加計數值。
實例35為一種感測記憶體晶胞之經規劃狀態的設備。實例35之設備包括用於回應於記憶體晶胞之啟動而累加計數值的構件。實例35之設備亦包括用於回應於計數值滿足觸發計數值而獲得對應於記憶體晶胞之經規劃狀態的二進位值的構件。實例35之設備亦包括用於基於二進位值判定記憶體晶胞之經規劃狀態的構件。
在實例36中，實例35之標的物可視情況包括藉由用於比較計數器之計數器值與觸發計數值的構件觸發用於獲得二進位值的構件以鎖存二進位值。
在實例37中，實例35至36中任一者之標的物可視情況包括用於基於記憶體晶胞之量測特性自複數個不同觸發計數值獲得觸發計數值的構件。
在實例38中，實例35至37中任一者之標的物可視情況包括記憶體晶胞之經規劃狀態為經規劃臨限電壓。
在實例39中，實例35至38中任一者之標的物可視情況包括觸發計數值對應於在啟動記憶體晶胞時在記憶體晶胞之電晶體的汲極端子與源極端子之間流動的記憶體晶胞電流。
在實例40中，實例35至39中任一者之標的物可視情況包括觸發計數值小於第二可擷取觸發計數值，對應於觸發計數值之第一記憶體晶胞電流大於對應於第二可擷取觸發計數值之第二記憶體晶胞電流，且對應於觸發計數值之經規劃狀態小於對應於第二可擷取觸發計數值之第二經規劃狀態。
在實例41中，實例35至40中任一者之標的物可視情況包括用於基於記憶體晶胞之第一溫度係數獲得觸發計數值的構件，第一溫度係數對應於待量測之經規劃狀態，第一溫度係數不同於在記憶體晶胞被規劃至第二經規劃狀態時該記憶體晶胞之第二溫度係數，且第二溫度係數對應於判定記憶體晶胞何時被規劃至第二經規劃狀態之第二觸發計數值。
在實例42中，實例35至41中任一者之標的物可視情況包括用於獲得記憶體晶胞所位於的記憶體晶胞陣列之溫度的構件；以及用於基於記憶體晶胞陣列之溫度獲得觸發計數值的構件。
在實例43中，實例35至42中任一者之標的物可視情況包括用於獲得記憶體晶胞陣列中之記憶體晶胞的位置的構件；以及用於基於記憶體晶胞陣列中之記憶體晶胞的位置獲得觸發計數值的構件。
在實例44中，實例35至43中任一者之標的物可視情況包括用於獲得記憶體晶胞之溫度的構件；以及用於基於溫度及目標臨限電壓獲得觸發計數值的構件。
在實例45中，實例35至44中任一者之標的物可視情況包括用於藉由將電壓施加至對應於記憶體晶胞之位元線及字線來啟動記憶體晶胞的構件。
在實例46中，實例35至45中任一者之標的物可視情況包括一或多個處理器；與一或多個處理器通訊之網路介面；以及與一或多個處理器通訊之記憶體控制器，該記憶體控制器包括用於累加計數值的構件、用於獲得二進位值的構件及用於判定記憶體晶胞之經規劃狀態的構件。
儘管本文中已揭示某些實例方法、設備及製品，但本專利之涵蓋範圍的範疇並不限於此。相反地，本專利涵蓋落在本專利之申請專利範圍的範疇內之所有方法、設備及製品。
102‧‧‧記憶體控制器 104‧‧‧快閃記憶體 106‧‧‧記憶體晶胞 108‧‧‧字線 110‧‧‧位元線 112‧‧‧感測放大器 114‧‧‧次要資料快取記憶體 116‧‧‧第一主要資料快取記憶體 118‧‧‧第二主要資料快取記憶體 122、1100‧‧‧經規劃狀態分佈 136‧‧‧計數器 138、140、142、642、1120‧‧‧觸發計數值 202‧‧‧電流-電壓(I-V)特性曲線 204‧‧‧記憶體晶胞電晶體 206‧‧‧記憶體晶胞電流 208‧‧‧閘極端子 210‧‧‧汲極端子 212‧‧‧源極端子 214‧‧‧字線讀取-驗證電壓 216‧‧‧經規劃臨限電壓 222、502‧‧‧一階線性關係 300‧‧‧記憶體晶胞經規劃狀態曲線圖 400‧‧‧曲線圖 402‧‧‧第一分區Z1一階線性近似 404‧‧‧第二分區Z2一階線性近似 406‧‧‧第三分區Z3一階線性近似 408‧‧‧第四分區Z4一階線性近似 12‧‧‧固定汲極至源極電壓 500‧‧‧電流-脈衝計數(I-P)特性曲線 600‧‧‧設備 602‧‧‧積分電容器 604‧‧‧位元線預充電電壓 606‧‧‧PMOS電晶體 614‧‧‧觸發暫存器 616‧‧‧比較器 618‧‧‧觸發值儲存器 620‧‧‧觸發值擷取器 622‧‧‧電壓控制器 624‧‧‧準則條件偵測器 626‧‧‧經規劃狀態偵測器 628‧‧‧輸出分析器 630‧‧‧I/O緩衝器介面 632‧‧‧微控制器 634‧‧‧指令記憶體 636‧‧‧時鐘 638‧‧‧脈衝計數 640‧‧‧資料結構 644‧‧‧臨限電壓 646‧‧‧SENB信號 650‧‧‧特性值 700‧‧‧經規劃狀態曲線圖 702‧‧‧經規劃狀態 706‧‧‧目標臨限電壓 714、1112‧‧‧第一觸發計數值 716、1114‧‧‧第二觸發計數值 720、1122‧‧‧時鐘信號 722、1126‧‧‧觸發(SENB)信號 730‧‧‧程式脈衝型表 802‧‧‧線性溫度係數 804‧‧‧非線性溫度係數 806‧‧‧低溫(LT)觸發計數 808‧‧‧高溫(HT)觸發計數 902a、902b、902c、902d、902e、902f、902g、902h‧‧‧溫度係數 904、906‧‧‧記憶體晶胞電流(ICELL)對溫度曲線圖 910‧‧‧溫度依賴觸發計數範圍 912‧‧‧溫度依賴觸發計數 1002‧‧‧記憶體晶胞陣列 1004‧‧‧遠側(FS)位置 1006‧‧‧近側(NS)位置 1008‧‧‧電壓驅動器 1010、1012‧‧‧觸發計數 1102‧‧‧軟位元範圍 1116‧‧‧第三觸發計數值 1118‧‧‧第四觸發計數值 1202、1204、1206、1208、1210、1212、1214、1216、1218、1220、1301、1302、1304、1306、1308、1310、1312、1314、1316、1318、1320‧‧‧區塊 1400‧‧‧處理器平台 1412‧‧‧處理器 1413‧‧‧本端記憶體 1414‧‧‧依電性記憶體 1416‧‧‧非依電性記憶體 1418‧‧‧匯流排 1420‧‧‧介面電路 1422‧‧‧輸入裝置 1424‧‧‧輸出裝置 1426‧‧‧網路 1428‧‧‧大容量儲存裝置 1432‧‧‧編碼指令 TCO‧‧‧溫度係數 Z1‧‧‧第一經規劃狀態分區 Z2‧‧‧第二經規劃狀態分區 Z3‧‧‧第三經規劃狀態分區 Z4‧‧‧第四經規劃狀態分區 VT‧‧‧臨限電壓 VT1‧‧‧第一臨限電壓 VT2‧‧‧第二臨限電壓 VT3‧‧‧第三臨限電壓
圖1為可根據本發明之教示實施以基於時鐘脈衝計數對實例快閃記憶體執行讀取操作的實例記憶體控制器。
圖2為圖1之實例快閃記憶體的記憶體晶胞電晶體之實例電流-電壓(I-V)特性曲線，其展示通過電晶體之電流相對於在電晶體之閘極端子施加的不同字線讀取-驗證電壓(VWLRV )。
圖3為記憶體晶胞經規劃狀態曲線圖，其展示圖1之快閃記憶體之記憶體晶胞的實例記憶體晶胞臨限電壓(VT )經規劃狀態分佈。
圖4為曲線圖，其展示記憶體晶胞電流(ICELL )與圖3的記憶體晶胞經規劃狀態曲線圖中所表示之記憶體晶胞的平均臨限電壓分佈之間的實例一階線性近似。
圖5為圖1之實例快閃記憶體之記憶體晶胞電晶體的實例電流-脈衝計數(I-N)特性曲線，其展示記憶體晶胞電流(ICELL )與不同時鐘脈衝計數之間的實例一階線性關係，該等時鐘脈衝計數指示跳脫記憶體晶胞感測放大器所需要的經過時間。
圖6為圖1之實例快閃記憶體以及根據本發明之教示可實施於圖1的實例記憶體控制器中之實例設備的方塊圖。
圖7A為展示目標記憶體晶胞之觀測到的經規劃狀態之經規劃狀態曲線圖。
圖7B描繪用以獲取圖7A之經規劃狀態曲線圖中所示的目標記憶體晶胞之經規劃狀態的基於計數器之觸發。
圖7C為實例程式脈衝型表，其展示在記憶體晶胞規劃程序期間規劃對應目標記憶體晶胞以達到目標臨限電壓(VTT )所需要的程式脈衝之類型。
圖8描繪用於基於在介電材料之溫度範圍內介電材料之溫度係數(TCO )對記憶體晶胞電流(ICELL )的影響而獲取記憶體晶胞之經規劃狀態的不同實例脈衝計數。
圖9描繪用於基於在不同記憶體晶胞經規劃狀態之中介電材料之溫度係數(TCO )對記憶體晶胞電流(ICELL )的影響而獲取記憶體晶胞之經規劃狀態的不同實例脈衝計數。
圖10A展示通過圖1之快閃記憶體中之記憶體晶胞陣列的電流(IARRAY )相對於快閃記憶體中之記憶體晶胞的位置之變化。
圖10B描繪用於基於記憶體晶胞陣列位置對通過記憶體晶胞之陣列電流(IARRAY )的影響來感測記憶體晶胞之經規劃狀態的不同實例脈衝計數。
圖11A結合記憶體晶胞之觀測到的軟位元資訊描繪圖1之快閃記憶體的記憶體晶胞之經規劃狀態分佈。
圖11B描繪用以獲取結合圖11A之經規劃狀態分佈展示的記憶體晶胞之軟位元資訊的基於脈衝計數之觸發。
圖12為表示實例電腦可讀指令之流程圖，該等電腦可讀指令可經執行以實施圖1之實例記憶體控制器及/或圖6之實例設備，從而使用基於脈衝計數之觸發來讀取圖1之快閃記憶體的記憶體晶胞之經規劃狀態。
圖13為表示實例電腦可讀指令之流程圖，該等電腦可讀指令可經執行以實施圖1之實例記憶體控制器及/或圖6之實例設備，以基於不同脈衝計數準則使用基於脈衝計數之觸發讀取圖1之快閃記憶體的記憶體晶胞之經規劃狀態。
圖14為根據本發明之教示之實例處理器平台，該處理器平台能夠執行由圖12及圖13表示的實例電腦可讀指令以實施圖1之實例記憶體控制器及/或圖6之實例設備，從而使用基於脈衝計數之觸發讀取圖1之快閃記憶體的記憶體晶胞之經規劃狀態。
102‧‧‧記憶體控制器
104‧‧‧快閃記憶體
106‧‧‧記憶體晶胞
108‧‧‧字線
110‧‧‧位元線
112‧‧‧感測放大器
114‧‧‧次要資料快取記憶體
116‧‧‧第一主要資料快取記憶體
118‧‧‧第二主要資料快取記憶體
122‧‧‧經規劃狀態分佈
136‧‧‧計數器
138、140、142‧‧‧觸發計數值
214‧‧‧字線讀取-驗證電壓
Z1‧‧‧第一經規劃狀態分區
Z2‧‧‧第二經規劃狀態分區
Z3‧‧‧第三經規劃狀態分區
VT‧‧‧臨限電壓
VT1‧‧‧第一臨限電壓
VT2‧‧‧第二臨限電壓
VT3‧‧‧第三臨限電壓

Claims (28)

  1. 一種用以感測記憶體晶胞之經規劃狀態的方法，該方法包含：在啟動複數個記憶體晶胞時起始一計數器；自複數個不同觸發計數值選擇一觸發計數值；回應於該計數器達到該觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器獲得二進位值；以及基於該等二進位值，判定該等記憶體晶胞之一經規劃狀態，其中該等記憶體晶胞之該經規劃狀態為一經規劃臨限電壓。
  2. 如請求項1之方法，其中該計數器達到該觸發計數值致使該等感測放大器去鎖存該等二進位值。
  3. 如請求項1之方法，其中選擇該觸發計數值係基於該等記憶體晶胞之一量測特性。
  4. 如請求項1之方法，其中該觸發計數值對應於當該等記憶體晶胞被啟動時在該等記憶體晶胞之電晶體的汲極端子與源極端子之間的記憶體晶胞電流之量。
  5. 如請求項1之方法，其中啟動該等記憶體晶胞包括將電壓施加至對應於該等記憶體晶胞之位元線及一字線。
  6. 如請求項1之方法，其中起始該計數器包括使該計數器能夠基於一輸入時鐘信號開始累加計數值。
  7. 一種用以感測記憶體晶胞之經規劃狀態的方法，該方法包含： 在啟動複數個記憶體晶胞之時起始一計數器；基於該等記憶體晶胞之一溫度獲得一觸發計數值；回應於該計數器達到該觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器獲得二進位值；以及基於該等二進位值，判定該等記憶體晶胞之一經規劃狀態。
  8. 一種用以感測記憶體晶胞之經規劃狀態的方法，該方法包含：在啟動複數個記憶體晶胞之時起始一計數器；基於在一記憶體晶胞陣列中之該等記憶體晶胞的一位置而獲得一觸發計數值；回應於該計數器達到該觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器獲得二進位值；以及基於該等二進位值，判定該等記憶體晶胞之一經規劃狀態。
  9. 一種用以感測記憶體晶胞之經規劃狀態的方法，該方法包含：在啟動複數個記憶體晶胞之時起始一計數器；基於該等記憶體晶胞之一目標臨限電壓及一溫度獲得一觸發計數值；回應於該計數器達到該觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器獲得二進位值；以及基於該等二進位值，判定該等記憶體晶胞之一經規劃狀態。
  10. 一種用以感測記憶體晶胞之經規劃狀態的方法，該方法包含：在啟動複數個記憶體晶胞之時起始一計數器；回應於該計數器達到一觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器獲得二進位值，該觸發計數值係基於該等記憶體晶胞之一第一溫度係數而獲得，該第一溫度係數對應於要被量測之一第一經規劃狀態，該第一溫度係數不同於在該等記憶體晶胞被規劃至一第二經規劃狀態時該等記憶體晶胞之一第二溫度係數，且該第二溫度係數對應於一第二觸發計數值以判定該等記憶體晶胞何時被規劃至該第二經規劃狀態；以及基於該等二進位值，判定該等記憶體晶胞之該第一經規劃狀態。
  11. 一種用以感測一記憶體晶胞之一經規劃狀態的設備，該設備包含：一計數器，用以回應於一記憶體晶胞之啟動而開始產生計數值；一觸發值擷取器，用以自複數個不同觸發計數值而獲得一觸發計數值；一與該記憶體晶胞接成電路之感測放大器，其用以回應於該計數器達到該觸發計數值而獲得對應於該記憶體晶胞之一經規劃狀態的一二進位值，該記憶體晶胞之經規劃狀態為一經規劃臨限電壓；以及一經規劃狀態偵測器，用以基於由該感測放大器所獲 得之該二進位值判定該記憶體晶胞之該經規劃狀態。
  12. 如請求項11之設備，進一步包括一比較器以回應於該計數器達到該觸發計數值而觸發該感測放大器來鎖存該二進位值。
  13. 如請求項11之設備，其中該觸發計數值對應於當該記憶體晶胞被啟動時在該記憶體晶胞之電晶體的一汲極端子與一源極端子之間流動的一記憶體晶胞電流。
  14. 如請求項11之設備，進一步包含一電壓控制器以藉由施加電壓至對應於該記憶體晶胞之一位元線及一字線來啟動該記憶體晶胞。
  15. 如請求項11之設備，進一步包括：一或多個處理器；一網路介面，其與該一或多個處理器通訊；以及一記憶體電路，其與該一或多個處理器通訊，該記憶體電路包括該計數器、該感測放大器及該經規劃狀態偵測器。
  16. 一種用以感測一記憶體晶胞之一經規劃狀態的設備，該設備包含：一計數器，用以回應於一記憶體晶胞之啟動而開始產生計數值；一觸發值擷取器，用以基於該記憶體晶胞之一量測特性自複數個不同觸發計數值獲得一觸發計數值；一與該記憶體晶胞接成電路之感測放大器，用以回應於該計數器達到該觸發計數值而獲得對應於該記憶體晶胞 之一經規劃狀態的一二進位值；以及一經規劃狀態偵測器，用以基於由該感測放大器所獲得之該二進位值來判定該記憶體晶胞之該經規劃狀態。
  17. 一種用以感測一記憶體晶胞之一經規劃狀態的設備，該設備包含：一計數器，用以回應於一記憶體晶胞之啟動而開始產生計數值；一感測放大器，其與該記憶體晶胞接成電路，用以回應於該計數器達到一觸發計數值而獲得對應於該記憶體晶胞之一經規劃狀態的一二進位值，該觸發計數值小於一第二可擷取觸發計數值，對應於該觸發計數值之一第一記憶體晶胞電流大於對應於該第二可擷取觸發計數值之一第二記憶體晶胞電流，且對應於該觸發計數值之該經規劃狀態小於對應於該第二可擷取觸發計數值之一第二經規劃狀態；以及一經規劃狀態偵測器，用以基於由該感測放大器所獲得之該二進位值判定該記憶體晶胞之經規劃狀態。
  18. 一種用以感測一記憶體晶胞之一經規劃狀態的設備，該設備包含：一計數器，用以回應於一記憶體晶胞之啟動而開始產生計數值；一觸發值擷取器，用以基於該記憶體晶胞之一第一溫度係數而獲得一觸發計數值，該第一溫度係數對應於要被量測之一第一經規劃狀態，該第一溫度係數不同於在該等 記憶體晶胞被規劃至一第二經規劃狀態時該等記憶體晶胞之一第二溫度係數，且該第二溫度係數對應於一第二觸發器計數值以判定該記憶體晶胞何時被規劃至該第二經規劃狀態；一感測放大器，其與該記憶體晶胞接成電路，用以回應於該計數器達到該觸發計數值而獲得對應於該記憶體晶胞之該第一經規劃狀態的一二進位值，以及一經規劃狀態偵測器，用以基於由該感測放大器所獲得之該二進位值來判定該記憶體晶胞之經規劃狀態。
  19. 一種用以感測一記憶體晶胞之一經規劃狀態的設備，該設備包含：一計數器，用以回應於一記憶體晶胞之啟動而開始產生計數值；一特性偵測器，用以獲得該記憶體晶胞所位於的一記憶體晶胞陣列之一溫度；一觸發值擷取器，用以基於該記憶體晶胞陣列之溫度而獲得一觸發計數值；一感測放大器，其與該記憶體晶胞接成電路，用以回應於該計數器達到該觸發計數值而獲得對應於該記憶體晶胞之一經規劃狀態的一二進位值；以及一經規劃狀態偵測器，用以基於由該感測放大器所獲得之該二進位值來判定該記憶體晶胞之該經規劃狀態。
  20. 一種用以感測一記憶體晶胞之一經規劃狀態的設備，該設備包含： 一計數器，用以回應於一記憶體晶胞之啟動而開始產生計數值；一特性偵測器，用以獲得一記憶體晶胞陣列中之該記憶體晶胞的一位置；一觸發值擷取器，用以基於該記憶體晶胞陣列中之該記憶體晶胞的位置而獲得一觸發計數值；一感測放大器，其與該記憶體晶胞接成電路，用以回應於該計數器達到該觸發計數值而獲得對應於該記憶體晶胞之一經規劃狀態的一二進位值；以及一經規劃狀態偵測器，用以基於由該感測放大器所獲得之該二進位值來判定該記憶體晶胞之該經規劃狀態。
  21. 一種用以感測一記憶體晶胞之一經規劃狀態的設備，該裝備包含：一計數器，用以回應於一記憶體晶胞之啟動而開始產生計數值；一特性偵測器，用以獲得該記憶體晶胞之一溫度；一觸發值擷取器，用以基於該溫度及一目標臨限電壓而獲得一觸發計數值；一感測放大器，其與該記憶體晶胞接成電路，用以回應於該計數器達到該觸發計數值而獲得對應於該記憶體晶胞之一經規劃狀態的一二進位值；以及一經規劃狀態偵測器，用以基於由該感測放大器所獲得之該二進位值來判定該記憶體晶胞之該經規劃狀態。
  22. 一種包含機器可讀指令之至少一非暫態電 腦可讀媒體，該等機器可讀指令在執行時使一記憶體控制器至少進行下列動作：在啟動複數個記憶體晶胞時起始一計數器；基於該等記憶體晶胞之一量測特性自複數個不同的觸發計數值選擇一觸發計數值；回應於該計數器達到該觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器來獲得二進位值；以及基於該等二進位值，判定該等記憶體晶胞之一經規劃狀態。
  23. 一種包含機器可讀指令之至少一非暫態電腦可讀媒體，該等機器可讀指令在執行時使一記憶體控制器至少進行下列動作：在啟動複數個記憶體晶胞之時起始一計數器；自複數個不同的觸發計數值選擇一觸發計數值；回應於該計數器達到該觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器來獲得二進位值；以及基於該等二進位值，判定該等記憶體晶胞之一經規劃狀態，該經規劃狀態為一經規劃臨限電壓。
  24. 一種包含機器可讀指令之至少一非暫態電腦可讀媒體，該等機器可讀指令在執行時使一記憶體控制器至少進行下列動作：在啟動複數個記憶體晶胞之時起始一計數器；回應於該計數器達到一觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器來獲得二進位值，其中該 觸發計數值小於一第二可擷取觸發計數值，對應於該觸發計數值之一第一記憶體晶胞電流大於對應於該第二可擷取觸發計數值之一第二記憶體晶胞電流，且對應於該觸發計數值之經規劃狀態小於對應於該第二可擷取觸發計數值之一第二經規劃狀態；以及基於該等二進位值，判定該等記憶體晶胞之一經規劃狀態。
  25. 一種包含機器可讀指令之至少一非暫態電腦可讀媒體，該等機器可讀指令在執行時使一記憶體控制器至少進行下列動作：在啟動複數個記憶體晶胞之時起始一計數器；回應於該計數器達到一觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器來獲得二進位值，其中該觸發計數值基於該等記憶體晶胞之一第一溫度係數而獲得，該第一溫度係數對應於要被量測之一第一該經規劃狀態，該第一溫度係數不同於在該等記憶體晶胞被規劃至一第二經規劃狀態時該等記憶體晶胞之一第二溫度係數，且該第二溫度係數對應於一第二觸發計數值以判定該等記憶體晶胞何時被規劃至該第二經規劃狀態；以及基於該等二進位值，判定該等記憶體晶胞之該第一經規劃狀態。
  26. 一種包含機器可讀指令之至少一非暫態電腦可讀媒體，該等機器可讀指令在執行時使一記憶體控制器至少進行下列動作： 在啟動複數個記憶體晶胞時起始一計數器；基於該等記憶體晶胞之一溫度而獲得該一觸發計數值；回應於該計數器達到該觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器來獲得二進位值；以及基於該等二進位值，判定該等記憶體晶胞之一經規劃狀態。
  27. 一種包含機器可讀指令之至少一非暫態電腦可讀媒體，該等機器可讀指令在執行時使一記憶體控制器至少進行下列動作：在啟動複數個記憶體晶胞時起始一計數器；基於一記憶體晶胞陣列中之該等記憶體晶胞的一位置而獲得該一觸發計數值；回應於該計數器達到該觸發計數值而基於與該等記憶體晶胞接成電路之感測放大器來獲得二進位值；以及基於該等二進位值，判定該等記憶體晶胞之一經規劃狀態。
  28. 一種包含機器可讀指令之至少一非暫態電腦可讀媒體，該等機器可讀指令在執行時使一記憶體控制器至少進行下列動作：在啟動複數個記憶體晶胞之時起始一計數器；基於該等記憶體晶胞之一目標臨限電壓及一溫度而獲得該一觸發計數值；回應於該計數器達到該觸發計數值而基於與該等記 憶體晶胞接成電路之感測放大器來獲得二進位值；以及基於該等二進位值，判定該等記憶體晶胞之一經規劃狀態。
TW105134020A 2015-11-25 2016-10-21 用以基於時鐘脈衝計數來讀取記憶體晶胞之方法與設備 TWI701667B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/952,322 2015-11-25
US14/952,322 US9530513B1 (en) 2015-11-25 2015-11-25 Methods and apparatus to read memory cells based on clock pulse counts

Publications (2)

Publication Number Publication Date
TW201729207A TW201729207A (zh) 2017-08-16
TWI701667B true TWI701667B (zh) 2020-08-11

Family

ID=57589962

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105134020A TWI701667B (zh) 2015-11-25 2016-10-21 用以基於時鐘脈衝計數來讀取記憶體晶胞之方法與設備

Country Status (5)

Country Link
US (3) US9530513B1 (zh)
CN (1) CN108292518B (zh)
DE (1) DE112016005401T5 (zh)
TW (1) TWI701667B (zh)
WO (1) WO2017091295A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530513B1 (en) * 2015-11-25 2016-12-27 Intel Corporation Methods and apparatus to read memory cells based on clock pulse counts
KR102378541B1 (ko) * 2015-11-27 2022-03-25 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102684572B1 (ko) * 2017-01-05 2024-07-16 에스케이하이닉스 주식회사 온도를 측정할 수 있는 메모리 모듈 및 이를 이용하는 시스템
US11127449B2 (en) * 2018-04-25 2021-09-21 Micron Technology, Inc. Sensing a memory cell
KR102653251B1 (ko) * 2018-09-07 2024-04-01 에스케이하이닉스 주식회사 고속 데이터 리드아웃 장치 및 그를 이용한 씨모스 이미지 센서
EP3834066A4 (en) * 2018-10-26 2022-03-09 Yangtze Memory Technologies Co., Ltd. DATA PROCESSING METHOD FOR MEMORY AND ASSOCIATED DATA PROCESSOR
US10879938B2 (en) * 2018-10-29 2020-12-29 Intel Corporation Erasure coding to mitigate media defects for distributed die ECC
US10978145B2 (en) * 2019-08-14 2021-04-13 Sandisk Technologies Llc Programming to minimize cross-temperature threshold voltage widening
WO2021030750A1 (en) * 2019-08-14 2021-02-18 Supermem, Inc. Computing memory systems
US11069412B2 (en) * 2019-12-13 2021-07-20 Micron Technology, Inc. Managing pre-programming of a memory device for a reflow process
US11029889B1 (en) 2019-12-20 2021-06-08 Western Digital Technologies, Inc. Soft bit read mode selection for non-volatile memory
CN111161769B (zh) * 2019-12-30 2020-10-20 深圳市芯天下技术有限公司 Flash芯片及其读方法
US11308996B2 (en) * 2020-07-14 2022-04-19 Ememory Technology Inc. Sensing circuit and method for multi-level memory cell
CN111930663B (zh) * 2020-10-16 2021-01-05 南京初芯集成电路有限公司 一种带有超高速接口手机oled屏幕缓存芯片
US11562797B2 (en) 2020-12-03 2023-01-24 Sandisk Technologies Llc Non-linear temperature compensation for wider range operation temperature products
US11532367B2 (en) 2020-12-08 2022-12-20 Micron Technology, Inc. Managing programming convergence associated with memory cells of a memory sub-system
US11887668B2 (en) * 2021-03-26 2024-01-30 Micron Technology, Inc. All levels programming of a memory device in a memory sub-system
JP2023004447A (ja) * 2021-06-25 2023-01-17 キオクシア株式会社 メモリシステム、メモリコントローラ、及び半導体記憶装置
US11961573B2 (en) * 2021-11-23 2024-04-16 Sandisk Technologies, Llc Memory device that is optimized for operation at different temperatures
TWI789184B (zh) * 2021-12-28 2023-01-01 新唐科技股份有限公司 微控制器及其記憶體控制方法
JP2023137061A (ja) * 2022-03-17 2023-09-29 キオクシア株式会社 メモリシステム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5881007A (en) * 1996-12-31 1999-03-09 Hyundai Electronics Industries Co., Ltd. Sense amplifier enable signal generator for semiconductor memory device
US20030058727A1 (en) * 2001-09-21 2003-03-27 Mitsubishi Electric Engineering Company Limited Semiconductor memory device capable of rewriting data signal
US6687172B2 (en) * 2002-04-05 2004-02-03 Intel Corporation Individual memory page activity timing method and system
US9001608B1 (en) * 2013-12-06 2015-04-07 Intel Corporation Coordinating power mode switching and refresh operations in a memory device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IN188196B (zh) * 1995-05-15 2002-08-31 Silicon Graphics Inc
JP3653449B2 (ja) * 2000-06-15 2005-05-25 シャープ株式会社 不揮発性半導体記憶装置
US6317375B1 (en) 2000-08-31 2001-11-13 Hewlett-Packard Company Method and apparatus for reading memory cells of a resistive cross point array
US6538922B1 (en) * 2000-09-27 2003-03-25 Sandisk Corporation Writable tracking cells
JP3631463B2 (ja) * 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
US6906951B2 (en) * 2001-06-14 2005-06-14 Multi Level Memory Technology Bit line reference circuits for binary and multiple-bit-per-cell memories
AU2002331580A1 (en) * 2002-08-14 2004-03-03 Intel Corporation Method for reading a structural phase-change memory
US6870784B2 (en) 2003-05-28 2005-03-22 Micron Technology, Inc. Integrated charge sensing scheme for resistive memories
US6795359B1 (en) 2003-06-10 2004-09-21 Micron Technology, Inc. Methods and apparatus for measuring current as in sensing a memory cell
KR100675300B1 (ko) * 2006-01-06 2007-01-29 삼성전자주식회사 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법
US7489563B2 (en) * 2007-01-30 2009-02-10 Qimonda Flash Gmbh & Co. Kg Memory device with adaptive sense unit and method of reading a cell array
US8289779B2 (en) 2010-03-31 2012-10-16 Micron Technology, Inc. Memory cell sensing device equipped with a ramp voltage generator using a digital-to-analog converter (DAC) and counters, and sensing methods thereof
US8522087B2 (en) * 2011-02-02 2013-08-27 Micron Technology, Inc. Advanced converters for memory cell sensing and methods
US9135106B2 (en) 2012-05-22 2015-09-15 Hgst Technologies Santa Ana, Inc. Read level adjustment using soft information
US10078546B2 (en) 2014-10-24 2018-09-18 Micron Technology, Inc. Temperature related error management
US9530513B1 (en) 2015-11-25 2016-12-27 Intel Corporation Methods and apparatus to read memory cells based on clock pulse counts

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5881007A (en) * 1996-12-31 1999-03-09 Hyundai Electronics Industries Co., Ltd. Sense amplifier enable signal generator for semiconductor memory device
US20030058727A1 (en) * 2001-09-21 2003-03-27 Mitsubishi Electric Engineering Company Limited Semiconductor memory device capable of rewriting data signal
US6687172B2 (en) * 2002-04-05 2004-02-03 Intel Corporation Individual memory page activity timing method and system
US9001608B1 (en) * 2013-12-06 2015-04-07 Intel Corporation Coordinating power mode switching and refresh operations in a memory device

Also Published As

Publication number Publication date
CN108292518A (zh) 2018-07-17
DE112016005401T5 (de) 2018-09-13
US20170148494A1 (en) 2017-05-25
WO2017091295A1 (en) 2017-06-01
US9659613B1 (en) 2017-05-23
US20170221568A1 (en) 2017-08-03
CN108292518B (zh) 2022-06-21
US9530513B1 (en) 2016-12-27
US9928914B2 (en) 2018-03-27
TW201729207A (zh) 2017-08-16

Similar Documents

Publication Publication Date Title
TWI701667B (zh) 用以基於時鐘脈衝計數來讀取記憶體晶胞之方法與設備
US11049553B2 (en) Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein
US9824767B1 (en) Methods and apparatus to reduce threshold voltage drift
TW201833933A (zh) 記憶體內之第一讀取對策
US20160018454A1 (en) Leakage current detection device, integrated circuit device having the same, and method of detecting leakage current in nonvolatile memory device
US9312018B1 (en) Sensing with boost
KR102282889B1 (ko) 메모리 미디어 저하 검출 및 완화 방법 및 이를 이용하는 메모리 디바이스
CN111247587A (zh) 优化扫描间隔
US20170178696A1 (en) Methods and apparatuses for compensating for source voltage
US9472288B2 (en) Mitigating parasitic current while programming a floating gate memory array
US20200066363A1 (en) Alteration of sensing time in memory cells
KR20170109564A (ko) 크로스바 어레이의 메모리 소자의 전류 측정
US20150023104A1 (en) Apparatuses and methods for measuring an electrical characteristic of a model signal line and providing measurement information
US11094386B1 (en) Device, system, and method to verify data programming of a multi-level cell memory based on one of temperature, pressure, wear condition or relative position of the memory cell
TW201719675A (zh) 用以使用僅目標驗證來編程多位準胞元記憶體之方法及設備
US11783871B2 (en) Continuous sensing to determine read points
CN110718259B (zh) 一种非易失存储器检测电路及检测方法
CN110718258B (zh) 一种非易失存储器处理电路及方法
US20240329867A1 (en) Apparatus with memory cell calibration mechanism and methods for operating the same
US20240212744A1 (en) Memory device to precharge bitlines prior to sensing memory cells
CN117995248A (zh) 存储器装置