TWI700747B - 無殘留物之氧化層蝕刻 - Google Patents

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Abstract

提供一種用於選擇性地蝕刻氧化矽的方法。提供一表面反應階段,其包含流動包括含氫、氮、及氟成分的一表面反應氣體,以將氧化矽形成為包含矽、氫、氮、及氟的一化合物;將該表面反應氣體形成為電漿;及停止該表面反應氣體的流動。將表面濕處理以移除該化合物。

Description

無殘留物之氧化層蝕刻
本發明關於半導體裝置的製造。更具體而言,本發明關於蝕刻用於製造半導體裝置的氧化矽。
在半導體晶圓處理期間,氧化矽層係選擇性地加以蝕刻。
為實現上述內容且根據本發明之目的,提供一種用於選擇性地蝕刻氧化矽的方法。提供一表面反應階段,其包含在電漿中流動包括含氫、氮、及氟成分的氣體混合物,以將氧化矽轉變為包含矽、氫、氮、及氟的化合物。將表面濕處理以移除該化合物。
在本發明的另一種表現形式中,提供一種用於選擇性地蝕刻氧化矽的方法。提供包含複數個循環的一乾電漿反應,其中每一循環包含提供一表面反應階段,該表面反應階段包含在氧化矽表面上的電漿中流動包含NF3 或HF且進一步包含H2 、N2 、或NH3 的氣體,以形成包含矽、氫、氮、及氟的一化合物;及將表面進行電漿加熱以揮發該化合物,此步驟包含流動一加熱氣體,其中該加熱氣體包含H2 、N2 、或NH3 ,且其中該加熱氣體係無NF3 及HF;將該加熱氣體形成為電漿。將表面濕處理以移除該化合物。
本發明的這些及其他特徵將以下列本發明的詳細敘述結合下列附圖描述更多細節。
本發明現將參照如隨附圖式中所說明的幾個較佳實施例詳細描述。在以下說明中,為了提供本發明的透徹理解,說明許多具體細節。然而,顯然地,對於精於本項技術之人士而言,本發明可不具有某些或全部這些具體細節而實施。另一方面,為了不要不必要地模糊本發明,未詳細說明眾所周知的製程步驟及/或結構。
為了便於理解,圖1係本發明一實施例中使用的製程之高階流程圖。具有氧化矽蝕刻層的基板係加以提供(步驟104)。循環的乾處理係加以提供(步驟108)。該循環的乾處理包含提供表面反應階段(步驟112),及提供電漿加熱階段(步驟116)。一旦循環的乾處理係重複足夠數目的次數(步驟120),則停止循環的乾處理。接著提供濕處理(步驟124)。循環的乾處理(步驟108)及濕處理(步驟124)之製程係加以重複直到完成足夠數目的循環(步驟128)。   實例
在本發明之一較佳實施例的例子中,具有氧化矽蝕刻層的基板係加以提供(步驟104)。圖2A係堆疊200的示意橫剖面圖,該堆疊200包含具有氧化矽蝕刻層208的基板204。在此例子中,矽遮罩212係設置在該氧化矽蝕刻層上方。堆疊200係提供至電漿蝕刻腔室。
圖3係處理工具300的頂視圖且包含本發明實施例的元件。載入鎖定工作站305運作以傳送晶圓來回於大氣和真空傳輸模組(VTM)312的真空之間。VTM 312係處理工具300的一部分,且連接至複數個處理腔室308、316、320。在此實施例中,至少有一電漿處理腔室308及一濕處理腔室316。其他的處理腔室320可加以提供320且可提供其他功能,或可提供額外的電漿處理腔室及/或濕處理腔室。
圖4示意性地說明電漿處理腔室308的例子,該電漿處理腔室308根據本發明的一實施例可用以執行蝕刻氧化矽蝕刻層的製程。電漿處理腔室308包含具有電漿處理侷限腔室404於其中的電漿反應器402。由匹配網路408調諧的電漿電源供應器406將功率供應至位於電力窗(power window)412附近的TCP線圈410,以在電漿處理侷限腔室404內藉由提供感應耦合功率產生電漿414。TCP線圈(上功率源)410可配置成在電漿處理侷限腔室404之內產生均勻的擴散輪廓。例如,TCP線圈410可配置成在電漿414中產生環形功率分布。電力窗412係設置成使TCP線圈410與電漿處理侷限腔室404分開,且同時允許能量從TCP線圈410通至電漿處理侷限腔室404。由匹配網路418調諧的晶圓偏電壓電源供應器416將功率提供至電極420以設定在基板204上的偏電壓,該基板204係由電極420加以支撐。控制器424針對電漿電源供應器406、氣體源/氣體供應機構430、及晶圓偏電壓電源供應器416設定數值。
電漿電源供應器406及晶圓偏電壓電源供應器416可配置成以特定射頻(諸如13.56 MHz、27 MHz、2 MHz、60 MHz、400 kHz、2.54 GHz、或其組合)加以操作。為了達到期望的製程效能,可適當地選擇電漿電源供應器406及晶圓偏電壓電源供應器416的尺寸以供應一範圍的功率。例如:在本發明的一實施例中,電漿電源供應器406可供應在50至5000 W範圍內的功率,而晶圓偏電壓電源供應器416可供應在20至2000 V範圍內的偏電壓。此外,TCP線圈410及/或電極420可由二個以上子線圈或子電極構成,該等子線圈或子電極可藉由單一電源供應器加以供電或藉由多個電源供應器加以供電。
如圖4所示,電漿處理腔室308進一步包含氣體源/氣體供應機構430。氣體源包含NH3 氣體源432、NF3 氣體源434、及其他氣體源436。氣體源432、434、及436係經由氣體入口(諸如噴淋頭440)與電漿處理侷限腔室404流體連接。氣體入口可位在電漿處理侷限腔室404中的任何有利位置,且可採用任何形式噴注氣體。然而,較佳是,氣體入口可配置成產生「可調整的」氣體噴注輪廓,該「可調整的」氣體噴注輪廓允許流至電漿處理侷限腔室404中的多個區域之各氣體流的獨立調整。處理氣體及副產物係經由壓力控制閥442及幫浦444自電漿處理侷限腔室404加以移除,該壓力控制閥442及幫浦444亦用以維持在電漿處理侷限腔室404之內的特定壓力。氣體源/氣體供應機構430係由控制器424加以控制。由Lam Research Corp. of Fremont, CA生產的Kiyo可用以實現本發明的實施例。
圖5係顯示電腦系統500的高階方塊圖,此電腦系統500係適合用於實現本發明實施例中使用的控制器424。此電腦系統可具有從積體電路、印刷電路板、及小型手持裝置上至大型超級電腦的許多實體形式。電腦系統500包含一個以上處理器502,且進一步可包含電子顯示裝置504(用於顯示圖形、文字、及其他資料)、主記憶體506(例如隨機存取記憶體(RAM))、儲存裝置508(例如硬磁碟驅動機)、可移除式儲存裝置510(例如光碟驅動機)、使用者介面裝置512(例如鍵盤、觸控螢幕、鍵板(keypads)、滑鼠或其他指向裝置等)、及通訊介面514(例如無線網路介面)。通訊介面514允許軟體及資料經由一連結而在電腦系統500與外部裝置之間傳輸。此系統亦可包含通訊設施516(例如通訊匯流排、交越條(cross-over bar)、或網路),上述裝置/模組係連接至該通訊設施516。
經由通訊介面514傳輸的資訊可為訊號的形式,諸如能夠經由通訊連結而被通訊介面514接收的電子、電磁、光學、或其他訊號,該通訊連結攜帶訊號且可使用電線或電纜、光纖、電話線、行動電話連結、射頻連結、及/或其他通訊通道加以實現。在使用此種通訊介面的情況下,吾人預期在執行上述方法步驟期間,一個以上處理器502可從網路接收資訊,或可將資訊輸出至網路。此外,本發明之方法實施例可僅在處理器上執行,或可在諸如網際網路的網路上與遠端處理器(其分擔一部分的處理)結合加以執行。
術語「非暫時性電腦可讀媒體」係通常用以意指媒體,諸如主記憶體、輔助記憶體、可移除式儲存裝置及儲存裝置(諸如硬碟)、快閃記憶體、磁碟機記憶體、CD-ROM及其他形式的永久記憶體,且不應被理解為涵蓋諸如載波或訊號的暫時性標的。電腦碼的例子包含諸如藉由編譯器產生的機器碼,及包含較高階碼的檔案,該較高階的碼係藉由使用解譯器的電腦加以執行。電腦可讀媒體亦可為電腦碼,該電腦碼藉由包含在載波中的電腦資料訊號加以傳送,且代表由處理器可執行之指令的序列。
循環的乾處理係加以提供(步驟108)。循環的乾處理(步驟108)包含複數個循環,其中每一循環包含表面反應階段(步驟112)及電漿加熱階段(步驟116)。圖6係表面反應階段(步驟112)之更詳細的流程圖。表面反應階段(步驟112)包含將表面反應氣體流進電漿處理腔室(步驟604)、將該表面反應氣體形成為電漿(步驟608)、及接著停止該表面反應氣體的流動(步驟612)。在此例子中,表面反應氣體的流動包含從氣體源430將NH3 、NF3 、Ar、及He流進電漿處理腔室308。該表面反應氣體係形成為電漿(步驟608)。RF功率係以在50 W和2500 W之間的TCP功率加以提供。電漿處理腔室308的壓力係在-30℃-120℃的情況下維持在5-10000亳托。該製程係在電漿中維持2至20秒。在完成此階段之後,表面反應氣體的流動係加以停止(步驟612)。
圖2B係在完成表面反應階段之後堆疊200的橫剖面圖。該表面反應階段已將氧化矽蝕刻層208的頂部表面形成為化合物層216,該化合物層216包含矽、氫、氮、及氟。在此例子中,包含矽、氫、氮、及氟的化合物係含胺鹽,其在此例子是(NH4 )2 SiF6 。鹽類殘留物224係在矽遮罩212的頂部及側壁上加以沉積。鹽類殘留物224的一個例子可為NH4 HF2
圖7係電漿加熱階段(步驟116)之更詳細的流程圖。電漿加熱階段(步驟116)包含將加熱氣體流進電漿處理腔室(步驟704)、將該加熱氣體形成為電漿(步驟708)、及接著停止加熱氣體的流動(步驟712)等步驟。在此例子中,加熱氣體的流動包含將NH3 及Ar或惰性稀釋氣體(諸如N2 、H2 、Ar、He、Xe、及Ne)從氣體源430流進電漿處理腔室308。在電漿加熱階段(步驟116)期間,沒有NF3 係加以流動。該加熱氣體係形成為電漿(步驟708)。RF功率係以100 W至2500 W的TCP功率加以提供。電漿處理侷限腔室404的壓力係在-30℃-120℃的情況下控制在5-10000亳托下。該製程係維持1至60秒。在1至60秒之後,加熱氣體的流動係加以停止(步驟712)。
圖2C係在完成電漿加熱階段之後堆疊200的橫剖面圖。電漿加熱階段已揮發大部分的化合物層並提供蝕刻特徵部220。化合物的一些殘留物228仍可能殘留。在此實施例中,化合物的殘留物係與該化合物相同,其係(NH4 )2 SiF6 。含胺鹽殘留物224亦可能殘留。如圖所示,氧化矽的薄層可針對每一循環加以蝕刻。在此例子中,每一循環蝕刻0.1 nm至10 nm之間。較佳是,每循環蝕刻0.1 nm。在此實施例中,蝕刻係等向性的,此造成矽遮罩212的一些底切。
表面反應階段(步驟112)及電漿加熱階段(步驟116)係重複複數次,直到氧化矽蝕刻層208係足夠地加以蝕刻(步驟120)。在此實施例中,吾人發現在10個循環之後,4.2 nm的氧化矽係加以蝕刻。在30個循環之後,7.3 nm係加以蝕刻。在50個循環之後,9.6 nm係加以蝕刻。
圖2D係在複數個循環之後完成電漿加熱階段之後堆疊200的橫剖面圖。蝕刻特徵部220已完全地加以蝕刻。含胺鹽殘留物224及化合物的殘留物228可能殘留。
堆疊200係經歷濕處理(步驟124)。在此例子中,晶圓204係從電漿處理腔室308轉移至濕處理腔室316。
圖8係濕處理腔室316的示意圖。該濕處理腔室316包含連接至進水口858的溶劑源854、基板支座820、馬達862、軸866、連接至乾燥氣體入口874的乾燥氣體源870、腔室外罩802、及排水管824。進水口858可為一可旋轉的手臂。基板支座820係藉由軸866連接至馬達862,以允許馬達862旋轉基板支座820。乾燥氣體入口874亦可為一可旋轉的手臂。
溶劑源854提供溶解化合物及殘餘之殘留物的溶劑通過入口858進入腔室外罩802,其中該溶劑係在基板204上方加以沉積。入口858可為一可旋轉的手臂,其可控制在基板204上之溶劑的施加位置。乾燥氣體可從乾燥氣體源870通過乾燥氣體入口874加以提供。乾燥氣體入口874亦可為一可旋轉的手臂,其控制該乾燥氣體的施加位置。馬達862可用以旋轉基板支座820以移除溶劑。排水管824從腔室外罩802移除溶劑。此製程將用以移除含胺鹽殘留物及化合物的殘留物。其他實施例可使用諸如在美國專利申請案序號第14/495,693號中所描述的腔室,該專利申請案於西元2014年9月24日申請且由Fischer等人發明,其標題為「Movable Gas Nozzle in Drying Module」,其藉由參照及為了所有目的納入本案揭示內容。
圖2E係在完成濕處理之後堆疊200的橫剖面圖。蝕刻特徵部220已完全地加以蝕刻。鹽類殘留物已藉由濕處理加以移除。
判定該製程是否完成(步驟128)。若製程係不完全,則該表面反應階段(步驟112)係加以重複。在此情況下,濕處理(步驟124)可使用防止或減少氧化及移除殘留物的液態溶劑。此溶劑可為疏水性溶劑。在各種實施例中,溶劑可包含下列至少一種:去離子水、甲醇、乙醇、乙腈、異丙醇、二甲亞碸、丙酮、N,N-二甲基甲醯胺、聚乙二醇、丙二醇、己烷、乙酸、氫氧化銨、或稀釋的氟化氫。在此情況下,晶圓204係藉由真空傳輸模組312從濕處理腔室316傳送至電漿處理腔室308。防止或減少氧化之溶劑的使用,防止或減少在晶圓的轉移期間原本可能發生的氧化。該製程係接著從表面反應階段(步驟112)加以重複。
若完成製程(步驟128),則在一些實施例中,液態溶劑係去離子水。真空傳輸模組312從濕處理腔室316將晶圓204移至另一處理腔室308、320,或從處理工具300通過氣鎖工作站305移除晶圓。
電漿加熱的使用減少處理時間,其增加循環頻率。此實施例提供高的矽蝕刻選擇性。實施例亦提供低元件損壞、高處理量、及高蝕刻選擇性。使用液態溶劑的濕處理之使用允許化合物之更完全的移除。
在本發明的其他實施例中,其他的壓力可加以使用。較佳是,腔室壓力係在5毫托和10托之間。因為實施例係能夠在較高的壓力下加以操作,吾人已發現選擇性係隨著較高的壓力而改善。更佳是,腔室壓力係在200毫托和800毫托之間。最佳是,腔室壓力係在400毫托和600毫托之間。較佳是,RF功率係在50瓦和2500瓦之間。更佳是,RF功率係在100瓦和1000瓦之間。最佳是,RF功率係在300瓦和700瓦之間。較佳是,晶圓溫度係在-30°C和120°C之間。更佳是,晶圓溫度係在0°C和80°C之間。最佳是,晶圓溫度係在20°C和70℃之間。較佳是,偏電壓係在0至50伏特之間。更佳是,偏電壓係在10至40伏特之間。最佳是,偏電壓係在15至30伏特之間。在其他實施例中,濕處理可使用一種以上的下列溶劑:去離子水、甲醇、乙醇、乙腈、異丙醇、二甲亞碸、丙酮、N,N-二甲基甲醯胺、聚乙二醇、或丙二醇、己烷、乙酸、氫氧化銨、稀釋的氟化氫。
在各種實施例中,表面反應氣體可為不同氣體混合物。通常,表面反應氣體包含具有氫、氮、及氟的成分。更佳是,表面反應氣體包含NF3 或HF以及H2 、N2 或NH3 。最佳是,表面反應氣體進一步包含至少一種稀有氣體。較佳是,NF3 對NH3 的比例係在2:1和1:20之間。更佳是,NF3 對NH3 的比例係在1:1和1:10之間。在電漿加熱期間,惰性稀有氣體對NH3 的比例係從10:1至300:1。
較佳是,循環的乾處理係執行至少5個循環。更佳是,循環的乾處理係執行至少10個循環。各種實施例提供飽和,因為一些步驟係接近自限制。這些實施例可減少加載,且針對每一循環提供蝕刻深度的精確控制。在一些實施例中,表面反應階段及電漿加熱階段係依序且非同時地加以執行,使得在每一階段期間沒有重疊。
在其他實施例中,電容式耦合電漿處理腔室可加以使用。在其他實施例中,循環的乾處理(步驟108)及濕處理(步驟124)係在相同的腔室中加以執行。
在一實施例中,電漿加熱階段(步驟116)係未加以提供。反之,表面反應階段(步驟112)及濕處理(步驟124)係循環地重複複數次。在此一實施例中,晶圓204對於每一步驟係在電漿處理腔室308和濕處理腔室316之間加以轉移。在此等過程中,多個電漿處理腔室308或濕處理腔室316可加以使用,使得在不同的循環期間,並不需要使用相同的電漿處理腔室308或濕處理腔室316。如上所述,非最終的濕處理可使用包含下列至少一種的溶劑:去離子水、甲醇、乙醇、乙腈、異丙醇、二甲亞碸、丙酮、N,N-二甲基甲醯胺、聚乙二醇、丙二醇、己烷、乙酸、氫氧化銨、或稀釋的氟化氫。在此實施例中,最終的濕處理使用去離子水。在其他實施例中,其他溶劑係在最終的濕處理期間加以使用。
雖然本發明已由幾個較佳的實施例加以描述,但仍存在變更、置換、變化及各種替代等同物,其皆落入本發明的範疇之內。亦應注意有許多替代的方式實施本發明的方法及裝置。因此,下列隨附申請專利範圍意欲被解釋為包含落入本發明的真實精神及範圍內的所有這些變更、置換及各種替代等同物。
200‧‧‧堆疊 204‧‧‧基板/晶圓 208‧‧‧氧化矽蝕刻層 212‧‧‧矽遮罩 216‧‧‧化合物層 220‧‧‧蝕刻特徵部 224‧‧‧殘留物 228‧‧‧殘留物 300‧‧‧處理工具 305‧‧‧載入鎖定(氣鎖)工作站 308‧‧‧電漿處理腔室 312‧‧‧真空傳輸模組 316‧‧‧濕處理腔室 320‧‧‧腔室 402‧‧‧電漿反應器 404‧‧‧電漿處理侷限腔室 406‧‧‧電漿電源供應器 408‧‧‧匹配網路 410‧‧‧TCP線圈 412‧‧‧電力窗 414‧‧‧電漿 416‧‧‧晶圓偏電壓電源供應器 418‧‧‧匹配網路 420‧‧‧電極 424‧‧‧控制器 430‧‧‧氣體源/氣體供應機構 432‧‧‧NH3氣體源 434‧‧‧NF3氣體源 436‧‧‧其他氣體源 440‧‧‧噴淋頭 442‧‧‧壓力控制閥 444‧‧‧幫浦 500‧‧‧電腦系統 502‧‧‧處理器 504‧‧‧顯示裝置 506‧‧‧記憶體 508‧‧‧儲存裝置 510‧‧‧可移除式儲存裝置 512‧‧‧使用者介面裝置 514‧‧‧通訊介面 516‧‧‧通訊設施 802‧‧‧腔室外罩 820‧‧‧基板支座 824‧‧‧排水管 854‧‧‧溶劑源 858‧‧‧進水口/入口 862‧‧‧馬達 866‧‧‧軸 870‧‧‧乾燥氣體源 874‧‧‧乾燥氣體入口
在隨附圖式的圖中,本發明係以示例為目的而不是以限制為目的加以說明,且其中類似的參考數字係關於相似的元件,且其中:
圖1係本發明一實施例的高階流程圖。
圖2A-2E係根據本發明實施例處理的基板之示意圖。
圖3係處理工具的頂視圖且包含本發明實施例的元件。
圖4係可在本發明一實施例中使用的電漿處理腔室之示意圖。
圖5係可在本發明一實施例中使用的電腦系統。
圖6係表面反應階段之更詳細的流程圖。
圖7係電漿加熱階段之更詳細的流程圖。
圖8係濕處理腔室的示意圖。

Claims (18)

  1. 一種用於選擇性地蝕刻氧化矽的方法,包含:提供一表面反應階段,包含:流動包括含氫、氮、及氟成分的一表面反應氣體;將該表面反應氣體形成為電漿,以將氧化矽形成為包含矽、氫、氮、及氟的一化合物;及停止該表面反應氣體的流動;加熱並揮發該化合物;以及將表面濕處理以移除該化合物。
  2. 如申請專利範圍第1項之用於選擇性地蝕刻氧化矽的方法,其中,該表面反應氣體包含:NF3或HF;以及H2、N2、或NH3
  3. 如申請專利範圍第2項之用於選擇性地蝕刻氧化矽的方法,其中,該化合物係一含胺鹽。
  4. 如申請專利範圍第3項之用於選擇性地蝕刻氧化矽的方法,其中,該加熱並揮發該化合物的步驟包含:流動一加熱氣體,其中該加熱氣體包含H2、N2、或NH3,且其中該加熱氣體係無NF3及HF;將該加熱氣體形成為電漿;以及 停止該加熱氣體的流動。
  5. 如申請專利範圍第4項之用於選擇性地蝕刻氧化矽的方法,其中,該表面反應氣體包含NF3及NH3,且其中該加熱氣體包含NH3且係無NF3
  6. 如申請專利範圍第5項之用於選擇性地蝕刻氧化矽的方法,其中,該提供表面反應階段的步驟及該加熱並揮發該化合物的步驟構成一乾處理,其中該乾處理係循環地重複複數次。
  7. 如申請專利範圍第6項之用於選擇性地蝕刻氧化矽的方法,其中,該乾處理係在至少5毫托的壓力下加以執行。
  8. 如申請專利範圍第7項之用於選擇性地蝕刻氧化矽的方法,其中,該表面反應氣體及該加熱氣體兩者進一步包含一稀有氣體。
  9. 如申請專利範圍第8項之用於選擇性地蝕刻氧化矽的方法,其中,連續的電漿係在循環地重複該乾處理期間加以維持。
  10. 如申請專利範圍第1項之用於選擇性地蝕刻氧化矽的方法,其中,該加熱並揮發該化合物的步驟包含:流動一加熱氣體,其中該加熱氣體包含H2、N2、或NH3,且其中該加熱氣體係無NF3及HF;將該加熱氣體形成為電漿;以及停止該加熱氣體的流動。
  11. 如申請專利範圍第10項之用於選擇性地蝕刻氧化矽的方法,其中,該表面反應氣體包含NF3及NH3,且其中該加熱氣體包含NH3且係無NF3
  12. 如申請專利範圍第11項之用於選擇性地蝕刻氧化矽的方法,其中,該提供表面反應階段的步驟及該加熱並揮發該化合物的步驟構成一乾處理,其中該乾處理係循環地重複複數次。
  13. 如申請專利範圍第1項之用於選擇性地蝕刻氧化矽的方法,其中,該提供表面反應階段的步驟及將表面濕處理的步驟係循環地重複複數次。
  14. 如申請專利範圍第13項之用於選擇性地蝕刻氧化矽的方法,其中,該濕處理的步驟使用能夠溶解該化合物而沒有將矽氧化的一疏水性溶劑。
  15. 如申請專利範圍第1項之用於選擇性地蝕刻氧化矽的方法,其中,該濕處理的步驟使用能夠溶解該化合物而沒有將矽氧化的一溶劑。
  16. 一種用於選擇性地蝕刻氧化矽的方法,包含:提供包含複數個循環的一乾處理,其中每一循環包含:提供一表面反應階段,包含:流動包含NF3或HF且進一步包含H2、N2、或NH3的一表面反應氣體,以將氧化矽形成為包含矽、氫、氮、及氟的一化合物;將該表面反應氣體形成為電漿;及 停止該表面反應氣體的流動;以及將表面進行電漿加熱以揮發該化合物,包含流動一加熱氣體,其中該加熱氣體包含稀有氣體、H2、N2、或NH3,且其中該加熱氣體係無NF3及HF;將該加熱氣體形成為電漿;及停止該加熱氣體的流動,以及將表面濕處理以移除該化合物。
  17. 如申請專利範圍第16項之用於選擇性地蝕刻氧化矽的方法,其中,該表面反應氣體包含NF3及NH3,且其中該加熱氣體包含NH3且係無NF3
  18. 如申請專利範圍第17項之用於選擇性地蝕刻氧化矽的方法,其中,該乾處理係在至少5毫托的壓力下加以執行。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7113681B2 (ja) * 2018-06-28 2022-08-05 株式会社日立ハイテク エッチング処理方法およびエッチング処理装置
KR102114855B1 (ko) * 2018-11-15 2020-05-25 연세대학교 산학협력단 상압 플라즈마를 이용한 선택적 박막 식각 방법
JP7169866B2 (ja) * 2018-12-14 2022-11-11 東京エレクトロン株式会社 基板処理方法
JP7403314B2 (ja) * 2019-12-26 2023-12-22 東京エレクトロン株式会社 エッチング方法及びエッチング装置
TW202213495A (zh) * 2020-08-28 2022-04-01 日商東京威力科創股份有限公司 蝕刻方法及蝕刻裝置
US20220165578A1 (en) * 2020-11-25 2022-05-26 Tokyo Electron Limited Substrate processing method and substrate processing apparatus

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440864B1 (en) * 2000-06-30 2002-08-27 Applied Materials Inc. Substrate cleaning process
US20120309999A1 (en) * 2008-05-02 2012-12-06 Micron Technology, Inc. Ammonium fluoride chemistries
US20140051227A1 (en) * 2012-08-14 2014-02-20 Globalfoundries Inc. Methods of forming isolation structures for semiconductor devices by performing a dry chemical removal process

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050230350A1 (en) 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
US20070123051A1 (en) 2004-02-26 2007-05-31 Reza Arghavani Oxide etch with nh4-nf3 chemistry
US8026180B2 (en) 2007-07-12 2011-09-27 Micron Technology, Inc. Methods of modifying oxide spacers
US8679982B2 (en) * 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440864B1 (en) * 2000-06-30 2002-08-27 Applied Materials Inc. Substrate cleaning process
US20120309999A1 (en) * 2008-05-02 2012-12-06 Micron Technology, Inc. Ammonium fluoride chemistries
US20140051227A1 (en) * 2012-08-14 2014-02-20 Globalfoundries Inc. Methods of forming isolation structures for semiconductor devices by performing a dry chemical removal process

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