TWI689953B - 半導體裝置及其形成方法 - Google Patents

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Abstract

根據本發明的一些實施例，一種半導體裝置包括一電容裝置、一第一導電通孔及一第二導電通孔。該電容裝置包括一第一導電板、一第一絕緣板、一第二導電板、一第二絕緣板及一第三導電板。該第一導電通孔電耦接至該第一導電板及該第三導電板，且該第一導電通孔穿透具有一第一厚度之一第一薄膜堆疊。該第二導電通孔電耦接至該第二導電板，且該第二導電通孔穿透具有一第二厚度之一第二薄膜堆疊。該第二厚度實質上等於該第一厚度。

Description

半導體裝置及其形成方法
本發明實施例係有關半導體裝置及其形成方法。
半導體行業藉由最小特徵大小上之連續減小而繼續改良各種電子組件(例如，電容器)的整合密度，此舉允許更多組件整合至給定區域中。在一些應用中，此等較小電子組件亦要求相較於過去封裝利用較小區域的較小封裝。
一種類型之電容器為三板金屬-絕緣體-金屬(TP-MIM)電容器。三板金屬-絕緣體-金屬電容器可被用作去耦電容器。三板金屬-絕緣體-金屬電容器水平地形成於半導體晶圓上，其中三個金屬板包夾平行於晶圓表面之兩個介電層。然而，可存在關於三板金屬-絕緣體-金屬電容器之許多挑戰。
本發明的一實施例係關於一種半導體裝置，其包含：一電容裝置，其包含：一第一導電板；一第一絕緣板，其放置於該第一導電板上；一第二導電板，其放置於該第一絕緣板上；一第二絕緣板，其放置於該第二導電板上；及一第三導電板，其放置於該第二絕緣板上；一第一導電通孔，該第一導電通孔電耦接至該第一導電板及該第三導電板，且該第一導電通孔穿透具有一第一厚度之一第一薄膜堆疊；及一第二導電通孔，該第二導電通孔電耦接至該第二導電板，且該第二導電通孔穿透具有一第二厚度之一第二薄膜堆疊；其中該第二厚度實質上等於該第一厚度。
本發明的一實施例係關於一種形成一半導體裝置之方法，該方法包含：沈積一第一導電板；在該第一導電板上沈積一第一絕緣板；在該第一絕緣板上沈積一第二導電板；在該第二導電板上沈積一第二絕緣板；在該第二絕緣板上沈積一第三導電板；在該第二絕緣板上沈積一第四導電板；形成穿透該第三導電板、該第二絕緣板、該第一絕緣板及該第一導電板之一第一導電通孔，其中該第一導電通孔電耦接至該第三導電板及該第一導電板；及形成穿透該第四導電板、該第二絕緣板、該第二導電板及該第一絕緣板之一第二導電通孔，其中該第二導電通孔電耦接至該第四導電板及該第二導電板。
本發明的一實施例係關於一種形成一半導體裝置之方法，該方法包含：沈積一第一導電板及一第二導電板；在該第一導電板及該第二導電板上沈積一第一絕緣板；在該第一絕緣板上沈積一第三導電板；在該第三導電板上沈積一第二絕緣板；在該第二絕緣板上沈積一第四導電板；形成穿透該第四導電板、該第二絕緣板、該第一絕緣板及該第一導電板之一第一導電通孔，其中該第一導電通孔電耦接至該第四導電板及該第一導電板；及形成穿透該第二絕緣板、該第三導電板、該第一絕緣板及該第二導電板之一第二導電通孔，其中該第二導電通孔電耦接至該第三導電板及該第二導電板。
以下揭示內容提供用於實施所提供之標的物之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本發明實施例。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包括第一特徵及第二特徵直接接觸地形成之實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸之實施例。另外，本揭露內容可在各種實例中重複參考標號及/或字母。此重複係出於簡單及清晰之目的，且本身並不指示所論述之各種實施例及/或組態之間的關係。
在下文更詳細地論述本發明之實施例。然而，應瞭解，本發明實施例提供可在廣泛多種特定上下文中體現之許多適用的發明概念。所論述之特定實施例僅為說明性的且並不限制本發明實施例之範疇。
另外，空間相對術語諸如「……下面」、「……以下」、「下部」、「上方」、「上部」、「下部」、「左側」、「右側」及類似者本文中可為了易於描述而使用以描述如諸圖中所說明之一個元件或特徵相對於另一元件或特徵的關係。除諸圖中所描繪之定向以外，空間相對術語意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。應理解，當元件被稱為「連接」或「耦接」至另一元件時，該元件可直接連接或耦接至另一元件，或可存在介入元件。
儘管闡述本發明實施例之廣泛範疇的數值範圍及參數為近似值，但儘可能精確地報告特定實例中所闡述之數值。然而，任何數值均固有地含有由各別測試量測值中發現之標準差必然引起的某些誤差。另外，如本文所使用，術語「約」通常意謂在給定值或範圍之10%、5%、1%或0.5%以內。替代地，當由一般熟習此項技術者考慮時，術語「約」意謂在平均值之可接受標準誤差內。除在操作/工作實例中以外，或除非以其他方式明確指定，否則數值範圍、量、值及百分比(諸如，本文中所揭露之材料數量、持續時間、溫度、操作條件、量之比率及其類似者之彼等者)中之全部應理解為在所有情況下由術語「約」修飾。因此，除非有相反指示，否則本揭露及附加申請專利範圍中所闡述之數值參數為可按需要發生變化之近似值。至少，應根據所報告之有效數位之數字且藉由應用一般捨位技術解譯各數值參數。範圍可在本文中表達為自一個端點至另一端點或在兩個端點之間。除非另外指定，否則本文中所揭示之所有範圍包括端點。
圖1為根據一些實施例之說明半導體裝置100的橫截面圖。該半導體裝置100包含介電堆疊102及積體電路(IC)裝置104。該介電堆疊102形成於IC裝置104上。該介電堆疊102可經配置以保護積體裝置104免受濕氣或灰塵進入影響。被動電路單元形成於介電堆疊102內部。根據一些實施例，被動電路單元可為具有第一導電通孔1022及第二導電通孔1023之三板金屬-絕緣體-金屬(TP-MIM)電容器1021。然而，此並非對本發明之實施例的限制。TP-MIM電容器1021亦可由兩板MIM電容器替換。第一導電通孔1022經配置以電連接至TP-MIM電容器1021之頂板及底板，且第二導電通孔1023經配置以電連接至TP-MIM電容器1021之中間板。第三導電通孔1024進一步形成於介電堆疊102中從而電連接IC裝置104中的邏輯電路(例如，1046)。IC裝置104包含互連件結構1042及半導體結構1044。互連件結構1042可包括金屬線及通孔，該等金屬線及通孔形成於層間介電質(ILD)中。積體電路1046諸如電晶體可形成於半導體結構1044中及/或上。根據一些實施例，第一導電通孔1022、第二導電通孔1023及第三導電通孔1024分別電連接至互連件結構1042之頂部金屬線1048、1050及1052。
TP-MIM電容器1021包含第一導電板1025、第二導電板1026、第三導電板1027、第四導電板1028、第一絕緣板1029、第二絕緣板1030及第三絕緣板1031。第一絕緣板1029放置於第一導電板1025與第二導電板1026之間。第二絕緣板1030放置於第一導電板1025與第三導電板1027之間。第三絕緣板1031放置於第二導電板1026與第三導電板1027之間。第四導電板1028放置於第一絕緣板1029上。第一絕緣板1029及第三絕緣板1031連接至第二絕緣板1030。第一導電通孔1022經配置以穿透第一導電板1025、第二絕緣板1030及第三導電板1027。第二導電通孔1023經配置以穿透第四導電板1028、第一絕緣板1029、第二導電板1026及第三絕緣板1031。根據一些實施例，第一導電板1025、第二導電板1026及第三導電板1027分別為TP-MIM電容器1021之頂部導電板、中間導電板及底部導電板。
第一導電板1025、第二導電板1026、第三導電板1027、第四導電板1028、第一絕緣板1029、第二絕緣板1030及第三絕緣板1031之厚度分別為T1、T2、T3、T4、T5、T6及T7。根據一些實施例，第二導電板1026之厚度T2實質上等於第三導電板1027之厚度T3。第四導電板1028之厚度T4實質上等於第一導電板1025的厚度T1。第二絕緣板1030之厚度T6實質上等於第一絕緣板1029之厚度T5與第三絕緣板1031之厚度T7的總和。因此，藉由第一導電通孔1022穿透之導電板及絕緣板之薄膜堆疊105的總厚度(亦即，T1+T6+T3)實質上等於藉由第二導電通孔1023穿透之導電板及絕緣板之薄膜堆疊106的總厚度(亦即，T4+T5+T2+T7)。
根據一些實施例，半導體裝置100進一步包含形成於介電堆疊102中之薄膜堆疊107。薄膜堆疊107包含第一導電板1032、第二導電板1033、第一絕緣板1034及第二絕緣板1035。第三導電通孔1024經配置以穿透第一導電板1032、第二導電板1033、第一絕緣板1034及第二絕緣板1035。第二導電板1033放置於第二絕緣板1035上。第一絕緣板1034放置於第二導電板1033上。第一導電板1032放置於第一絕緣板1034上。第一導電板1032、第二導電板1033、第一絕緣板1034及第二絕緣板1035之厚度分別為T8、T9、T10及T11。根據一些實施例，第一導電板1032之厚度T8實質上等於第一導電板1025之厚度T1，第二導電板1033之厚度T9實質上等於第二導電板1026之厚度T2，第一絕緣板1034之厚度T10實質上等於第一絕緣板1029之厚度T5，且第二絕緣板1035之厚度T11實質上等於第三絕緣板1031的厚度T7。因此，藉由第三導電通孔1024穿透之導電板及絕緣板之薄膜堆疊107的總厚度(亦即，T8+T10+T9+T11)實質上等於藉由第一導電通孔1022穿透之導電板及絕緣板之薄膜堆疊105的總厚度(亦即，T1+T6+T3)及/或藉由第二導電通孔1023穿透之導電板及絕緣板之薄膜堆疊106的總厚度(亦即，T4+T5+T2+T7)。
因此，當藉由第一導電通孔1022穿透之薄膜堆疊105、藉由第二導電通孔1023穿透之薄膜堆疊106及藉由第三導電通孔1024穿透之薄膜堆疊107實質上相等時，形成對應於第一導電通孔1022、第二導電通孔1023及第三導電通孔1024之孔洞的蝕刻操作在製造製程期間相對易於控制。具體而言，在製造製程期間，薄膜堆疊107及TP-MIM電容器1021在蝕刻操作期間形成於介電堆疊102內部。當蝕刻劑向下蝕刻介電堆疊102之數個部分以在蝕刻操作期間形成對應於第一導電通孔1022、第二導電通孔1023及第三導電通孔1024的孔洞時，蝕刻劑可需要蝕刻穿過介電堆疊102內的相同量之薄膜(例如，兩個導電板層及兩個絕緣板層)。由於介電堆疊102內部之薄膜配置實質上相等，因此形成對應於第一導電通孔1022、第二導電通孔1023及第三導電通孔1024之孔洞的蝕刻速度亦在蝕刻操作期間相等。當蝕刻操作停止時，對應於第一導電通孔1022、第二導電通孔1023及第三導電通孔1024之孔洞的深度實質上相等。此外，藉由控制蝕刻劑之蝕刻時間，對應於第一導電通孔1022、第二導電通孔1023及第三導電通孔1024之孔洞的底部可經控制以分別僅暴露頂部金屬線1048、1050及1052的頂部表面。換言之，蝕刻劑可能並不在形成對應於第一導電通孔1022、第二導電通孔1023及第三導電通孔1024之孔洞期間過度蝕刻頂部金屬線1048、1050及1052中的任一者。
圖2為根據一些實施例之說明半導體裝置200的橫截面圖。半導體裝置200包含介電堆疊202及IC裝置204。介電堆疊202形成於IC裝置204上。為簡潔起見，僅IC裝置204之複數個頂部金屬線2042、2044及2046展示於圖2中。此外，出於描述之目的，複數個孔洞2021、2022及2023例如經由蝕刻操作形成以分別暴露頂部金屬線2042、2044及2046的頂部表面。孔洞2021、2022及2023填充有導電材料以形成連接至頂部金屬線2042、2044及2046之對應導電通孔。孔洞2021、2022及2023經配置以穿透薄膜堆疊2028、2029及2030以分別到達頂部金屬線2042、2044及2046的頂部表面。應注意到，為簡潔起見，TP-MIM電容器206此處為簡潔起見被忽略。
根據一些實施例，薄膜堆疊2028包含第一導電板2051、絕緣板2052及第二導電板2053。絕緣板2052放置於第二導電板2053上。第一導電板2051放置於絕緣板2052上。
薄膜堆疊2029包含第一導電板2054、第一絕緣板2055、第二導電板2056及第二絕緣板2057。第二導電板2056放置於第二絕緣板2057上。第一絕緣板2055放置於第二導電板2056上。第一導電板2054放置於第一絕緣板2055上。
薄膜堆疊2030包含第一導電板2058、第一絕緣板2059、第二導電板2060及第二絕緣板2061。第二導電板2060放置於第二絕緣板2061上。第一絕緣板2059放置於第二導電板2060上。第一導電板2058放置於第一絕緣板2059上。
根據一些實施例，絕緣板2052之厚度實質上等於第一絕緣板2055與第二絕緣板2057之厚度的總和，且等於第一絕緣板2059與第二絕緣板2061之厚度的總和。第一導電板2051之厚度實質上等於第一導電板2054之厚度且等於第一導電板2058之厚度。第二導電板2053之厚度實質上等於第二導電板2056之厚度，且等於第二導電板2060之厚度。因此，藉由孔洞2021穿透之薄膜堆疊2028的總厚度實質上等於藉由孔洞2022穿透之薄膜堆疊2029之總厚度及藉由孔洞2023穿透的薄膜堆疊2030之總厚度。
圖3為根據一些實施例之說明半導體裝置300的橫截面圖。半導體裝置300包含介電堆疊302及IC裝置304。為簡潔起見，僅IC裝置304之複數個頂部金屬線3042、3044及3046展示於圖3中。此外，出於描述之目的，複數個孔洞3021、3022及3023例如經由蝕刻操作形成以分別暴露頂部金屬線3042、3044及3046的頂部表面。孔洞3021、3022及3023填充有導電材料以形成連接至頂部金屬線3042、3044及3046之對應導電通孔。孔洞3021、3022及3023經配置以穿透薄膜堆疊3028、3029及3030以分別到達頂部金屬線3042、3044及3046的頂部表面。應注意，為簡潔起見，TP-MIM電容器306此處為簡潔起見被忽略。
根據一些實施例，薄膜堆疊3028包含第一導電板3051、絕緣板3052及第二導電板3053。薄膜堆疊3028類似薄膜堆疊2028，因此詳細描述在此處為簡潔起見被忽略。
薄膜堆疊3029包含第一導電板3054、第一絕緣板3055、第二導電板3056、第二絕緣板3057及第三導電板3058。第二絕緣板3057放置於第三導電板3058上。第二導電板3056放置於第二絕緣板3057上。第一絕緣板3055放置於第二導電板3056上。第一導電板3054放置於第一絕緣板3055上。根據一些實施例，第一導電板3054與孔洞3022之內表面分離開。
薄膜堆疊3030包含第一導電板3059、第一絕緣板3060、第二導電板3061及第二絕緣板3062。薄膜堆疊3030類似於薄膜堆疊2030，因此詳細描述此處為簡潔起見被忽略。
根據一些實施例，絕緣板3052之厚度實質上等於第一絕緣板3055及第二絕緣板3057之厚度的總和，且等於第一絕緣板3060及第二絕緣板3062之厚度的總和。第一導電板3051之厚度實質上等於第二導電板3056之厚度，且等於第一導電板3059之厚度。第二導電板3053之厚度實質上等於第三導電板3058之厚度，且等於第二導電板3061之厚度。因此，藉由孔洞3021穿透之薄膜堆疊3028之總厚度實質上等於藉由孔洞3022穿透的薄膜堆疊3029之總厚度及藉由孔洞3023穿透的薄膜堆疊3030之總厚度。
圖4為根據一些實施例之說明半導體裝置400的橫截面圖。半導體裝置400包含介電堆疊402及IC裝置404。為簡潔起見，僅IC裝置404之複數個頂部金屬線4042、4044及4046展示於圖4中。此外，出於描述之目的，複數個孔洞4021、4022及4023例如經由蝕刻操作形成以分別暴露頂部金屬線4042、4044及4046的頂部表面。孔洞4021、4022及4023填充有導電材料以形成連接至頂部金屬線4042、4044及4046之對應導電通孔。孔洞4021、4022及4023經配置以穿透薄膜堆疊4028、4029及4030以分別到達頂部金屬線4042、4044及4046的頂部表面。應注意的是，為簡潔起見，TP-MIM電容器406此處為簡潔起見被忽略。
根據一些實施例，薄膜堆疊4028包含第一導電板4051、絕緣板4052及第二導電板4053。薄膜堆疊4028類似於薄膜堆疊2028，因此詳細描述在此處為簡潔起見被忽略。
薄膜堆疊4029包含第一導電板4054、第一絕緣板4055、第二導電板4056、第二絕緣板4057及第三導電板4058。薄膜堆疊4029類似於薄膜堆疊3029，因此詳細描述此處為簡潔起見被忽略。
薄膜堆疊4030包含第一絕緣板4059、第一導電板4060、第二絕緣板4061及第二導電板4062。第二絕緣板4061放置於第二導電板4062上。第一導電板4060放置於第二絕緣板4061上。第一絕緣板4059放置於第一導電板4060上。
根據一些實施例，絕緣板4052之厚度實質上等於第一絕緣板4055與第二絕緣板4057之厚度的總和，且等於第一絕緣板4059與第二絕緣板4061之厚度的總和。第一導電板4051之厚度實質上等於第二導電板4056之厚度且等於第一導電板4060之厚度。第二導電板4053之厚度實質上等於第三導電板4058之厚度，且等於第二導電板4062之厚度。因此，藉由孔洞4021穿透之薄膜堆疊4028的總厚度實質上等於藉由孔洞4022穿透之薄膜堆疊4029之總厚度及藉由孔洞4023穿透的薄膜堆疊4030之總厚度。
圖5為根據一些實施例之說明半導體裝置500的橫截面圖。半導體裝置500包含介電堆疊502及IC裝置504。為簡潔起見，僅IC裝置504之複數個頂部金屬線5042、5044及5046展示於圖5中。此外，出於描述之目的，複數個孔洞5021、5022及5023例如經由蝕刻操作形成以分別暴露頂部金屬線5042、5044及5046的頂部表面。孔洞5021、5022及5023填充有導電材料以形成連接至頂部金屬線5042、5044及5046之對應導電通孔。孔洞5021、5022及5023經配置以穿透薄膜堆疊5028、5029及5030以分別到達頂部金屬線5042、5044及5046的頂部表面。應注意，為簡潔起見，TP-MIM電容器506此處為簡潔起見被忽略。
根據一些實施例，薄膜堆疊5028包含第一導電板5051、絕緣板5052及第二導電板5053。薄膜堆疊5028類似於薄膜堆疊2028，因此詳細描述在此處為簡潔起見被忽略。
薄膜堆疊5029包含第一導電板5054、第一絕緣板5055、第二導電板5056、第二絕緣板5057及第三導電板5058。薄膜堆疊5029類似於薄膜堆疊3029，因此詳細描述此處為簡潔起見被忽略。
薄膜堆疊5030包含第一導電板5059、絕緣板5060及第二導電板5061。絕緣板5060放置於第二導電板5061上。第一導電板5059放置於絕緣板5060上。
根據一些實施例，絕緣板5052之厚度實質上等於第一絕緣板5055及第二絕緣板5057之厚度的總和且等於絕緣板5060之厚度的總和。第一導電板5051之厚度實質上等於第二導電板5056之厚度且等於第一導電板5059之厚度。第二導電板5053之厚度實質上等於第三導電板5058之厚度，且等於第二導電板5061之厚度。因此，藉由孔洞5021穿透之薄膜堆疊5028之總厚度實質上等於藉由孔洞5022穿透的薄膜堆疊5029之總厚度及藉由孔洞5023穿透的薄膜堆疊5030之總厚度。
圖6為根據一些實施例之說明製造半導體裝置200之方法的流程圖600。方法600包含操作601至610。圖7至圖14B為根據一些實施例的說明製造半導體裝置200中之階段的圖。根據一些實施例，圖7至圖14B中之裝置分別對應於方法600的操作601至610。圖6之方法600為簡化半導體製程。因此，其他步驟或操作可併入該製程中。
參看圖7及操作601，光阻層圖案化於TiN (氮化鈦)層上。圖7為根據一些實施例的說明在製造期間圖案化於TiN層702上之光阻層701的橫截面視圖。TiN層702放置於氧化層703上。氧化層703放置於SiN (一氮化矽)層704上。SiN層704放置於IC裝置705上。為簡潔起見，IC裝置705之僅複數個頂部金屬線7052、7054及7056展示於圖7中。金屬線7052、7054及7056可由銅構成。此外，TiN在其他實施例中可由其他導電材料替換。
參看圖8及操作602，TiN板例如經由沈積操作形成於氧化層上。圖8為根據一些實施例的在製造期間形成於氧化層703上之TiN板801的橫截面視圖。在操作602中，蝕刻TiN層702之並未由光阻層701覆蓋之部分，且形成TP-MIM電容器之底部金屬板(亦即，TiN板801)。
參看圖9及操作603，將複數個光阻層圖案化於TiN層上。圖9為根據一些實施例的在製造期間圖案化於TiN層902上之複數個光阻層9011及9011的橫截面視圖。在操作603中，介電層903放置並圖案化於TiN板801及氧化層703上。TiN層902放置於介電層903上。介電層903可例如經由沈積操作保形地形成於TiN板801及氧化層703上。TiN層902可例如經由沈積操作保形地形成於介電層903上。介電層903可由高介電常數(高k)材料構成。
參看圖10及操作604，複數個TiN板例如經由沈積操作形成於介電層上。圖10為根據一些實施例的在製造期間形成於介電層903上之複數個TiN板1001及1002的橫截面視圖。在操作604中，蝕刻TiN層902之並未由光阻層9011及9012覆蓋之數個部分，且形成TP-MIM電容器之中間金屬板(亦即，TiN板1001)以及虛設TiN板(亦即，TiN板1002)。根據一些實施例，TP-MIM電容器之中間金屬板(亦即，TiN板1001)及虛設TiN板(亦即，TiN板1002)於製造製程處形成。
參看圖11及操作605，將複數個光阻層圖案化於TiN板上。圖11為根據一些實施例的在製造期間圖案化於TiN層1102上之複數個光阻層11011、11012及11013的橫截面視圖。在操作605中，介電層1103放置於TiN板1001、1002及介電層903之經暴露部分上。TiN層1102放置於介電層1103上。介電層1103可例如經由沈積操作保形地形成於TiN板1001、1002以及介電層903的經暴露部分上。TiN層1102可例如經由沈積操作保形地形成於介電層1103上。介電層1103可由高k材料構成。
參看圖12及操作606，複數個TiN板例如經由沈積操作形成於介電層上。圖12為根據一些實施例的在製造期間形成於介電層1103上之複數個TiN板1201、1202及1203的橫截面視圖。在操作606中，蝕刻TiN層1102之並未藉由光阻層11011、11012及11013覆蓋之數個部分，且形成TP-MIM電容器之頂部金屬板(亦即，TiN板1201)、第一虛設TiN板(亦即，TiN板1202)及第二虛設TiN板(亦即，TiN板1203)。根據一些實施例，頂部金屬板(亦即，TiN板1201)、第一虛設TiN板(亦即，TiN板1202)以及第二虛設TiN板(亦即，TiN板1203)在製造製程處形成。
參看圖13及操作607，將複數個光阻層圖案化於氧化層上。圖13為根據一些實施例的在製造期間圖案化於氧化層1302上之複數個光阻層13011、13012、13013及13014的橫截面視圖。在操作607中，氧化層1302放置於TiN板1201、1202、1203以及介電層1103之經暴露部分上。
參看圖14A及操作608，複數個孔洞形成於介電堆疊中。圖14B為根據一些實施例的在製造期間形成於介電堆疊1404中之複數個孔洞1401、1402及1403的橫截面視圖。在操作608中，蝕刻操作對圖13中之氧化層1302的經暴露部分執行。蝕刻劑經配置以蝕刻通過介電堆疊1404中之薄膜堆疊以形成孔洞1401、1402及1403。由於介電堆疊1404內部之薄膜配置實質上相等，因此形成孔洞1401、1402及1403之蝕刻速度在蝕刻操作期間亦相等。當蝕刻操作停止時，孔洞1401、1402及1403之深度h1、h2及h3實質上相等。此外，藉由控制蝕刻劑之蝕刻時間，孔洞1401、1402及1403之底部可經控制以僅分別暴露頂部金屬線7052、7054及7056的頂部表面1405、1406及1407。換言之，蝕刻劑在形成孔洞1401、1402及1403期間並不過度蝕刻頂部金屬線7052、7054及7056中之任一者。因此，一個額外虛設TiN板(亦即，1202)形成於藉由孔洞1402穿透之薄膜堆疊1408中，且兩個額外虛設TiN板(亦即，1203及1002)形成於藉由孔洞1403穿透之薄膜堆疊1409中。
參看圖14B及操作610，複數個導電通孔分別形成於複數個孔洞中。圖14B為根據一些實施例的在製造期間形成於介電堆疊1404中之複數個導電通孔1410、1411及1412的橫截面視圖。在操作610中，沈積操作分別對至導電通孔1410、1411及1412之孔洞1401、1402及1403執行。導電通孔1410經配置以電連接至頂部金屬線7052、TP-MIM電容器的頂板(亦即，1201)及底板(亦即，901)。導電通孔1411經配置以電連接至頂部金屬線7054、金屬線1202及TP-MIM電容器之中間板(亦即，1001)。導電通孔1412經配置以電連接至頂部金屬線7056、金屬板1002及金屬板1203。
圖15為根據一些實施例之說明製造半導體裝置300之方法1500的流程圖。方法1500包含操作1501至1508。圖16至圖23為根據一些實施例的說明製造半導體裝置300之階段中的圖。根據一些實施例，圖16至圖23中之裝置分別對應於方法1500的操作1501至1508。圖15之方法1500為簡化半導體製程。因此，其他步驟或操作可併入該製程中。
參看圖16及操作1501，複數個光阻層圖案化於TiN層上。圖16為根據一些實施例的圖案化於TiN層1602上之複數個光阻層16011及16012的橫截面視圖。TiN層1602放置於氧化層1603上。氧化層1603放置於SiN層1604上。SiN層1604放置於IC裝置1605上。為簡潔起見，IC裝置1605之僅複數個頂部金屬線1606、1607及1608展示於圖16中。金屬線1606、1607及1608可由銅構成。
參看圖17及操作1502，TiN板例如經由沈積操作形成於氧化層上。圖17為根據一些實施例的在製造期間形成於氧化層1603上之複數個TiN板1701及1702的橫截面視圖。在操作1502中，蝕刻TiN層1602之不藉由光阻層16011及16012覆蓋之數個部分，且形成TP-MIM電容器之底部金屬板(亦即，TiN板1701)及虛設金屬板(亦即，TiN板1702)。根據一些實施例，在製造製程處形成底部金屬板(亦即，TiN板1701)及虛設金屬板(亦即，TiN板1702)。
參看圖18及操作1503，將複數個光阻層圖案化於TiN層上。圖18為根據一些實施例的在製造期間圖案化於TiN層1802上之複數個光阻層18011及18012的橫截面視圖。在操作1503中，介電層1803放置於TiN板1701、1702及氧化層1603之經暴露部分上。TiN層1802放置於介電層1803上。介電層1803可例如經由沈積操作保形地形成於TiN板1701、1702以及氧化層1603的經暴露部分上。TiN層1802可例如經由沈積操作保形地形成於介電層1803上。介電層1803可由高k材料構成。
參看圖19及操作1504，複數個TiN板例如經由沈積操作形成於介電層上。圖19為根據一些實施例的在製造期間形成於介電層1803上之複數個TiN板1901及1902的橫截面視圖。在操作1504中，蝕刻TiN層1802之不由光阻層18011及18012覆蓋之數個部分，且形成TP-MIM電容器之中間金屬板(亦即，TiN板1901)以及虛設TiN板(亦即，TiN板1902)。根據一些實施例，在製造製程處形成中間金屬板(亦即，TiN板1901)及虛設TiN板(亦即，TiN板1902)。
參看圖20及操作1505，將複數個光阻層圖案化於TiN板上。圖20為根據一些實施例的在製造期間圖案化於TiN層2002上之複數個光阻層20011、20012及20013的橫截面視圖。在操作1505中，介電層2003例如經由沈積操作放置於TiN板1901、1902以及介電層1803之經暴露部分上。TiN層2002放置於介電層2003上。介電層2003可保形地形成於TiN板1901、1902及介電層1803之經暴露部分上。TiN層2002可保形地形成於介電層2003上。介電層2003可由高k材料構成。
參看圖21及操作1506，複數個TiN板例如經由沈積操作形成於介電層上。圖21為根據一些實施例的在製造期間形成於介電層2003上之複數個TiN板2101、2102及2103的橫截面視圖。在操作1506中，蝕刻TiN層2002之並未藉由光阻層20011、20012及20013覆蓋之數個部分，且形成TP-MIM電容器之頂部金屬板(亦即，TiN板2101)、第一虛設TiN板(亦即，TiN板2102)及第二虛設TiN板(亦即，TiN板2103)。根據一些實施例，頂部金屬板(亦即，TiN板2101)、第一虛設TiN板(亦即，TiN板2102)以及第二虛設TiN板(亦即，TiN板2103)在製造製程處形成。
參看圖22及操作1507，將複數個光阻層圖案化於氧化層上。圖22為根據一些實施例的在製造期間圖案化於氧化層2202上之複數個光阻層22011、22012、22013及22014的橫截面視圖。在操作1507中，氧化層2202放置於TiN板2101、2102、2103以及介電層2003之經暴露部分上。
參看圖23及操作1508，複數個孔洞形成於介電堆疊中。圖23為根據一些實施例的在製造期間形成於介電堆疊2304中之複數個孔洞2301、2302及2303的橫截面視圖。在操作1508中，蝕刻操作對圖22中之氧化層2202的經暴露部分執行。蝕刻劑經配置以蝕刻通過介電堆疊2304中之薄膜堆疊以形成孔洞2301、2302及2303。由於在介電堆疊2304內部之薄膜配置實質上相等，因此形成孔洞2301、2302及2303之蝕刻速度在蝕刻操作期間亦相等。當蝕刻操作停止時，孔洞2301、2302及2303之深度h4、h5及h6實質上相等。此外，藉由控制蝕刻劑之蝕刻時間，孔洞2301、2302及2303之底部可經控制以僅分別暴露頂部金屬線1606、1607及1608的頂部表面2305、2306及2307。換言之，蝕刻劑在形成孔洞2301、2302及2303期間可能並不過度蝕刻頂部金屬線1606、1607及1608中之任一者。因此，一個額外虛設TiN板(亦即，1702)形成於藉由孔洞2302穿透之薄膜堆疊2308中，且兩個額外虛設TiN板(亦即，2103及1902)形成於藉由孔洞2303穿透之薄膜堆疊2309中。
根據一些實施例，沈積操作可對孔洞2301、2302及2303執行以分別形成複數個導電通孔。沈積操作類似於圖14B之操作，且詳細描述此處為簡潔起見被忽略。
圖24為根據一些實施例之說明製造半導體裝置400之方法2400的流程圖。方法2400包含操作2401至2408。圖25至圖32為根據一些實施例的說明製造半導體裝置400中之階段的圖。根據一些實施例，圖25至圖32中之裝置分別對應於方法2400的操作2401至2408。圖24之方法2400為簡化半導體製程。因此，其他步驟或操作可併入該製程中。
參看圖25及操作2401，將複數個光阻層圖案化於TiN層上。圖25為根據一些實施例的在製造期間圖案化TiN層2504上之複數個光阻層2501、2502及2503的橫截面視圖。TiN層2504放置於氧化層2505上。氧化層2505放置於SiN層2506上。SiN層2506放置於IC裝置2507上。為簡潔起見，IC裝置2507之僅複數個頂部金屬線2508、2509及2510展示於圖25中。金屬線2508、2509及2510可由銅構成。
參看圖26及操作2402，複數個TiN板例如經由沈積操作形成於氧化層上。圖26為根據一些實施例的在製造期間形成於氧化層2505上之複數個TiN板2601、2602及2603的橫截面視圖。在操作2402中，蝕刻TiN層2504之並未藉由光阻層2501、2502及2503覆蓋之數個部分，且形成TP-MIM電容器之底部金屬板(亦即，TiN板2601)、第一虛設金屬板(亦即，TiN板2602)及第二虛設金屬板(亦即，TiN板2603)。根據一些實施例，底部金屬板(亦即，TiN板2601)、第一虛設金屬板(亦即，TiN板2602)以及第二虛設金屬板(亦即，TiN板2603)在製造製程處形成。
參看圖27及操作2403，將複數個光阻層圖案化於TiN層上。圖27為根據一些實施例的在製造期間圖案化於TiN層2703上之複數個光阻層2701及2702的橫截面視圖。在操作2403中，介電層2704放置於TiN板2601、2602、2603及氧化層2505之經暴露部分上。TiN層2703放置於介電層2704上。介電層2704可例如經由沈積操作保形地形成於TiN板2601、2602、2603以及氧化層2505的經暴露部分上。TiN層2703可例如經由沈積操作保形地形成於介電層2704上。介電層2704可由高k材料構成。
參看圖28及操作2404，複數個TiN板例如經由沈積操作形成於介電層上。圖28為根據一些實施例的在製造期間形成於介電層2704上之複數個TiN板2801及2802的橫截面視圖。在操作2404中，蝕刻TiN層2703之並未由光阻層2701及2702覆蓋之數個部分，且形成TP-MIM電容器之中間金屬板(亦即，TiN板2801)以及虛設TiN板(亦即，TiN板2802)。根據一些實施例，中間金屬板(亦即，TiN板2801)及虛設TiN板(亦即，TiN板2802)於製造製程處形成。
參看圖29及操作2405，將複數個光阻層圖案化於TiN板上。圖29為根據一些實施例的在製造期間圖案化於TiN層2903上之複數個光阻層2901及2902的橫截面視圖。在操作2405中，介電層2904放置於TiN板2801、2802及介電層2704之經暴露部分上。TiN層2903放置於介電層2904上。介電層2904可例如經由沈積操作保形地形成於TiN板2801、2802以及介電層2704的經暴露部分上。TiN層2903可例如經由沈積操作保形地形成於介電層2904上。介電層2904可由高k材料構成。
參看圖30及操作2406，複數個TiN板及複數個TiN間隔件例如經由沈積操作形成於介電層上。圖30為根據一些實施例的在製造期間形成於介電層2904上的複數個TiN板3001、3002以及複數個TiN間隔件3003、3004、3005及3006的橫截面視圖。在操作2406中，蝕刻TiN層2903之並未藉由光阻層2901及2902覆蓋之數個部分，且形成TP-MIM電容器之頂部金屬板(亦即，TiN板3001)、虛設TiN板(亦即，TiN板3002)及複數個TiN殘餘物(亦即，TiN間隔件3003、3004、3005及3006)。
參看圖31及操作2407，將複數個光阻層圖案化於氧化層上。圖31為根據一些實施例的在製造期間圖案化於氧化層3105上之複數個光阻層3101、3102、3103及3104的橫截面視圖。在操作2407中，氧化層3105放置於TiN板3001、3002，TiN間隔件3003、3004、3005、3006，及介電層2904之經暴露部分上。
參看圖32及操作2408，複數個孔洞形成於介電堆疊中。圖32為根據一些實施例的在製造期間形成於介電堆疊3204中之複數個孔洞3201、3202及3203的橫截面視圖。在操作2408中，蝕刻操作對圖31中之氧化層3105的經暴露部分執行。蝕刻劑經配置以蝕刻通過介電堆疊3204中之薄膜堆疊以形成孔洞3201、3202及3203。由於在介電堆疊3204內部之薄膜配置實質上相等，因此形成孔洞3201、3202及3203之蝕刻速度在蝕刻操作期間亦相等。當蝕刻操作停止時，孔洞3201、3202及3203之深度h7、h8及h9實質上相等。此外，藉由控制蝕刻劑之蝕刻時間，孔洞3201、3202及3203之底部可經控制以僅分別暴露頂部金屬線2508、2509及2510的頂部表面3205、3206及3207。換言之，蝕刻劑在形成孔洞3201、3202及3203期間可能並不過度蝕刻頂部金屬線2508、2509及2510中之任一者。因此，一個額外虛設TiN板(亦即，2602)形成於藉由孔洞3202穿透之薄膜堆疊3208中，且兩個額外虛設TiN板(亦即，2802及2603)形成於藉由孔洞3203穿透之薄膜堆疊3209中。
根據一些實施例，沈積操作可對孔洞3201、3202及3203執行以分別形成複數個導電通孔。沈積操作類似於圖14B之操作，且詳細描述此處為簡潔起見被忽略。
圖33為根據一些實施例之說明製造半導體裝置500之方法3300的流程圖。方法3300包含操作3301至3308。圖34至圖41為根據一些實施例的說明製造半導體裝置500之階段中的圖。根據一些實施例，圖34至圖41中之裝置分別對應於方法3300的操作3301至3308。圖33之方法3300為簡化半導體製程。因此，其他步驟或操作可併入該製程中。
參看圖34及操作3301，將複數個光阻層圖案化於TiN層上。圖34為根據一些實施例的在製造期間圖案化於TiN層3404上之複數個光阻層3401、3402及3403的橫截面視圖。TiN層3404放置於氧化層3405上。氧化層3405放置於SiN層3406上。SiN層3406放置於IC裝置3407上。為簡潔起見，IC裝置3407之僅複數個頂部金屬線3408、3409及3410展示於圖34中。金屬線3408、3409及3410可由銅構成。
參看圖35及操作3302，複數個TiN板例如經由沈積操作形成於氧化層上。圖35為根據一些實施例的在製造期間形成於氧化層3405上之複數個TiN板3501、3502及3503的橫截面視圖。在操作3302中，蝕刻TiN層3404之並未藉由光阻層3401、3402及3403覆蓋之數個部分，且形成TP-MIM電容器之底部金屬板(亦即，TiN板3501)、第一虛設金屬板(亦即，TiN板3502)及第二虛設金屬板(亦即，TiN板3503)。根據一些實施例，底部金屬板(亦即，TiN板3501)、第一虛設金屬板(亦即，TiN板3502)以及第二虛設金屬板(亦即，TiN板3503)在製造製程處形成。
參看圖36及操作3303，光阻層圖案化於TiN層上。圖36為根據一些實施例的在製造期間圖案化於TiN層3602上之光阻層3601的橫截面視圖。在操作3303中，介電層3603放置於TiN板3501、3502、3503以及氧化層3405之經暴露部分上。TiN層3602放置於介電層3603上。介電層3603可保形地形成於TiN板3501、3502、3503以及氧化層3405之經暴露部分。TiN層3602可例如經由沈積操作保形地形成於介電層3603上。介電層3603可由高k材料構成。
參看圖37及操作3304，TiN板及複數個TiN間隔件例如經由沈積操作形成於介電層上。圖37為根據一些實施例的在製造期間形成於介電層3603上之TiN板3701以及複數個TiN間隔件3702及3703的橫截面視圖。在操作3304中，蝕刻TiN層3602之並未由光阻層3601覆蓋之數個部分，且形成TP-MIM電容器之中間金屬板(亦即，TiN板3701)以及複數個TiN殘餘物(亦即，TiN間隔件3702及3703)。
參看圖38及操作3305，將複數個光阻層圖案化於TiN板上。圖38為根據一些實施例的在製造期間圖案化於TiN層3804上之複數個光阻層3801、3802及3803的橫截面視圖。在操作3305中，介電層3805放置於TiN板3701、TiN間隔件3702及3703以及介電層3603之經暴露部分上。TiN層3804放置於介電層3805上。介電層3805可保形地形成於TiN板3701、TiN間隔件3702及3703以及介電層3603之經暴露部分上。TiN層3804可保形地形成於介電層3805上。介電層3805可由高k材料構成。
參看圖39及操作3306，複數個TiN板形成於介電層上。圖39為根據一些實施例的在製造期間例如經由沈積操作形成於介電層3805上之複數個TiN板3901、3902及3903的橫截面視圖。在操作3306中，蝕刻TiN層3804之並未藉由光阻層3801、3802及3803覆蓋之數個部分，且形成TP-MIM電容器之頂部金屬板(亦即，TiN板3901)、第一虛設TiN板(亦即，TiN板3902)及第二虛設TiN板(亦即，TiN板3903)。根據一些實施例，頂部金屬板(亦即，TiN板3901)、第一虛設TiN板(亦即，TiN板3902)以及第二虛設TiN板(亦即，TiN板3903)在製造製程處形成。
參看圖40及操作3307，將複數個光阻層圖案化於氧化層上。圖40為根據一些實施例的在製造期間圖案化於氧化層4005上之複數個光阻層4001、4002、4003及4004的橫截面視圖。在操作3307中，氧化層4005放置於TiN板3901、3902、3903以及介電層3805之經暴露部分上。
參看圖41及操作3308，複數個孔洞形成於介電堆疊中。圖41為根據一些實施例的在製造期間形成於介電堆疊4104中之複數個孔洞4101、4102及4103的橫截面視圖。在操作3308中，蝕刻操作對圖40中之氧化層4005的經暴露部分執行。蝕刻劑經配置以蝕刻通過介電堆疊4104中之薄膜堆疊以形成孔洞4101、4102及4103。由於在介電堆疊4104內部之薄膜配置實質上相等，因此形成孔洞4101、4102及4103之蝕刻速度在蝕刻操作期間亦相等。當蝕刻操作停止時，孔洞4101、4102及4103之深度h10、h11及h12實質上相等。此外，藉由控制蝕刻劑之蝕刻時間，孔洞4101、4102及4103之底部可經控制以僅分別暴露頂部金屬線3408、3409及3410的頂部表面4105、4106及4107。換言之，蝕刻劑在形成孔洞4101、4102及4103期間可能並不過度蝕刻頂部金屬線3408、3409及3410中之任一者。因此，一個額外虛設TiN板(亦即，3502)形成於藉由孔洞4102穿透之薄膜堆疊4108中，且兩個額外虛設TiN板(亦即，3903及3503)形成於藉由孔洞4103穿透之薄膜堆疊4109中。
根據一些實施例，沈積操作可對孔洞4101、4102及4103執行以分別形成複數個導電通孔。沈積操作類似於圖14B之操作，且詳細描述此處為簡潔起見被忽略。
簡言之，藉由使用所提議之方法，藉由邏輯電路及TP-MIM電容器之通孔穿透的薄膜堆疊實質上相同。在形成對應於通孔之孔洞期間，蝕刻劑經配置以蝕刻通過相同量的薄膜。因此，所有孔洞之底部可經控制以停止IC電路中對應金屬線的頂部表面上，且歸因於過度蝕刻之金屬線損害可得以緩解。
根據一些實施例，提供一種半導體裝置。該半導體裝置包含一電容裝置、一第一導電通孔及一第二導電通孔。該電容裝置包含一第一導電板、一第一絕緣板、一第二導電板、一第二絕緣板及一第三導電板。第一絕緣板放置於第一導電板上。第二導電板放置於第一絕緣板上。第二絕緣板放置於第二導電板上。第三導電板放置於第二絕緣板上。該第一導電通孔電耦接至該第一導電板及該第三導電板，且該第一導電通孔穿透具有一第一厚度之一第一薄膜堆疊。該第二導電通孔電耦接至該第二導電板，且該第二導電通孔穿透具有一第二厚度之一第二薄膜堆疊。該第二厚度實質上等於該第一厚度。
根據一些實施例，提供一種形成一半導體裝置之方法。該方法包含：沈積一第一導電板；在該第一導電板上沈積一第一絕緣板；在該第一絕緣板上沈積一第二導電板；在該第二導電板上沈積一第二絕緣板；在該第二絕緣板上沈積一第三導電板；在該第二絕緣板上沈積一第四導電板；形成穿透該第三導電板、該第二絕緣板、該第一絕緣板及該第一導電板之一第一導電通孔，其中該第一導電通孔電耦接至該第三導電板及該第一導電板；及形成穿透該第四導電板、該第二絕緣板、該第二導電板及該第一絕緣板之一第二導電通孔，其中該第二導電通孔電耦接至該第四導電板及該第二導電板。
根據一些實施例，提供一種形成一半導體裝置之方法。該方法包含：沈積一第一導電板及一第二導電板；在該第一導電板及該第二導電板上沈積一第一絕緣板；在該第一絕緣板上沈積一第三導電板；在該第三導電板上沈積一第二絕緣板；在該第二絕緣板上沈積一第四導電板；形成穿透該第四導電板、該第二絕緣板、該第一絕緣板及該第一導電板之一第一導電通孔，其中該第一導電通孔電耦接至該第四導電板及該第一導電板；及形成穿透該第二絕緣板、該第三導電板、該第一絕緣板及該第二導電板之一第二導電通孔，其中該第二導電通孔電耦接至該第三導電板及該第二導電板。
前文概述若干實施例之特徵，以使得熟習此項技術者可更佳地理解本發明實施例之態樣。熟習此項技術者應瞭解，其可易於使用本發明實施例作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他方法及結構之基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露內容之精神及範疇，且熟習此項技術者可在不脫離本揭露內容的精神及範疇之情況下在本文中作出各種改變、取代及更改。
100‧‧‧半導體裝置 102‧‧‧介電堆疊 104‧‧‧積體電路(IC)裝置 105‧‧‧薄膜堆疊 106‧‧‧薄膜堆疊 107‧‧‧薄膜堆疊 200‧‧‧半導體裝置 202‧‧‧介電堆疊 204‧‧‧積體電路(IC)裝置 206‧‧‧三板金屬-絕緣體-金屬(TP-MIM)電容器 300‧‧‧半導體裝置 302‧‧‧介電堆疊 304‧‧‧積體電路(IC)裝置 306‧‧‧三板金屬-絕緣體-金屬(TP-MIM)電容器 400‧‧‧半導體裝置 402‧‧‧介電堆疊 404‧‧‧積體電路(IC)裝置 406‧‧‧三板金屬-絕緣體-金屬(TP-MIM)電容器 500‧‧‧半導體裝置 502‧‧‧介電堆疊 504‧‧‧積體電路(IC)裝置 506‧‧‧三板金屬-絕緣體-金屬(TP-MIM)電容器 600‧‧‧製造半導體裝置之方法的流程圖 601至610‧‧‧操作 701‧‧‧光阻層 702‧‧‧TiN層 703‧‧‧氧化層 704‧‧‧SiN (一氮化矽)層 705‧‧‧積體電路(IC)裝置 801‧‧‧TiN板 902‧‧‧TiN層 903‧‧‧介電層 1001‧‧‧TiN板/中間金屬板 1002‧‧‧TiN板/虛設TiN板 1021‧‧‧三板金屬-絕緣體-金屬(TP-MIM)電容器 1022‧‧‧第一導電通孔 1023‧‧‧第二導電通孔 1024‧‧‧第三導電通孔 1025‧‧‧第一導電板 1026‧‧‧第二導電板 1027‧‧‧第三導電板 1028‧‧‧第四導電板 1029‧‧‧第一絕緣板 1030‧‧‧第二絕緣板 1031‧‧‧第三絕緣板 1032‧‧‧第一導電板 1033‧‧‧第二導電板 1034‧‧‧第一絕緣板 1035‧‧‧第二絕緣板 1042‧‧‧互連件結構 1044‧‧‧半導體結構 1046‧‧‧邏輯電路 1048‧‧‧頂部金屬線 1050‧‧‧頂部金屬線 1052‧‧‧頂部金屬線 1102‧‧‧TiN層 1103‧‧‧介電層 1201‧‧‧TiN板/頂部金屬板 1202‧‧‧TiN板/第一虛設TiN板 1203‧‧‧TiN板/第二虛設TiN板 1302‧‧‧氧化層 1401‧‧‧孔洞 1402‧‧‧孔洞 1403‧‧‧孔洞 1404‧‧‧介電堆疊 1405‧‧‧頂部表面 1406‧‧‧頂部表面 1407‧‧‧頂部表面 1408‧‧‧薄膜堆疊 1409‧‧‧薄膜堆疊 1410‧‧‧導電通孔 1411‧‧‧導電通孔 1412‧‧‧導電通孔 1500‧‧‧製造半導體裝置之方法 1501至1508‧‧‧操作 1602‧‧‧TiN層 1603‧‧‧氧化層 1604‧‧‧SiN層 1605‧‧‧積體電路(IC)裝置 1606‧‧‧頂部金屬線 1607‧‧‧頂部金屬線 1608‧‧‧頂部金屬線 1701‧‧‧TiN板/底部金屬板 1702‧‧‧TiN板/虛設金屬板 1802‧‧‧TiN層 1803‧‧‧介電層 1901‧‧‧TiN板/中間金屬板 1902‧‧‧TiN板/虛設TiN板 2002‧‧‧TiN層 2003‧‧‧介電層 2021‧‧‧孔洞 2022‧‧‧孔洞 2023‧‧‧孔洞 2028‧‧‧薄膜堆疊 2029‧‧‧薄膜堆疊 2030‧‧‧薄膜堆疊 2042‧‧‧頂部金屬線 2044‧‧‧頂部金屬線 2046‧‧‧頂部金屬線 2051‧‧‧第一導電板 2052‧‧‧絕緣板 2053‧‧‧第二導電板 2054‧‧‧第一導電板 2055‧‧‧第一絕緣板 2056‧‧‧第二導電板 2057‧‧‧第二絕緣板 2058‧‧‧第一導電板 2059‧‧‧第一絕緣板 2060‧‧‧第二導電板 2061‧‧‧第二絕緣板 2101‧‧‧TiN板/頂部金屬板 2102‧‧‧TiN板/第一虛設TiN板 2103‧‧‧TiN板/第二虛設TiN板 2202‧‧‧氧化層 2301‧‧‧孔洞 2302‧‧‧孔洞 2303‧‧‧孔洞 2304‧‧‧介電堆疊 2305‧‧‧頂部表面 2306‧‧‧頂部表面 2307‧‧‧頂部表面 2308‧‧‧薄膜堆疊 2309‧‧‧薄膜堆疊 2400‧‧‧製造半導體裝置之方法 2401至2408‧‧‧操作 2501‧‧‧光阻層 2502‧‧‧光阻層 2503‧‧‧光阻層 2504‧‧‧TiN層 2505‧‧‧氧化層 2506‧‧‧SiN層 2507‧‧‧積體電路(IC)裝置 2508‧‧‧頂部金屬線 2509‧‧‧頂部金屬線 2510‧‧‧頂部金屬線 2601‧‧‧TiN板/底部金屬板 2602‧‧‧TiN板/第一虛設金屬板 2603‧‧‧TiN板/第二虛設金屬板 2701‧‧‧光阻層 2702‧‧‧光阻層 2703‧‧‧TiN層 2704‧‧‧介電層 2801‧‧‧TiN板/中間金屬板 2802‧‧‧TiN板/虛設TiN板 2901‧‧‧光阻層 2902‧‧‧光阻層 2903‧‧‧TiN層 2904‧‧‧介電層 3001‧‧‧TiN板/頂部金屬板 3002‧‧‧TiN板/虛設TiN板 3003‧‧‧TiN間隔件 3004‧‧‧TiN間隔件 3005‧‧‧TiN間隔件 3006‧‧‧TiN間隔件 3021‧‧‧孔洞 3022‧‧‧孔洞 3023‧‧‧孔洞 3028‧‧‧薄膜堆疊 3029‧‧‧薄膜堆疊 3030‧‧‧薄膜堆疊 3042‧‧‧頂部金屬線 3044‧‧‧頂部金屬線 3046‧‧‧頂部金屬線 3051‧‧‧第一導電板 3052‧‧‧絕緣板 3053‧‧‧第二導電板 3054‧‧‧第一導電板 3055‧‧‧第一絕緣板 3056‧‧‧第二導電板 3057‧‧‧第二絕緣板 3058‧‧‧第三導電板 3059‧‧‧第一導電板 3060‧‧‧第一絕緣板 3061‧‧‧第二導電板 3062‧‧‧第二絕緣板 3101‧‧‧光阻層 3102‧‧‧光阻層 3103‧‧‧光阻層 3104‧‧‧光阻層 3105‧‧‧氧化層 3201‧‧‧孔洞 3202‧‧‧孔洞 3203‧‧‧孔洞 3204‧‧‧介電堆疊 3205‧‧‧頂部表面 3206‧‧‧頂部表面 3207‧‧‧頂部表面 3208‧‧‧薄膜堆疊 3209‧‧‧薄膜堆疊 3300‧‧‧製造半導體裝置之方法 3301至3308‧‧‧操作 3401‧‧‧光阻層 3402‧‧‧光阻層 3403‧‧‧光阻層 3404‧‧‧TiN層 3405‧‧‧氧化層 3406‧‧‧SiN層 3407‧‧‧積體電路(IC)裝置 3408‧‧‧頂部金屬線 3409‧‧‧頂部金屬線 3410‧‧‧頂部金屬線 3501‧‧‧TiN板/底部金屬板 3502‧‧‧TiN板/第一虛設金屬板 3503‧‧‧TiN板/第二虛設金屬板 3601‧‧‧TiN層/光阻層 3602‧‧‧TiN層 3603‧‧‧介電層 3701‧‧‧TiN板/中間金屬板 3702‧‧‧TiN間隔件/TiN殘餘物 3703‧‧‧TiN間隔件/TiN殘餘物 3801‧‧‧光阻層 3802‧‧‧光阻層 3803‧‧‧光阻層 3804‧‧‧TiN層 3805‧‧‧介電層 3901‧‧‧TiN板/頂部金屬板 3902‧‧‧TiN板/第一虛設TiN板 3903‧‧‧TiN板/第二虛設TiN板 4001‧‧‧光阻層 4002‧‧‧光阻層 4003‧‧‧光阻層 4004‧‧‧光阻層 4005‧‧‧氧化層 4021‧‧‧孔洞 4022‧‧‧孔洞 4023‧‧‧孔洞 4028‧‧‧薄膜堆疊 4029‧‧‧薄膜堆疊 4030‧‧‧薄膜堆疊 4042‧‧‧頂部金屬線 4044‧‧‧頂部金屬線 4046‧‧‧頂部金屬線 4051‧‧‧第一導電板 4052‧‧‧絕緣板 4053‧‧‧第二導電板 4054‧‧‧第一導電板 4055‧‧‧第一絕緣板 4056‧‧‧第二導電板 4057‧‧‧第二絕緣板 4058‧‧‧第三導電板 4059‧‧‧第一導電板 4060‧‧‧第一絕緣板 4061‧‧‧第二導電板 4062‧‧‧第二絕緣板 4101‧‧‧孔洞 4102‧‧‧孔洞 4103‧‧‧孔洞 4104‧‧‧介電堆疊 4105‧‧‧頂部表面 4106‧‧‧頂部表面 4107‧‧‧頂部表面 4108‧‧‧薄膜堆疊 4109‧‧‧薄膜堆疊 5021‧‧‧孔洞 5022‧‧‧孔洞 5023‧‧‧孔洞 5028‧‧‧薄膜堆疊 5029‧‧‧薄膜堆疊 5030‧‧‧薄膜堆疊 5042‧‧‧頂部金屬線 5044‧‧‧頂部金屬線 5046‧‧‧頂部金屬線 5051‧‧‧第一導電板 5052‧‧‧絕緣板 5053‧‧‧第二導電板 5054‧‧‧第一導電板 5055‧‧‧第一絕緣板 5056‧‧‧第二導電板 5057‧‧‧第二絕緣板 5058‧‧‧第三導電板 5059‧‧‧第一導電板 5060‧‧‧絕緣板 5061‧‧‧第二導電板 7052‧‧‧頂部金屬線 7054‧‧‧頂部金屬線 7056‧‧‧光阻層 9011‧‧‧光阻層 9011‧‧‧光阻層 11011‧‧‧光阻層 11012‧‧‧光阻層 11013‧‧‧光阻層 13011‧‧‧光阻層 13012‧‧‧光阻層 13013‧‧‧光阻層 13014‧‧‧光阻層 16011‧‧‧光阻層 16012‧‧‧光阻層 18011‧‧‧光阻層 18012‧‧‧光阻層 20011‧‧‧光阻層 20012‧‧‧光阻層 20013‧‧‧光阻層 22011‧‧‧光阻層 22012‧‧‧光阻層 22013‧‧‧光阻層 22014‧‧‧光阻層 h1‧‧‧深度 h2‧‧‧深度 h3‧‧‧深度 h4‧‧‧深度 h5‧‧‧深度 h6‧‧‧深度 h7‧‧‧深度 h8‧‧‧深度 h9‧‧‧深度 h10‧‧‧深度 h11‧‧‧深度 h12‧‧‧深度 T1‧‧‧厚度 T2‧‧‧厚度 T3‧‧‧厚度 T4‧‧‧厚度 T5‧‧‧厚度 T6‧‧‧厚度 T7‧‧‧厚度 T8‧‧‧厚度 T9‧‧‧厚度 T10‧‧‧厚度 T11‧‧‧厚度
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見而任意地增大或減小各種特徵之尺寸。
圖1為根據一些實施例之說明半導體裝置的橫截面圖。
圖2為根據一些實施例之說明半導體裝置的橫截面圖。
圖3為根據一些實施例之說明半導體裝置的橫截面圖。
圖4為根據一些實施例之說明半導體裝置封裝的橫截面圖。
圖5為根據一些實施例之說明半導體裝置的橫截面圖。
圖6為根據一些實施例之說明製造圖2之半導體裝置之方法的流程圖。
圖7至圖14B為根據一些實施例之說明製造圖2之半導體裝置中之階段的圖。
圖15為根據一些實施例之說明製造圖3之半導體裝置之方法的流程圖。
圖16至圖23為根據一些實施例之說明製造圖3之半導體裝置中之階段的圖。
圖24為根據一些實施例之說明製造圖4之半導體裝置之方法的流程圖。
圖25至圖32為根據一些實施例之說明製造圖4之半導體裝置中之階段的圖。
圖33為根據一些實施例之說明製造圖5之半導體裝置之方法的流程圖。
圖34至圖41為根據一些實施例之說明製造圖5之半導體裝置中之階段的圖。
100‧‧‧半導體裝置
102‧‧‧介電堆疊
104‧‧‧積體電路(IC)裝置
105‧‧‧薄膜堆疊
106‧‧‧薄膜堆疊
107‧‧‧薄膜堆疊
1021‧‧‧三板金屬-絕緣體-金屬(TP-MIM)電容器
1022‧‧‧第一導電通孔
1023‧‧‧第二導電通孔
1024‧‧‧第三導電通孔
1025‧‧‧第一導電板
1026‧‧‧第二導電板
1027‧‧‧第三導電板
1028‧‧‧第四導電板
1029‧‧‧第一絕緣板
1030‧‧‧第二絕緣板
1031‧‧‧第三絕緣板
1032‧‧‧第一導電板
1033‧‧‧第二導電板
1034‧‧‧第一絕緣板
1035‧‧‧第二絕緣板
1042‧‧‧互連件結構
1044‧‧‧半導體結構
1046‧‧‧邏輯電路
1048‧‧‧頂部金屬線
1050‧‧‧頂部金屬線
1052‧‧‧頂部金屬線
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
T4‧‧‧厚度
T5‧‧‧厚度
T6‧‧‧厚度
T7‧‧‧厚度
T8‧‧‧厚度
T9‧‧‧厚度
T10‧‧‧厚度
T11‧‧‧厚度

Claims (10)

  1. 一種半導體裝置，其包含：一電容裝置，其包含：一第一導電板；一第一絕緣板，其放置於該第一導電板上；一第二導電板，其放置於該第一絕緣板上；一第二絕緣板，其放置於該第二導電板上；及一第三導電板，其放置於該第二絕緣板上；一第一導電通孔，該第一導電通孔電耦接至該第一導電板及該第三導電板，且該第一導電通孔穿透具有一第一厚度之一第一薄膜堆疊；及一第二導電通孔，該第二導電通孔電耦接至該第二導電板，且該第二導電通孔穿透具有一第二厚度之一第二薄膜堆疊；其中該第二厚度實質上等於該第一厚度。
  2. 如請求項1之半導體裝置，其中該第二薄膜堆疊包含：一第三絕緣板；一第四導電板，其放置於該第三絕緣板上且電耦接至該第二導電板；一第四絕緣板，其放置於該第四導電板上；一第五導電板，其放置於該第三絕緣板上；且其中該第二導電通孔電耦接至該第四導電板及該第五導電板。
  3. 如請求項1之半導體裝置，其中該第二薄膜堆疊包含：一第四導電板；一第四絕緣板，其放置於該第四導電板上；一第五導電板，其放置於該第四絕緣板上且電耦接至該第二導電板；一第五絕緣板，其放置於該第五導電板上；及一第六導電板，其放置於該第五絕緣板上；其中該第二導電通孔電耦接至該第四導電板及該第五導電板，且該第二導電通孔自該第六導電板斷開電連接。
  4. 如請求項1之半導體裝置，其進一步包含：一第三導電通孔，其穿透具有一第三厚度之一第三薄膜堆疊；其中該第三厚度實質上等於該第一厚度。
  5. 如請求項4之半導體裝置，其中該第三薄膜堆疊包含：一第三絕緣板；一第四導電板，其放置於該第三絕緣板上；一第四絕緣板，其放置於該第四導電板上；一第五導電板，其放置於該第三絕緣板上；且其中該第三導電通孔電耦接至該第四導電板及該第五導電板。
  6. 如請求項4之半導體裝置，其中該第三薄膜堆疊包含：一第四導電板； 一第四絕緣板，其放置於該第四導電板上；一第五導電板，其放置於該第四絕緣板上；及一第五絕緣板，其放置於該第五導電板上；其中該第三導電通孔電耦接至該第四導電板及該第五導電板。
  7. 如請求項6之半導體裝置，其中該第三薄膜堆疊進一步包含：一導電間隔件，其放置於該第五絕緣板之一部分上。
  8. 如請求項4之半導體裝置，其中該第三薄膜堆疊包含：一第四導電板；一第四絕緣板，其放置於該第四導電板上；一導電間隔件，其放置於該第四絕緣板之一部分上；一第五絕緣板，其放置於該第四絕緣板及該導電間隔件上；及一第五導電板，其放置於該第五絕緣板上；其中該第三導電通孔電耦接至該第四導電板及該第五導電板，且該第三導電通孔自該導電間隔件斷開電連接。
  9. 一種形成一半導體裝置之方法，該方法包含：沈積一第一導電板；在該第一導電板上沈積一第一絕緣板；在該第一絕緣板上沈積一第二導電板；在該第二導電板上沈積一第二絕緣板；在該第二絕緣板上沈積一第三導電板； 在該第二絕緣板上沈積一第四導電板；形成穿透該第三導電板、該第二絕緣板、該第一絕緣板及該第一導電板之一第一導電通孔，其中該第一導電通孔電耦接至該第三導電板及該第一導電板；及形成穿透該第四導電板、該第二絕緣板、該第二導電板及該第一絕緣板之一第二導電通孔，其中該第二導電通孔電耦接至該第四導電板及該第二導電板。
  10. 一種形成一半導體裝置之方法，該方法包含：沈積一第一導電板及一第二導電板；在該第一導電板及該第二導電板上沈積一第一絕緣板；在該第一絕緣板上沈積一第三導電板；在該第三導電板上沈積一第二絕緣板；在該第二絕緣板上沈積一第四導電板；形成穿透該第四導電板、該第二絕緣板、該第一絕緣板及該第一導電板之一第一導電通孔，其中該第一導電通孔電耦接至該第四導電板及該第一導電板；及形成穿透該第二絕緣板、該第三導電板、該第一絕緣板及該第二導電板之一第二導電通孔，其中該第二導電通孔電耦接至該第三導電板及該第二導電板。
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