TWI683326B - 線路化電容結構 - Google Patents

線路化電容結構 Download PDF

Info

Publication number
TWI683326B
TWI683326B TW107133414A TW107133414A TWI683326B TW I683326 B TWI683326 B TW I683326B TW 107133414 A TW107133414 A TW 107133414A TW 107133414 A TW107133414 A TW 107133414A TW I683326 B TWI683326 B TW I683326B
Authority
TW
Taiwan
Prior art keywords
layer
capacitor structure
circuit
circuit layer
dielectric layer
Prior art date
Application number
TW107133414A
Other languages
English (en)
Other versions
TW202013401A (zh
Inventor
盧盈維
方柏翔
陳冠達
江東昇
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW107133414A priority Critical patent/TWI683326B/zh
Priority to CN201811181848.3A priority patent/CN110943071B/zh
Application granted granted Critical
Publication of TWI683326B publication Critical patent/TWI683326B/zh
Publication of TW202013401A publication Critical patent/TW202013401A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

一種線路化電容結構，係包括：絕緣體、貫穿該絕緣體之第一導電通孔與第二導電通孔、嵌埋於該絕緣體中且電性連接該第二導電通孔之第一線路層、嵌埋於該絕緣體中且電性連接該第一或第二導電通孔之第二線路層、設於該絕緣體上且電性連接該第一導電通孔或空間隔離該第一導電通孔之第三線路層、以及設於該絕緣體上且電性連接該第一或第二導電通孔之第四線路層，俾藉由線路化設計以令該線路化電容結構作為直流阻流器，進而提供電子產品靜電防護。

Description

線路化電容結構
本發明係有關一種電容結構，尤指一種線路化電容結構。
隨著近年來行動通訊裝置(如智慧型手機、平板等)之發展，行動通訊裝置已可採用無線充電方式進行充電，其中，該行動通訊裝置或充電座中的電容係作為直流阻流器(DC block)，以抵抗靜電放電(Electrostatic Discharge，簡稱ESD)，避免瞬間的大電壓之靜電破壞電路。
目前該行動通訊裝置或充電座中大多採用積層陶瓷電容(Multi-layer Ceramic Capacitor，簡稱MLCC)，因其具有低成本、大電容值及技術成熟等優點。
惟，習知積層陶瓷電容中，因其尺寸的特性，使其崩潰電壓(break down voltage)難以增大(最大約3KV)，故當超過最大承受電壓的靜電進入該積層陶瓷電容中時，容易造成該積層陶瓷電容毀損。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明提供一種線路化電容結構，係包括：絕緣體；第一導電通孔，係貫穿該絕緣體；第二導電通孔，係貫穿該絕緣體；第一線路層，係嵌埋於該絕緣體中且電性連接該第二導電通孔；第二線路層，係嵌埋於該絕緣體中且電性連接該第一或第二導電通孔；第三線路層，係設於該絕緣體上且接觸連接該第一導電通孔或空間隔離該第一導電通孔；以及第四線路層，係設於該絕緣體上且電性連接該第一或第二導電通孔。
前述之線路化電容結構中，該絕緣體係包含一具有相對第一表面與第二表面之絕緣層、設於該絕緣層之第一表面上之第一介電層、及設於該絕緣層之第二表面上之第二介電層。具體地，該第一線路層係設於該絕緣層之第一表面與該第一介電層之間，該第三線路層係設於該第一介電層上，該第二線路層係設於該絕緣層之第二表面與該第二介電層之間，且該第四線路層係設於該第二介電層上。例如，形成該第一及/或第二介電層之材質係包含二氧化鋁、三氧化二鋁或鈦酸鋇。
於一實施例中，該絕緣層所包含之材質與該第一及/或第二介電層所包含之材質係相同，但該絕緣層所包含之材質之比例與該第一及/或第二介電層所包含之材質之材質之比例係不相同。或者，該絕緣層所包含之材質與該第一及/或第二介電層所包含之材質係不相同。
於一實施例中，該線路化電容結構係呈並聯狀態，且該第一及/或第二介電層之介電係數於1MHz下為4.4。或 者，該線路化電容結構係呈並聯狀態，且該第一及/或第二介電層之崩潰電壓係為5KV。
於一實施例中，該線路化電容結構係呈串聯狀態，且該第一及/或第二介電層之介電係數於1MHz下為10。或者，該線路化電容結構係呈串聯狀態，且該第一及/或第二介電層之崩潰電壓係為2.5KV~3.5KV。
前述之線路化電容結構中，該第二線路層係電性連接該第一導電通孔，該第三線路層係接觸連接該第一導電通孔，該第四線路層係電性連接該第二導電通孔，以令該第一至第四線路層及該第一至第二導電通孔作為並聯式電容配置。例如，該第二線路層、第三線路層及第一導電通孔係作為第一電極，且該第一線路層、第四線路層及第二導電通孔係作為第二電極。進一步，該第一電極係為正極，且該第二電極係為負極。或者，該第一電極係為負極，且該第二電極係為正極。
前述之線路化電容結構中，該第二線路層係電性連接該第二導電通孔，該第三線路層係空間隔離該第一導電通孔，該第四線路層係電性連接該第一導電通孔，以令該第一至第四線路層及該第一至第二導電通孔作為串聯式電容配置。例如，該第二線路層及第三線路層係作為第一電極，且該第一線路層及第四線路層係作為第二電極，其中，該第一線路層與該第三線路層係相互感應，且該第二線路層與該第四線路層係相互感應。進一步，該第三線路層係用於電性連接電源埠，且該第一導電通孔係用於連接接地埠； 或者，該第三線路層係用於電性連接接地埠，且該第一導電通孔係用於連接電源埠。
由上可知，本發明之線路化電容結構，主要藉由線路化設計以利於作為直流阻流器，因而能用於電子產品之靜電防護，且可依需求設計為並聯式或串聯式，以利於絕緣體之材料選擇之彈性化。
1‧‧‧電子封裝件
10‧‧‧封裝基板
11‧‧‧電子元件
110‧‧‧銲線
12,2,3‧‧‧線路化電容結構
2a‧‧‧絕緣體
20‧‧‧絕緣層
20a‧‧‧第一表面
20b‧‧‧第二表面
21a‧‧‧第一導電通孔
21b‧‧‧第二導電通孔
210‧‧‧絕緣材
22a‧‧‧第一線路層
22b,32b‧‧‧第二線路層
23a,33a‧‧‧第三線路層
23b,33b‧‧‧第四線路層
24a‧‧‧第一介電層
24b‧‧‧第二介電層
P1,A‧‧‧第一電極
P2,B‧‧‧第二電極
第1圖係為電子封裝件採用具有本發明之線路化電容結構之封裝基板之剖面示意圖。
第2圖係為本發明之線路化電容結構之第一實施例的剖面示意圖。
第3圖係為本發明之線路化電容結構之第二實施例的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、 「第一」、「第二」、「第三」、「第四」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第1圖係為電子封裝件1採用具有本發明之線路化電容結構12之封裝基板10之剖面示意圖。
如第1圖所示，該電子封裝件1係包括封裝基板10及一設於該封裝基板10上之電子元件11。
所述之封裝基板10係為如具有核心層與線路結構之態樣、無核心層(coreless)之線路結構或以重佈線路層(redistribution layer，簡稱RDL)製程製作該些線路層之態樣，但不限於上述。該封裝基板10具有複數線路層(圖未示)及線路化電容結構12，所述之電子元件11係設於該封裝基板10上。於本實施例中，該電子元件11係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該電子元件11係藉由複數如銲錫材料之導電凸塊(圖未示)以覆晶方式設於該線路層上並電性連接該線路層；或者，該電子元件11可藉由複數銲線110以打線方式電性連接該線路層。然而，有關該電子元件11電性連接該封裝基板10之方式不限於上述。
第2圖係為本發明之線路化電容結構2之第一實施例之剖面示意圖。於本實施例中，該線路化電容結構2係呈 並聯狀態。
如第2圖所示，所述之線路化電容結構2係包括：一絕緣體2a、一貫穿該絕緣體2a之第一導電通孔21a、一貫穿該絕緣體2a之第二導電通孔21b、一嵌埋於該絕緣體2a中之第一線路層22a、一嵌埋於該絕緣體2a中之第二線路層22b、一設於該絕緣體2a一表面上的第三線路層23a以及一設於該絕緣體2a另一表面上的第四線路層23b。
所述之絕緣體2a係包含一具有相對第一表面20a與第二表面20b之絕緣層20、設於該絕緣層20之第一表面20a上之第一介電層24a、及設於該絕緣層20之第二表面20b上之第二介電層24b。
於本實施例中，形成該第一及/或第二介電層24a,24b之材質係包含二氧化鋁、三氧化二鋁或鈦酸鋇。
再者，該絕緣層20所包含之材質與該第一及/或第二介電層24a,24b所包含之材質係相同，但該絕緣層20所包含之材質之比例與該第一及/或第二介電層24a,24b所包含之材質之比例可依需求相同或不相同。應可理解地，該絕緣層20所包含之材質與該第一及/或第二介電層24a,24b所包含之材質亦可不同。
又，該第一及/或第二介電層24a,24b係具有低介電係數，其例如於1MHz下為4.4。
另外，該第一及/或第二介電層24a,24b係具有高崩潰電壓，其例如為5KV。
所述之第一導電通孔21a係貫穿該絕緣層20並延伸至 該第一與第二介電層24a,24b且其端部係外露出該第一與第二介電層24a,24b之表面。
於本實施例中，該第一導電通孔21a係於一穿孔之孔壁上形成導電層(如銅之金屬材)，再填入絕緣材210於該穿孔中。應可理解地，該第一導電通孔21a亦可於該穿孔中填滿導電材(如銅柱之金屬柱)。
所述之第二導電通孔21b係貫穿該絕緣層20並延伸至該第一與第二介電層24a,24b且其端部係外露出該第一與第二介電層24a,24b之表面。
於本實施例中，該第二導電通孔21b係於一穿孔之孔壁上形成導電層(如銅之金屬材)，再填入絕緣材210於該穿孔中。應可理解地，該第二導電通孔21b亦可於該穿孔中填滿導電材(如銅柱之金屬柱)。
所述之第一線路層22a係形成於該絕緣層20與該第一介電層24a之間且電性連接該第二導電通孔21b。
於本實施例中，該第一線路層22a係嵌埋於該絕緣層20中且與該絕緣層20之外露的第一表面20a齊平(例如，該第一線路層22之外露表面係齊平該絕緣層20之第一表面20a)，使該第一介電層24a平整覆蓋該第一線路層22a。
所述之第二線路層22b係設於該絕緣層20與該第二介電層24b之間且電性連接該第一導電通孔21a。
於本實施例中，該第二線路層22b係嵌埋於該絕緣層20中且與該絕緣層20之外露的第二表面20b齊平(例如，該第二線路層22b之外露表面係齊平該絕緣層20之第二表 面20b)，使該第二介電層24b平整覆蓋該第二線路層22b。
所述之第三線路層23a係形成於該第一介電層24a上且接觸連接該第一導電通孔21a以直接電性導通該第一導電通孔21a。
所述之第四線路層23b係形成於該第二介電層24b上且電性連接該第二導電通孔21b。
於本實施例中，該第一至第四線路層22a,22b,23a,23b及該第一至第二導電通孔21a,21b係構成並聯式電容配置，其中，該第二線路層22b、第三線路層23a及第一導電通孔21a係作為第一電極P1，且該第一線路層22a、第四線路層23b及第二導電通孔21b係作為第二電極P2。例如，該第一電極P1係為正極，且該第二電極P2係為負極；或者，該第一電極P1係為負極，且該第二電極P2係為正極。
再者，該第一電極P1可用於電性連接接地埠，而該第二電極P2則用於連接電源埠；或者，該第一電極P1可用於電性連接電源埠，而該第二電極P2則用於連接接地埠。
又，第1圖所示之電子元件11可採用覆晶方式(如圖未示之導電凸塊)或打線方式(如第1圖所示之銲線110)電性連接該第一電極P1之第三線路層33a與該第二電極P2之第二導電通孔21b，使該電子元件11電性連接該線路化電容結構2。
本發明之並聯式線路化電容結構2主要藉由線路化設計以增加電容之導電路徑及電容面積因而提高電容值，且藉由第一至第四線路層22a,22b,23a,23b相疊配置以縮小該 線路化電容結構2於該介電層表面所佔用的面積(僅該第三及第四線路層23a,23b外露於該第一及第二介電層24a,24b表面)。
第3圖係為本發明之線路化電容結構3之第二實施例之剖面示意圖。於本實施例中，該線路化電容結構3係呈串聯狀態，其與第一實施例之主要差異在於第二至第四線路層之電性配置，其它構造配置大致相同，故以下不再贅述相同處。
如第3圖所示，該第二線路層32b係電性連接該第二導電通孔21b，該第三線路層33a係空間隔離該第一導電通孔21a(即該第三線路層33a沒有接觸該第一導電通孔21a)，該第四線路層33b係電性連接該第一導電通孔21a，以令該第一至第四線路層22a,32b,33a,33b及該第一至第二導電通孔21a,21b作為串聯式電容配置。
於本實施例中，該第二線路層32b及第三線路層33a係作為第一電極A，且第一線路層22a及第四線路層33b係作為第二電極B。例如，該第一線路層22a與該第三線路層33a係相互電磁感應，且該第二線路層32b與該第四線路層33b係相互電磁感應，以形成串聯電路。
再者，該第三線路層33a係用於電性連接電源埠，且該第一導電通孔21a係用於連接接地埠，以透過電磁感應及該第二導電通孔21b之配合，使該第三線路層33a間接電性導通第一導電通孔21a。例如，第1圖所示之電子元件11可採用覆晶方式(如圖未示之導電凸塊)或打線方式 (如第1圖所示之銲線110)電性連接該第三線路層33a與該第一導電通孔21a，以形成迴路，使該電子元件11電性連接該線路化電容結構3。應可理解地，該第三線路層33a亦可用於電性連接接地埠，而該第一導電通孔21a則用於連接電源埠。
又，相較於該並聯式線路化電容結構2，該串聯式線路化電容結構3之第一及/或第二介電層24a,24b係具有高介電係數，其例如於1MHz下為10。
另外，相較於該並聯式線路化電容結構2，該串聯式線路化電容結構3之第一及/或第二介電層24a,24b係具有較低崩潰電壓，其例如為2.5KV~3.5KV。
因此，本發明之串聯式線路化電容結構3主要藉由線路化設計，可等效增加該絕緣體2a之厚度而達到提升崩潰電壓至所需之電壓值(可超過3KV)。
綜上所述，本發明之線路化電容結構係藉由線路化設計以作為直流阻流器，因而能用於電子裝置(如行動通訊裝置或充電座)之靜電防護，且依據需求可設計為並聯式或串聯式，以利於材料選擇之彈性化(例如，可選用較高介電係數或較高崩潰電壓的材料)。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧線路化電容結構
2a‧‧‧絕緣體
20‧‧‧絕緣層
20a‧‧‧第一表面
20b‧‧‧第二表面
21a‧‧‧第一導電通孔
21b‧‧‧第二導電通孔
210‧‧‧絕緣材
22a‧‧‧第一線路層
22b‧‧‧第二線路層
23a‧‧‧第三線路層
23b‧‧‧第四線路層
24a‧‧‧第一介電層
24b‧‧‧第二介電層
P1‧‧‧第一電極
P2‧‧‧第二電極

Claims (18)

  1. 一種線路化電容結構，係包括：絕緣體，係包含一具有相對第一表面與第二表面之絕緣層、設於該絕緣層之第一表面上之第一介電層、及設於該絕緣層之第二表面上之第二介電層；第一導電通孔，係貫穿該絕緣體；第二導電通孔，係貫穿該絕緣體；第一線路層，係嵌埋於該絕緣體中並位於該絕緣層與該第一介電層之間且電性連接該第二導電通孔；第二線路層，係嵌埋於該絕緣體中並位於該絕緣層與該第二介電層之間且電性連接該第一導電通孔或第二導電通孔；第三線路層，係設於該絕緣體之第一介電層之表面上且接觸連接該第一導電通孔或空間隔離該第一導電通孔；以及第四線路層，係設於該絕緣體之第二介電層之表面上且電性連接該第一導電通孔或第二導電通孔。
  2. 如申請專利範圍第1項所述之線路化電容結構，其中，形成該第一介電層及/或第二介電層之材質係包含二氧化鋁、三氧化二鋁或鈦酸鋇。
  3. 如申請專利範圍第1項所述之線路化電容結構，其中，該絕緣層所包含之材質與該第一介電層及/或第二介電層所包含之材質係相同。
  4. 如申請專利範圍第3項所述之線路化電容結構，其中， 該絕緣層所包含之材質之比例與該第一介電層及/或第二介電層所包含之材質之比例係不同。
  5. 如申請專利範圍第1項所述之線路化電容結構，其中，該絕緣層所包含之材質與該第一介電層及/或第二介電層所包含之材質係不同。
  6. 如申請專利範圍第1項所述之線路化電容結構，其中，該線路化電容結構係呈並聯狀態，且該第一介電層及/或第二介電層之介電係數於1MHz下為4.4。
  7. 如申請專利範圍第1項所述之線路化電容結構，其中，該線路化電容結構係呈並聯狀態，且該第一介電層及/或第二介電層之崩潰電壓係為5KV。
  8. 如申請專利範圍第1項所述之線路化電容結構，其中，該線路化電容結構係呈串聯狀態，且該第一介電層及/或第二介電層之介電係數於1MHz下為10。
  9. 如申請專利範圍第1項所述之線路化電容結構，其中，該線路化電容結構係呈串聯狀態，且該第一介電層及/或第二介電層之崩潰電壓係為2.5KV~3.5KV。
  10. 如申請專利範圍第1項所述之線路化電容結構，其中，該第二線路層係電性連接該第一導電通孔，該第三線路層係接觸連接該第一導電通孔，該第四線路層係電性連接該第二導電通孔，以令該第一線路層至第四線路層及該第一導電通孔至第二導電通孔作為並聯式電容配置。
  11. 如申請專利範圍第10項所述之線路化電容結構，其中，該第二線路層、第三線路層及第一導電通孔係作為第一 電極，且該第一線路層、第四線路層及第二導電通孔係作為第二電極。
  12. 如申請專利範圍第11項所述之線路化電容結構，其中，該第一電極係為正極，且該第二電極係為負極。
  13. 如申請專利範圍第11項所述之線路化電容結構，其中，該第一電極係為負極，且該第二電極係為正極。
  14. 如申請專利範圍第1項所述之線路化電容結構，其中，該第二線路層係電性連接該第二導電通孔，該第三線路層係空間隔離該第一導電通孔，該第四線路層係電性連接該第一導電通孔，以令該第一線路層至第四線路層及該第一導電通孔至第二導電通孔作為串聯式電容配置。
  15. 如申請專利範圍第14項所述之線路化電容結構，其中，該第二線路層及第三線路層係作為第一電極，且該第一線路層及第四線路層係作為第二電極。
  16. 如申請專利範圍第15項所述之線路化電容結構，其中，該第一線路層與該第三線路層係相互感應，且該第二線路層與該第四線路層係相互感應。
  17. 如申請專利範圍第14項所述之線路化電容結構，其中，該第三線路層係用於電性連接電源埠，且該第一導電通孔係用於連接接地埠。
  18. 如申請專利範圍第14項所述之線路化電容結構，其中，該第三線路層係用於電性連接接地埠，且該第一導電通孔係用於連接電源埠。
TW107133414A 2018-09-21 2018-09-21 線路化電容結構 TWI683326B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW107133414A TWI683326B (zh) 2018-09-21 2018-09-21 線路化電容結構
CN201811181848.3A CN110943071B (zh) 2018-09-21 2018-10-11 线路化电容结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107133414A TWI683326B (zh) 2018-09-21 2018-09-21 線路化電容結構

Publications (2)

Publication Number Publication Date
TWI683326B true TWI683326B (zh) 2020-01-21
TW202013401A TW202013401A (zh) 2020-04-01

Family

ID=69904494

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107133414A TWI683326B (zh) 2018-09-21 2018-09-21 線路化電容結構

Country Status (2)

Country Link
CN (1) CN110943071B (zh)
TW (1) TWI683326B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI823479B (zh) * 2022-07-19 2023-11-21 國巨股份有限公司 薄膜晶片電阻電容及其製作方法
CN117062305A (zh) * 2023-10-12 2023-11-14 瑞声光电科技(常州)有限公司 异面并联降阻电路结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400210A (en) * 1992-07-06 1995-03-21 Ngk Spark Plug Co., Ltd. Substrate having a built-in capacitor and process for producing the same
TW564445B (en) * 2002-10-15 2003-12-01 Ind Tech Res Inst Embedded capacitor structure
WO2006101460A1 (en) * 2005-03-24 2006-09-28 Agency For Science, Technology And Research Embedded capacitor structure
US7871892B2 (en) * 2009-06-07 2011-01-18 Kinsus Interconnect Technology Corp. Method for fabricating buried capacitor structure
US8227894B2 (en) * 2007-11-21 2012-07-24 Industrial Technology Research Institute Stepwise capacitor structure and substrate employing the same
WO2018056062A1 (ja) * 2016-09-21 2018-03-29 東洋紡株式会社 伸縮性コンデンサ、変形センサ、変位センサ、呼吸状態のセンシング方法およびセンシングウェア
WO2018068181A1 (zh) * 2016-10-10 2018-04-19 华为技术有限公司 电容单元、集成电容和谐振单元

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4518885B2 (ja) * 2004-09-09 2010-08-04 京セラ株式会社 セラミック電子部品及びその製造方法
CN200950440Y (zh) * 2006-07-25 2007-09-19 和舰科技(苏州)有限公司 深亚微米级堆叠并联金属/绝缘体/金属结构电容器
TWI343116B (en) * 2006-12-22 2011-06-01 Unimicron Technology Corp A capacitance element embedded in semiconductor package substrate structure and method for fabricating tme same
CN102412310A (zh) * 2011-05-23 2012-04-11 上海华力微电子有限公司 一种提高电容密度的多层堆叠结构及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400210A (en) * 1992-07-06 1995-03-21 Ngk Spark Plug Co., Ltd. Substrate having a built-in capacitor and process for producing the same
TW564445B (en) * 2002-10-15 2003-12-01 Ind Tech Res Inst Embedded capacitor structure
WO2006101460A1 (en) * 2005-03-24 2006-09-28 Agency For Science, Technology And Research Embedded capacitor structure
US8227894B2 (en) * 2007-11-21 2012-07-24 Industrial Technology Research Institute Stepwise capacitor structure and substrate employing the same
US7871892B2 (en) * 2009-06-07 2011-01-18 Kinsus Interconnect Technology Corp. Method for fabricating buried capacitor structure
WO2018056062A1 (ja) * 2016-09-21 2018-03-29 東洋紡株式会社 伸縮性コンデンサ、変形センサ、変位センサ、呼吸状態のセンシング方法およびセンシングウェア
WO2018068181A1 (zh) * 2016-10-10 2018-04-19 华为技术有限公司 电容单元、集成电容和谐振单元

Also Published As

Publication number Publication date
CN110943071B (zh) 2021-08-31
TW202013401A (zh) 2020-04-01
CN110943071A (zh) 2020-03-31

Similar Documents

Publication Publication Date Title
KR101548774B1 (ko) 적층 세라믹 커패시터
JP7114839B2 (ja) 積層型キャパシタ及びその実装基板
CN104811159B (zh) 复合电子组件和其上安装有该复合电子组件的板
CN104600974B (zh) 复合电子组件和上面安装有该复合电子组件的板
US20150294791A1 (en) Ceramic interposer capacitor
JP2014220520A (ja) 積層セラミックキャパシタ
JP2015023287A (ja) 積層セラミックキャパシタ及びその実装基板
US10170245B2 (en) Method of manufacturing multiplayer capacitor
US11094467B2 (en) Multilayer ceramic capacitor and board having the same
TWI683326B (zh) 線路化電容結構
US20150014036A1 (en) Multilayer ceramic capacitor and board for mounting the same
KR20150018137A (ko) 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
US9502491B2 (en) Embedded sheet capacitor
CN104578752B (zh) 复合电子组件及其上安装有该复合电子组件的板
CN104821713B (zh) 复合电子组件和安装有复合电子组件的板
KR20180026932A (ko) 커패시터 부품
US20160181010A1 (en) Composite electronic component
JP3718940B2 (ja) フリップチップセラミック基板
US7545021B1 (en) Apparatus and method for making integrated circuit packages having integrated circuits mounted onto passive electrical components
KR20120069797A (ko) 관통 실리콘 비아 커패시터, 이의 제조 방법 및 이를 포함하는 3차원 집적 회로
WO2018008422A1 (ja) Ｅｓｄ保護機能付きインダクタ
KR20140011765A (ko) 초박막 커패시터 및 그 제조방법
KR20190022120A (ko) 커패시터 부품
KR100967059B1 (ko) 캐패시터 내장형 ｌｔｃｃ 기판
CN106952895B (zh) 一种mim电容器结构的制造方法