TWI672683B

TWI672683B - 顯示面板

Info

Publication number: TWI672683B
Application number: TW107111987A
Authority: TW
Inventors: 林承德; 李雅華
Original assignee: 友達光電股份有限公司
Priority date: 2018-04-03
Filing date: 2018-04-03
Publication date: 2019-09-21
Also published as: US20190305000A1; TW201942890A; CN108831371A; CN108831371B; US10608020B2

Abstract

一種顯示面板，包括基板及多個顯示晶粒。顯示晶粒配置於基板上，且包括第一源極接墊、第二源極接墊、第一共同接墊、第二共同接墊、第一閘極接墊、第二閘極接墊、第一電晶體、第一發光二極體、及第二發光二極體。第一源極接墊及第二源極接墊分別配置於電路區域中第一側及第二側。第一共同接墊及第一閘極接墊配置於電路區域的第三側。第二共同接墊及第二閘極接墊配置於電路區域中第四側。第一電晶體電性連接第一閘極接墊及第一共同接墊。第一發光二極體及第二發光二極體電性連接於第一源極接墊與第一電晶體之間。

Description

顯示面板

本發明是有關於一種顯示面板，且特別是有關於一種將發光二極體晶粒轉移到基板上所形成的顯示面板。

在現在，由於微型發光二極體（μLED）顯示面板具有畫素獨立驅動、更省電、反應速度更快、高亮度、高色彩飽和度等優點，於是成為下一代顯示面板的發展重點。然而，由於微型發光二極體須與作為開關的電晶體連接，但電晶體的劣化直接影響了微型發光二極體發光效果，或者透過複雜的電路來降低電晶體的劣化導致顯示面板的良率，因此如何降低微型發光二極體顯示面板中的電晶體的劣化且提高微型發光二極體顯示面板的良率則成為設計微型發光二極體顯示面板的一個重點的課題。

本發明提供一種本發明的顯示面板，可降低顯示面板中的電晶體的劣化且提高顯示面板的良率。

本發明的顯示面板，包括基板及多個顯示晶粒。顯示晶粒用以配置於基板上，且分別具有至少一畫素電路，其中畫素電路分別配置於一電路區域上且分別包括：第一源極接墊、第二源極接墊、至少一第一共同接墊、至少一第二共同接墊、第一閘極接墊、第二閘極接墊、第一電晶體、第一發光二極體、及第二發光二極體。第一源極接墊配置於對應的電路區域的第一側。第二源極接墊配置於對應的電路區域中相對於第一側的第二側，且電性連接至第一源極接墊。第一共同接墊配置於對應的電路區域的第三側。第二共同接墊配置於對應的電路區域中相對於第三側的第四側，且電性連接至第一共同接墊。第一閘極接墊配置於對應的電路區域的第三側。第二閘極接墊配置於對應的電路區域的第四側。第一電晶體具有第一端、電性連接第一閘極接墊的控制端、以及電性連接對應的第一共同接墊的第二端。第一發光二極體順向電性連接於第一源極接墊與第一電晶體的第一端之間。第二發光二極體逆向電性連接於第一源極接墊與第一電晶體的第一端之間，其中第一發光二極體及第二發光二極體用以提供第一色光。

基於上述，本發明實施例的顯示面板，是將具有正反接的發光二極體的畫素電路形成於顯示晶粒中，藉此可降低元件轉移的次數，以提高顯示面板的良率及降低電晶體的劣化。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為依據本發明一實施例的顯示裝置的系統示意圖。請參照圖1，在本實施例中，顯示裝置10包括時序控制器11、資料驅動器13、閘極驅動器15及顯示面板100。資料驅動器13耦接時序控制器11及顯示面板100，以受控於時序控制器11提供多個源極信號（如S1、S2）至顯示面板100。閘極驅動器15耦接時序控制器11及顯示面板100，以受控於時序控制器11提供多個閘極信號（如G1~G6）至顯示面板100，其中共同電壓COM在此是由閘極驅動器15所提供，但在其他實施例中，可以由其他電路所提供，例如控制電路或電源電路，本發明實施例不以此為限。

顯示面板100包括基板110及多個顯示晶粒120，其中基板110具有以陣列排列的多個畫素區域RPX，用以轉移（或配置）對應的顯示晶粒120，亦即顯示晶粒120以陣列配置於基板110上。並且，基板110上可形成電性連接至閘極驅動器15的閘極線GL、電性連接至閘極驅動器15的共同電壓線LCM、以及電性連接至資料驅動器13的源極線DL，其中閘極線GL用以接收閘極信號（如G1~G6），源極線DL用以接收源極信號（如S1、S2），並且共同電壓線LCM用以接收共同電壓COM。在本實施例中，各個顯示晶粒120具有一畫素電路PXC，並且畫素電路PXC配置於一電路區域CA1上。

畫素電路PXC包括第一源極接墊PS1、第二源極接墊PS2、兩個第一共同接墊PC1、兩個第二共同接墊PC2、第一閘極接墊PG1、第二閘極接墊PG2、第三閘極接墊PG3、第四閘極接墊PG4、第五閘極接墊PG5、第六閘極接墊PG6、第一電晶體T1、第二電晶體T2、第三電晶體T3、第一發光二極體D1、第二發光二極體D2、第三發光二極體D3、第四發光二極體D4、第五發光二極體D5、以及第六發光二極體D6。

第一源極接墊PS1配置於對應的電路區域CA1的第一側（在此以圖式上側為例）。第二源極接墊PS2配置於對應的電路區域CA1中相對於第一側的第二側（在此以圖式下側為例），且透過走線電性連接至第一源極接墊PS1。兩個第一共同接墊PC1、第一閘極接墊PG1、第三閘極接墊PG3、第五閘極接墊PG5、配置於對應的電路區域CA1的第三側（在此以圖式左側為例）。

兩個第二共同接墊PC2、第二閘極接墊PG2、第四閘極接墊PG4、第六閘極接墊PG6配置於對應的電路區域CA1中相對於第三側的第四側（在此以圖式左側為例）。兩個第二共同接墊PC2分別透過走線電性連接至對應的第一共同接墊PC1。第二閘極接墊PG2透過走線電性連接至第一閘極接墊PG1。第四閘極接墊PG4透過走線電性連接至第三閘極接墊PG3。第六閘極接墊PG6透過走線電性連接至第五閘極接墊PG5。

第一電晶體T1具有第一端、電性連接第一閘極接墊PG1的控制端、以及電性連接對應的第一共同接墊PC1的第二端。第一發光二極體D1順向電性連接於第一源極接墊PS1與第一電晶體T1的第一端之間，亦即第一發光二極體D1的陽極電性連接第一源極接墊PS1，第一發光二極體D1的陰極電性連接第一電晶體T1的第一端。第二發光二極體D2逆向電性連接於第一源極接墊PS1與第一電晶體T1的第一端之間，亦即第二發光二極體D2的陰極電性連接第一源極接墊PS1，第二發光二極體D2的陽極電性連接第一電晶體T1的第一端。第一發光二極體D1及第二發光二極體D2用以提供第一色光（在此以紅色為例）。

第二電晶體T2具有第一端、電性連接第三閘極接墊PG3的控制端、以及電性連接對應的第一共同接墊PC1的第二端。第三發光二極體D3順向電性連接於第一源極接墊PS1與第二電晶體T2的第一端之間，亦即第三發光二極體D3的陽極電性連接第一源極接墊PS1，第三發光二極體D3的陰極電性連接第二電晶體T2的第一端。第四發光二極體D4逆向電性連接於第一源極接墊PS1與第二電晶體T2的第一端之間，亦即第四發光二極體D4的陰極電性連接第一源極接墊PS1，第四發光二極體D4的陽極電性連接第二電晶體T2的第一端。第三發光二極體D3及第四發光二極體D4用以提供不同於第一色光的第二色光（在此以綠色為例）。

第三電晶體T3具有第一端、電性連接第五閘極接墊PG5的控制端、以及電性連接對應的第一共同接墊PC1的第二端。第五發光二極體D5順向電性連接於第一源極接墊PS1與第三電晶體T3的第一端之間，亦即第五發光二極體D5的陽極電性連接第一源極接墊PS1，第五發光二極體D5的陰極電性連接第三電晶體T3的第一端。第六發光二極體D6逆向電性連接於第一源極接墊PS1與第三電晶體T3的第一端之間，亦即第六發光二極體D6的陰極電性連接第一源極接墊PS1，第六發光二極體D6的陽極電性連接第三電晶體T3的第一端。第五發光二極體D5及第六發光二極體D6用以提供不同於第一色光及第二色光的第三色光（在此以藍色為例）。

在畫素區域RPX中，基板110上配置源極連接墊BPS、閘極連接墊BPG、共用連接墊BPC、閘極連接線TRG、以及共用連接線TRC，其中源極連接墊BPS、閘極連接墊BPG、共用連接墊BPC、閘極連接線TRG、以及共用連接線TRC由單一金屬層所形成，亦即源極連接墊BPS、閘極連接墊BPG、共用連接墊BPC、閘極連接線TRG、以及共用連接線TRC投射至基板110上的區域互不重疊。

以圖式所示方向為例，源極連接墊BPS用以電性連接各個顯示晶粒120的第二源極接墊PS2至垂直相鄰的顯示晶粒120的第一源極接墊PS1。但是，位於基板110最上側的畫素區域RPX的源極連接墊BPS電性連接至源極線DL且僅與第一源極接墊PS1粘貼（mount），位於基板110最下側的畫素區域RPX的源極連接墊BPS僅與第二源極接墊PS2粘貼。換言之，顯示晶粒120的第一源極接墊PS1透過源極線DL電性連接至資料驅動器13。

閘極連接墊BPG用以分別與第一閘極接墊PG1、第二閘極接墊PG2、第三閘極接墊PG3、第四閘極接墊PG4、第五閘極接墊PG5、以及第六閘極接墊PG6的其中之一粘貼。並且，以圖式所示方向為例，位於基板110最左側的畫素區域RPX的閘極連接墊BPG更電性連接至閘極線GL，亦即顯示晶粒120的第一閘極接墊PG1、第二閘極接墊PG2、第三閘極接墊PG3、第四閘極接墊PG4、第五閘極接墊PG5、以及第六閘極接墊PG6透過閘極線GL電性連接至閘極驅動器15。共用連接墊BPC用以分別與第一共同接墊PC1、以及第二共同接墊PC2的其中之一粘貼。並且，以圖式所示方向為例，位於基板110最左側的畫素區域RPX的共用連接墊BPC更電性連接至共同電壓線LCM。

以圖式所示方向為例，閘極連接線TRG分別電性連接至水平相鄰的畫素區域RPX中相近的兩個閘極連接墊BPG，亦即閘極連接線TRG用以將各個顯示晶粒120的第一閘極接墊PG1、第三閘極接墊PG3及第五閘極接墊PG5分別電性連接至水平相鄰的顯示晶粒120的第二閘極接墊PG2、第四閘極接墊PG4及第六閘極接墊PG6。

以圖式所示方向為例，共用連接線TRC分別電性連接至水平相鄰的畫素區域RPX中相近的兩個閘極連接墊BPG，亦即共用連接線TRC用以將各個顯示晶粒120的第一共同接墊PC1分別電性連接至水平相鄰的顯示晶粒120的第二共同接墊PC2。

在本實施例中，第一電晶體T1、第二電晶體T2及第三電晶體T3分別為金氧半場效電晶體（METAL-OXIDE-SEMICONDUCTOR FIELD-EFFECT TRANSISTOR, MOSFET）。並且，第一閘極接墊PG1、第三閘極接墊PG3及第五閘極接墊PG5位於第一共同接墊PC1之間，並且第一閘極接墊PG1、第三閘極接墊PG3、第五閘極接墊PG5、及第一共同接墊PC1均勻分佈於對應的電路區域CA1的第三側（如圖式左側）上。第二閘極接墊PG2、第四閘極接墊PG4及第六閘極接墊PG6位於第二共同接墊PC2之間，並且第二閘極接墊PG2、第四閘極接墊PG4、第六閘極接墊PG6、及第二共同接墊PC2均勻分佈於對應的電路區域CA1的第四側（如圖式右側）上。

圖2為依據本發明一實施例的顯示晶粒的反接示意圖。請參照圖1及圖2，其中相似或相同元件使用相似或相同標號。在圖1實施例中，當顯示晶粒120為正接時，第一閘極接墊PG1、第三閘極接墊PG3及第五閘極接墊PG5分別接收閘極信號G1~G3，亦即第一電晶體T1、第二電晶體T2及第三電晶體T3分別受控於閘極信號G1~G3。反之，在本實施例中，當顯示晶粒120為反接時，第六閘極接墊PG6、第四閘極接墊PG4及第二閘極接墊PG2分別接收閘極信號G1~G3，亦即第一電晶體T1、第二電晶體T2及第三電晶體T3分別受控於閘極信號G3~G1。

換言之，顯示晶粒120在正接及反接都可正常驅動，但是顯示晶粒120正接時的發光色序不同於顯示晶粒120反接時的發光色序。

圖3為依據本發明一實施例的顯示晶粒的驅動波形示意圖。請參照圖1至圖3，在本實施例中，當顯示面板100處於正驅動期間PWP時，顯示晶粒例如接收依序致能的閘極信號G1~G3，並且共同電壓COM為低電壓準位VL。此時，當顯示晶粒120為正接時，第一發光二極體D1、第三發光二極體D3、以及第五發光二極體D5會依序被點亮；反之，當顯示晶粒120為反接時，第六發光二極體D6、第四發光二極體D4、以及第二發光二極體D2會依序被點亮。

當顯示面板100處於負驅動期間PWN時，顯示晶粒同樣例如接收依序致能的閘極信號G1~G3，並且共同電壓COM為高電壓準位VH。此時，當顯示晶粒120為正接時，第二發光二極體D2、第四發光二極體D4、以及第六發光二極體D6會依序被點亮；反之，當顯示晶粒120為反接時，第五發光二極體D5、第三發光二極體D3、以及第一發光二極體D1會依序被點亮。

依據上述，由於顯示晶粒120在正接及反接時的發光色序彼此不同，因此可在顯示晶粒120轉移（或配置）至基板110上後，寫入測試圖案或正常驅動一次，以透過顯示面板100的發光情形來判別各個顯示晶粒120為正接或反接。並且，可依據顯示晶粒120為正接或反接在時序控制器11中建立對應的表格，藉此時序控制器11可控制資料驅動器13所提供的源極信號（如S1、S2）提供正確的電壓準位，以準確地驅動各個顯示晶粒120的第一發光二極體D1、第二發光二極體D2、第三發光二極體D3、第四發光二極體D4、第五發光二極體D5、以及第六發光二極體D6。

圖4為依據本發明一實施例的顯示晶粒的空接墊示意圖。請參照圖1及圖4，顯示晶粒120a大致相同於顯示晶粒120，其中相同或相似元件使用相同或相似標號。在本實施例中，未接收信號的接墊可定義為空接墊。進一步來說，配置於對應的電路區域CA1的第三側（在此以圖式左側為例）為第一空接墊PN1，配置於對應的電路區域CA1的第四側（在此以圖式右側為例）為第二空接墊PN2，並且第二空接墊PN2透過走線電性連接第一空接墊PN1。

進一步來說，在此第一共同接墊PC1及第一空接墊PN1的數量皆為1，並且第一閘極接墊PG1、第三閘極接墊PG3及第五閘極接墊PG5位於第一共同接墊PC1與第一空接墊PN1之間。第一閘極接墊PG1、第三閘極接墊PG3、第五閘極接墊PG5、第一共同接墊PC1及第一空接墊PN1可均勻分佈於對應的電路區域CA1的第三側（在此以圖式左側為例）上。

在此第二共同接墊PC2及第二空接墊PN2的數量皆為1，並且第二閘極接墊PG2、第四閘極接墊PG4及第六閘極接墊PG6位於第二共同接墊PC2與第二空接墊PN2之間。第二閘極接墊PG2、第四閘極接墊PG4、第六閘極接墊PG6、第二共同接墊PC2及第二空接墊PN2可均勻分佈於對應的電路區域CA2的第四側（在此以圖式右側為例）上。

在本實施例中，第一空接墊PN1及第二空接墊PN2用以傳送（或旁通）與對應的畫素電路PXC無關的信號至水平相隣的畫素電路PXC，並且第一空接墊PN1及第二空接墊PN2的數量及位置可依據實際的電路設計而定，本發明施例不以此為限。

圖5為依據本發明一實施例的電晶體與發光二極體的結構示意圖。請參照圖1及圖5，在本實施例中，是以第一發光二極體D1、第二發光二極體D2及第一電晶體T1的結構來說明。舉例來說，在基板110上可先形成第一發光二極體D1的PN結構，然後形成絕緣層IS，最後形成第二發光二極體D2的NP結構。在形成第一發光二極體D1及第二發光二極體D2的結構後，可透過任何粘貼技術將第一電晶體T1的汲極D與第一發光二極體D1及第二發光二極體D2接合，其中第一電晶體T1的閘極G的電壓準位影響第一電晶體T1的汲極D與源極S之間的導通程度。

圖6為依據本發明另一實施例的基板的電路示意圖。請參照圖1及圖6，基板110a大致相同於基板110，其不同之處在於基板110a更配置多個共同面電極PEC，其中相同或相似元件使用相同或相似標號。在本實施例中，共同面電極PEC分別配置於對應的畫素區域RPX中，並且位於源極連接墊BPS、閘極連接墊BPG、共用連接墊BPC、以及閘極連接線TRG之間。但是共同面電極PEC僅電性連接共用連接墊BPC，亦即僅電性連接第一共同接墊PC1及第二共同接墊PC2，用以傳送共同電壓COM。在此，透過共同面電極PEC，可使線路容易連接，並且可加速顯示晶粒120的散熱。

圖7為依據本發明另一實施例的顯示晶粒的電路示意圖。請參照圖1及圖7，在本實施例中，顯示晶粒120b具有以陣列配置的多個畫素電路（在此以四個畫素電路PXC1~PXC4為例），其中畫素電路PXC1~PXC4可參照畫素電路PXC所示。在本實施例中，顯示晶粒120b更包括第一源極介面接墊PSI1、第二源極介面接墊PSI2、兩個第一共同介面接墊PCI1、兩個第二共同介面接墊PCI2、多個第一閘極介面接墊PGI1以及多個第二閘極介面接墊PGI2。其中，第一共同介面接墊PCI1及第二共同介面接墊PCI2的數量可依據電路設計而為一或多個。

第一源極介面接墊PSI1位於對應的顯示晶粒120b的第一側（以圖式上側為例），用以接收對應的源極信號（如S1），並且電性連接至畫素電路（如PXC1~PXC4）中位於臨近顯示晶粒120b的第一側的第一源極接墊PS1。第二源極介面接墊PSI2位於對應的顯示晶粒120b中相對於第一側的第二側（以圖式下側為例），並且電性連接至畫素電路（如PXC1~PXC4）中臨近顯示晶粒120b的第二側的第二源極接墊PS2。第二源極介面接墊PSI2透過畫素電路（如PXC1~PXC4）電性連接至第一源極介面接墊PSI1，用以傳送對應的源極信號（如S1）。

第一共同介面接墊PCI1位於對應的顯示晶粒120b的第三側（以圖式左側為例），電性連接至畫素電路（如PXC1~PXC4）中臨近顯示晶粒120b的第三側的第一共同接墊PC1。第二共同介面接墊PCI2位於對應的顯示晶粒120b相對於第三側的第四側（以圖式右側為例），電性連接至畫素電路（如PXC1~PXC4）中臨近顯示晶粒120b的第四側的第二共同接墊PC2。第一共同介面接墊PCI1用以接收共同電壓COM，並且第二共同介面接墊PCI2透過畫素電路（如PXC1~PXC4）電性連接至第一共同介面接墊PCI1，用以傳送共同電壓COM。

第一閘極介面接墊PGI1位於對應的顯示晶粒120b的第三側，位於第一共同接墊PC1之間，並且電性連接至畫素電路（如PXC1~PXC4）中臨近顯示晶粒的第三側的第一閘極接墊PG1、第三閘極接墊PG3及第五閘極接墊PG5。第二閘極介面接墊PGI2位於對應的顯示晶粒120b的第四側，位於第二共同接墊PC2之間，並且電性連接至畫素電路（如PXC1~PXC4）中臨近顯示晶粒的第四側的第二閘極接墊PG2、第四閘極接墊PG4及第六閘極接墊PG6。其中，第一閘極介面接墊PGI1用以接收閘極信號（如G1~GM，M為正整數），並且第二閘極介面接墊PGI2透過畫素電路（如PXC1~PXC4）電性連接至第一閘極介面接墊PGI1，用以傳送閘極信號（如G1~GM）。

在本發明實施例中，當畫素電路（如PXC1~PXC4）為逐列驅動，亦即畫素電路PXC1及PXC2同時驅動，畫素電路PXC3及PXC4同時驅動，則第一閘極介面接墊PGI1及第二閘極介面接墊PGI2的等於畫素電路（如PXC1~PXC4）所形成的陣列的列數乘以各個畫素電路（如PXC1~PXC4）中的發光色的數量。此時，第一源極介面接墊PSI1的數量會等於畫素電路（如PXC1~PXC4）所形成的陣列的行數。

在本發明實施例中，當畫素電路（如PXC1~PXC4）為逐個驅動，亦即畫素電路PXC1~PXC4為依序驅動，則第一閘極介面接墊PGI1及第二閘極介面接墊PGI2的等於畫素電路（如PXC1~PXC4）的個數乘以各個畫素電路（如PXC1~PXC4）中的發光色的數量。此時，第一源極介面接墊PSI1的數量為1，並且各個畫素電路（如PXC1~PXC4）中可配置圖4所示的第一空接墊PN1及第二空接墊PN2，以傳送水平相隣的畫素電路（如PXC1~PXC4）所使用的閘極信號（如G1~GM）。

圖8為依據本發明又一實施例的顯示晶粒的電路示意圖。請參照圖1、圖7及圖8，在本實施例中，顯示晶粒120c大致相同於顯示晶粒120b，其不同之處在於以觸發輸入接墊PTE、時脈輸入接墊PCE、觸發輸出接墊PTO及時脈輸出接墊PCO取代第一閘極介面接墊PGI1，並且以兩組觸發傳輸接墊PTT及時脈傳輸接墊PCT取代第二閘極介面接墊PGI2，其中觸發傳輸接墊PTT及時脈傳輸接墊PCT可依據電路設計而縮減為一組。在本實施例中，顯示晶粒120c更配置位移暫存器SR，電性連接至畫素電路（如PXC1~PXC4）中臨近顯示晶粒120c的第三側（以圖式左側為例）的第一閘極接墊PG1。

觸發輸入接墊PTE位於對應的顯示晶粒120c的第三側，且電性連接位移暫存器SR的觸發輸入端，以傳送開始觸發信號Dio至位移暫存器SR。觸發輸出接墊PTO位於對應的顯示晶粒120c的第三側，且電性連接位移暫存器SR的觸發輸出端，以從位移暫存器SR輸出後續觸發信號Doi。

時脈輸入接墊PCE位於對應的顯示晶粒120c的第三側，且電性連接位移暫存器SR的時脈輸入端，以傳送時脈信號clk至位移暫存器SR。時脈輸出接墊PCO位於對應的顯示晶粒120c的第三側，且電性連接位移暫存器SR的時脈輸出端，以從位移暫存器SR輸出時脈信號clk。

觸發傳輸接墊PTT位於對應的顯示晶粒120c的第四側（以圖式右側為例），且可透過走線分別電性連接觸發輸入接墊PTE及觸發輸出接墊PTO，以分別輸出開始觸發信號Dio及後續觸發信號Doi。時脈傳輸接墊PCT位於對應的顯示晶粒120c的第四側，且可透過走線分別電性連接時脈輸入接墊PCE及時脈輸出接墊PCO，以分別輸出時脈信號clk。

綜上所述，本發明實施例的顯示面板，是將具有正反接的發光二極體的畫素電路形成於顯示晶粒中，藉此可降低元件轉移的次數，以提高顯示面板的良率及降低電晶體的劣化。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧顯示裝置

11‧‧‧時序控制器

13‧‧‧資料驅動器

15‧‧‧閘極驅動器

100‧‧‧顯示面板

110、110a‧‧‧基板

120、120a、120b、120c‧‧‧顯示晶粒

BPC‧‧‧共用連接墊

BPG‧‧‧閘極連接墊

BPS‧‧‧源極連接墊

CA1‧‧‧電路區域

clk‧‧‧時脈信號

COM‧‧‧共同電壓

D1‧‧‧第一發光二極體

D2‧‧‧第二發光二極體

D3‧‧‧第三發光二極體

D4‧‧‧第四發光二極體

D5‧‧‧第五發光二極體

D6‧‧‧第六發光二極體

Dio‧‧‧開始觸發信號

DL‧‧‧源極線

Doi‧‧‧後續觸發信號

G1~G6、GM‧‧‧閘極信號

GL‧‧‧閘極線

IS‧‧‧絕緣層

LCM‧‧‧共同電壓線

PC1‧‧‧第一共同接墊

PC2‧‧‧第二共同接墊

PCE‧‧‧時脈輸入接墊

PCI1‧‧‧第一共同介面接墊

PCI2‧‧‧第二共同介面接墊

PCO‧‧‧時脈輸出接墊

PCT‧‧‧時脈傳輸接墊

PEC‧‧‧共同面電極

PG1‧‧‧第一閘極接墊

PG2‧‧‧第二閘極接墊

PG3‧‧‧第三閘極接墊

PG4‧‧‧第四閘極接墊

PG5‧‧‧第五閘極接墊

PG6‧‧‧第六閘極接墊

PGI1‧‧‧第一閘極介面接墊

PGI2‧‧‧第二閘極介面接墊

PN1‧‧‧第一空接墊

PN2‧‧‧第二空接墊

PS1‧‧‧第一源極接墊

PS2‧‧‧第二源極接墊

PSI1‧‧‧第一源極介面接墊

PSI2‧‧‧第二源極介面接墊

PTE‧‧‧觸發輸入接墊

PTO‧‧‧觸發輸出接墊

PTT‧‧‧觸發傳輸接墊

PWN‧‧‧負驅動期間

PWP‧‧‧正驅動期間

PXC、PXC1~PXC4‧‧‧畫素電路

RPX‧‧‧畫素區域

S1、S2‧‧‧源極信號

SR‧‧‧位移暫存器

T1‧‧‧第一電晶體

T2‧‧‧第二電晶體

T3‧‧‧第三電晶體

TRC‧‧‧共用連接線

TRG‧‧‧閘極連接線

VH‧‧‧高電壓準位

VL‧‧‧低電壓準位

圖1為依據本發明一實施例的顯示裝置的系統示意圖。圖2為依據本發明一實施例的顯示晶粒的反接示意圖。圖3為依據本發明一實施例的顯示晶粒的驅動波形示意圖。圖4為依據本發明一實施例的顯示晶粒的空接墊示意圖。圖5為依據本發明一實施例的電晶體與發光二極體的結構示意圖。圖6為依據本發明另一實施例的基板的電路示意圖。圖7為依據本發明另一實施例的顯示晶粒的電路示意圖。圖8為依據本發明又一實施例的顯示晶粒的電路示意圖。

Claims

一種顯示面板，包括：一基板；以及多個顯示晶粒，用以配置於該基板上，且分別具有至少一畫素電路，其中該至少一畫素電路分別配置於一電路區域上且該至少一畫素電路分別包括：一第一源極接墊，配置於對應的該電路區域的一第一側；一第二源極接墊，配置於對應的該電路區域中相對於該第一側的一第二側，且電性連接至該第一源極接墊；至少一第一共同接墊，配置於對應的該電路區域的一第三側；至少一第二共同接墊，配置於對應的該電路區域中相對於該第三側的一第四側，且電性連接至該至少一第一共同接墊；一第一閘極接墊，配置於對應的該電路區域的該第三側；一第二閘極接墊，配置於對應的該電路區域的該第四側；一第一電晶體，具有一第一端、電性連接該第一閘極接墊的一控制端、以及電性連接對應的該第一共同接墊的一第二端；一第一發光二極體，順向電性連接於該第一源極接墊與該第一電晶體的該第一端之間；以及一第二發光二極體，逆向電性連接於該第一源極接墊與該第一電晶體的該第一端之間，其中該第一發光二極體及該第二發光二極體用以提供一第一色光。
如申請專利範圍第1項所述的顯示面板，其中該至少一畫素電路更分別包括：一第三閘極接墊，配置於對應的該電路區域的該第三側；一第四閘極接墊，配置於對應的該電路區域的該第四側；一第二電晶體，具有一第一端、電性連接該第三閘極接墊的一控制端、以及電性連接對應的該第一共同接墊的一第二端；一第三發光二極體，順向電性連接於該第一源極接墊與該第二電晶體的該第一端之間；以及一第四發光二極體，逆向電性連接於該第一源極接墊與該第二電晶體的該第一端之間，其中該第三發光二極體及該第四發光二極體用以提供不同於該第一色光的一第二色光。
如申請專利範圍第2項所述的顯示面板，其中該至少一畫素電路更分別包括：一第五閘極接墊，配置於對應的該電路區域的該第三側；一第六閘極接墊，配置於對應的該電路區域的該第四側；一第三電晶體，具有一第一端、電性連接該第五閘極接墊的一控制端、以及電性連接對應的該第一共同接墊的一第二端；一第五發光二極體，順向電性連接於該第一源極接墊與該第三電晶體的該第一端之間；以及一第六發光二極體，逆向電性連接於該第一源極接墊與該第三電晶體的該第一端之間，其中該第五發光二極體及該第六發光二極體用以提供不同於該第一色光及該第二色光的一第三色光。
如申請專利範圍第3項所述的顯示面板，其中該基板配置多個源極連接墊及多個閘極連接線，其中該些源極連接墊電性連接各該些顯示晶粒的該第二源極接墊至相鄰的顯示晶粒的該第一源極接墊，並且該些閘極連接線將各該些顯示晶粒的該第一閘極接墊、該第三閘極接墊及該第五閘極接墊分別電性連接至相鄰的顯示晶粒的該第二閘極接墊、該第四閘極接墊及該第六閘極接墊。
如申請專利範圍第4項所述的顯示面板，其中該些源極連接墊及該些閘極連接線由單一金屬層所形成。
如申請專利範圍第3項所述的顯示面板，其中該第一電晶體、該第二電晶體及該第三電晶體分別為金氧半場效電晶體。
如申請專利範圍第3項所述的顯示面板，其中該至少一第一共同接墊的數量為1，該第一閘極接墊、該第三閘極接墊及該第五閘極接墊位於該第一共同接墊與一第一空接墊之間，並且該第一閘極接墊、該第三閘極接墊、該第五閘極接墊、該第一共同接墊及該第一空接墊均勻分佈於該對應的該電路區域的該第三側上。
如申請專利範圍第7項所述的顯示面板，其中該至少一第二共同接墊的數量為1，該第二閘極接墊、該第四閘極接墊及該第六閘極接墊位於該第二共同接墊與一第二空接墊之間，並且該第二閘極接墊、該第四閘極接墊及該第六閘極接墊、該第二共同接墊及該第二空接墊均勻分佈於該對應的該電路區域的該第四側上，其中該第二空接墊電性連接該第一空接墊。
如申請專利範圍第1項所述的顯示面板，其中該基板配置多個共同面電極，用以分別電性連接對應的該顯示晶粒的該至少一第一共同接墊及該至少一第二共同接墊。
如申請專利範圍第1項所述的顯示面板，其中各該些顯示晶粒具有以陣列配置的多個畫素電路時，各該些顯示晶粒更包括：至少一第一源極介面接墊，位於各該顯示晶粒的一第一側，電性連接至該些畫素電路中位於臨近該顯示晶粒的該第一側的該些第一源極接墊；至少一第二源極介面接墊，位於各該顯示晶粒中相對於該第一側的一第二側，電性連接至該些畫素電路中臨近該顯示晶粒的該第二側的該些第二源極接墊；至少一第一共同介面接墊，位於各該顯示晶粒的一第三側，電性連接至該些畫素電路中臨近該顯示晶粒的該第三側的該些第一共同接墊；至少一第二共同介面接墊，位於各該顯示晶粒相對於該第三側的一第四側，電性連接至該些畫素電路中臨近該顯示晶粒的該第四側的該些第二共同接墊；多個第一閘極介面接墊，位於各該顯示晶粒的該第三側，電性連接至該些畫素電路中臨近該顯示晶粒的該第三側的該些第一閘極接墊；以及多個第二閘極介面接墊，位於各該顯示晶粒的該第四側，電性連接至該些畫素電路中臨近該顯示晶粒的該第四側的該些第二閘極接墊。
如申請專利範圍第1項所述的顯示面板，其中各該些顯示晶粒具有以陣列配置的多個畫素電路時，各該些顯示晶粒更包括：至少一第一源極介面接墊，位於各該顯示晶粒的一第一側，電性連接至該些畫素電路中位於臨近該顯示晶粒的該第一側的該些第一源極接墊；至少一第二源極介面接墊，位於各該顯示晶粒中相對於該第一側的一第二側，電性連接至該些畫素電路中臨近該顯示晶粒的該第二側的該些第二源極接墊；至少一第一共同介面接墊，位於各該顯示晶粒的一第三側，電性連接至該些畫素電路中臨近該顯示晶粒的該第三側的該些第一共同接墊；至少一第二共同介面接墊，位於各該顯示晶粒相對於該第三側的一第四側，電性連接至該些畫素電路中臨近該顯示晶粒的該第四側的該些第二共同接墊；一位移暫存器，電性連接至該些畫素電路中臨近該顯示晶粒的該第三側的該些第一閘極接墊；一觸發輸入接墊，位於各該顯示晶粒的該第三側，且電性連接該位移暫存器的一觸發輸入端；一觸發輸出接墊，位於各該顯示晶粒的該第三側，且電性連接該位移暫存器的一觸發輸出端；一時脈輸入接墊，位於各該顯示晶粒的該第三側，且電性連接該位移暫存器的一時脈輸入端；一時脈輸出接墊，位於各該顯示晶粒的該第三側，且電性連接該位移暫存器的一時脈輸出端；至少一觸發傳輸接墊，位於各該顯示晶粒的該第四側，且電性連接該觸發輸入接墊；以及至少一時脈傳輸接墊，位於各該顯示晶粒的該第四側，且電性連接該時脈輸入接墊。
如申請專利範圍第1項所述的顯示面板，其中該基板更配置多個源極線，用以電性連接該些顯示晶粒至一資料驅動器。
如申請專利範圍第1項所述的顯示面板，其中該基板更配置多個閘極線，用以電性連接該些顯示晶粒至一閘極驅動器。
如申請專利範圍第1項所述的顯示面板，其中該些顯示晶粒以陣列配置於該基板上。