TWI548083B - 顯示裝置、顯示模組及其畫素結構 - Google Patents

Description

顯示裝置、顯示模組及其畫素結構

本發明係關於一種顯示技術，且特別係關於一種顯示裝置、及其顯示模組與畫素結構。

隨著顯示科技日新月異的發展，除了常見的液晶顯示面板外，也有顯示裝置係直接採用發光二極體(Light Emitting Diode,LED)來顯示畫面。由於發光二極體具有高亮度、對比度高、工作電壓低、反應速度快、發光效率較高及性能較穩定可靠，故可望成為顯示科技的新寵兒。

發光二極體顯示裝置包含複數畫素結構，每一畫素包含由多個發光二極體構成的顯示單元。為了提高光學的均勻性，顯示單元之間的間距需維持相等。由於發光二極體顯示裝置的邊緣需設置可撓性電路板，以驅動發光二極體，故基板外側的畫素結構區域必須預留空間，以設置可撓性電路板。

然而，當顯示裝置的解析度需求越來越高時，畫素結構空間將縮小，顯示單元之間的間距將被迫縮小，使得顯示單元與可撓性電路板的預設位置會重疊，而導致顯示單元或可撓性電路板無法裝設，相對地，倘若為了順利裝設顯示單元及可撓性電路板，則需改變顯示單元的預設位置，而導致顯示單元之間的間距不均，且進一步地影響光學的對稱性及均勻性。因此，如何兼顧因應高解析度的畫素結構與顯示單元設計需求，並保持光學的對稱性與均勻性實為發光二極體顯示裝置的發展困境之一。

有鑑於此，本發明之一目的係在於兼顧發光二極體顯示裝置的高解析度之面板設計需求與維持光學均勻性的表現，進一步來說，本發明可在各顯示單元間的間距維持一致的情況下，縮小顯示單元間的間距。

為了達到上述目的，依據本發明之一實施方式，一種位於顯示模組外緣的畫素結構包含一基板、一可撓性電路板以及複數發光二極體晶片。基板包含相鄰的至少一裁切公差預留區以及顯示單元設置區。可撓性電路板係設置於基板的顯示單元設置區上，並與裁切公差預留區相分離。此些發光二極體晶片係設置於可撓性電路板上，且發光波長互不相同。

於本發明之一或多個實施方式中，畫素結構還可包含至少一薄膜電晶體。薄膜電晶體係電性連接於至少一發光二極體晶片。

於本發明之一或多個實施方式中，薄膜電晶體係設置於基板上，且可撓性電路板包含一驅動導線。驅動導線係連接於薄膜電晶體與發光二極體晶片之間。

於本發明之一或多個實施方式中，可撓性電路板包含相對的一第一表面以及一第二表面。驅動導線包含一第一連接墊以及一第二連接墊。第一連接墊係位於第一表面上。第二連接墊係位於第二表面上。發光二極體晶片係設置於第一連接墊上，第二連接墊係電性連接於薄膜電晶體。

於本發明之一或多個實施方式中，畫素結構還可包含一被動式矩陣驅動模組，且可撓性電路板包含一驅動導線。驅動導線包含一連接墊。連接墊係位於可撓性電路板的一表面上，且發光二極體晶片係設置於連接墊上，並透過驅動導線，連接被動式矩陣驅動模組。

於本發明之一或多個實施方式中，裁切公差預留區的寬度係介於200微米至300微米之間。

於本發明之一或多個實施方式中，顯示單元設置區的寬度係介於800微米至1000微米之間。

依據本發明之另一實施方式，一種顯示模組包含如以上所述之畫素結構，且此些畫素結構的此些基板係一體的。

於本發明之一或多個實施方式中，每一畫素結構之多個發光二極體晶片共同構成一顯示單元，任兩相鄰之顯示單元定義一間距。這些間距係實質上相等的。

依據本發明之另一實施方式，一種顯示裝置包含複數顯示模組，每一顯示模組包含如以上所述之畫素結構，且此些畫素結構的此些基板係一體的。其中一顯示模組與至少另一顯示模組係相拼接的。

於本發明之一或多個實施方式中，每一畫素結構之多個發光二極體晶片共同構成一顯示單元，每一顯示模組之任兩相鄰的顯示單元定義一第一間距，分屬不同顯示模組的任兩相鄰的顯示單元定義一第二間距。第一間距與第二間距係實質上相等的。

於上述實施方式中，由於位在顯示模組外緣的畫素結構中，發光二極體晶片係設置於可撓性電路板上，而非各自設置於基板上的不同區域，故可縮小發光二極體晶片與可撓性電路板所佔用的畫素結構面積，以利縮小畫素結構的尺寸，從而在各顯示單元間的間距維持一致的情況下，縮小顯示單元間的間距，以利於提高顯示裝置的解析度。

以上所述僅係用以闡述本發明所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本發明之具體細節將在下文的實施方式及相關圖式中詳細介紹。

1‧‧‧顯示裝置

10‧‧‧顯示模組

100、100a、100b‧‧‧畫素結構

200‧‧‧顯示單元

210、220、230‧‧‧發光二極體晶片

300‧‧‧可撓性電路板

310‧‧‧絕緣本體

312‧‧‧第一表面

314‧‧‧第二表面

320‧‧‧驅動導線

322‧‧‧第一連接墊

324‧‧‧連接線

326‧‧‧第二連接墊

330‧‧‧驅動導線

332‧‧‧連接墊

334‧‧‧連接線

400‧‧‧基板

410‧‧‧顯示單元設置區

420、430‧‧‧裁切公差預留區

440‧‧‧裁切公差預留重疊區

510、520、530‧‧‧薄膜電晶體

600‧‧‧被動式矩陣驅動模組

d1、d2‧‧‧寬度

L‧‧‧邊長

I1‧‧‧第一間距

I2‧‧‧第二間距

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖繪示依據本發明一實施方式顯示裝置之上視示意圖； 第2圖繪示依據本發明一實施方式之顯示模組的上視示意圖；第3圖繪示依據本發明一實施方式之畫素結構的上視示意圖；第4圖繪示第3圖之畫素結構沿著A-A’線的剖面示意圖；第5圖繪示依據本發明另一實施方式之畫素結構的剖面示意圖；以及第6圖繪示依據本發明另一實施方式之畫素結構的剖面示意圖。

以下將以圖式揭露本發明之複數實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，熟悉本領域之技術人員應當瞭解到，在本發明部分實施方式中，這些實務上的細節並非必要的，因此不應用以限制本發明。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

第1圖繪示依據本發明一實施方式顯示裝置1之上視示意圖。如第1圖所示，於本實施方式中，顯示裝置1可包含複數相拼接的顯示模組10。因此，製造者可依顯示裝置1的尺寸需求，來調整顯示模組10的數量。應瞭解到，本文所稱的「拼接」一詞係代表相鄰兩顯示模組10的邊緣相接觸且相固定。第2圖繪示依據本發明一實施方式之顯示模組10的上視示 意圖。如第2圖所示，顯示模組10可包含複數畫素結構100。於部份實施方式中，這些畫素結構100可以二維陣列的形式排列，舉例來說，在第2圖中，顯示模組10係由16個畫素結構100，以4x4的二維陣列形式所排列而成的。位於顯示模組10外緣的畫素結構100可包含顯示單元200以及可撓性電路板300。可撓性電路板300可驅動此些顯示單元200發光，而對應產生影像。

於顯示模組10內，任兩相鄰之顯示單元200可定義第一間距I1，為了縮小第一間距I1以提高解析度，需縮小每一畫素結構100的尺寸，然而，若縮小畫素結構100的尺寸，則可能會使顯示單元200與可撓性電路板300的預設位置互相干涉。因此，本發明提出以下技術方案來解決此問題。

進一步來說，可參閱第3圖，本圖繪示依據本發明一實施方式之畫素結構100的上視示意圖。如第3圖所示，畫素結構100可包含顯示單元200、可撓性電路板300以及基板400。基板400具有相鄰的顯示單元設置區410以及裁切公差預留區420。可撓性電路板300係設置於基板400的顯示單元設置區410上，並與裁切公差預留區420相分離。顯示單元200係設置於可撓性電路板300上。

於上述實施方式中，顯示單元200係設置於可撓性電路板300上，而非兩者各自設置於基板400上的不同區域上。故可縮小顯示單元200與可撓性電路板300所佔用的基板400面積，以利縮小基板400的尺寸，從而縮小顯示單元200間的第一間距I1(可參閱第2圖)，以提高解析度。

於部份實施方式中，如第2圖所示，任兩相鄰之顯示單元200之間的第一間距I1係實質上相等的，以提高顯示模組10的光學均勻性。於部份實施方式中，如第1圖所示，分屬不同顯示模組10的任兩相鄰顯示單元200定義第二間距I2，第一間距I1與第二間距I2係實質上相等的，以提高顯示裝置1的光學均勻性。換句話說，當多個顯示模組10共同拼接出顯示裝置1時，這些顯示模組10的交界處也不會產生顯示單元200排列不均的現象。

於部份實施方式中，如第2圖所示，在同一顯示模組10內的不同畫素結構100之基板400係一體的，以利顯示模組10的製作。

於部份實施方式中，如第3圖所示，顯示單元設置區410的邊長L可介於800微米至1000微米之間，但本發明並不以此為限。藉由此設計，顯示單元200與可撓性電路板300可僅佔用基板400的一正方形區域，且此正方形區域的邊長L僅介於800微米至1000微米之間，故可利於縮小基板400的尺寸。

此外，由於基板400具有裁切公差預留區420，且可撓性電路板300與顯示單元200均位於裁切公差預留區420外，故裁切公差預留區420可提供一緩衝區域幫助製造者裁切畫素結構100，以防止製造者在進行畫素結構100的裁切作業時，裁切到顯示單元200或可撓性電路板300。舉例來說，裁切公差預留區420具有寬度d1，寬度d1係介於200微米至300 微米之間，但本發明並不以此為限，製造者可基於裁切設備的公差來調整此寬度d1。

於部份實施方式中，如第3圖所示，基板400還可包含裁切公差預留區430以及裁切公差預留重疊區440。裁切公差預留區430係位於顯示單元設置區410的右側，而裁切公差預留區420係位於顯示單元設置區410的上側，裁切公差預留重疊區440係連接於裁切公差預留區420與430之間。裁切公差預留區420、430以及裁切公差預留重疊區440可共同構成L形區域，而此L形區域鄰接顯示單元設置區410的相鄰兩邊(如圖中顯示單元設置區410的右邊緣及上邊緣)。顯示單元200與可撓性電路板300均位於裁切公差預留區430以及裁切公差預留重疊區440外，而係與裁切公差預留區430及440相分離。藉由上述設計，基板400可提供L形的緩衝區域，以防止製造者在進行畫素結構100的裁切作業時，裁切到顯示單元200或可撓性電路板300。於部份實施方式中，裁切公差預留區430具有寬度d2，寬度d2係介於200微米至300微米之間，但本發明並不以此為限，製造者可基於裁切設備的公差來調整此寬度d2。

第4圖繪示第3圖之畫素結構100沿著A-A’線的剖面示意圖。如第4圖所示，於部份實施方式中，顯示單元200可包含複數發光二極體晶片210、220及230。換句話說，發光二極體晶片210、220及230可共同構成顯示單元200。發光二極體晶片210、220及230的發光波長可互不相同，以混出所需波長的光。舉例來說，發光二極體晶片210可為紅光發光二極 體晶片、發光二極體晶片220可為綠光發光二極體晶片，而發光二極體晶片230可為藍光發光二極體晶片。應瞭解到，上述發光二極體晶片的發光顏色僅為例示，而非用以限制本發明。於部份實施方式中，發光二極體晶片210、220及230可為未封裝的裸晶，亦可為已封裝的晶片。

於部份實施方式中，如第4圖所示，發光二極體晶片210、220及/或230可以主動式矩陣(Active Matrix)的驅動方式來驅動。舉例來說，畫素結構100可包含薄膜電晶體510、520及530。薄膜電晶體510可電性連接於發光二極體晶片210，薄膜電晶體520可電性連接於發光二極體晶片220，而薄膜電晶體530可電性連接於發光二極體晶片230。藉此，發光二極體晶片210、220及230可分別由薄膜電晶體510、520及530所驅動，而實現主動式矩陣的驅動方式。

具體來說，如第4圖所示，薄膜電晶體510、520及530可設置於基板400的顯示單元設置區410上。舉例來說，基板400可設置於玻璃基板，以供薄膜電晶體510、520及530設置於其上。可撓性電路板300可覆蓋薄膜電晶體510、520及530，並電性連接薄膜電晶體510、520及530與發光二極體晶片210、220及230。舉例來說，可撓性電路板300可包含絕緣本體310以及驅動導線320。驅動導線320係貫穿絕緣本體310。一驅動導線320係連接於薄膜電晶體510與發光二極體晶片210之間，另一驅動導線320係連接於薄膜電晶體520與發光二極體晶片220之間，而又一驅動導線320係連接於薄膜電晶體530與發光二極體晶片230之間。

具體來說，可撓性電路板300之絕緣本體310可包含相對的第一表面312以及第二表面314。驅動導線320可包含第一連接墊322、連接線324以及第二連接墊326。第一連接墊322係位於第一表面312上，第二連接墊326係位於第二表面314上。發光二極體晶片210係設置於第一連接墊322上，第二連接墊326係電性連接於薄膜電晶體510。如此一來，發光二極體晶片210與薄膜電晶體510可藉由貫穿絕緣本體310的驅動導線320，來實現電性連接的效果。發光二極體晶片220、230與薄膜電晶體520、530的電性連接手段係如同以上所述，故不重複記載，以維持說明書的簡潔。

第5圖繪示依據本發明另一實施方式之畫素結構100a的剖面示意圖。如第5圖所示，本實施方式與第4圖所示實施方式之間的主要差異係在於：畫素結構100a還可包含被動式矩陣驅動模組600，以對至少一發光二極體晶片提供被動式矩陣(Passive Matrix)的驅動。進一步來說，可撓性電路板300還可包含驅動導線330。驅動導線330包含連接墊332以及連接線334。連接墊332係位於可撓性電路板300之絕緣本體310的第一表面312上。連接線334係部份地設置於絕緣本體310內，而連接於連接墊332與被動式矩陣驅動模組600之間。發光二極體晶片230係設置於連接墊332上，並透過驅動導線330的連接線334，連接被動式矩陣驅動模組600，如此便可實現被動式矩陣的驅動方式。應瞭解到，雖然本實施方式係以對發光二極體晶片230做被動式矩陣的驅動為例，但於本發明之其他實 施方式中，亦可對發光二極體晶片210及/或發光二極體晶片220做被動式矩陣的驅動。

舉例來說，可參閱第6圖，本圖繪示依據本發明另一實施方式之畫素結構100b的剖面示意圖。如第6圖所示，發光二極體晶片210、220及230可透過不同的驅動導線330，而連接被動式矩陣驅動模組600。換句話說，發光二極體晶片210、220及230均可以被動式矩陣的驅動方式來驅動。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1‧‧‧顯示裝置

10‧‧‧顯示模組

100‧‧‧畫素結構

200‧‧‧顯示單元

I1‧‧‧第一間距

I2‧‧‧第二間距

Claims (7)

1. 一種位於顯示模組外緣的畫素結構，包含：一基板，具有相鄰的一裁切公差預留區以及一顯示單元設置區；一可撓性電路板，設置於該基板的該顯示單元設置區上，並與該裁切公差預留區相分離，其中該可撓性電路板包含至少一驅動導線；至少一發光二極體晶片，設置於該可撓性電路板上；以及至少一薄膜電晶體，設置於該基板上，該薄膜電晶體藉由該驅動導線電性連接於該發光二極體晶片，其中該可撓性電路板包含相對的一第一表面以及一第二表面，該驅動導線包含一第一連接墊以及一第二連接墊，該第一連接墊係位於該第一表面上，該第二連接墊係位於該第二表面上，其中該發光二極體晶片係設置於該第一連接墊上，該第二連接墊係電性連接於該薄膜電晶體。
2. 一種位於顯示模組外緣的畫素結構，包含：一基板，具有相鄰的一裁切公差預留區以及一顯示單元設置區；一可撓性電路板，設置於該基板的該顯示單元設置區上，並與該裁切公差預留區相分離，其中該可撓性電路板包含至少一驅動導線，該驅動導線包含一連接墊，該連接墊係位於該可撓性電路板的一表面上； 複數發光二極體晶片，設置於該可撓性電路板上；以及一被動式矩陣驅動模組，，其中該些發光二極體晶片之其中至少一者係設置於該連接墊上，並透過該驅動導線，連接該被動式矩陣驅動模組。
3. 如請求項1或2所述之畫素結構，其中該裁切公差預留區的寬度係介於200微米至300微米之間。
4. 如請求項1或2所述之畫素結構，其中該顯示單元設置區的邊長係介於800微米至1000微米之間。
5. 如請求項2所述之畫素結構，其中該些發光二極體晶片係具有不同之發光波長。
6. 一種顯示模組，包含：複數畫素結構，每一該些畫素結構包含：一基板，具有相鄰的一裁切公差預留區以及一顯示單元設置區；一可撓性電路板，設置於該基板的該顯示單元設置區上，並與該裁切公差預留區相分離；以及複數發光二極體晶片，設置於該可撓性電路板上，其中該些畫素結構之該些基板係一體的，每一該些畫素結構之該些發光二極體晶片共同構成一顯示單元，任兩相鄰之該些顯示單元定義一間距，該些間距係實質上相等的。
7. 一種顯示裝置，包含：複數顯示模組，每一該些顯示模組包含複數畫素結構，每一該些畫素結構包含：一基板，具有相鄰的一裁切公差預留區以及一顯示單元設置區；一可撓性電路板，設置於該基板的該顯示單元設置區上，並與該裁切公差預留區相分離；以及複數發光二極體晶片，設置於該可撓性電路板上，其中該些畫素結構之該些基板係一體的，其中該些顯示模組之其中一者係與該些顯示模組之其中至少另一者相拼接的，其中每一該些畫素結構之該些發光二極體晶片共同構成一顯示單元，每一該些顯示模組之任兩相鄰的該些顯示單元定義一第一間距，分屬不同該些顯示模組的任兩相鄰的該些顯示單元定義一第二間距，其中該些第一間距與該些第二間距係實質上相等的。