TWI671899B - 具有高電流驅動能力的側向雙極接面電晶體 - Google Patents

具有高電流驅動能力的側向雙極接面電晶體 Download PDF

Info

Publication number
TWI671899B
TWI671899B TW104114110A TW104114110A TWI671899B TW I671899 B TWI671899 B TW I671899B TW 104114110 A TW104114110 A TW 104114110A TW 104114110 A TW104114110 A TW 104114110A TW I671899 B TWI671899 B TW I671899B
Authority
TW
Taiwan
Prior art keywords
region
collector
emitter
bipolar junction
base region
Prior art date
Application number
TW104114110A
Other languages
English (en)
Other versions
TW201618298A (zh
Inventor
宋賢旻
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Publication of TW201618298A publication Critical patent/TW201618298A/zh
Application granted granted Critical
Publication of TWI671899B publication Critical patent/TWI671899B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/735Lateral transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804Emitter regions of bipolar transistors
    • H01L29/0808Emitter regions of bipolar transistors of lateral transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821Collector regions of bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004Base region of bipolar transistors
    • H01L29/1008Base region of bipolar transistors of lateral transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

一種雙極接面電晶體包含一共同的基極區域;複數個射極區域,其被設置在所述共同的基極區域中並且在一第一對角線方向上被排列成彼此間隔開的;以及複數個集極區域,其被設置在所述共同的基極區域中並且在所述第一對角線方向上被排列成彼此間隔開的。所述複數個射極區域以及複數個集極區域是在一第二對角線方向上交替地加以排列。

Description

具有高電流驅動能力的側向雙極接面電晶體
本揭露內容的各種實施例是有關於雙極接面電晶體,並且更具體而言是有關於具有高電流驅動能力的側向雙極接面電晶體。
相關申請案的交互參照
本申請案是根據第35號美國法典第119條(a)項來主張2014年11月7日向韓國智慧財產局申請的韓國申請案號10-2014-0154785的優先權,所述韓國申請案是以其整體被納入在此作為參考。
雙極接面電晶體是被使用在例如是信號放大電路及參考電壓產生電路的各種電路中。一般而言,雙極接面電晶體是利用純粹的雙極製程技術來加以製造。然而,在某些情形中,雙極接面電晶體是利用互補金屬氧化物半導體(CMOS)電路、或是利用CMOS相容的製程技術的雙重擴散的金屬氧化物半導體(DMOS)電路、雙極CMOS(BiCMOS)製程技術、或類似者來加以製造。因此,雙極接面電晶體已經被採用在各種的電子系統中,例如是辦公室自動化設備、家用電器、或是其它電子產品。藉由所述CMOS相容的製程技術製造的雙極接面電晶體是被稱為側向雙極接面電晶體,並且眾所週知的是側向雙極接面電晶體具有一高的臨界頻率(Ft)以及高的電 流增益(β)。
各種的實施例是針對於具有高電流驅動能力的側向雙極接面電晶體。
根據一實施例,一種側向雙極接面電晶體包含一共同的基極區域;複數個射極區域,其被設置在所述共同的基極區域中並且在一第一對角線方向上被排列成彼此間隔開的;以及複數個集極區域,其被設置在所述共同的基極區域中並且在所述第一對角線方向上被排列成彼此間隔開的;其中所述複數個射極區域以及複數個集極區域是在一第二對角線方向上交替地加以排列。
10‧‧‧側向NPN雙極接面電晶體
12‧‧‧射極區域(E)
14‧‧‧基極區域(B)
16‧‧‧集極區域(C)
20‧‧‧集極電流
100‧‧‧側向雙極接面電晶體
102‧‧‧P型基板
104‧‧‧N型深井區域
120‧‧‧共同的基極區域
122‧‧‧低濃度的基極區域
124‧‧‧高濃度的基極區域
131~135‧‧‧第一射極區域
136‧‧‧第二射極區域
137‧‧‧第三射極區域
141~143‧‧‧第一集極區域
144~146‧‧‧第二集極區域
210‧‧‧對角線
311~314‧‧‧電流路徑
321、322‧‧‧電流路徑
331、332‧‧‧電流路徑
341、342‧‧‧電流路徑
351、352‧‧‧電流路徑
361、362‧‧‧電流路徑
371、372‧‧‧電流路徑
400‧‧‧側向雙極接面電晶體
410‧‧‧P型半導體層
420‧‧‧N型內埋層
430‧‧‧N型槽區域
500‧‧‧側向雙極接面電晶體
502‧‧‧P型基板
503‧‧‧第二N型深井區域
504‧‧‧第一P型深井區域
520‧‧‧共同的基極區域
522‧‧‧低濃度的基極區域
524‧‧‧高濃度的基極區域
531~535‧‧‧第一射極區域
536‧‧‧第二射極區域
537‧‧‧第三射極區域
541~543‧‧‧第一集極區域
544~546‧‧‧第二集極區域
610‧‧‧P型半導體層(對角線)
620‧‧‧N型內埋層
630‧‧‧N型槽區域
710‧‧‧P型深井區域
811~814‧‧‧電流路徑
821、822‧‧‧電流路徑
831、832‧‧‧電流路徑
841、842‧‧‧電流路徑
851、852‧‧‧電流路徑
861、862‧‧‧電流路徑
871、872‧‧‧電流路徑
本揭露內容的實施例在考量到所附的圖式以及所附的詳細說明下將會變得更明顯,其中:圖1是描繪一般被採用在半導體裝置中的一側向NPN雙極接面電晶體的平面圖;圖2是描繪根據一實施例的一種側向雙極接面電晶體的平面圖;圖3是根據一實施例的在圖2中所示的側向雙極接面電晶體的沿著圖2的一線I-I'所取的橫截面圖;圖4是描繪在圖2中所示的側向雙極接面電晶體的一主動模式中,介於集極區域與射極區域之間的電流路徑的平面圖;圖5是根據另一實施例的一種側向雙極接面電晶體的橫截面圖;圖6是描繪根據另一實施例的一種側向雙極接面電晶體的平面圖; 圖7是根據一實施例的在圖6中所示的側向雙極接面電晶體的沿著圖6的一線Ⅱ-Ⅱ'所取的橫截面圖;圖8是根據另一實施例的在圖6中所示的側向雙極接面電晶體的沿著圖6的線Ⅱ-Ⅱ'所取的橫截面圖;圖9是根據又一實施例的在圖6中所示的側向雙極接面電晶體的沿著圖6的線Ⅱ-Ⅱ'所取的橫截面圖;以及圖10是描繪在圖6中所示的側向雙極接面電晶體的一主動模式中,介於集極區域與射極區域之間的電流路徑的平面圖。
將會瞭解到的是,儘管例如是"第一"、"第二"、"第三"等等的術語可能在此被使用來描述各種的元件,但是這些元件不應該受限於這些術語。這些術語只是被用來區別一元件與另一元件。因此,在某些實施例中的一第一元件可能在其它實施例中被稱為一第二元件,而不脫離本揭露內容的教示。
同樣將會理解到的是,當一元件被稱為位在另一元件"上"、"之上"、"上面"、"下"、"之下"或是"下面"時,其可以直接接觸所述另一元件、或是至少一介於中間的元件可以存在於兩者之間。於是,在此所用的例如是"上"、"之上"、"上面"、"下"、"之下"、"下面"與類似者的術語只是為了描述特定實施例之目的而已,因而並不欲限制本揭露內容的範疇。
進一步將會理解到的是,當一元件被稱為"連接"或"耦接"至另一元件時,其可以直接連接或耦接至所述另一元件、或是介於中間的元件可以存在。
圖1是描繪一般在半導體裝置中被採用的一側向NPN雙極接面電晶體10的平面圖。參照圖1,所述側向NPN雙極接面電晶體10可包含複數個摻雜的區域,例如是一射極區域(E)12、一基極區域(B)14、以及一集極區域(C)16。所述射極區域(E)12可以是被基極區域(B)14所圍繞,並且所述基極區域(B)14可以是被集極區域(C)16所圍繞。所述射極區域(E)12可以被重摻雜N型雜質,並且所述集極區域(C)16可以被輕摻雜N型雜質。所述基極區域(B)14可以被摻雜P型雜質。在所述側向NPN雙極接面電晶體10中,若一順向偏壓被施加在所述射極區域(E)12與基極區域(B)14之間並且一逆向偏壓被施加在所述基極區域(B)14與集極區域(C)16之間,則集極電流可以如同由箭頭20所指出的從所述集極區域(C)16流向射極區域(E)12。在此種情形中,所述集極電流量可能會受到在所述射極區域(E)12與基極區域(B)14之間的接面面積的影響。換言之,若在所述射極區域(E)12與基極區域(B)14之間的接面面積增加以改善所述側向NPN雙極接面電晶體10的電流驅動能力,則所述側向NPN雙極接面電晶體10所佔用的平面面積亦可能會增加。
圖2是描繪根據一實施例的一種側向雙極接面電晶體100的平面圖。參照圖2,所述側向雙極接面電晶體100可以對應於一側向NPN雙極接面電晶體,並且可包含一共同的基極區域120、複數個被設置在所述共同的基極區域120中的島狀射極區域131~137、以及複數個被設置在所述共同的基極區域120中的島狀集極區域141~146。所述共同的基極區域120可包含一低濃度的基極區域122以及一高濃度的基極區域124。所述低濃度的基極區域122可被輕摻雜P型雜質,並且所述高濃度的基極區域124可被 重摻雜P型雜質。所述低濃度的基極區域122可被設置以圍繞所述高濃度的基極區域124的側壁以及一底表面。在某些實施例中,所述低濃度的基極區域122在一平面圖中可以具有一矩形形狀。類似地,所述高濃度的基極區域124在一平面圖中亦可以具有一矩形形狀。
所述複數個島狀射極區域131~137可以是N型,並且所述複數個島狀集極區域141~146亦可以是N型。所述射極區域131~137的一雜質濃度可以是高於所述集極區域141~146的一雜質濃度。所述射極區域131~137可包含第一射極區域131~135、一第二射極區域136、以及一第三射極區域137。所述第一射極區域131~135可以在一對角線210上被排列成和彼此間隔開,所述對角線210是在一第一對角線方向上從所述高濃度的基極區域124的一左上角朝向所述高濃度的基極區域124的一右下角延伸。所述第二射極區域136可被設置在所述高濃度的基極區域124的一右上角,並且所述第三射極區域137可被設置在所述高濃度的基極區域124的一左下角。所述集極區域141~146可包含第一集極區域141~143以及第二集極區域144~146。所述第一集極區域141~143可被設置在對角線210與第二射極區域136之間,並且可以在所述第一對角線方向上被排列成和彼此間隔開。所述第二集極區域144~146可被設置在對角線210與第三射極區域137之間,並且可以在所述第一對角線方向上被排列成和彼此間隔開。根據上述的射極區域與集極區域的陣列,所述射極區域與集極區域可以是在一垂直於所述第一對角線方向的第二對角線方向上交替地加以排列。
圖3是根據一實施例的在圖2中所示的側向雙極接面電晶體100的沿著圖2的一線I-I'所取的橫截面圖。參照圖2及3,一N型深井 區域104可被設置在一P型基板102的一上方區域中。所述共同的基極區域120的低濃度的基極區域122可被設置在所述深井區域104的一上方區域中。所述射極區域131~137以及集極區域141~146可被設置在所述低濃度的基極區域122的一上方區域中,以和彼此間隔開。所述高濃度的基極區域124可被設置在射極區域131~137以及集極區域141~146的側壁之間。
所述第一射極區域133以及高濃度的基極區域124可以具有相同的接面深度。儘管未顯示在圖3中,所有在圖2中所描繪的射極區域131~137都可以具有和所述高濃度的基極區域124實質相同的接面深度。所述第一集極區域143以及第二集極區域144可以具有一接面深度是大於所述高濃度的基極區域124的一接面深度。所有在圖2中所描繪的集極區域141~146亦可具有實質相同的接面深度。如上所述,第一集極區域143以及第二集極區域144可被輕摻雜N型雜質。因此,所有的集極區域141~146都可以在NMOS電晶體的N型輕摻雜的汲極(LDD)區域(亦即,N型延伸)在所述基板102的相鄰側向雙極接面電晶體100的其它區域中被形成時加以形成。所述第一射極區域133以及高濃度的基極區域124分別可被重摻雜N型雜質以及P型雜質。因此,所述第一射極區域133(亦即,所有的射極區域131~137)可以在所述NMOS電晶體的N型源極/汲極區域在所述基板102的相鄰側向雙極接面電晶體100的其它區域中被形成時加以形成,並且所述高濃度的基極區域124可以在所述NMOS電晶體(或PMOS電晶體)的P型本體接點區域(或P型源極/汲極區域)在所述基板102的相鄰側向雙極接面電晶體100的其它區域中被形成時加以形成。於是,若所述NMOS電晶體的N型LDD區域(亦即,所述N型延伸)是比所述NMOS電晶體的N型源極 /汲極區域以及P型本體接點區域深,則如同在圖3中所繪,所述第一集極區域143以及第二集極區域144可以是比所述高濃度的基極區域124以及第一射極區域133深。
所述深井區域104可被設置以將低濃度的基極區域122與基板102電性隔離。例如,若一被施加至所述深井區域104的電壓高於一被施加至所述低濃度的基極區域122的電壓,則一由所述深井區域104以及低濃度的基極區域122所構成的寄生的PN二極體可被逆向偏壓,以將所述低濃度的基極區域122與基板102電性隔離。換言之,所述低濃度的基極區域122可以與被設置在所述基板102中相鄰深井區域104的其它裝置電性隔離,並且即使所述側向雙極接面電晶體100在運作,所述基板102的電位也不會變動。
所述第一射極區域133可以電連接至一射極端子E。儘管圖3是描繪其中只有所述第一射極區域133電連接至射極端子E的一橫截面圖,但是所有在圖2中所描繪的射極區域131~137都可以電連接至所述射極端子E。所述第一及第二集極區域143及144可以電連接至一集極端子C。更明確地說,所有在圖2中所描繪的集極區域141~146都可以電連接至所述集極端子C。所述高濃度的基極區域124可以電連接至一基極端子B。因為所述低濃度的基極區域122以及高濃度的基極區域124都是P型,因此一偏壓電壓可以從所述基極端子B,透過所述高濃度的基極區域124而被發送至低濃度的基極區域122。
若一順向偏壓被施加在所述射極端子E與基極端子B之間,並且一逆向偏壓被施加在所述集極端子C與基極端子B之間,則所述 側向雙極接面電晶體100可以運作在一主動模式中。在所述側向NPN雙極接面電晶體100的主動模式中,對應於電流的主要的(dominant)載子(或是多數載子)的電子可以從所述射極端子E朝向所述集極端子C移動。於是,集極電流可以從所述集極端子C流向所述射極端子E。明確地說,如同藉由一箭頭311所指出的,所述集極電流的一部分可以從所述第一集極區域143流向所述第一射極區域133。再者,如同藉由一箭頭312所指出的,所述集極電流的另一部分可以從所述第二集極區域144流向所述第一射極區域133。
圖4是描繪在圖2中所示的側向雙極接面電晶體100的一主動模式中,在所述集極區域與射極區域之間的電流路徑的平面圖。在圖4中,和在圖2中所用的相同的元件符號是表示相同的元件。因此,和在圖2中所繪的相同的元件的說明在此實施例中將會被省略、或是被簡略地提及。
參照圖4,如同參考圖3所述的,被設置在所述高濃度的基極區域124的一中央區域的第一射極區域133可以透過所述電流路徑311及312以從所述第一及第二集極區域143及144接收集極電流。類似地,所述第一射極區域133可以透過一電流路徑313以從被設置在所述第一射極區域133的一上方側的第一集極區域141接收集極電流,並且可以透過一電流路徑314以從被設置在所述第一射極區域133的一下方側的第二集極區域146接收集極電流。因此,當從圖4的一平面圖觀之,到達所述第一射極區域133的電流路徑311、312、313及314分別可以面對所述第一射極區域133的四個側壁。
所述第一射極區域132可以透過一電流路徑321以從所述第 一集極區域142接收集極電流,並且可以透過一電流路徑322以從所述第二集極區域145接收集極電流。因此,當從圖4的一平面圖觀之,到達所述第一射極區域132的電流路徑321及322分別可以面對所述第一射極區域132的一右側壁以及一下方側壁。此外,所述第一射極區域131可以透過一電流路徑331以從所述第一集極區域141接收集極電流,並且可以透過一電流路徑332以從所述第二集極區域144接收集極電流。因此,當從圖4的一平面圖觀之,到達所述第一射極區域131的電流路徑331及332分別可以面對所述第一射極區域131的一右側壁以及一下方側壁。
所述第一射極區域134可以透過一電流路徑341以從所述第一集極區域142接收集極電流,並且可以透過一電流路徑342以從所述第二集極區域145接收集極電流。因此,當從圖4的一平面圖觀之,到達所述第一射極區域134的電流路徑341及342分別可以面對所述第一射極區域134的一上方側壁以及一左側壁。此外,所述第一射極區域135可以透過一電流路徑351以從所述第一集極區域143接收集極電流,並且可以透過一電流路徑352以從所述第二集極區域146接收集極電流。因此,當從圖4的一平面圖觀之,到達所述第一射極區域135的電流路徑351及352分別可以面對所述第一射極區域135的一上方側壁以及一左側壁。
所述第二射極區域136可以透過一電流路徑361以從所述第一集極區域141接收集極電流,並且可以透過一電流路徑362以從所述第一集極區域143接收集極電流。因此,當從圖4的一平面圖觀之,到達所述第一射極區域136的電流路徑361及362分別可以面對所述第二射極區域136的一左側壁以及一下方側壁。類似地,所述第三射極區域137可以透過一 電流路徑371以從所述第二集極區域144接收集極電流,並且可以透過一電流路徑372以從所述第二集極區域146接收集極電流。因此,當從圖4的一平面圖觀之,到達所述第一射極區域137的電流路徑371及372分別可以面對所述第三射極區域137的一上方側壁以及一右側壁。
如上所述,側向雙極接面電晶體100可被配置以在所述射極端子E(亦即,射極區域)以及所述集極端子C(亦即,集極區域)之間具有十六個電流路徑。換言之,在相同的平面面積中,所述側向雙極接面電晶體100可被設計以在所述射極端子E(亦即,射極區域)以及所述集極端子C(亦即,集極區域)之間具有十六個電流路徑,而在圖1中所示的一般雙極接面電晶體10在所述射極端子E(亦即,射極區域12)以及所述集極端子C(亦即,集極區域16)之間只有四個電流路徑20。在此例中,所述側向雙極接面電晶體100的射極-基極接面面積的每一個可能是小於在圖1中所示的一般雙極接面電晶體10的一射極-基極接面面積。然而,所述側向雙極接面電晶體100的射極-基極接面面積的總數可以是在圖1中所示的一般雙極接面電晶體10的射極-基極接面面積的總數的七倍。因此,相較於在圖1中所示的一般雙極接面電晶體10,所述側向雙極接面電晶體100的電流驅動能力可加以改善。
圖5是根據另一實施例的一種側向雙極接面電晶體400的橫截面圖。在圖5中,和在圖2及3所用的相同的元件符號是表示相同的元件。
參照圖2及5,一P型半導體層410可被設置在一P型基板102的一上方區域中。所述P型半導體層410可以利用一磊晶製程來加以形 成。一N型內埋層420可被設置在所述半導體層410與基板102之間。在所述內埋層420中的雜質可以在所述半導體層410被形成時加以激活,並且垂直地擴散到所述半導體層410以及基板102之中。所述內埋層420的邊緣可以接觸一N型槽(sink)區域430的一下端。所述槽區域430可以向上地延伸以貫穿所述半導體層410。儘管未顯示在圖5中,一N型吸收接點區域可被設置在所述槽區域430的一上方區域中。由所述槽區域430以及內埋層420所圍繞的半導體層410可以作用為一低濃度的基極區域122。若超過某一位準的一正電壓被施加至所述槽區域430及內埋層420並且所述半導體層410被接地,則因為所述槽區域430及內埋層420的存在,所述低濃度的基極區域122可以與被設置在所述基板102或半導體層410中的其它裝置電性隔離,因而即使被製造在所述低濃度的基極區域122中的側向雙極接面電晶體400運作時,所述基板102的電位也不會變動。
一第一射極區域133、一第一集極區域143以及一第二集極區域144可被設置在所述低濃度的基極區域122的一上方區域中而為間隔開的。一高濃度的基極區域124可被設置在所述第一射極區域133以及所述第一及第二集極區域143及144的側壁之間。所述第一射極區域133以及高濃度的基極區域124可以具有相同的接面深度。儘管未顯示在圖5中,如同在圖2及3中所繪,所述側向雙極接面電晶體400可包含複數個具有和所述高濃度的基極區域124實質相同的接面深度的射極區域。所述第一集極區域143以及第二集極區域144可以具有一接面深度是大於所述高濃度的基極區域124的一接面深度。如同在圖2及3中所繪,所述側向雙極接面電晶體400可包含複數個具有和所述第一及第二集極區域143及144實質相同的接 面深度的集極區域。
所述第一射極區域133可以電連接至一射極端子E。儘管圖5是描繪其中只有所述第一射極區域133電連接至射極端子E的一橫截面圖,但是所有的射極區域都可以電連接至所述射極端子E。所述第一及第二集極區域143及144可以電連接至一集極端子C。更明確地說,所有的集極區域都可以電連接至所述集極端子C。所述高濃度的基極區域124可以電連接至一基極端子B。因為所述低濃度的基極區域122以及高濃度的基極區域124兩者都是P型,因此一偏壓電壓可以從所述基極端子B,透過所述高濃度的基極區域124而甚至被發送至所述低濃度的基極區域122。
若一順向偏壓被施加在所述射極端子E與基極端子B之間,並且一逆向偏壓被施加在所述集極端子C與基極端子B之間,則所述側向雙極接面電晶體400可以運作在一主動模式中。在所述側向NPN雙極接面電晶體400的主動模式中,對應於電流的主要的載子(或是多數載子)的電子可以從所述射極端子E朝向所述集極端子C移動。於是,集極電流可以從所述集極端子C流向所述射極端子E。明確地說,如同由一箭頭311所指出的,所述集極電流的一部分可以從所述第一集極區域143流向所述第一射極區域133。再者,如同由一箭頭312所指出的,所述集極電流的另一部分可以從所述第二集極區域144流向所述第一射極區域133。所述側向NPN雙極接面電晶體400可以呈現和參考圖4所述的相同的電流路徑。
圖6是描繪根據另一實施例的一種側向雙極接面電晶體500的平面圖。參照圖6,所述側向雙極接面電晶體500可以對應於一側向PNP雙極接面電晶體,並且可包含一共同的基極區域520、複數個被設置在所述 共同的基極區域520中的島狀射極區域531~537、以及複數個被設置在所述共同的基極區域520中的島狀集極區域541~546。所述共同的基極區域520可包含一低濃度的基極區域522以及一高濃度的基極區域524。所述低濃度的基極區域522可被輕摻雜N型雜質,並且所述高濃度的基極區域524可被重摻雜N型雜質。所述低濃度的基極區域522可被設置以圍繞所述高濃度的基極區域524的側壁以及一底表面。在某些實施例中,所述低濃度的基極區域522在一平面圖中可以具有一矩形形狀。類似地,所述高濃度的基極區域524在一平面圖中亦可具有一矩形形狀。
所述複數個島狀射極區域531~537可以是P型,並且所述複數個島狀集極區域541~546亦可以是P型。所述射極區域531~537的一雜質濃度可以是高於所述集極區域541~546的一雜質濃度。所述射極區域531~537可包含第一射極區域531~535、一第二射極區域536、以及一第三射極區域537。所述第一射極區域531~535可以在一對角線610上被排列成和彼此間隔開,所述對角線610是在一第一對角線方向上從所述高濃度的基極區域524的一左上角朝向所述高濃度的基極區域524的一右下角延伸。所述第二射極區域536可被設置在高濃度的基極區域524的一右上角,並且所述第三射極區域537可被設置在高濃度的基極區域524的一左下角。所述集極區域541~546可包含第一集極區域541~543以及第二集極區域544~546。所述第一集極區域541~543可被設置在所述對角線610與第二射極區域536之間,並且可以在所述第一對角線方向上被排列成和彼此間隔開。所述第二集極區域544~546可被設置在所述對角線610與第三射極區域537之間,並且可以在所述第一對角線方向上被排列成和彼此間隔開。根據上述的射 極區域以及集極區域的陣列,所述射極區域以及集極區域可以是在一垂直於所述第一對角線方向的第二對角線方向上交替地加以排列。
圖7是根據一實施例的在圖6中所示的側向雙極接面電晶體500的沿著圖6的一線Ⅱ-Ⅱ'所取的橫截面圖。儘管未顯示在圖6中,一第一P型深井區域504可被設置在一P型基板502的一上方區域中。所述第一P型深井區域504可以在所述基板502中的相鄰側向PNP雙極接面電晶體500的其它裝置的P型井區域被形成時加以形成。因此,若其它裝置是在無任何P型井區域下被形成,則所述側向PNP雙極接面電晶體500可以在無所述第一P型深井區域504下加以形成。所述共同的基極區域520的低濃度的基極區域522可被設置在所述第一P型深井區域504的一上方區域中。所述射極區域531~537以及集極區域541~546可被設置在所述低濃度的基極區域522的一上方區域中,以和彼此間隔開。所述高濃度的基極區域524可被設置在射極區域531~537以及集極區域541~546的側壁之間。
所述第一射極區域533以及高濃度的基極區域524可以具有相同的接面深度。儘管未顯示在圖7中,所有在圖6中描繪的射極區域531~537都可以具有和所述高濃度的基極區域524實質相同的接面深度。所述第一集極區域543以及第二集極區域544可以具有一接面深度是大於所述高濃度的基極區域524的一接面深度。所有在圖6中描繪的集極區域541~546亦可具有實質相同的接面深度。如上所述的,所述第一集極區域543以及第二集極區域544可被輕摻雜P型雜質。因此,所有的集極區域541~546都可以在PMOS電晶體的P型輕摻雜汲極(LDD)區域(亦即,P型延伸)在所述基板502的相鄰側向雙極接面電晶體500的其它區域中被形成時加以形 成。所述第一射極區域533以及高濃度的基極區域524分別可被重摻雜P型雜質及N型雜質。因此,所述第一射極區域533(亦即,所有的射極區域531~537)可以在所述PMOS電晶體的P型源極/汲極區域在所述基板502的相鄰所述側向雙極接面電晶體500的其它區域中被形成時加以形成,並且所述高濃度的基極區域524可以在所述PMOS電晶體(或NMOS電晶體)的N型本體接點區域(或N型源極/汲極區域)在所述基板502的相鄰側向雙極接面電晶體500的其它區域中被形成時加以形成。於是,若所述PMOS電晶體的P型LDD區域(亦即,所述P型延伸)是比所述PMOS電晶體的P型源極/汲極區域及N型本體接點區域深,則如同在圖7中所繪,所述第一集極區域543以及第二集極區域544可被形成為比所述高濃度的基極區域524以及第一射極區域533深。
由於所述第一深井區域504及/或基板502是P型而且所述低濃度的基極區域522是N型,因此一寄生的P-N二極體可被設置在所述基板502與低濃度的基極區域522之間。因此,若一被施加至所述第一深井區域504及/或基板502的電壓低於一被施加至所述低濃度的基極區域522的電壓,則所述寄生的P-N二極體可被逆向偏壓。於是,所述低濃度的基極區域522可以和被設置在所述基板502中的相鄰所述第一深井區域504的其它裝置電性隔離,並且即使所述側向雙極接面電晶體500運作時,所述基板502的電位也不會變動。
所述第一射極區域533可以電連接至一射極端子E。儘管圖7是描繪其中只有所述第一射極區域533電連接至所述射極端子E的一橫截面圖,但是所有在圖6中描繪的射極區域531~537都可以電連接至所述射極 端子E。所述第一及第二集極區域543及544可以電連接至一集極端子C。更明確地說,所有在圖6中描繪的集極區域541~546都可以電連接至所述集極端子C。所述高濃度的基極區域524可以電連接至一基極端子B。因為所述低濃度的基極區域522以及高濃度的基極區域524兩者都是N型,因此一偏壓電壓可以從所述基極端子B,透過所述高濃度的基極區域524而甚至被發送至所述低濃度的基極區域522。
若一順向偏壓被施加在所述射極端子E與基極端子B之間,並且一逆向偏壓被施加在所述集極端子C與基極端子B之間,則所述側向雙極接面電晶體500可以運作在一主動模式中。在所述側向PNP雙極接面電晶體500的主動模式中,對應於電流的主要的載子(或是多數載子)的電洞可以從所述射極端子E朝向所述集極端子C移動。於是,集極電流可以從所述射極端子E流向所述集極端子C。
圖8是根據另一實施例的在圖6中所示的側向雙極接面電晶體500的沿著圖6的線Ⅱ-Ⅱ'所取的橫截面圖。在圖8中,和在圖6及7中所用的相同的元件符號是表示相同的元件。儘管未顯示在圖6中,一第一P型深井區域504可被設置在一P型基板502的一上方區域中。所述第一P型深井區域504的側壁以及一底表面可以由被設置在所述基板502中的一第二N型深井區域503所圍繞。換言之,所述第二N型深井區域503可以在所述基板502的一頂表面露出,並且所述第一P型深井區域504亦可以在所述基板502的頂表面露出。所述共同的基極區域520的低濃度的基極區域522可被設置在所述第一P型深井區域504的一上方區域中。所述射極區域531~537以及集極區域541~546可被設置在所述低濃度的基極區域522的一 上方區域中,以和彼此間隔開。所述共同的基極區域520的高濃度的基極區域524可被設置在所述射極區域531~537以及集極區域541~546的側壁之間。
所述第一射極區域533以及高濃度的基極區域524可以具有相同的接面深度。儘管未顯示在圖8中,所有在圖6中描繪的射極區域531~537都可以具有和所述高濃度的基極區域524實質相同的接面深度。所述第一集極區域543以及第二集極區域544可以具有一接面深度是大於所述高濃度的基極區域524的一接面深度。所有在圖6中描繪的集極區域541~546亦可具有實質相同的接面深度。如上所述的,所述第一集極區域543以及第二集極區域544可被輕摻雜P型雜質。因此,所有的集極區域541~546都可以在PMOS電晶體的P型輕摻雜汲極(LDD)區域(亦即,P型延伸)在所述基板502的相鄰側向雙極接面電晶體500的其它區域中被形成時加以形成。所述第一射極區域533以及高濃度的基極區域524分別可被重摻雜P型雜質及N型雜質。因此,所述第一射極區域533(亦即,所有的射極區域531~537)可以在所述PMOS電晶體的P型源極/汲極區域在所述基板502的相鄰側向雙極接面電晶體500的其它區域中被形成時加以形成,並且所述高濃度的基極區域524可以在所述PMOS電晶體(或NMOS電晶體)的N型本體接點區域(或N型源極/汲極區域)在所述基板502的相鄰側向雙極接面電晶體500的其它區域中被形成時加以形成。於是,若所述PMOS電晶體的P型LDD區域(亦即,所述P型延伸)比所述PMOS電晶體的P型源極/汲極區域以及N型本體接點區域深,則如同在圖8中所繪,所述第一集極區域543以及第二集極區域544可以是比所述高濃度的基極區域524以及第一射極區 域533深。
一第一寄生的P-N二極體可被設置在所述第一P型深井區域504以及低濃度的基極區域522之間。此外,一第二寄生的P-N二極體可被設置在所述第一P型深井區域504以及第二N型深井區域503之間。因此,若一被施加至所述低濃度的基極區域522的電壓高於一被施加至所述第一深井區域504的電壓,則所述第一寄生的P-N二極體可被逆向偏壓,以將所述低濃度的基極區域522與所述基板502電性隔離。再者,若一被施加至所述第二深井區域503的電壓高於一被施加至所述第一深井區域504的電壓,則所述第二寄生的P-N二極體亦可被逆向偏壓,以將所述第一深井區域504與所述基板502電性隔離。在任一種情形中,所述低濃度的基極區域522都可以與被設置在所述基板502中的相鄰第一深井區域504的其它裝置電性隔離,因而即使所述側向雙極接面電晶體500運作時,所述基板502的電位也不會變動。
所述第一射極區域533可以電連接至一射極端子E。儘管圖8是描繪其中只有所述第一射極區域533電連接至所述射極端子E的一橫截面圖,但是所有在圖6中描繪的射極區域531~537都可以電連接至所述射極端子E。所述第一及第二集極區域543及544可以電連接至一集極端子C。更明確地說,所有在圖6中描繪的集極區域541~546都可以電連接至所述集極端子C。所述高濃度的基極區域524可以電連接至一基極端子B。因為所述低濃度的基極區域522以及高濃度的基極區域524兩者都是N型,因此一偏壓電壓可以從所述基極端子B,透過所述高濃度的基極區域524而被發送至所述低濃度的基極區域522。若一順向偏壓被施加在所述射極端子E與 基極端子B之間,並且一逆向偏壓被施加在所述集極端子C與基極端子B之間,則所述側向雙極接面電晶體500可以運作在一主動模式中。在所述側向PNP雙極接面電晶體500的主動模式中,對應於電流的主要的載子(或是多數載子)的電洞可以從所述射極端子E朝向所述集極端子C移動。於是,集極電流可以從所述射極端子E流向所述集極端子C。
圖9是根據另一實施例的在圖6中所示的側向雙極接面電晶體500的沿著圖6的線Ⅱ-Ⅱ'所取的橫截面圖。在圖9中,所用的元件符號是表示和圖6、7及8相同的元件。儘管未顯示在圖6中,一P型半導體層610可被設置在一P型基板502的一上方區域中。所述P型半導體層610可以利用一磊晶製程來加以形成。一N型內埋層620可被設置在所述半導體層610與基板502之間。在所述半導體層610被形成時,在內埋層620中的雜質可被激活並且垂直地擴散到所述半導體層610以及基板502之中。所述內埋層620的邊緣可以接觸一N型槽區域630的一下端。所述槽區域630可以向上地延伸,以貫穿所述半導體層610。儘管未顯示在圖9中,一N型吸收接點區域可被設置在所述槽區域630的一上方區域中。由所述槽區域630以及內埋層620所圍繞的半導體層610可以作用為一P型深井區域710。所述低濃度的基極區域522可被設置在所述深井區域710的一上方區域中。若一被施加至所述槽區域630以及內埋層620的電壓高於一被施加至所述深井區域710的電壓,則所述低濃度的基極區域522可以與被設置在基板502或是半導體層610中的其它裝置電性隔離,並且即使在所述低濃度的基極區域522中所製造的側向雙極接面電晶體500運作時,所述基板502的電位也不會變動。
所述第一射極區域533、第一集極區域543以及第二集極區域544可被設置在所述低濃度的基極區域522的一上方區域中,以和彼此間隔開。所述高濃度的基極區域524可被設置在所述第一射極區域533以及所述第一及第二集極區域543及544的側壁之間。所述第一射極區域533以及高濃度的基極區域524可以具有相同的接面深度。儘管未顯示在圖9中,所有在圖6中描繪的射極區域531~537可以具有和所述高濃度的基極區域524實質相同的接面深度。所述第一集極區域543以及第二集極區域544可以具有一接面深度是大於所述高濃度的基極區域524的一接面深度。所有在圖6中描繪的集極區域541~546亦可具有實質相同的接面深度。
所述第一射極區域533可以電連接至一射極端子E。儘管圖9是描繪其中只有所述第一射極區域533電連接至所述射極端子E的一橫截面圖,但是所有在圖6中描繪的射極區域531~537都可以電連接至所述射極端子E。所述第一及第二集極區域543及544可以電連接至一集極端子C。更明確地說,所有在圖6中描繪的集極區域541~546都可以電連接至所述集極端子C。所述高濃度的基極區域524可以電連接至一基極端子B。因為所述低濃度的基極區域522以及高濃度的基極區域524兩者都是P型,因此一偏壓電壓可以從所述基極端子B,透過所述高濃度的基極區域524而甚至被發送至所述低濃度的基極區域522。若一順向偏壓被施加在所述射極端子E與基極端子B之間,並且一逆向偏壓被施加在所述集極端子C與基極端子B之間,則所述側向雙極接面電晶體500可以運作在一主動模式中。在所述側向PNP雙極接面電晶體500的主動模式中,對應於電流的主要的載子(或是多數載子)的電洞可以從所述射極端子E朝向所述集極端子C移動。於 是,集極電流可以從所述射極端子E流向所述集極端子C。
圖10是描繪在圖6中所示的側向雙極接面電晶體500的一主動模式中,在集極區域與射極區域之間的電流路徑的平面圖。在圖10中,和在圖6中所用的相同的元件符號是表示相同的元件。因此,和在圖6中所繪的相同的元件的說明在此實施例中將會被省略、或是被簡略地提及。
參照圖10,被設置在所述高濃度的基極區域524的一中央區域的第一射極區域533可以分別透過電流路徑811及812而朝向所述第一及第二集極區域543及544發射所述載子(例如,電洞)。再者,所述第一射極區域533可以透過一電流路徑813而朝向被設置在所述第一射極區域533的一上方側的第一集極區域541發射所述載子(例如,電洞),並且可以透過一電流路徑814而朝向被設置在所述第一射極區域533的一下方側的第二集極區域546發射所述載子(例如,電洞)。因此,所述電流路徑811、812、813及814可以從所述第一射極區域533的四個側壁分別朝向所述集極區域543、544、541及546來延伸。
所述第一射極區域532可以透過一電流路徑821而朝向所述第一集極區域542發射所述載子(例如,電洞),並且可以透過一電流路徑822而朝向所述第二集極區域545發射所述載子(例如,電洞)。因此,所述電流路徑821及822可以從所述第一射極區域532的一右側壁以及一下方側壁分別朝向所述第一及第二集極區域542及545來延伸。所述第一射極區域531可以透過一電流路徑831而朝向所述第一集極區域541發射所述載子(例如,電洞),並且可以透過一電流路徑832而朝向所述第二集極區域544發射所述載子(例如,電洞)。因此,所述電流路徑831及832可以從所述第一 射極區域531的一右側壁以及一下方側壁分別朝向所述第一及第二集極區域541及544來延伸。
所述第一射極區域534可以透過一電流路徑841而朝向所述第一集極區域542發射所述載子(例如,電洞),並且可以透過一電流路徑842而朝向所述第二集極區域545發射所述載子(例如,電洞)。因此,所述電流路徑841及842可以從所述第一射極區域534的一上方側壁以及一左側壁分別朝向所述第一及第二集極區域542及545來延伸。所述第一射極區域535可以透過一電流路徑851而朝向所述第一集極區域543發射所述載子(例如,電洞),並且可以透過一電流路徑852而朝向所述第二集極區域546發射所述載子(例如,電洞)。因此,所述電流路徑851及852可以從所述第一射極區域535的一上方側壁以及一左側壁分別朝向所述第一及第二集極區域543及546來延伸。
所述第二射極區域536可以透過一電流路徑861而朝向所述第一集極區域541發射所述載子(例如,電洞),並且可以透過一電流路徑862而朝向所述第一集極區域543發射所述載子(例如,電洞)。因此,所述電流路徑861及862可以從所述第二射極區域536的一左側壁以及一下方側壁分別朝向所述第一集極區域541及543來延伸。所述第三射極區域537可以透過一電流路徑871而朝向所述第二集極區域544發射所述載子(例如,電洞),並且可以透過一電流路徑872而朝向所述第二集極區域546發射所述載子(例如,電洞)。因此,所述電流路徑871及872可以從所述第三射極區域537的一上方側壁以及一右側壁分別朝向所述第二集極區域544及546來延伸。
如上所述的,所述側向雙極接面電晶體500可被配置以在所述射極端子E(亦即,射極區域)以及所述集極端子C(亦即,集極區域)之間具有十六個電流路徑。換言之,在相同的平面面積中,所述側向雙極接面電晶體500可被設計以在所述射極端子E(亦即,射極區域)以及所述集極端子C(亦即,集極區域)之間具有十六個電流路徑,而在圖1中所示的一般雙極接面電晶體10在所述射極端子E(亦即,射極區域12)以及所述集極端子C(亦即,集極區域16)之間只有四個電流路徑20。因此,相較於在圖1中所示的一般雙極接面電晶體10,所述側向雙極接面電晶體500的電流驅動能力可加以改善。
本揭露內容的實施例已經在以上為了舉例說明的目的而被揭露。所述技術中具有通常技能者將會體認到各種的修改、添加及替代都是可能的,而不脫離如同在所附的申請專利範圍中揭露的本發明的範疇及精神。

Claims (19)

  1. 一種雙極接面電晶體,其包括:一共同的基極區域;複數個射極區域,其被設置在所述共同的基極區域中並且在一第一對角線方向上被排列成彼此間隔開的;以及複數個集極區域,其被設置在所述共同的基極區域中並且在所述第一對角線方向上被排列成彼此間隔開的,其中所述複數個射極區域以及所述複數個集極區域是在一第二對角線方向上交替地加以排列,其中所述共同的基極區域包括:被設置在所述複數個射極區域以及所述複數個集極區域的側壁之間的一高濃度的基極區域以及圍繞所述高濃度的基極區域、所述複數個射極區域以及所述複數個集極區域的一低濃度的基極區域,以及其中所述高濃度的基極區域的一第一側直接接觸所述集極區域,並且所述高濃度的基極區域的一第二側直接接觸所述射極區域。
  2. 如申請專利範圍第1項的雙極接面電晶體,其中所述共同的基極區域是被設置以圍繞所述複數個射極區域的側壁及底表面、以及所述複數個集極區域的側壁及底表面。
  3. 如申請專利範圍第1項的雙極接面電晶體,其中所述高濃度的基極區域以及所述低濃度的基極區域是P型,並且所述複數個射極區域以及所述複數個集極區域是N型。
  4. 如申請專利範圍第3項的雙極接面電晶體,其進一步包括:一深井區域,其圍繞所述低濃度的基極區域的側壁以及一底表面,並且被設置在一基板中。
  5. 如申請專利範圍第3項的雙極接面電晶體,其進一步包括:一內埋層,其被設置在所述低濃度的基極區域之下;以及一槽區域,其被設置以接觸所述低濃度的基極區域的側壁以及所述內埋層的邊緣。
  6. 如申請專利範圍第5項的雙極接面電晶體,其中所述內埋層以及所述槽區域是N型。
  7. 如申請專利範圍第6項的雙極接面電晶體,其中所述低濃度的基極區域是一磊晶層的一部分。
  8. 如申請專利範圍第7項的雙極接面電晶體,其中所述內埋層是被設置在所述磊晶層以及一基板之間。
  9. 如申請專利範圍第1項的雙極接面電晶體,其中所述高濃度的基極區域以及所述低濃度的基極區域是N型,並且所述複數個射極區域以及所述複數個集極區域是P型。
  10. 如申請專利範圍第9項的雙極接面電晶體,其進一步包括:一第一深井區域,其圍繞所述低濃度的基極區域的側壁以及一底表面,並且被設置在一基板中。
  11. 如申請專利範圍第10項的雙極接面電晶體,其進一步包括:一第二深井區域,其被設置在所述基板中,並且圍繞所述第一深井區域的側壁以及一底表面。
  12. 如申請專利範圍第10項的雙極接面電晶體,其進一步包括:一內埋層,其被設置在所述第一深井區域之下;以及一槽區域,其被設置成接觸所述第一深井區域的側壁以及所述內埋層的邊緣。
  13. 如申請專利範圍第12項的雙極接面電晶體,其中所述內埋層以及所述槽區域是N型。
  14. 如申請專利範圍第13項的雙極接面電晶體,其中所述第一深井區域是一磊晶層的一部分。
  15. 如申請專利範圍第14項的雙極接面電晶體,其中所述內埋層是被設置在所述磊晶層以及所述基板之間。
  16. 如申請專利範圍第1項的雙極接面電晶體,其中所述第一及第二對角線方向是彼此垂直的。
  17. 如申請專利範圍第1項的雙極接面電晶體,其中所述共同的基極區域在一平面圖中具有一矩形形狀。
  18. 如申請專利範圍第17項的雙極接面電晶體,其中所述複數個射極區域包含:第一射極區域,其被排列在一對角線上,所述對角線是從所述共同的基極區域的一左上角朝向所述共同的基極區域的一右下角的延伸;一第二射極區域,其被設置在所述共同的基極區域的一右上角;以及一第三射極區域,其被設置在所述共同的基極區域的一左下角。
  19. 如申請專利範圍第18項的雙極接面電晶體,其中所述複數個集極區域包含:第一集極區域,其被設置在所述對角線以及所述第二射極區域之間,並且被排列在所述第一對角線方向上;以及第二集極區域,其被設置在所述對角線以及所述第三射極區域之間,並且被排列在所述第一對角線方向上。
TW104114110A 2014-11-07 2015-05-04 具有高電流驅動能力的側向雙極接面電晶體 TWI671899B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2014-0154785 2014-11-07
KR1020140154785A KR102254766B1 (ko) 2014-11-07 2014-11-07 높은 전류구동능력을 갖는 수평형 바이폴라 접합 트랜지스터

Publications (2)

Publication Number Publication Date
TW201618298A TW201618298A (zh) 2016-05-16
TWI671899B true TWI671899B (zh) 2019-09-11

Family

ID=55912911

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104114110A TWI671899B (zh) 2014-11-07 2015-05-04 具有高電流驅動能力的側向雙極接面電晶體

Country Status (4)

Country Link
US (1) US9349846B1 (zh)
KR (1) KR102254766B1 (zh)
CN (1) CN106206696B (zh)
TW (1) TWI671899B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI655746B (zh) * 2015-05-08 2019-04-01 創意電子股份有限公司 二極體與二極體串電路
TWI674678B (zh) * 2015-12-07 2019-10-11 聯華電子股份有限公司 二極體結構
GB2561388B (en) 2017-04-13 2019-11-06 Raytheon Systems Ltd Silicon carbide integrated circuit
GB2561390B (en) 2017-04-13 2020-03-11 Raytheon Systems Ltd Silicon carbide transistor
CN107895739A (zh) * 2017-12-07 2018-04-10 湖南大学 一种适合单片集成的高速高增益横向bjt结构及制备方法
US10811497B2 (en) 2018-04-17 2020-10-20 Silanna Asia Pte Ltd Tiled lateral BJT
US10700187B2 (en) 2018-05-30 2020-06-30 Silanna Asia Pte Ltd Tiled lateral thyristor
US11290666B2 (en) * 2020-05-20 2022-03-29 Pixart Imaging Incorporation Multi-beta pixel circuit and image sensor circuit using same
GB2612643A (en) * 2021-11-08 2023-05-10 Search For The Next Ltd A novel transistor device
US20220352317A1 (en) * 2021-04-29 2022-11-03 Texas Instruments Incorporated Repeated emitter design for achieving scalable lateral pnp behavior

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100301453A1 (en) * 2009-06-02 2010-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. High-Voltage BJT Formed Using CMOS HV Processes
US20140159207A1 (en) * 2012-12-11 2014-06-12 Infineon Technologies Ag ESD Protection Structure, Integrated Circuit and Semiconductor Device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970018353A (ko) 1995-09-22 1997-04-30 김광호 래터럴 바이폴라 트랜지스터(Lateral Bipolar Transistor) 및 그 제조방법
JP4024736B2 (ja) * 2003-09-12 2007-12-19 株式会社東芝 ラテラル型半導体装置
US7701038B2 (en) * 2005-10-31 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. High-gain vertex lateral bipolar junction transistor
US8143644B2 (en) * 2008-05-28 2012-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Bipolar device compatible with CMOS process technology
EP2761660B1 (en) * 2012-01-18 2017-09-27 Fairchild Semiconductor Corporation Bipolar junction transistor with spacer layer and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100301453A1 (en) * 2009-06-02 2010-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. High-Voltage BJT Formed Using CMOS HV Processes
US20140159207A1 (en) * 2012-12-11 2014-06-12 Infineon Technologies Ag ESD Protection Structure, Integrated Circuit and Semiconductor Device

Also Published As

Publication number Publication date
CN106206696A (zh) 2016-12-07
CN106206696B (zh) 2020-09-22
TW201618298A (zh) 2016-05-16
KR20160055381A (ko) 2016-05-18
US20160133731A1 (en) 2016-05-12
US9349846B1 (en) 2016-05-24
KR102254766B1 (ko) 2021-05-25

Similar Documents

Publication Publication Date Title
TWI671899B (zh) 具有高電流驅動能力的側向雙極接面電晶體
US6707104B2 (en) Lateral high-breakdown-voltage transistor
US10818782B2 (en) Insulated-gate bipolar transistor (IGBT) including a branched gate trench
US20090230500A1 (en) Semiconductor device
US9559094B2 (en) Semiconductor device and integrated circuit
JP5132077B2 (ja) 半導体装置
JP2009188178A (ja) 半導体装置
US8264037B2 (en) Semiconductor device and method of manufacturing semiconductor device
US10262997B2 (en) High-voltage LDMOSFET devices having polysilicon trench-type guard rings
US8455953B2 (en) Semiconductor device and method of manufacturing semiconductor device
US9029952B2 (en) Semiconductor structure and method of manufacturing the same
JP7013668B2 (ja) 半導体装置
US9972615B1 (en) Semiconductor device for electrostatic discharge protection
JP2010225814A (ja) 半導体装置
US9153570B2 (en) ESD tolerant I/O pad circuit including a surrounding well
TWI614891B (zh) 高壓半導體裝置
US8669639B2 (en) Semiconductor element, manufacturing method thereof and operating method thereof
US9608097B2 (en) Insulated gate bipolar transistor amplifier circuit
JP2017045874A (ja) 半導体装置
US8455980B2 (en) Schottky-clamped bipolar transistor with reduced self heating
JP7243795B2 (ja) 半導体装置
CN105810727B (zh) 一种双极型晶体管
KR101519548B1 (ko) 정합 특성 향상을 위한 쌍극성 접합 트랜지스터
JP2016025155A (ja) 半導体装置
CN105810726A (zh) 一种半导体三极管