TWI667816B - 電阻式記憶體元件及其製作方法 - Google Patents

Abstract

一種電阻式記憶體元件(resistive memory)包括：第一電極層、電阻轉態層(resistance switching layer)以及第二電極層。電阻轉態層位於第一電極層上，且包括三元過渡金屬氧化物(ternary transition metal oxide)。第二電極層，位於該電阻轉態層上。

Description

電阻式記憶體元件及其製作方法

本揭露書是有關於一種非揮發性記憶體(non-volatile memory，NVM)及其製作方法。特別是有關於一種電阻式記憶體元件(resistive memory)及其製作方法。

非揮發性記憶體元件，具有在移除電源時亦不丟失儲存於記憶單元中之資訊的特性。目前較被廣泛使用的是屬於採用電荷儲存式(charge trap)的電荷儲存式快閃(Charge Trap Flash，CTF)記憶體元件。然而，隨著記憶體元件的積集密度增加，元件關鍵尺寸(critical size)和間隔(pitch)縮小，電荷儲存式快閃記憶體元件面臨其物理極限，而無法動作。

電阻式記憶體元件，例如電阻式隨機存取記憶體元件(Resistive random-access memory，ReRAM)，是透過向記憶元件的金屬氧化物薄膜施加脈衝電壓，以產生電阻差值來作為資訊儲存狀態例如“0”和“1”的判讀依據。其不論在元件密度(device density)、電力消耗、程式化/抹除速度或三維空間堆疊特性上，都優於快閃記憶體。因此，目前已成為倍受業界關注的記憶體元件之一。

典型的電阻式記憶體元件包括一個垂直堆疊的下金屬電極層/記憶層/上金屬電極層(Metal-Insulator-Metal，MIM)堆疊結構，可用以實現立體交叉桿陣列結構(crossbar array configuration)的高密度儲存。其中，記憶層一般是由過渡金屬氧化物(transition metal oxides，TMO)所構成的電阻轉態層(resistance switching layer)，而過渡金屬氧化物的氧化程度，是影響電阻式記憶體元件的電阻轉態特性(resistance switching characteristics)及其操作效能的主要因素。目前多採二元氧化物(binary oxide)，例如氧化鈦(TiOx)，作為電阻式記憶體元件之電阻轉態層的過渡金屬氧化物。然而，在製作電阻轉態層的過程中，二元氧化物的氧化程度較不易控制，無法精細調節電阻式記憶體元件的電阻轉態特性。

因此，有需要提供一種先進的電阻式記憶體元件及其製作方法，來解決習知技術所面臨的問題。

本說明書的一實施例揭露一種一種電阻式記憶體元件包括：第一電極層、電阻轉態層以及第二電極層。電阻轉態層位於第一電極層上，且包括三元過渡金屬氧化物(ternary transition metal oxide)。第二電極層，位於該電阻轉態層上。

本說明書的另一實施例揭露一種電阻式記憶體元件的製作方法，其包括下述步驟：首先提供第一電極層。再於第 一電極層上，提供包三元過渡金屬氧化物的電阻轉態層。後續，於電阻轉態層上，形成第二電極層。

根據上述實施例，本說明書是在提供一種電阻式記憶體元件及其製作方法。其中電阻式記憶體元件包括依序排列的第一電極、電阻轉態層以及第二電極。其中，電阻轉態層包括三元過渡金屬氧化物。藉由在製作電阻轉態層的過程中調控三元過渡金屬氧化物的氧化程度(即電阻轉態層中的含氧量)，可較精準控制電阻式記憶體元件的電阻轉態特性，進而提高及電阻式記憶體元件的操作效能。

在本說明書的一些實施例中，電阻轉態層的形成包括下述步驟：於第一電極層上形成第一過渡金屬層和材料層，並對第一過渡金屬層和材料層進行退火處理，藉以形成金屬合金層。之後再氧化此金屬合金層，以形成具有三元過渡金屬氧化物的電阻轉態層。藉由簡單的製程步驟，即可控制形成電阻轉態層之金屬合金氧化物的氧化程度，以精準地調控電阻式記憶體元件的電阻轉態特性。

在本說明書的一些實施例中，當對該電阻式記憶體元件施加複數個設定/重設脈衝(set/reset plus)時，電阻式記憶體元件具有多階電阻組態(multiple-resistance state)，在介於10千歐姆(K-Ohm)至200千歐姆之間的電阻值範圍中，具有10到1024個電阻組態。可以用來做為類比式開關，並進一步整合以建構神經網絡應用(neural network application)的硬體，來提供類比行為模型(Analog Behavior Model，ABM)，以進行神經型態運算。

100‧‧‧電阻式記憶體元件

101‧‧‧介電層

101a‧‧‧介電層的表面

102‧‧‧開口

103‧‧‧第一電極

103a‧‧‧第一電極的頂面

104‧‧‧圖案化第一過渡金屬層

105‧‧‧圖案化材料層

106‧‧‧退火處理

107‧‧‧金屬合金層

108‧‧‧氧化製程

109‧‧‧電阻轉態層

110‧‧‧第二電極層

111‧‧‧金屬氧化物層

200‧‧‧電阻式記憶體元件

211‧‧‧金屬氧化物層

300‧‧‧電阻式記憶體元件

302‧‧‧凹室

303‧‧‧第一電極

303a‧‧‧環狀接觸結構

304‧‧‧介電材料

400‧‧‧電阻式記憶體元件

402‧‧‧凹室

403‧‧‧第一電極

403a‧‧‧突出部

404‧‧‧介電材料

500‧‧‧電阻式記憶體元件

511‧‧‧金屬氧化物層

509‧‧‧電阻轉態層

510‧‧‧第二電極

511a‧‧‧突出部

509a‧‧‧突出部

510a‧‧‧突出部

601-608、701-711、701’-711’‧‧‧曲線

為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：第1A圖至第1E圖係根據本說明書的一實施例所繪示製作電阻式記憶體元件的製程結構剖面示意圖；第1B’圖係根據本說明書的另一實施例，繪示在第1A圖的結構上依序形成圖案化材料層和圖案化第一過渡金屬層之後的結構剖面圖；第2A圖至第2B圖係根據本說明書的又一實施例所繪示製作電阻式記憶體元件的部分製程結構剖面示意圖；第3A圖至第3C圖係根據本說明書的再一實施例所繪示製作電阻式記憶體元件的部分製程結構剖面示意圖；第4A圖至第4C圖係根據本說明書的又另一實施例所繪示製作電阻式記憶體元件的部分製程結構剖面示意圖；第5A圖至第5B圖係根據本說明書的再另一實施例所繪示製作電阻式記憶體元件的部分製程結構剖面示意圖；第6圖係根據本說明書的一實施例，繪示採用第1A圖至第1E圖所述方法所製作之電阻式記憶體元件之電阻式式隨機存取記憶體胞的電阻值累積分布函數(Cumulative Distribution Function，CDF)圖； 第7A圖係根據本說明書的一實施例，繪示採用相同操作條件以步進方式對電阻式隨機存取記憶體胞施加設定脈衝之後的電阻值累積分布函數圖；以及第7B圖係根據本說明書的另一實施例，繪示採用相同操作條件以步進方式對電阻式隨機存取記憶體胞施加複數個重設脈衝之後的電阻值累積分布函數圖。

本說明書是提供一種電阻式記憶體元件及其製作方法，可較精準控制電阻式記憶體元件的電阻轉態特性，進而提高及電阻式記憶體元件的操作效能。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖至第1E圖，第1A圖至第1E圖係根據本說明書的一實施例所繪示製作電阻式記憶體元件100的製程結 構剖面示意圖。製作電阻式記憶體元件100的方法包括下述步驟：首先，提供一個介電層101。在本書明書的一些實施例之中，介電層101可以是一種含矽的介電材質層。例如，在本實施例之中，含介電層101可以是一種包含矽氧化物(silicon oxide)的層間介電層(Interlayer Dielectric，ILD)。

接著，進行一圖案化製程(未繪示)，藉以在介電層101的表面101a上形成至少一個開口102；並以導電材料，例如鎢(W)，來填充開口102。再以介電層101為停止層，進行平坦化製程(未繪示)，例如化學機械研磨(Chemical-Mechanical Planarization，CMP)，移除一部份含有鎢的導電材料，以於開口102中形成第一電極103，並且使第一電極103的頂面103a與介電層101的表面101a共平面(如第1A圖所繪示)。

在本說明書的一些實施例之中，開口102係貫穿介電層101的貫穿孔。構成第一電極103的導電材料，可以選自於由鎢(Tungsten，W)、氮化鈦(Titanium Nitride，TiN)、銅(Copper，Cu)、鋁(Aluminum，Al)、金(Gold，Au)、銀(Silver，Ag)、鉑(Platinum，Pt)、鈦(Titanium，Ti)以及上述任意組合所組成之一族群。在本實施例中，第一電極103可以是一種貫穿層間介電層(介電層101)，構成材料為鎢的介層插塞(via plug)。其中，第一電極103的厚度實質介於100奈米(nm)至500奈米之間。

接著，採用沉積製程，例如低壓化學氣相沉積法(Low-pressure Chemical Vapor Deposition，LPCVD)在第一 電極103的頂面103a上形成一個圖案化第一過渡金屬層104和一個與圖案化第一過渡金屬層104材質不同的圖案化材料層105(如第1B圖所繪示)。在本說明書的一些實施例中，構成圖案化第一過渡金屬層104的材料，可以選自於由鉿(Hafnium，Hf)、鎢、鋁、銅、鎳(Nickel，Ni)、鍺(Germanium，Ge)、鈦或上述之任意組合。構成圖案化材料層105的材料，可以選自於由矽、鉿、鎢、鋁、銅、鎳、鍺、鈦、鋯(Zirconium，Zr)、鈮(Niobium，Nb)、鉭(Tantalum，Ta)或上述之任意組合。圖案化第一過渡金屬層104和圖案化材料層105的厚度實質上小於50埃(angstrom，A)。且圖案化第一過渡金屬層104的厚度，實質大於圖案化材料層105的厚度。

在本實施例之中，圖案化第一過渡金屬層104可以是一個與第一電極103且直接接觸的鈦金屬層；圖案化材料層105可以是一個與鈦金屬層(圖案化第一過渡金屬層104)對準且直接接觸的矽層。其中，鈦金屬層(圖案化第一過渡金屬層104)的厚度實質介於1埃至50埃之間；矽層(圖案化材料層105)的厚度實質介於1埃至50埃之間。鈦金屬層(圖案化第一過渡金屬層104)和矽層(圖案化材料層105)的厚度比值，較佳為3/2。

值得注意的是，雖然在第1B圖中，圖案化材料層105係堆疊於圖案化第一過渡金屬層104上方。意即，圖案化第一過渡金屬層104先於圖案化材料層105形成。但在本說明書中，圖案化第一過渡金屬層104和圖案化材料層105的形成順序並沒有 特別限定。例如請參照第1B’圖，第1B’圖係根據本說明書的另一實施例，繪示在第1A圖的結構上依序形成圖案化材料層105和圖案化第一過渡金屬層104之後的結構剖面圖。其中，圖案化材料層105係先於圖案化第一過渡金屬層104形成，故而圖案化第一過渡金屬層104係堆疊於圖案化材料層105上方。

之後，對圖案化第一過渡金屬層104和圖案化材料層105進行退火處理106，藉以使圖案化第一過渡金屬層104和圖案化材料層105形成金屬合金層107(如第1C圖所繪示)。在本說明書的一些實施例中，退火處理106包括實質介於500℃至850℃之間的一退火溫度，以及實質上大於40秒的持續時間。在本實施例中，鈦金屬層(圖案化第一過渡金屬層104)和矽層(圖案化材料層105)較佳的退火溫度為650℃，持續時間為50秒，藉以將鈦金屬層(圖案化第一過渡金屬層104)和矽層(圖案化材料層105)轉化為金屬矽化物(silicide)層(金屬合金層107)。

在本說明書的另一些實施例中，金屬合金層107還可以是一種矽鉿合金(Hf-Si alloy)層、矽鋁合金(Al-Si alloy)層、矽鎢合金(W-Si alloy)層、矽銅合金(Cu-Si alloy)層、矽鎳合金(Ni-Si alloy)層、矽鍺(Ge-Si alloy)合金層、鍺鈦合金(Ti-Ge alloy)層、鍺鋁合金(Al-Ge alloy)層、鍺鎢合金(W-Ge alloy)層、鍺銅合金(Cu-Ge alloy)層、鍺鎳合金層(Ni-Ge alloy)、鈦鎢合金(W-Ti alloy)層、鋁銅合金(Cu-Al alloy)、鈦鋁合金(Al-Ti alloy)層或鈦鉿合金(Hf-Ti alloy)層。

接著，再對金屬合金層107進行氧化製程108，藉以形成具有三元過渡金屬氧化物的電阻轉態層109(如第1D圖所繪示)。在本說明書的一些實施例中，氧化製程108可以採用包含有氧氣的電漿對金屬合金層107進行轟擊，或直接將其置入高溫氧化爐管(oxidation furnace)中，以高溫將金屬合金層107加以氧化。在本實施例中，較佳是採用電漿氧化的方式，對金屬合金層107進行氧化。所得到的電阻轉態層109可以包括，例如鈦矽氧化物(Ti_xSi_yO_1-x-y，其中1<x/y<100)，且電阻轉態層109的厚度實質介於1埃至200埃之間。

在本說明書的一些實施例中，電阻轉態層109可以是其他矽-金屬氧化物層，例如矽鉿氧化物(Hf_xSi_yO_1-x-y，其中1<x/y<100)層、矽鎢氧化物(W_xSi_yO_1-x-y，其中1<x/y<100)、矽鋁氧化物(Al_xSi_yO_1-x-y，其中1<x/y<100)層、矽銅氧化物(Cu_xSi_yO_1-x-y，其中1<x/y<100)層、矽鎳氧化物(Ni_xSi_yO_1-x-y，其中1<x/y<100)層或矽鍺氧化物(Ge_xSi_yO_1-x-y，其中1<x/y<100)層。電阻轉態層109也可以是鍺-金屬氧化物層，例如鍺鈦氧化物(Ti_xGe_yO_1-x-y，其中1<x/y<100)層、鍺鋁氧化物(Al_xGe_yO_1-x-y，其中1<x/y<100)層、鍺鎢氧化物(W_xGe_yO_1-x-y，其中1<x/y<100)層、鍺銅氧化物(Cu_xGe_yO_1-x-y，其中1<x/y<100)層或鍺鎳氧化物(Ni_xGe_yO_1-x-y，其中1<x/y<100)層。電阻轉態層109還可以是鈦-金屬氧化物層，例如鈦鎢氧化物(W_xTi_yO_1-x-y，其中1<x/y <100)層、鋁銅氧化物(Cu_xAl_yO_1-x-y，其中1<x/y<100)層、鈦鋁氧化物(Al_xTi_yO_1-x-y，其中1<x/y<100)層或鈦鉿氧化物(Hf_xTi_yO_1-x-y，其中1<x/y<100)層。

然後，在電阻轉態層109上形成第二電極110。在本說明書的一些實施例中，第二電極層110的行程包括下述步驟：在電阻轉態層109上形成一個的導電層(未繪示)，並以蝕刻製程(未繪示)移除一部份的導電層，將一部分的介電層101的表面101a暴露於外，並使餘留下來的一部份導電層和電阻轉態層109對準。藉以形成堆疊在電阻轉態層109上方的第二電極110。其中，構成第二電極110的材料，可以與構成第一電極103的材料相同或不同。在本實施例之中，第一電極103和第二電極110係由相同材料所構成；且第二電極110的厚度實質介於1埃至10000埃之間。

在本說明書的一些實施例之中，且在尚未形成第二電極110之前，可以選擇性地在電阻轉態層109上形成一個金屬氧化物層111。金屬氧化物層111可以包括氧化鈦和氮氧化鈦(Titanium Oxynitride，TiON)其中之一者或二者的組合。藉由，估算金屬氧化物層111的含氧濃度，以及後續製程(例如形成的第二電極110的步驟)的熱預算，可控制由金屬氧化物層111中被驅入電阻轉態層109的氧原子數量，藉以更精準地調控電阻轉態層109中二元氧化物的氧化程度，以進一步改善電阻轉態層109的電阻轉態特性。

後續，進行一連串後段製程(未繪示)，完成如第1E圖所繪示之電阻式記憶體元件100的製作。

請參照第2A圖至第2B圖，第2A圖至第2B圖係根據本說明書的又一實施例所繪示製作電阻式記憶體元件200的部分製程結構剖面示意圖。其中電阻式記憶體元件200的結構大致與電阻式記憶體元件100的結構相似，差別僅在於電阻式記憶體元件200的金屬氧化物層211係位於電阻轉態層109和第一電極103之間。

在本實施例中，電阻式記憶體元件200的形成包括下述步驟：在尚未形成電阻轉態層109之前，可以先在第一電極103的頂面103a上形成金屬氧化物層211，使金屬氧化物層211與第一電極103對準且直接接觸(如第2A圖所繪示)。後續，再於金屬氧化物層211上依序形成電阻轉態層109和第二電極110，並進行一連串後段製程(未繪示)，以完成如第2B圖所繪示的電阻式記憶體元件200。由於，電阻式記憶體元件200的其他元件的結構與製程步驟已詳述如上，在此不再贅述。

請參照第3A圖至第3C圖，第3A圖至第3C圖係根據本說明書的再一實施例所繪示製作電阻式記憶體元件300的部分製程結構剖面示意圖。其中電阻式記憶體元件300的結構大致與電阻式記憶體元件100的結構相似，差別僅在於電阻式記憶體元件300的第一電極303具有一個環狀接觸結構303a。

在本實施例中，電阻式記憶體元件300的形成包括下述步驟：在尚未形成金屬氧化物層111和電阻轉態層109之前，會對暴露於外的第一電極103(如第1A圖所繪示)進行一蝕刻製程301，以移除一部份第一電極103，形成被餘留下來的一部份第一電極103所圍繞的凹室302(如第3A圖所繪示)。之後，再以介電材料304填充於凹室302之中，並以餘留下來的一部份第一電極103作為停止層，進行平坦化製程，以移除位於第一電極103的表面103a上的介電材料304，形成具有環狀結構303a的第一電極303，其中環狀結構303a環繞剩餘介電材料304。(如第3B圖所繪示)。

後續，再於第一電極303上形成金屬氧化物層111、電阻轉態層109和第二電極110，並進行一連串後段製程(未繪示)，以完成如第3C圖所繪示的電阻式記憶體元件300。由於，電阻式記憶體元件300的其他元件的結構與製程步驟已詳述如上，在此不再贅述。

請參照第4A圖至第4C圖，第4A圖至第4C圖係根據本說明書的又另一實施例所繪示製作電阻式記憶體元件400的部分製程結構剖面示意圖。其中電阻式記憶體元件400的結構大致與電阻式記憶體元件100的結構相似，差別僅在於電阻式記憶體元件400的第一電極403具有一個突出部403a。

在本實施例中，形成電阻式記憶體元件400的製程中包括下述步驟：在尚未形成金屬氧化物層111和電阻轉態層109 之前，會對暴露於外的第一電極103(如第1A圖所繪示)進行一蝕刻製程401，以移除一部份第一電極103，在剩餘的第一電極103上形成一個環形凹室402環繞剩餘第一電極103的頂部103a(如第4A圖所繪示)。之後，再以介電材料404填充於凹室402之中，並以剩餘第一電極103的頂部103a作為停止層，進行平坦化製程，以移除位於剩餘第一電極103之頂部103a上的介電材料404，形成具有被剩餘介電材料404環繞之突出部403a的第一電極403(如第4B圖所繪示)。

後續，於第一電極403上形成金屬氧化物層111、電阻轉態層109和第二電極110，並進行一連串後段製程(未繪示)，以完成如第4C圖所繪示的電阻式記憶體元件400。由於，電阻式記憶體元件400的其他元件的結構與製程步驟已詳述如上，在此不再贅述。

請參照第5A圖至第5B圖，第5A圖至第5B圖係根據本說明書的再另一實施例所繪示製作電阻式記憶體元件500的部分製程結構剖面示意圖。其中電阻式記憶體元件500的結構大致與電阻式記憶體元件100的結構相似，差別僅在於電阻式記憶體元件500的金屬氧化物層511、電阻轉態層509和第二電極510都分別具有一個突出部511a、509a和510a。

在本實施例中，形成電阻式記憶體元件500的製程中包括下述步驟：在尚未形成金屬氧化物層511和電阻轉態層509之前，先在介電層101的表面101a上形成一個具有開口501a的 圖案化介電層501，將至少一部分第一電極103的頂面103a暴露於外(如第5A圖所繪示)。

之後，再於圖案化介電層501和第一電極103上依序形成金屬氧化物層511、電阻轉態層509和第二電極510。使一部分的金屬氧化物層511、電阻轉態層509和第二電極510分別延伸進入開口501a中，進而形成一序堆疊的突出部511a、509a和510a。後續，進行一連串後段製程(未繪示)，完成如第5B圖所繪示的電阻式記憶體元件500。由於，電阻式記憶體元件500之金屬氧化物層511、電阻轉態層509和第二電極510的結構與製程步驟與前述電阻式記憶體元件100之金屬氧化物層111、電阻轉態層109和第二電極110類似，故在此不再贅述。

請參照第6圖，第6圖係根據本說明書的一實施例，繪示採用第1A圖至第1E圖所述方法所製作之電阻式記憶體元件100之電阻式式隨機存取記憶體胞的電阻值累積分布函數圖。橫軸代表電阻值縱軸代表的電阻式隨機存取記憶體胞的累積機率。其中，曲線601代表，電阻式隨機存取記憶體胞初始電阻值(initial resistance)的累積分布函數；曲線602代表，對電阻式隨機存取記憶體胞施加一個形成電壓(forming voltage)之後，所量測到的電阻值累積分布函數。其中，曲線603-605代表，對電阻式隨機存取記憶體胞施加一個設定(set)電壓之後，所量測到的電阻值累積分布函數；曲線606-608代表，對電阻式隨機存取記 憶體胞施加一個重設(reset)電壓之後，所量測到的電阻值累積分布函數。

由第6圖可以看出，電阻式隨機存取記憶體胞在設定狀態下具有較低的電阻值的分布區域(參見曲線603至605)；而代在重設狀態下具有較高的電阻值分布區域(參見曲線606至608)；且二者之間具有一個彼此不重疊的讀取區間609。藉由比較電阻式隨機存取記憶體胞的電阻值狀態高於或低於位於讀取區間609的臨界電阻值，可決定儲存於較電阻式隨機存取記憶體胞中的資料儲存狀態(例如，決定儲存位元(bit)為“0”或“1”)。

請參照第7A圖和第7B圖，第7A圖係根據本說明書的另一實施例，繪示採用相同操作條件以步進方式對電阻式隨機存取記憶體胞施加複數個設定脈衝(plus)之後的電阻值累積分布函數圖；第7B圖係根據本說明書的另一實施例，繪示採用相同操作條件以步進方式對電阻式隨機存取記憶體胞施加複數個重設脈衝之後的電阻值累積分布函數圖。其中，曲線701至711分別代表，先後以多個設定脈衝步進施加於電阻式隨機存取記憶胞後，所量測到的電阻值累積分布函數曲線；曲線701’至711’分別代表，先後以多個重設脈衝步進施加於電阻式隨機存取記憶胞後，所量測到的電阻值累積分布函數曲線。

由第7A圖和第7B圖可以看出，以步進方式對電阻式隨機存取記憶胞施加設定/重設脈衝之後，電阻式隨機存取記憶胞的電阻值累積分布會隨著所施加於電阻式隨機存取記憶胞之 脈衝能量的能量累積，而呈現逐步增加的趨勢，並且對應每一次設定/重設脈衝呈現多階電阻組態(multiple-resistance state)(參見曲線701至711/曲線701’至711’)。在本說明書的一些實施例中，電阻式隨機存取記憶胞的多階電阻組態，可包括在介於10千歐姆(K-Ohm)至200千歐姆之間的電阻值範圍中，具有10到1024個電阻組態。當多階電阻組態具有10個電阻組態時，電阻式隨機存取記憶胞的轉換準確率(switching accuracy)可高達84%以上。當多階電阻組態的電阻組態大於100個時，電阻式記憶體元件100的轉換準確率則可大於96%。

具有多階電阻組態(例如曲線701至711)電阻式隨機存取記憶胞可以用來做為類比式開關，並進一步整合以建構神經網絡應用的硬體，來提供類比行為模型，以進行神經型態運算。在本說明書的一些實施例中，可以將此種電阻式隨機存取記憶胞應用於人工智慧(Artificial Intelligence)的辨識晶片(inference chip)中。

根據上述實施例，本說明書是在提供一種電阻式記憶體元件及其製作方法。其中電阻式記憶體元件包括依序排列的第一電極、電阻轉態層以及第二電極。其中，電阻轉態層包括三元過渡金屬氧化物。藉由在製作電阻轉態層的過程中調控三元過渡金屬氧化物的氧化程度(即電阻轉態層中的含氧量)，可較精準控制電阻式記憶體元件的電阻轉態特性，進而提高及電阻式記憶體元件的操作效能。

在本說明書的一些實施例中，電阻轉態層的形成包括下述步驟：於第一電極層上形成第一過渡金屬層和材料層層，並對第一過渡金屬層和材料層進行退火處理，藉以形成金屬合金層。之後再氧化此金屬合金層，以形成具有三元過渡金屬氧化物的電阻轉態層。藉由簡單的製程步驟，即可控制形成電阻轉態層之金屬合金氧化物的氧化程度，以精準地調控電阻式記憶體元件的電阻轉態特性。

在本說明書的一些實施例中，當對該電阻式記憶體元件施加複數個設定/重設(set/reset)脈衝時，電阻式記憶體元件具有多階電阻組態，在介於10千歐姆至200千歐姆之間的電阻值範圍中，具有10到1024個電阻組態。可以用來做為類比式開關，並進一步整合以建構神經網絡應用的硬體，來提供類比行為模型，以進行神經型態運算。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (9)

1. 一種電阻式記憶體元件(resistive memory)包括：一第一電極層；一電阻轉態層(resistance switching layer)，位於該第一電極層上，且包括一三元過渡金屬氧化物(ternary transition metal oxide)，其中該三元過渡金屬氧化物係選自於由鈦矽氧化物(Ti_xSi_yO_1-x-y)、矽鉿氧化物(Hf_xSi_yO_1-x-y)、矽鎢氧化物(W_xSi_yO_1-x-y)、矽鋁氧化物(Al_xSi_yO_1-x-y)、矽銅氧化物(Cu_xSi_yO_1-x-y)、矽鎳氧化物(Ni_xSi_yO_1-x-y)、矽鍺氧化物(Ge_xSi_yO_1-x-y)、鍺鈦氧化物(Ti_xGe_yO_1-x-y)、鍺鋁氧化物(Al_xGe_yO_1-x-y)、鍺鎢氧化物(W_xGe_yO_1-x-y)、鍺銅氧化物(Cu_xGe_yO_1-x-y)、鍺鎳氧化物(Ni_xGe_yO_1-x-y)、鈦鎢氧化物(W_xTi_yO_1-x-y)、鈦鋁氧化物(Al_xTi_yO_1-x-y)、鈦鉿氧化物(Hf_xTi_yO_1-x-y)以及上述之任意組合所組成的一組群；以及一第二電極層，位於該電阻轉態層上。
2. 如申請專利範圍第1項所述之電阻式記憶體元件，更包括一金屬氧化物層，位於該第一電極層與該第二電極層之間。
3. 如申請專利範圍第2項所述之電阻式記憶體元件，其中該金屬氧化物層包括氧化鈦(Titanium Oxide，TiOx)和氮氧化鈦(TiON)其中之至少一者。
4. 如申請專利範圍第1項所述之電阻式記憶體元件，其中當施加複數個設定/重設脈衝時，該電阻式記憶體元件在介於10千歐姆(K-Ohm)至200千歐姆之間的一電阻值範圍中，具有10到1024個電阻組態。
5. 一種電阻式記憶體元件的製作方法，包括：提供一第一電極層；於該第一電極層上，形成包括一三元過渡金屬氧化物的一電阻轉態層，其中該三元過渡金屬氧化物係選自於由鈦矽氧化物(Ti_xSi_yO_1-x-y)、矽鉿氧化物(Hf_xSi_yO_1-x-y)、矽鎢氧化物(W_xSi_yO_1-x-y)、矽鋁氧化物(Al_xSi_yO_1-x-y)、矽銅氧化物(Cu_xSi_yO_1-x-y)、矽鎳氧化物(Ni_xSi_yO_1-x-y)、矽鍺氧化物(Ge_xSi_yO_1-x-y)、鍺鈦氧化物(Ti_xGe_yO_1-x-y)、鍺鋁氧化物(Al_xGe_yO_1-x-y)、鍺鎢氧化物(W_xGe_yO_1-x-y)、鍺銅氧化物(Cu_xGe_yO_1-x-y)、鍺鎳氧化物(Ni_xGe_yO_1-x-y)、鈦鎢氧化物(W_xTi_yO_1-x-y)、鈦鋁氧化物(Al_xTi_yO_1-x-y)、鈦鉿氧化物(Hf_xTi_yO_1-x-y)以及上述之任意組合所組成的一組群；於該電阻轉態層上，形成一第二電極層。
6. 如申請專利範圍第5項所述之電阻式記憶體元件的製作方法，其中形成該電阻轉態層的步驟，包括： 於該第一電極層上，形成一第一過渡金屬層以及與該第一過渡金屬層不同的一材料層；對該第一過渡金屬層和該材料層進行一退火處理，形成一金屬合金；以及氧化該金屬合金。
7. 如申請專利範圍第6項所述之電阻式記憶體元件的製作方法，其中該第一過渡金屬層係先於或晚於該材料層形成。
8. 如申請專利範圍第7項所述之電阻式記憶體元件的製作方法，其中該第一過渡金屬層包括鈦，該材料層包括矽；且該第一過渡金屬層具有大於該材料層的一厚度。
9. 如申請專利範圍第7項所述之電阻式記憶體元件的製作方法，其中該材料層包括鎢、鈦、鋁、鎳、銅、鋯、鈮、鉭和鉿其中至少一者。