TWI666554B - 具有多工命令/位址匯流排之記憶體設備及記憶體模組，及操作一記憶體裝置之方法 - Google Patents

具有多工命令/位址匯流排之記憶體設備及記憶體模組，及操作一記憶體裝置之方法 Download PDF

Info

Publication number
TWI666554B
TWI666554B TW107120269A TW107120269A TWI666554B TW I666554 B TWI666554 B TW I666554B TW 107120269 A TW107120269 A TW 107120269A TW 107120269 A TW107120269 A TW 107120269A TW I666554 B TWI666554 B TW I666554B
Authority
TW
Taiwan
Prior art keywords
memory
controller
multiplexer
rcd
command
Prior art date
Application number
TW107120269A
Other languages
English (en)
Other versions
TW201908982A (zh
Inventor
威廉 A 蘭德威
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW201908982A publication Critical patent/TW201908982A/zh
Application granted granted Critical
Publication of TWI666554B publication Critical patent/TWI666554B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1415—Saving, restoring, recovering or retrying at system level
    • G06F11/1441—Resetting or repowering
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
    • G06F11/2094—Redundant storage or storage space
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3058—Monitoring arrangements for monitoring environmental properties or parameters of the computing system or of the computing system component, e.g. monitoring of power, currents, temperature, humidity, position, vibrations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/065—Replication mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/805—Real-time

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Quality & Reliability (AREA)
  • Human Computer Interaction (AREA)
  • Databases & Information Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

一種記憶體裝置包含第一複數個揮發性記憶體、一非揮發性記憶體，及經耦合至該非揮發性記憶體且包含一第一控制器輸出端之一控制器。該記憶體裝置進一步包含：一暫存時鐘驅動器(RCD)，其包含一第一RCD輸出端；及一第一多工器，其包含經耦合至該第一RCD輸出端之一第一多工器輸入端、經耦合至該第一控制器輸出端之一第二多工器輸入端，及經耦合至該第一複數個揮發性記憶體之一第一多工器輸出端。該第一多工器可經組態以將來自該RCD及該控制器之一者之命令/位址信號提供至該第一複數個揮發性記憶體。

Description

具有多工命令/位址匯流排之記憶體設備及記憶體模組，及操作一記憶體裝置之方法
本發明大體上係關於記憶體裝置，且更特定言之係關於具有多工命令/位址匯流排之記憶體裝置。
記憶體裝置可提供為具有標準實體格式及電特性以促進更容易跨多個系統安裝及部署之模組。一個此模組係一雙直列記憶體模組(DIMM)，其常用於為計算系統提供揮發性記憶體(諸如DRAM)。儘管DRAM可為快速的且因此非常適於用作計算系統之主記憶體，然其係一揮發性記憶體格式且因此需要持續施加電力以維持儲存於其中之資料。為解決此限制，其他模組可在一單一模組中提供揮發性記憶體(用作一系統之主記憶體)及非揮發性記憶體(用於在電力損失之情況下備份該揮發性記憶體)兩者。一個此模組係一非揮發性雙直列記憶體模組(NVDIMM)。
與提供於一DIMM上之電路相比，NVDIMM需要更複雜電路以處置可能要求一NVDIMM執行之額外任務(例如，電力損失偵測、備份及復原操作等)。額外電路可使一NVDIMM之設計更具挑戰性，尤其在模組之容量(及因此記憶體晶片之數目)增加且模組必須符合以滿足一標準格式之要求的電特性變得愈來愈嚴格時。
在一些實施例中，一種設備包括：第一複數個揮發性記憶體；一非揮發性記憶體；一控制器，其耦合至該非揮發性記憶體且包含一第一控制器輸出端；一暫存時鐘驅動器(RCD)，其包含一第一RCD輸出端；及一第一多工器，其包含耦合至該第一RCD輸出端之一第一多工器輸入端、耦合至該第一控制器輸出端之一第二多工器輸入端，及耦合至該第一複數個揮發性記憶體之一第一多工器輸出端。
在一些實施例中，一種記憶體模組包括：一連接器，其經組態以將該記憶體模組耦合至一主機資料匯流排及一主機命令/位址匯流排；第一複數個揮發性記憶體，其等經組態以藉由該連接器耦合至主機資料匯流排；一非揮發性記憶體；一控制器，其耦合至該非揮發性記憶體且包含一第一控制器輸出端；一暫存時鐘驅動器(RCD)，其包含耦合至該連接器之一第一RCD輸出端及一第一RCD輸入端且經組態以藉由該連接器耦合至該主機命令/位址匯流排；及一第一多工器，其包含耦合至該第一RCD輸出端之一第一多工器輸入端、耦合至該第一控制器輸出端之一第二多工器輸入端，及耦合至該第一複數個揮發性記憶體之一第一多工器輸出端。
在一些實施例中，一種操作一記憶體裝置之方法包括：在該記憶體裝置之一連接器處接收用於該記憶體裝置之一揮發性記憶體的第一命令/位址信號；將該等第一命令/位址信號自該連接器提供至該記憶體裝置之一暫存時鐘驅動器(RCD)以產生記憶體命令/位址信號；將該等記憶體命令/位址信號自該RCD提供至一多工器之一第一輸入端，該多工器包含連接至該記憶體裝置之一非揮發性記憶體控制器的一第二輸入端；及 將該等記憶體命令/位址信號自該多工器提供至該記憶體裝置之該揮發性記憶體。
在一些實施例中，一種設備包括：一基板；一連接器，其在該基板上，該連接器經組態以接收第一命令/位址信號；一控制器，其在該基板上，該控制器經組態以產生第二命令/位址信號；一暫存時鐘驅動器，其在該基板上；及第一複數個記憶體，其等在該基板上，該第一複數個記憶體之各者經組態以透過該暫存時鐘驅動器自該連接器接收該等第一命令/位址信號，且在其與該控制器之間未介入該暫存時鐘驅動器之情況下自該控制器接收該等第二命令/位址信號。
100‧‧‧雙直列記憶體模組(DIMM)
101‧‧‧基板
102‧‧‧邊緣連接器
104‧‧‧資料匯流排
106‧‧‧命令/位址匯流排
110‧‧‧暫存時鐘驅動器(RCD)
120‧‧‧DRAM記憶體
200‧‧‧非揮發性雙直列記憶體模組(NVDIMM)
201‧‧‧基板
202‧‧‧邊緣連接器
204‧‧‧資料匯流排
206‧‧‧命令/位址匯流排
208‧‧‧資料多工器
210‧‧‧暫存時鐘驅動器(RCD)
220‧‧‧DRAM記憶體
230‧‧‧快閃記憶體/非揮發性記憶體
232‧‧‧控制器
233‧‧‧驅動器
234‧‧‧非揮發性匯流排
236‧‧‧命令/位址多工器
300‧‧‧記憶體裝置/非揮發性雙直列記憶體模組(NVDIMM)
302‧‧‧邊緣連接器
304‧‧‧資料匯流排
306‧‧‧命令/位址匯流排
308‧‧‧資料多工器
310‧‧‧暫存時鐘驅動器(RCD)
320‧‧‧揮發性記憶體/DRAM記憶體
330‧‧‧非揮發性記憶體
332‧‧‧控制器
333‧‧‧驅動器
334‧‧‧非揮發性匯流排
336‧‧‧記憶體命令/位址多工器
400‧‧‧記憶體裝置
402‧‧‧邊緣連接器
404‧‧‧資料匯流排
406‧‧‧命令/位址匯流排
410‧‧‧暫存時鐘驅動器(RCD)
420‧‧‧揮發性記憶體
430‧‧‧非揮發性記憶體
432‧‧‧控制器
433a‧‧‧驅動器
433b‧‧‧驅動器
434‧‧‧非揮發性匯流排
436‧‧‧記憶體命令/位址多工器
500‧‧‧記憶體裝置
502‧‧‧邊緣連接器
504‧‧‧資料匯流排
506‧‧‧命令/位址匯流排
510‧‧‧暫存時鐘驅動器(RCD)
520‧‧‧揮發性記憶體
530‧‧‧非揮發性記憶體
532‧‧‧控制器
533‧‧‧驅動器
534‧‧‧非揮發性匯流排
536‧‧‧記憶體命令/位址多工器
600‧‧‧記憶體裝置
602‧‧‧邊緣連接器
604‧‧‧第一資料匯流排
605‧‧‧第二資料匯流排
606‧‧‧命令/位址匯流排
610‧‧‧暫存時鐘驅動器(RCD)
620‧‧‧揮發性記憶體
621‧‧‧排
622‧‧‧排
630‧‧‧非揮發性記憶體
632‧‧‧控制器
633a‧‧‧驅動器
633b‧‧‧驅動器
634‧‧‧非揮發性匯流排
636‧‧‧記憶體命令/位址多工器
700‧‧‧記憶體裝置
702‧‧‧邊緣連接器
704‧‧‧第一資料匯流排
705‧‧‧第二資料匯流排
706‧‧‧命令/位址匯流排
710‧‧‧暫存時鐘驅動器(RCD)
720‧‧‧揮發性記憶體
721‧‧‧排
722‧‧‧排
730‧‧‧非揮發性記憶體
732‧‧‧控制器
733a‧‧‧驅動器
733b‧‧‧驅動器
734‧‧‧非揮發性匯流排
736‧‧‧記憶體命令/位址多工器
810‧‧‧方塊
820‧‧‧方塊
830‧‧‧方塊
840‧‧‧方塊
850‧‧‧方塊
860‧‧‧方塊
870‧‧‧方塊
880‧‧‧方塊
890‧‧‧方塊
圖1係一揮發性記憶體模組之一示意圖。
圖2係一非揮發性記憶體模組之一示意圖。
圖3係根據本技術之一實施例之一記憶體裝置之一示意圖。
圖4係根據本技術之一實施例之一記憶體裝置之一示意圖。
圖5係根據本技術之一實施例之一記憶體裝置之一示意圖。
圖6係根據本技術之一實施例之一記憶體裝置之一示意圖。
圖7係根據本技術之一實施例之一記憶體裝置之一示意圖。
圖8係繪示根據本技術之一實施例之操作一記憶體裝置的 一方法之一流程圖。
在以下描述中，論述許多具體細節以提供對本技術之實施例的一透徹且可行描述。然而，熟習相關技術者將認知，可在不具有該等具體細節之一或多者之情況下實踐本發明。在其他例項中，未展示或未詳細描述通常與半導體裝置相關聯之熟知結構或操作以避免使本技術之其他態樣不清楚。一般而言，應瞭解，除本文中揭示之該等特定實施例之外的各種其他裝置、系統及方法可在本技術之範疇內。
圖1示意性地繪示包含複數個DRAM記憶體120(例如，記憶體晶粒、記憶體晶片、記憶體封裝或類似者)之一DIMM 100。DIMM 100包含沿DIMM 100之一基板101(例如，一印刷電路板(PCB)或類似者)之一邊緣的一邊緣連接器102，其用於將一資料匯流排104及一命令/位址匯流排106(以粗線繪示)連接至一主機裝置。資料匯流排104將DRAM記憶體120連接至邊緣連接器102，且在記憶體存取操作(例如，讀取及寫入)期間自一經連接主機接收資料信號且將資料信號傳輸至該經連接主機。DIMM 100進一步包含一暫存時鐘驅動器(RCD)110，RCD 110自命令/位址匯流排106接收命令/位址信號且產生用於DRAM記憶體120之記憶體命令/位址信號。RCD 110可將一可預測電負載(例如，用於匹配阻抗、電抗、電容等)呈現給主機裝置且可將記憶體命令/位址信號重新驅動至DRAM記憶體120，此有助於實現更高密度且提高信號完整性。RCD 110亦可緩衝由主機提供之命令/位址信號，且接著將經緩衝信號作為記憶體命令/位址信號傳輸至DRAM記憶體120。
一NVDIMM可類似於DIMM 100而組態，其中增添非揮發 性記憶體以及支援電路及裝置。圖2中示意性地繪示一個此NVDIMM。NVDIMM 200包含複數個DRAM記憶體220及一非揮發性記憶體(例如，快閃記憶體230)兩者。NVDIMM 200包含沿NVDIMM 200之一基板201(例如，一PCB或類似者)之一邊緣的一邊緣連接器202，其用於將一資料匯流排204及一命令/位址匯流排206(以粗線繪示)連接至一主機裝置。資料匯流排204將DRAM記憶體220連接至邊緣連接器202，且在記憶體存取操作(例如，讀取及寫入)期間自一經連接主機接收資料信號且將資料信號傳輸至該經連接主機。NVDIMM 200進一步包含一暫存時鐘驅動器(RCD)210，RCD 210自命令/位址匯流排206接收命令/位址信號且產生用於DRAM記憶體220之記憶體命令/位址信號。
NVDIMM 200進一步包含一控制器232，其用於控制快閃記憶體230且執行記憶體管理操作，諸如電力損失偵測、自DRAM記憶體220備份至非揮發性記憶體230及自快閃記憶體230復原至DRAM記憶體220。控制器232可包含至邊緣連接器202之一連接(未展示)以有利於偵測一電力損失事件(例如，藉由監測一電源供應接針之一電壓，或經由用於將來自一經連接主機之命令發送至控制器232的一專用接針)。
控制器232藉由一非揮發性匯流排234連接至快閃記憶體230且藉由資料匯流排204連接至DRAM記憶體220。在此方面，資料匯流排204可包含許多資料多工器208以有利於將DRAM記憶體220連接至邊緣連接器202(例如，用於自一經連接主機接收資料信號且將資料信號傳輸至該經連接主機)及控制器232(例如，用於在一備份操作期間自DRAM記憶體220讀取資料信號且在一復原操作期間將資料信號傳輸至DRAM記憶體220)兩者。例如，在其中九個DRAM記憶體220之各者具有八個I/O終端 之一實施例中，資料匯流排204可包含將各DRAM記憶體220連接至對應資料多工器208之八條匯流排線、將各資料多工器208連接至邊緣連接器202之八條匯流排線，及將各資料多工器208連接至控制器232(例如，其可具有72個I/O終端)之八條匯流排線。在另一實施例中，類似於NVDIMM 200之一記憶體模組可在其之一背側上包含另外九個DRAM記憶體220(總共18個DRAM記憶體220，其等各自具有四個I/O終端)。在此一實施例中，資料匯流排204可包含將十八個DRAM記憶體220之各者連接至十八個資料多工器208之一對應者的四條匯流排線、將各資料多工器208連接至邊緣連接器202之四條匯流排線，及將各資料多工器208連接至控制器232(例如，其可具有72個I/O終端)之四條匯流排線。
控制器232進一步連接至RCD 210以在備份及復原操作期間將命令/位址信號提供至DRAM記憶體220。在此方面，控制器可包含用於透過一命令/位址多工器236將命令/位址信號發送至RCD 210之一驅動器233，命令/位址多工器236經組態以將RCD 210連接至邊緣連接器202及控制器232之驅動器233兩者。因為NVDIMM 200之命令/位址多工器236安置於RCD 210與邊緣連接器202之間(且因此RCD並未藉由命令/位址匯流排206直接連接至邊緣連接器202)，所以確保RCD 210將一可預測電負載(例如，用於匹配阻抗、電抗、電容等)呈現給一經連接主機裝置可具挑戰性。
為促進符合相同標準之記憶體模組的可互換性，期望對此等模組提供相同實體介面(例如，邊緣連接器設計、最小及最大實體尺寸等)及電介面(例如，接針布局、電路阻抗、電流汲取、操作電壓等)。與在一NVDIMM(其設計為與一DIMM相同之實體及電特性)上提供非揮發性 記憶體相關聯之一個挑戰係在命令/位址匯流排上提供一可預測電阻抗同時適應至一主機裝置及一板上控制器兩者之連接的挑戰。在此方面，在一命令/位址多工器236提供於邊緣連接器202與RCD 210之間時匹配邊緣連接器202處之命令/位址匯流排206的阻抗呈現一特定挑戰，尤其在一NVDIMM模組之記憶體容量增加時(例如，藉由增添更多及/或較大DRAM記憶體)。
因此，根據本技術之資料儲存裝置及計算系統之若干實施例可對記憶體模組提供克服習知記憶體模組之限制的一多工命令/位址匯流排。本技術之若干實施例係關於一種包括第一複數個揮發性記憶體及一非揮發性記憶體之記憶體裝置。記憶體裝置進一步包括：一控制器，其耦合至非揮發性記憶體且包含一第一控制器輸出；及一暫存時鐘驅動器(RCD)，其包含一第一RCD輸出端；及一第一多工器。第一多工器包含耦合至第一RCD輸出端之一第一多工器輸入端、耦合至第一控制器輸出端之一第二多工器輸入端，及耦合至第一複數個揮發性記憶體之一第一多工器輸出端。
圖3係根據本技術之一實施例之一記憶體裝置之一示意圖。記憶體裝置300可為一NVDIMM或可具有一替代模組格式。記憶體裝置300包含複數個揮發性記憶體320(例如，DRAM記憶體)及一非揮發性記憶體330(例如，NAND記憶體)。記憶體裝置300包含用於將一資料匯流排304及一命令/位址匯流排306(以粗線繪示)連接至一主機裝置之一外部連接器(例如，邊緣連接器302)。資料匯流排304將揮發性記憶體320連接至邊緣連接器302，且在記憶體存取操作(例如，讀取及寫入)期間自一經連接主機接收資料信號且將資料信號傳輸至該經連接主機。記憶體裝置300進一步包含一暫存時鐘驅動器(RCD)310，RCD 310自命令/位址匯流 排306接收命令/位址信號且產生用於揮發性記憶體320之記憶體命令/位址信號。RCD 310可將一可預測電負載(例如，用於匹配阻抗、電抗、電容等)呈現給主機裝置且可將記憶體命令/位址信號重新驅動至揮發性記憶體320，此有助於實現更高密度且提高信號完整性。RCD 310亦可緩衝由主機提供之命令/位址信號，且接著將經緩衝信號作為記憶體命令/位址信號傳輸至揮發性記憶體320。
記憶體裝置300進一步包含一控制器332，其用於控制非揮發性記憶體330且執行記憶體管理操作，諸如電力損失偵測、自揮發性記憶體320備份至非揮發性記憶體330及自非揮發性記憶體330復原至揮發性記憶體320。控制器332可包含至邊緣連接器302之一連接(未展示)以有利於偵測一電力損失事件(例如，藉由監測一電源供應接針之一電壓，或經由用於將來自一經連接主機之命令發送至控制器332的一專用接針)。
控制器332可為一微控制器、專用邏輯電路(例如，一場可程式化閘陣列(FPGA)、一特定應用積體電路(ASIC)等)或其他適合處理器。控制器332可包含經組態以執行儲存於記憶體(例如，控制器332中用以儲存用於各種程序、邏輯流程及常式之指令的嵌入式記憶體)中之指令的一處理器。
控制器332係藉由一非揮發性匯流排334連接至非揮發性記憶體330且藉由資料匯流排304連接至揮發性記憶體320。就此而言，資料匯流排304可包含許多資料多工器308以有利於將揮發性記憶體320連接至邊緣連接器302(例如，用於自一經連接主機接收資料信號，且將資料信號傳輸至該經連接主機)及控制器332(例如，用於在一備份操作期間，自揮發性記憶體320讀取資料信號，且在一復原操作期間，將資料信號傳輸 至揮發性記憶體320)兩者。例如，在其中九個DRAM記憶體320之各者具有八個I/O終端之一實施例中，資料匯流排304可包含將各DRAM記憶體320連接至對應資料多工器308之八條匯流排線、將各資料多工器308連接至邊緣連接器302之八條匯流排線，及將各資料多工器308連接至控制器332(例如，其可具有72個I/O終端)之八條匯流排線。在另一實施例中，類似於NVDIMM 300之一記憶體模組可在其之一背側上包含另外九個DRAM記憶體320(總共18個DRAM記憶體320，其等各自具有四個I/O終端)。在此一實施例中，資料匯流排304可包含將十八個DRAM記憶體320之各者連接至十八個資料多工器308之一對應者的四條匯流排線、將各資料多工器308連接至邊緣連接器302之四條匯流排線，及將各資料多工器308連接至控制器332(例如，其可具有72個I/O終端)之四條匯流排線。
控制器332經進一步連接至揮發性記憶體320，使得控制器332可在備份及復原操作期間將記憶體命令/位址信號提供至揮發性記憶體320。就此而言，控制器可包含用於將記憶體命令/位址信號發送至揮發性記憶體320之一驅動器333。然而，記憶體裝置300之控制器332經組態以透過兩個記憶體命令/位址多工器336將記憶體命令/位址信號提供至揮發性記憶體320，而非將命令/位址信號提供至RCD 310(如在圖2中繪示之NVDIMM中)，記憶體命令/位址多工器336經組態以將記憶體命令/位址信號自控制器332之驅動器333及RCD 310之輸出端兩者路由至揮發性記憶體320。因此，控制器332之驅動器333可經組態以按由揮發性記憶體320之設計指定的一或多個層級(例如，而非按由RCD 310之設計指定之一層級)來驅動記憶體命令/位址信號。
儘管在圖3中繪示之實施例中，控制器332係展示為包含用 於將命令/位址信號提供至記憶體裝置300之全部揮發性記憶體320的一單一驅動器333，然在其他實施例中，一控制器可具有多個驅動器。例如，圖4係根據本技術之一實施例之一記憶體裝置之一示意圖。記憶體裝置400可為一NVDIMM或可具有另一替代模組格式。記憶體裝置400包含複數個揮發性記憶體420(例如，DRAM記憶體)及一非揮發性記憶體430(例如，NAND記憶體)。記憶體裝置400包含用於將一資料匯流排404及一命令/位址匯流排406(以粗線繪示)連接至一主機裝置的一邊緣連接器402。資料匯流排404將揮發性記憶體420連接至邊緣連接器402，且在記憶體存取操作(例如，讀取及寫入)期間自一經連接主機接收資料信號且將資料信號傳輸至該經連接主機。記憶體裝置400進一步包含一暫存時鐘驅動器(RCD)410，RCD 410自命令/位址匯流排406接收命令/位址信號且產生用於揮發性記憶體420之記憶體命令/位址信號。RCD 410可將一可預測電負載(例如，用於匹配阻抗、電抗、電容等)呈現給主機裝置且可將記憶體命令/位址信號重新驅動至揮發性記憶體420，此有助於實現更高密度且提高信號完整性。RCD 410亦可緩衝由主機提供之命令/位址信號，且接著將經緩衝信號作為記憶體命令/位址信號傳輸至揮發性記憶體420。
記憶體裝置400進一步包含一控制器432，其用於控制非揮發性記憶體430且執行記憶體管理操作，諸如電力損失偵測、自揮發性記憶體420備份至非揮發性記憶體430及自非揮發性記憶體430復原至揮發性記憶體420。控制器432可包含至邊緣連接器402之一連接(未展示)以有利於偵測一電力損失事件(例如，藉由監測一電源供應接針之一電壓，或經由用於將來自一經連接主機之命令發送至控制器432之一專用接針)。
控制器432藉由一非揮發性匯流排434連接至非揮發性記憶 體430且藉由資料匯流排404連接至揮發性記憶體420。為簡潔起見，將圖4之記憶體裝置400示意性地繪示為具有將揮發性記憶體420耦合至邊緣連接器402及控制器432之各別資料匯流排(例如，其中各揮發性記憶體420包含一內部DQ多工器之一實施例，其中經由揮發性記憶體420中之一模式暫存器設定切換由資料匯流排404耦合至邊緣連接器402的四個DQ網及由資料匯流排404耦合至控制器432的四個DQ網)，然熟習此項技術者將容易瞭解，可使用不同資料匯流排組態。控制器432進一步連接至揮發性記憶體420使得控制器432可在備份及復原操作期間將記憶體命令/位址信號提供至揮發性記憶體420。在此方面，控制器可包含用於將記憶體命令/位址信號發送至揮發性記憶體420之多個驅動器433a及433b。如與具有一單一驅動器之一實施例相比，提供多個驅動器可歸因於每驅動器減少之負載而改良命令/位址信號之信號完整性(雖然成本及/或複雜性可能更高)。控制器432經組態以透過兩個記憶體命令/位址多工器436將記憶體命令/位址信號提供至揮發性記憶體420，記憶體命令/位址多工器436經組態以將記憶體命令/位址信號自控制器432之對應驅動器433a或433b及RCD 410之輸出端兩者路由至揮發性記憶體420。因此，控制器432之驅動器433a及433b可經組態以按由揮發性記憶體420之設計指定的一或多個層級(例如，而非按由RCD 410之設計指定之一層級)驅動記憶體命令/位址信號。
儘管在前述實施例中，展示具有具多個輸出端之RCD的記憶體裝置，然在其他實施例中，一RCD可具有其他數目個輸出端。例如，圖5係根據本技術之一實施例之一記憶體裝置之一示意圖，其中提供具有一單一輸出端之一RCD。記憶體裝置500可為一NVDIMM或可具有另一替代模組格式。記憶體裝置500包含複數個揮發性記憶體520(例如，DRAM 記憶體)及一非揮發性記憶體530(例如，NAND記憶體)。記憶體裝置500包含用於將一資料匯流排504及一命令/位址匯流排506(以粗線繪示)連接至一主機裝置的一邊緣連接器502。資料匯流排504將揮發性記憶體520連接至邊緣連接器502，且在記憶體存取操作(例如，讀取及寫入)期間自一經連接主機接收資料信號且將資料信號傳輸至該經連接主機。記憶體裝置500進一步包含一暫存時鐘驅動器(RCD)510，RCD 510自命令/位址匯流排506接收命令/位址信號且產生用於揮發性記憶體520之記憶體命令/位址信號。RCD 510可將一可預測電負載(例如，用於匹配阻抗、電抗、電容等)呈現給主機裝置且可將記憶體命令/位址信號重新驅動至揮發性記憶體520，此有助於實現更高密度且提高信號完整性。RCD 510亦可緩衝由主機提供之命令/位址信號，且接著將經緩衝信號作為記憶體命令/位址信號傳輸至揮發性記憶體520。
記憶體裝置500進一步包含一控制器532，其用於控制非揮發性記憶體530且執行記憶體管理操作，諸如電力損失偵測、自揮發性記憶體520備份至非揮發性記憶體530及自非揮發性記憶體530復原至揮發性記憶體520。控制器532可包含至邊緣連接器502之一連接(未展示)以有利於偵測一電力損失事件(例如，藉由監測一電源供應接針之一電壓，或經由用於將來自一經連接主機之命令發送至控制器532的一專用接針)。
控制器532藉由一非揮發性匯流排534連接至非揮發性記憶體530且藉由資料匯流排504連接至揮發性記憶體520。為簡潔起見，將圖5之記憶體裝置500示意性地繪示為具有將揮發性記憶體520耦合至邊緣連接器502及控制器532之各別資料匯流排，然熟習此項技術者將容易瞭解，可使用不同資料匯流排組態。控制器532進一步連接至揮發性記憶體 520使得控制器532可在備份及復原操作期間將記憶體命令/位址信號提供至揮發性記憶體520。在此方面，控制器可包含用於將記憶體命令/位址信號發送至揮發性記憶體520之一驅動器533。控制器532經組態以透過一記憶體命令/位址多工器536將記憶體命令/位址信號提供至揮發性記憶體520，記憶體命令/位址多工器536經組態以將記憶體命令/位址信號自控制器532之驅動器533及RCD 510之輸出端兩者路由至揮發性記憶體520。因此，控制器532之驅動器533可經組態以按由揮發性記憶體520之設計指定的一或多個層級(例如，而非按由RCD 510之設計指定之一層級)驅動記憶體命令/位址信號。
儘管在前述實施例中，展示具有一單排揮發性記憶體之記憶體裝置，然在其他實施例中，一記憶體裝置可具有多排記憶體。例如，圖6係根據本技術之一實施例之具有兩排記憶體的一記憶體裝置之一示意圖。記憶體裝置600可為一NVDIMM或可具有另一替代模組格式。記憶體裝置600包含配置成兩排621及622之複數個揮發性記憶體620(例如，DRAM記憶體)，以及一非揮發性記憶體630(例如，NAND記憶體)。記憶體裝置600包含用於將一第一資料匯流排604及一命令/位址匯流排606(以粗線繪示)連接至一主機裝置的一邊緣連接器602。邊緣連接器602可包含用於各別地控制兩排621及622記憶體之額外連接(例如，經由兩個晶片選擇終端將一晶片選擇信號提供至記憶體裝置600以啟用所要排)。
第一資料匯流排604將揮發性記憶體620連接至邊緣連接器602，且在記憶體存取操作(例如，讀取及寫入)期間自一經連接主機接收資料信號且將資料信號傳輸至該經連接主機。記憶體裝置600進一步包含一暫存時鐘驅動器(RCD)610，RCD 610自命令/位址匯流排606接收命令/ 位址信號且產生用於揮發性記憶體620之記憶體命令/位址信號。RCD 610可將一可預測電負載(例如，用於匹配阻抗、電抗、電容等)呈現給主機裝置且可將記憶體命令/位址信號重新驅動至揮發性記憶體620，此有助於實現更高密度且提高信號完整性。RCD 610亦可緩衝由主機提供之命令/位址信號，且接著將經緩衝信號作為記憶體命令/位址信號傳輸至揮發性記憶體620。
記憶體裝置600進一步包含一控制器632，其用於控制非揮發性記憶體630且執行記憶體管理操作，諸如電力損失偵測、自揮發性記憶體620備份至非揮發性記憶體630及自非揮發性記憶體630復原至揮發性記憶體620。控制器632可包含至邊緣連接器602之一連接(未展示)以有利於偵測一電力損失事件(例如，藉由監測一電源供應接針之一電壓，或經由用於將來自一經連接主機之命令發送至控制器632的一專用接針)。
控制器632藉由一非揮發性匯流排634連接至非揮發性記憶體630且藉由一第二資料匯流排605連接至揮發性記憶體620。在此方面，儘管將圖6之記憶體裝置600示意性地繪示為具有將揮發性記憶體620耦合至邊緣連接器602及控制器632之各別資料匯流排(例如，其中各揮發性記憶體620包含一內部DQ多工器之一實施例，其中經由揮發性記憶體620中之一模式暫存器設定切換由第一資料匯流排604耦合至邊緣連接器602的第一DQ網及由第二資料匯流排605耦合至控制器632的第二DQ網)，然熟習此項技術者將容易瞭解，可使用不同資料匯流排組態。控制器632進一步連接至揮發性記憶體620使得控制器632可在備份及復原操作期間將記憶體命令/位址信號提供至揮發性記憶體620。在此方面，控制器可包含用於將記憶體命令/位址信號發送至揮發性記憶體620之多個驅動器633a及 633b(例如，驅動器633a將記憶體命令/位址信號發送至揮發性記憶體620排621，且驅動器633b將記憶體命令/位址信號發送至揮發性記憶體620排622)。控制器632經組態以透過四個記憶體命令/位址多工器636將記憶體命令/位址信號提供至揮發性記憶體620，記憶體命令/位址多工器636經組態以將記憶體命令/位址信號自控制器632之驅動器633a及633b以及RCD 610之輸出端兩者路由至揮發性記憶體620。因此，控制器632之驅動器633a及633b可經組態以按由揮發性記憶體620之設計指定的一或多個層級(例如，而非按由RCD 610之設計指定之一層級)驅動記憶體命令/位址信號。
儘管在前述實施例中，展示具有一單一RCD之記憶體裝置，然在其他實施例中，一記憶體裝置可具有多個RCD。例如，圖7係根據本技術之一實施例之一記憶體裝置之一示意圖。記憶體裝置700可為一NVDIMM或可具有另一替代模組格式。記憶體裝置700包含配置成兩排721及722之複數個揮發性記憶體720(例如，DRAM記憶體)，以及一非揮發性記憶體730(例如，NAND記憶體)。記憶體裝置700包含用於將一第一資料匯流排704及一命令/位址匯流排706(以粗線繪示)連接至一主機裝置的一邊緣連接器702。邊緣連接器702可包含用於各別地控制兩排721及722記憶體之額外連接(例如，經由兩個晶片選擇終端將一晶片選擇信號提供至記憶體裝置700以啟用所要排)。
第一資料匯流排704將揮發性記憶體720連接至邊緣連接器702，且在記憶體存取操作(例如，讀取及寫入)期間自一經連接主機接收資料信號且將資料信號傳輸至該經連接主機。記憶體裝置700進一步包含兩個暫存時鐘驅動器(RCD)710，RCD 710自命令/位址匯流排706接收命 令/位址信號且產生用於揮發性記憶體720之記憶體命令/位址信號。RCD 710可將一可預測電負載(例如，用於匹配阻抗、電抗、電容等)呈現給主機裝置且可將記憶體命令/位址信號重新驅動至揮發性記憶體720，此有助於實現更高密度且提高信號完整性。RCD 710亦可緩衝由主機提供之命令/位址信號，且接著將經緩衝信號作為記憶體命令/位址信號傳輸至揮發性記憶體720。
記憶體裝置700進一步包含一控制器732，其用於控制非揮發性記憶體730且執行記憶體管理操作，諸如電力損失偵測、自揮發性記憶體720備份至非揮發性記憶體730及自非揮發性記憶體730復原至揮發性記憶體720。控制器732可包含至邊緣連接器702之一連接(未展示)以有利於偵測一電力損失事件(例如，藉由監測一電源供應接針之一電壓，或經由用於將來自一經連接主機之命令發送至控制器732的一專用接針)。
控制器732係藉由一非揮發性匯流排734連接至非揮發性記憶體730且藉由一第二資料匯流排705連接至揮發性記憶體720。就此而言，儘管將圖7之記憶體裝置700示意性地繪示為具有將揮發性記憶體720經耦合至邊緣連接器702及控制器732之各別資料匯流排(例如，其中各揮發性記憶體720包含一內部DQ多工器之一實施例，其中經由揮發性記憶體720中之一模式暫存器設定切換由第一資料匯流排704耦合至邊緣連接器702的第一DQ網及由第二資料匯流排705耦合至控制器732的第二DQ網)，然熟習此項技術者將容易瞭解，可使用不同的資料匯流排組態。控制器732經進一步連接至揮發性記憶體720，使得控制器732可在備份及復原操作期間將記憶體命令/位址信號提供至揮發性記憶體720。就此而言，控制器可包含用於將記憶體命令/位址信號發送至揮發性記憶體720之多個 驅動器733a及733b(例如，驅動器733a將記憶體命令/位址信號發送至揮發性記憶體720排721，且驅動器733b將記憶體命令/位址信號發送至揮發性記憶體720排722)。控制器732經組態以透過四個記憶體命令/位址多工器736將記憶體命令/位址信號提供至揮發性記憶體720，記憶體命令/位址多工器736經組態以將記憶體命令/位址信號自控制器732之驅動器733a及733b以及RCD 710之輸出端兩者路由至揮發性記憶體720。因此，控制器732之驅動器733a及733b可經組態以按由揮發性記憶體720之設計指定的一或多個層級(例如，而非按由RCD 710之設計指定之一層級)來驅動記憶體命令/位址信號。
儘管在前述例示性實施例中，繪示具有DRAM格式揮發性記憶體之記憶體裝置，然熟習此項技術者將容易瞭解，可在類似組態之一記憶體裝置上提供其他揮發性記憶體格式。例如，可在本技術之替代實施例中提供使用DRAM、SRAM、ZRAM、閘流體-RAM或類似者之任一者或任何組合之一記憶體裝置。
儘管在前述例示性實施例中，繪示具有NAND格式非揮發性記憶體之記憶體裝置，然熟習此項技術者將容易瞭解，可在類似組態之一記憶體裝置上提供其他非揮發性記憶體格式。例如，可在本技術之替代實施例中提供使用NAND、NOR、PCM、MRAM、FeRAM、ReRAM或類似者之任一者或任何組合之一記憶體裝置。
圖8係繪示根據本技術之一實施例之操作一記憶體裝置的一方法之一流程圖。該方法包含：在記憶體裝置之一連接器處接收用於記憶體裝置之一揮發性記憶體的命令/位址信號(方塊810)。該方法進一步包含：將命令/位址信號自連接器提供至記憶體裝置之一暫存時鐘驅動器 (RCD)以產生記憶體命令/位址信號(方塊820)。該方法進一步包含：將記憶體命令/位址信號自RCD提供至一多工器之一第一輸入端(方塊830)。多工器可包含連接至記憶體裝置之一非揮發性記憶體控制器的一第二輸入端。該方法進一步包含：將記憶體命令/位址信號自多工器提供至記憶體裝置之揮發性記憶體(方塊840)。
該方法可進一步包含：偵測經組態以觸發一備份操作之一事件(方塊850)。備份操作可包含：將備份命令/位址信號(例如，包含用於揮發性記憶體之讀取命令)自非揮發性記憶體控制器提供至多工器之第二輸入端(方塊860)。在一些實施例中，控制器可首先指示多工器啟動多工器之第二輸入端(及例如取消選擇第一輸入端)。備份操作可進一步包含：將備份命令/位址信號自多工器提供(方塊870)至揮發性記憶體(例如，指示揮發性記憶體將資料自揮發性記憶體讀取至資料匯流排上)。若揮發性記憶體包含多個揮發性記憶體，則備份命令/位址信號可連續地、同時地引導至多個揮發性記憶體，或引導至多個揮發性記憶體之某一組合(例如，一次引導至一個以上但少於全部揮發性記憶體，諸如一右側優先、左側其次方法)。若揮發性記憶體包含內部DQ多工器，則控制器可在備份命令/位址信號中包含用於選擇由資料匯流排連接耦合至控制器之(若干)埠的一指令。
方法可進一步包含一復原操作，該復原操作可包含將復原命令/位址信號(例如，包含用於揮發性記憶體之寫入命令)自非揮發性記憶體控制器提供至多工器之第二輸入端(方塊880)。在一些實施例中，控制器可首先指示多工器啟動多工器之第二輸入端(且例如取消選擇第一輸入端)。復原操作可進一步包含將復原命令/位址信號自多工器提供(方塊890) 至揮發性記憶體(例如，指示揮發性記憶體將來自資料匯流排之資料寫入至揮發性記憶體)。若揮發性記憶體包含多個揮發性記憶體，則復原命令/位址信號可連續地或同時地引導至多個揮發性記憶體，或引導至多個揮發性記憶體之某一組合(例如，一次引導至一個以上但少於全部揮發性記憶體，諸如一右側優先、左側其次方法)。若揮發性記憶體包含內部DQ多工器，則控制器可在復原命令/位址信號中包含用於選擇由資料匯流排連接耦合至控制器之(若干)埠的一指令。
自前文將瞭解，本文中已描述本發明之特定實施例用於繪示之目的，但可在不脫離本發明之範疇之情況下進行各種修改。因此，除了受隨附發明申請專利範圍限制之外，本發明不受限制。

Claims (22)

  1. 一種具有多工命令/位址匯流排之設備，其包括：第一複數個揮發性記憶體；一非揮發性記憶體；一控制器，其經耦合至該非揮發性記憶體且包含一第一控制器輸出端；一暫存時鐘驅動器(RCD)，其包含一第一RCD輸出端；及一第一多工器，其包含經耦合至該第一RCD輸出端之一第一多工器輸入端、經耦合至該第一控制器輸出端之一第二多工器輸入端，及經耦合至該第一複數個揮發性記憶體之一第一多工器輸出端。
  2. 如請求項1之設備，其中該RCD具有一第一RCD輸入端，其中該設備進一步包括一邊緣連接器，及經直接耦合於該第一RCD輸入端與該邊緣連接器之間之一命令/位址匯流排。
  3. 如請求項1之設備，其中該第一控制器輸出端係經組態以產生用於該第一複數個揮發性記憶體之命令/位址信號之一驅動器。
  4. 如請求項1之設備，其中該第一多工器經組態以將來自該RCD及該控制器之一者之命令/位址信號提供至該第一複數個揮發性記憶體。
  5. 如請求項1之設備，其中該RCD進一步包含一第二RCD輸出端，其中該控制器包含一第二控制器輸出端，且其中該設備進一步包括第二複數個揮發性記憶體及一第二多工器，該第二多工器包含經耦合至該第二RCD輸出端之一第三多工器輸入端、經耦合至該第二控制器輸出端之一第四多工器輸入端，及經耦合至該第二複數個揮發性記憶體之一第二多工器輸出端。
  6. 如請求項1之設備，其中該RCD係一第一RCD，其中該控制器包含一第二控制器輸出端，且其中該設備進一步包括：第二複數個揮發性記憶體；一第二RCD，其包含一第二RCD輸出端；及一第二多工器，其包含經耦合至該第二RCD輸出端之一第三多工器輸入端、經耦合至該第二控制器輸出端之一第四多工器輸入端，及經耦合至該第二複數個揮發性記憶體之一第二多工器輸出端。
  7. 如請求項1之設備，進一步包括一備份電源。
  8. 如請求項1之設備，其中該控制器經組態以在偵測到該設備之一電力損失時，於該第一控制器輸出端處產生命令/位址信號，以將資料自該第一複數個揮發性記憶體複製至該非揮發性記憶體。
  9. 如請求項8之設備，其中該第一多工器經組態以在偵測到該設備之該電力損失時，忽視來自該RCD之命令/位址信號。
  10. 如請求項8之設備，其中該控制器經組態以在自該設備之該電力損失復原時，於該第一控制器輸出端處產生命令/位址信號，以將資料自該非揮發性記憶體複製至該第一複數個揮發性記憶體。
  11. 如請求項1之設備，進一步包括第一複數個資料多工器，該等資料多工器之各者包含經耦合至該邊緣連接器之一第一資料多工器輸入端，及經耦合至該控制器之一第二資料多工器輸入端，及經耦合至該第一複數個揮發性記憶體之一對應者之一資料多工器輸出端。
  12. 一種具有多工命令/位址匯流排之記憶體模組，其包括：一連接器，其經組態以將該記憶體模組耦合至一主機資料匯流排及一主機命令/位址匯流排；第一複數個揮發性記憶體，其等經組態以藉由該連接器耦合至主機資料匯流排；一非揮發性記憶體；一控制器，其經耦合至該非揮發性記憶體且包含一第一控制器輸出端；一暫存時鐘驅動器(RCD)，其包含經耦合至該連接器之一第一RCD輸出端及一第一RCD輸入端，且經組態以藉由該連接器耦合至該主機命令/位址匯流排；及一第一多工器，其包含經耦合至該第一RCD輸出端之一第一多工器輸入端、經耦合至該第一控制器輸出端之一第二多工器輸入端，及經耦合至該第一複數個揮發性記憶體之一第一多工器輸出端。
  13. 如請求項12之記憶體模組，其中該第一控制器輸出端係經組態以產生用於該第一複數個揮發性記憶體之命令/位址信號之一驅動器。
  14. 如請求項12之記憶體模組，其中該第一多工器經組態以將來自該RCD及該控制器之一者之命令/位址信號提供至該第一複數個揮發性記憶體。
  15. 如請求項12之記憶體模組，其中該RCD進一步包含一第二RCD輸出端，其中該控制器包含一第二控制器輸出端，且其中該記憶體裝置進一步包括第二複數個揮發性記憶體及一第二多工器，該第二多工器包含經耦合至該第二RCD輸出端之一第三多工器輸入端、經耦合至該第二控制器輸出端之一第四多工器輸入端，及經耦合至該第二複數個揮發性記憶體之一第二多工器輸出端。
  16. 如請求項12之記憶體模組，其中該RCD係一第一RCD，其中該控制器包含一第二控制器輸出端，且其中該記憶體裝置進一步包括：第二複數個揮發性記憶體；一第二RCD，其包含一第二RCD輸出端；及一第二多工器，其包含經耦合至該第二RCD輸出端之一第三多工器輸入端、經耦合至該第二控制器輸出端之一第四多工器輸入端，及經耦合至該第二複數個揮發性記憶體之一第二多工器輸出端。
  17. 如請求項12之記憶體模組，進一步包括一備份電源。
  18. 如請求項12之記憶體模組，其中該控制器經組態以在偵測到該記憶體裝置之一電力損失時，於該第一控制器輸出端處產生命令/位址信號，以將資料自該第一複數個揮發性記憶體複製至該非揮發性記憶體。
  19. 如請求項18之記憶體模組，其中該第一多工器經組態以在偵測到該記憶體裝置之該電力損失時，忽視來自該RCD之命令/位址信號。
  20. 如請求項18之記憶體模組，其中該控制器經組態以在自該記憶體裝置之該電力損失復原時，於該第一控制器輸出端處產生命令/位址信號，以將資料自該非揮發性記憶體複製至該第一複數個揮發性記憶體。
  21. 如請求項12之記憶體模組，進一步包括對應於該第一複數個揮發性記憶體之第一複數個資料多工器，其中各資料多工器具有經耦合至該記憶體裝置之一資料匯流排之一第一資料多工器輸入端、經耦合至該控制器之一第二資料多工器輸入端，及經耦合至該第一複數個揮發性記憶體之該對應者之一資料多工器輸出端。
  22. 如請求項12之記憶體模組，其中該記憶體模組係一非揮發性雙直列記憶體模組(NVDIMM)。
TW107120269A 2017-07-21 2018-06-13 具有多工命令/位址匯流排之記憶體設備及記憶體模組，及操作一記憶體裝置之方法 TWI666554B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/656,895 2017-07-21
US15/656,895 US10147712B1 (en) 2017-07-21 2017-07-21 Memory device with a multiplexed command/address bus

Publications (2)

Publication Number Publication Date
TW201908982A TW201908982A (zh) 2019-03-01
TWI666554B true TWI666554B (zh) 2019-07-21

Family

ID=64452009

Family Applications (2)

Application Number Title Priority Date Filing Date
TW107120269A TWI666554B (zh) 2017-07-21 2018-06-13 具有多工命令/位址匯流排之記憶體設備及記憶體模組，及操作一記憶體裝置之方法
TW108121287A TWI736914B (zh) 2017-07-21 2018-06-13 具有多工命令/位址匯流排之記憶體設備及記憶體模組，及操作一記憶體裝置之方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW108121287A TWI736914B (zh) 2017-07-21 2018-06-13 具有多工命令/位址匯流排之記憶體設備及記憶體模組，及操作一記憶體裝置之方法

Country Status (6)

Country Link
US (5) US10147712B1 (zh)
EP (2) EP4195057A1 (zh)
KR (1) KR102320643B1 (zh)
CN (2) CN110663035B (zh)
TW (2) TWI666554B (zh)
WO (1) WO2019018057A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10147712B1 (en) 2017-07-21 2018-12-04 Micron Technology, Inc. Memory device with a multiplexed command/address bus
US11500576B2 (en) * 2017-08-26 2022-11-15 Entrantech Inc. Apparatus and architecture of non-volatile memory module in parallel configuration
US10831963B1 (en) * 2017-08-26 2020-11-10 Kong-Chen Chen Apparatus and method of parallel architecture for NVDIMM
US10811057B1 (en) 2019-03-26 2020-10-20 Micron Technology, Inc. Centralized placement of command and address in memory devices
US10978117B2 (en) 2019-03-26 2021-04-13 Micron Technology, Inc. Centralized placement of command and address swapping in memory devices
US10936407B2 (en) 2019-05-30 2021-03-02 Dell Products, L.P. System and method to reduce address range scrub execution time in non-volatile dual inline memory modules
US11222671B2 (en) 2019-06-20 2022-01-11 Samsung Electronics Co., Ltd. Memory device, method of operating the memory device, memory module, and method of operating the memory module
EP3754512B1 (en) 2019-06-20 2023-03-01 Samsung Electronics Co., Ltd. Memory device, method of operating the memory device, memory module, and method of operating the memory module
US11948661B2 (en) 2020-06-05 2024-04-02 Micron Technology, Inc. Methods for tuning command/address bus timing and memory devices and memory systems using the same
CN113760181B (zh) * 2020-06-05 2024-10-01 美光科技公司 用于调谐命令/地址总线时序的方法以及使用所述方法的存储器装置及存储器系统
CN112000276B (zh) * 2020-06-19 2023-04-11 浙江绍兴青逸信息科技有限责任公司 一种内存条
US11675728B2 (en) * 2020-07-02 2023-06-13 Micron Technology, Inc. Configuring multiple register clock drivers of a memory subsystem
US12073908B2 (en) 2021-03-12 2024-08-27 Micron Technology, Inc. On-die heater devices for memory devices and memory modules

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460791B1 (en) * 2015-12-08 2016-10-04 Inphi Corporation Data clock synchronization in hybrid memory modules
US20160350002A1 (en) * 2015-05-29 2016-12-01 Intel Corporation Memory device specific self refresh entry and exit
DE102017100584A1 (de) * 2016-01-14 2017-07-20 Samsung Electronics Co., Ltd. Verfahren zum Zugreifen auf heterogene Speicher und Speichermodul, welches heterogene Speicher aufweist
US20170206028A1 (en) * 2015-12-14 2017-07-20 Samsung Electronics Co., Ltd. Memory Module, Computing System Having the Same, and Method for Testing Tag Error Thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6480929B1 (en) * 1998-10-31 2002-11-12 Advanced Micro Devices Inc. Pseudo-concurrency between a volatile memory and a non-volatile memory on a same data bus
JP4049297B2 (ja) * 2001-06-11 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
US7609559B2 (en) * 2007-01-12 2009-10-27 Micron Technology, Inc. Word line drivers having a low pass filter circuit in non-volatile memory device
US9195602B2 (en) * 2007-03-30 2015-11-24 Rambus Inc. System including hierarchical memory modules having different types of integrated circuit memory devices
US9436600B2 (en) * 2013-06-11 2016-09-06 Svic No. 28 New Technology Business Investment L.L.P. Non-volatile memory storage for multi-channel memory system
KR102430561B1 (ko) * 2015-09-11 2022-08-09 삼성전자주식회사 듀얼 포트 디램을 포함하는 메모리 모듈
US9817610B1 (en) * 2015-12-08 2017-11-14 Inphi Corporation Hybrid memory systems for autonomous non-volatile memory save and restore operations
KR102547056B1 (ko) * 2016-03-28 2023-06-22 에스케이하이닉스 주식회사 비휘발성 메모리 모듈의 커맨드 어드레스 스누핑
US10199364B2 (en) * 2016-05-19 2019-02-05 Sanmina Corporation Non-volatile dual in-line memory module (NVDIMM) multichip package
US10401899B2 (en) * 2016-05-25 2019-09-03 Integrated Device Technology, Inc. Register clock driver for DDR5 memory
KR102548599B1 (ko) * 2016-06-17 2023-06-29 삼성전자주식회사 버퍼메모리를 포함하는 메모리 장치 및 이를 포함하는 메모리 모듈
US10474384B2 (en) * 2017-02-10 2019-11-12 Dell Products, Lp System and method for providing a back door communication path between channels on dual-channel DIMMs
US10147712B1 (en) 2017-07-21 2018-12-04 Micron Technology, Inc. Memory device with a multiplexed command/address bus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160350002A1 (en) * 2015-05-29 2016-12-01 Intel Corporation Memory device specific self refresh entry and exit
US9460791B1 (en) * 2015-12-08 2016-10-04 Inphi Corporation Data clock synchronization in hybrid memory modules
US20170206028A1 (en) * 2015-12-14 2017-07-20 Samsung Electronics Co., Ltd. Memory Module, Computing System Having the Same, and Method for Testing Tag Error Thereof
DE102017100584A1 (de) * 2016-01-14 2017-07-20 Samsung Electronics Co., Ltd. Verfahren zum Zugreifen auf heterogene Speicher und Speichermodul, welches heterogene Speicher aufweist

Also Published As

Publication number Publication date
KR20190143454A (ko) 2019-12-30
TWI736914B (zh) 2021-08-21
US20240079402A1 (en) 2024-03-07
US20190026238A1 (en) 2019-01-24
US10147712B1 (en) 2018-12-04
US11380667B2 (en) 2022-07-05
EP4195057A1 (en) 2023-06-14
EP3655860B1 (en) 2022-11-02
US20220336435A1 (en) 2022-10-20
US20210125977A1 (en) 2021-04-29
EP3655860A4 (en) 2021-04-21
CN110663035B (zh) 2023-08-25
KR102320643B1 (ko) 2021-11-03
US11830867B2 (en) 2023-11-28
CN116932436A (zh) 2023-10-24
TW201937377A (zh) 2019-09-16
EP3655860A1 (en) 2020-05-27
US10930632B2 (en) 2021-02-23
WO2019018057A1 (en) 2019-01-24
TW201908982A (zh) 2019-03-01
CN110663035A (zh) 2020-01-07

Similar Documents

Publication Publication Date Title
TWI666554B (zh) 具有多工命令/位址匯流排之記憶體設備及記憶體模組，及操作一記憶體裝置之方法
EP4068106A1 (en) Apparatuses and methods for configuring i/os of memory for hybrid memory modules
US8675432B2 (en) Semiconductor device capable of being tested after packaging
US11776627B2 (en) Memory module for platform with non-volatile storage
US9305625B2 (en) Apparatuses and methods for unit identification in a master/slave memory stack
US9263371B2 (en) Semiconductor device having through-silicon via
KR102253011B1 (ko) 리페어 회로 및 이를 포함하는 반도체 메모리 장치
US20080158956A1 (en) Non-volatile memory module for preventing system failure and system including the same
US11436169B2 (en) Individually addressing memory devices disconnected from a data bus
US11443784B2 (en) Command buffer chip with dual configurations
US20160042772A1 (en) Semiconductor devices
US9846194B2 (en) Electrostatic protection circuit and semiconductor device including the same
EP4286988A1 (en) Server device capable of being stably operated in spite of power loss and method of operating the same
JP2021189785A (ja) メモリシステム、メモリチップ、およびコントローラ
TW202314514A (zh) 記憶體系統