TWI654617B - 自我預充電之記憶體電路 - Google Patents

自我預充電之記憶體電路

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Abstract

本揭露係關於半導體結構，並且尤係關於用於記憶體之感測電路及使用方法。該記憶體包括自我參考感測放大器，其經結構化成利用自主預充電啟動電路系統以基於一跳脫點而校準其個別預充電，該自主預充電啟動電路系統只要已進行或完成感測，便開始預充電各唯一單元上之感測線。

Description

自我預充電之記憶體電路
本揭露係關於半導體結構，並且尤係關於自我預充電之記憶體電路及使用方法。
單端感測通常是配合內容可定址記憶體(CAM)中之匹配線(ML)以及八電晶體靜態隨機存取記憶體(8T SRAM)中之位元線來使用。感測是在兩個非重疊階段(PRE-CHARGE及SENSE)中進行，各階段係由GLOBAL感測信號所控制。亦即，匹配線或位元線是先預充電，然後再來評估(例如：感測)。在SRAM胞元中，各階段(例如：預充電及感測)已定時約束5個標準差弱式(sigma weak)PRE-CHARGE單元及5個標準差弱式SENSE單元，滿足單一單元之PRE-CHARGE為5個標準差弱式且SENSE單元也為5個標準差弱式的非常低機率。
隨著技術比例縮放至次微米幾何形態，隨機裝置變異(random device variation；RDV)正變得更加顯著，其效應在半導體記憶體設計中尤其明顯。亦即，RDV正成為改善效能的主要瓶頸。舉例而言，隨著裝置變異增大，信號抵達及資料擷取的時序不確定性跟著增大，需要 更大的資料擷取裕度，效能因此受到限制。即使是在設計完全一樣的鄰接裝置中，參數的RDV仍可包括電晶體長度、電晶體寬度及電晶體臨限電壓。
藉由說明，習知的自我參考感測放大器需要全域定時信號，亦即施加至複數感測放大器之基於時脈之信號，用來終止預充電階段並且開始評估階段。使用全域定時信號造成複數個感測放大器具有等量的預充電時間。然而，由於製程變異，有一些感測放大器可能不需要完全的預充電時間也會抵達其特定預充電位準。這導致一些感測放大器在已達到其預充電位準之後，但在全域定時信號截斷該預充電之前，於預充電階段處於閒置狀態。因此，利用全域定時感測信號，RDV誘發之時序不確定性會造成時序不確定性的過大約束(over-bounding)。
在本揭露之一態樣中，一種記憶體包含自我參考感測放大器，其經結構化成利用自主預充電啟動電路系統以基於一跳脫點(trip-point)而校準其個別預充電，該自主預充電啟動電路系統只要已進行或完成感測，便開始預充電各唯一單元上之感測線。
在本揭露之一態樣中，一種電路包含：反相器，其具有來自位元線之輸入、及連接至第一FET之輸出；感測節點，其係藉由該第一FET耦合至該位元線；預充電PFET，其係耦合至該感測節點且其閘極係連接至鎖存器之感測回授信號，其中該鎖存器將該感測節點耦合至感 測輸出；第二FET，其與該預充電FET並聯連接；以及重設信號(RESETB)，其連接至該鎖存器之輸入。
在本揭露之一態樣中，一種方法包含在評估階段期間觸發感測放大器之感測輸出(DL)以獨立於全域預充電信號而開始位元線之預充電。
10‧‧‧電路
10'‧‧‧線框
12‧‧‧SR鎖存器
TP1‧‧‧預充電PFET
SN‧‧‧感測節點
DL‧‧‧感測輸出
TP2‧‧‧弱式預充電PFET
INV1‧‧‧反相器
FB‧‧‧輸出回授信號
TN1‧‧‧NFET
WLn、WL0‧‧‧字元線
BL‧‧‧位元線
RESETA‧‧‧全域重設信號
RESETB‧‧‧重設信號
本揭露是藉由本揭露之例示性具體實施例之非限制性實施例，參照註記的複數個圖式，在下文的具體實施例中詳細說明。
第1圖根據本揭露之態樣展示一種電路。
第2圖展示預充電方案之比較圖。
第3圖根據本揭露之態樣展示第1圖之電路的模擬波形。
本揭露係關於半導體結構，並且尤係關於自我預充電記憶體電路及使用方法。更具體地說，本揭露係關於一種高效能、自我預充電、單端感測電路。有助益的是，藉由實施本文中所述的設計，效能提升可達到目前多連接埠感測電路的2倍，同時也達到更低的總功率。
在具體實施例中，感測電路使用自我參考與自我預充電感測放大器以改善RDV誘發之時序不確定性。舉例而言，在具體實施例中，感測電路係設計為偵測各個個別記憶體單元(memory entry)上之信號發展，而不需要用到全域SET信號。更具體地說，感測電路係設計為藉 由單一讀取堆疊下拉資料線以開始局部位元線(BL)預充電，而不需要用到全域預充電信號。藉由起始快速SENSE單元上的預充電，現有可能使位元線(BL)利用狀況達到最大限度(有效進行PRE-CHARGE與SENSE階段之時序不確定性的RSS(和方根)處理)。
第1圖根據本揭露之態樣展示一種電路。更具體地說，電路10是一種單端感測放大器，其可在諸如SRAM裝置之記憶體裝置中實施。應了解的是，雖然所示為單一電路10，SRAM裝置之各記憶體元件仍會包括如第1圖以虛線表示之電路10及線框標示之10'。
在具體實施例中，電路10包括反相器(INV1)，其輸入為位元線(BL)。在具體實施例中，反相器(INV1)可用施密特觸發器來取代，其容許位元線(感測線)預充電位準高於感測點。反相器(INV1)之輸出回授信號(FB)連接至NFET(TN1)之閘極。在具體實施例中，NFET可以是一種NMOS型裝置。NFET(TN1)將位元線(BL)耦合至反相版(inverted version)的感測節點(SN)。位元線(BL)亦耦合至複數條字元線(WLn…WL0)。在具體實施例中，所屬技術領域中具有通常知識者應了解的是，位元線(BL)可以是一種感測線，其適用於電容性感測線上的任何感測。
仍請參閱第1圖，預充電PFET(TP1)係耦合至感測節點(SN)，而其閘極係連接至SR鎖存器12之感測輸出(DL)。在具體實施例中，SR鎖存器12可交叉耦合NAND閘，而PFET可以是一種PMOS型裝置。SR鎖存器 12係用於將感測節點(SN)耦合至資料線，例如：感測輸出(DL)。重設信號(RESETB)連接至SR鎖存器12之輸入。弱式預充電PFET(TP2)與預充電PFET(TP1)並聯連接。弱式預充電PFET(TP2)係連接至全域重設信號(RESETA)。
因此，第1圖之電路10包含自我參考感測方案(例如：TP1、TN1及INV1)，其偵測各個個別記憶體單元上之信號發展，並且可控制預充電持續時間與感測持續時間，而無需用到全域SET信號。有助益的是，此自我參考感測方案可基於其跳脫點(trip-point)來校準其個別預充電，用來改善感測時間。此外，此自我參考感測方案具有自主預充電啟動，其只要偵測到正確的感測，便開始預充電各唯一單元，使其甚至在其它胞元之其它單元已完成它們的感測之前，先對於下一個讀取週期準備妥當。一旦所有單元都已完成感測，此全域信號便可加強預充電。
更具體地說，並且舉說明性實施例來說，位元線(BL)預充電之開始階段可藉由感測輸出(DL)來觸發。一旦完成評估階段，便可開始預充電階段，其中預充電時序係獨立於各位元線(BL)(亦即，其不再需要等待全域預充電信號)。舉例而言，自我預充電路徑(即TP1與RS觸發器)在非常差的情況下可下拉感測輸出(DL)，用來在此等單元全都已完成其自有SENSE階段之前，先開始局部位元線(BL)預充電。因此，此方案使記憶胞改善效能並且節省電力。
在一更具體的非限制性運作實施例中，當 RESETB由高走低時，PFET(TP2)斷開而感測節點(SN)係預充電至高。相同之RESETB信號重設鎖存器(DL)之輸出。若位元線電壓位準低於反相器(INV1)之臨限電壓，則回授信號(FB)走高並接通NFET(TN1)，而位元線(BL)將會藉由感測節點(SN)朝更高電力供應(例如：Vdd)上拉。還有，只要該位元線電壓超過反相器(INV1)之臨限電壓時，回授信號(FB)將會走低並且將會截斷NFET(TN1)。按照這種方式，位元線(BL)能以比反相器(INV1)之臨限值稍高的位準來充電。
在評估階段期間，RESETB由低走高。位元線(BL)若開始放電，其將會使反相器(INV1)迅速轉向，並且造成回授信號(FB)走高。NFET(TN1)接著會斷開，而感測節點(SN)係下拉至與位元線(BL)相同之電壓位準。一旦感測節點(SN)位準低於SR鎖存器12之觸發點，感測輸出(DL)便對應於低。NFET(TP1)接著斷開，並且開始預充電感測節點(SN)及位元線(BL)。若位元線(BL)未放電，則感測節點(SN)及感測輸出(DL)保持高。
此外，在具體實施例中，在接通複數條字元線(WLn…WL0)中任一者前，全域重設信號(RESETA)可先用於預充電各記憶胞之位元線(BL)。舉例而言，各記憶胞之感測節點(SN)可藉由全域重設信號(RESETA)來充電，將位元線(BL)拉高。在此運作階段中，NFET(TN1)及PFET(TP2)兩者都處高(斷開)。
因此，所屬技術領域中具有通常知識者現 應了解的是，當位元線信號裕度足夠時，電路10使用自我控制信號以終止感測並且於讀取週期結束處預充電。此改善時脈對時脈週期時間，並且節省預充電位元線的電力。此方案亦可自我校準以將位元線預充電至VDD/2，而不是額外旳電力供應。這導致對於晶片的需要更少，並且改善跨晶片變異的抗擾度。
第2圖展示預充電方案之比較圖。特別的是，第2圖展示習知感測方案、TCAM實作態樣與第1圖之電路方案之間的比較。如第2圖以表示方式所示，第1圖之電路方案提供最快速的週期時間。
如第2圖所示，在習知感測方案中，全域信號係用於定時並且擷取5個標準差預充電及5個標準差評估單元兩者：Tcycle=mean_pre+mean_eval+mean_reset+5*sigma_pre+5*sigma_eval+5*sigma_reset。不過，在此方案中，此全域信號必須等待最慢的預充電、評估及鎖存/重設階段完成才能提供此全域信號。如應了解的是，各胞元之預充電、評估及鎖存重設可以因RDV而不同，亦即因為透過全域預充電信號需考量之金屬變異而不同，而且自我參考感測近至遠感測線預充電電壓定時是個問題。
在TCAM實作態樣中，局部預充電關斷容許具有優於5個標準差預充電之單元開始進行早期評估、有效進行預充電與評估之RSS，亦即Tcycle=mean_pre+mean_eval+mean_reset+5*RSS(sigma_pre,sigma_eval)+5*sigma_reset。在此方案中，各階段可用局部控制來觸發 全域信號。不過，重要的是，而且在對照習知感測方案及TCAM實作態樣方面，藉由實施第1圖之電路方案，局部預充電關斷容許優於TCAM的單元不僅開始進行早期評估，還開始進行早期重設，有效進行預充電、評估與重設之RSS處理，亦即Tcycle=mean_pre+mean_eval+mean_reset+5*RSS(sigma_pre,sigma_eval,sigma_reset)。
第3圖根據本揭露之態樣展示第1圖之電路的模擬波形。如第3圖所示，在讀取1(Read 1)週期期間，輸出Q是由從感測放大器讀出之資料來觸發。在讀取0(Read 0)期間，輸出Q是藉由重設時序信號來重設。還有，如進一步所示，於位元線(BL)放電時，輸出(DL)將會跳脫(trip)且感測節點(SN)將會上拉。位元線(BL)之放電將會導致其電荷非常輕微地下降，例如：仍在反相器(INV1)的臨限值附近。由於此非常輕微的下降，位元線(BL)可藉由感測節點(SN)而輕易且迅速地返回到其預充電狀態，例如Vdd。
本揭露的感測電路可使用一些不同工具按照一些方式來製造。但一般來說，此等方法及工具係用於形成尺寸在微米及奈米級的結構。用於製造本揭露之感測電路的方法(即技術)已由積體電路(IC)技術所採用。舉例而言，此等結構係建置於晶圓上，並且係實現於藉由在晶圓頂端進行光微影程序所圖案化的材料膜中。特別的是，感測電路之製作使用三個基本建構塊：(i)在基材上沉積材料薄膜，(ii)藉由光微影成像在此等膜上塗敷圖案化遮罩，以 及(iii)對此遮罩選擇性蝕刻此等膜。
上述(多種)方法係用於製作積體電路晶片。產生的積體電路晶片可由製作商以空白晶圓形式(亦即，如具有多個未封裝晶片之單一晶圓)來分布，如裸晶粒、或已封裝形式。在後例中，晶片係嵌裝於單晶片封裝(例如：塑膠載體，具有黏貼至主機板或其它更高層次載體之引線)中、或嵌裝於多晶片封裝(例如：具有表面互連或埋置型互連任一者或兩者之陶瓷載體)中。在任一例中，晶片接著是與其它晶片、離散電路元件及/或其它信號處理裝置整合成下列任一者之一部分：(a)中間產品(諸如主機板)、或(b)最終產品。最終產品可以是任何包括積體電路晶片之產品，範圍囊括玩具與其它低端應用至具有顯示器、鍵盤或其它輸入裝置及中央處理器的進階電腦產品。
本揭露各項具體實施例之說明已基於說明目的而介紹，但用意不在於窮舉說明或侷限於揭示之具體實施例。許多修改及變動對所屬技術領域中具有通常知識者將會顯而易見，但不會脫離所述具體實施例之範疇及精神。本文中使用的術語在選擇上，是為了對市場現有技術最佳闡釋具體實施例之原理、實務應用或技術改良，或使其它所屬技術領域中具有通常知識者能夠理解本文中揭示之具體實施例。

Claims (17)

  1. 一種記憶體，其包含自我參考感測放大器，其經結構化成利用自主預充電啟動電路系統以基於跳脫點而校準其個別預充電，該自主預充電啟動電路系統只要已進行或完成感測，便開始預充電各個唯一單元上之感測線，其中，該自主預充電啟動電路系統包括：反相器，其輸入為該感測線且其輸出連接至N通道電晶體(NFET)之閘極；該NFET將該感測線耦合至反相版之感測節點；第一預充電P通道電晶體(PFET)係耦合至該感測節點且其閘極係連接至鎖存器之感測輸出；連接至該鎖存器之輸入的重設信號(RESETB)；該鎖存器將該感測節點耦合至該感測輸出；以及第二預充電PFET係耦合至該感測節點且與該第一預充電PFET連接。
  2. 如申請專利範圍第1項所述之記憶體，更包含於各階段用控制來觸發的全域信號。
  3. 如申請專利範圍第1項所述之記憶體，其中，該自主預充電啟動電路系統在記憶體陣列中其它記憶體之其它單元完成其感測前，先對於下一個讀取週期預充電該感測線。
  4. 如申請專利範圍第1項所述之記憶體，其中，該自主預充電啟動電路系統更包含與該第一預充電PFET串聯之電晶體、以及偵測各個個別記憶體單元上之信號發展 並且控制預充電持續時間與感測持續時間而無需用到全域預充電信號之該反相器。
  5. 如申請專利範圍第1項所述之記憶體，其中，該感測線預充電之開始階段係藉由感測輸出來觸發，並且獨立於全域預充電信號。
  6. 如申請專利範圍第1項所述之記憶體，其中，該第二預充電PFET係連接至全域重設信號(RESETA)。
  7. 如申請專利範圍第6項所述之記憶體，其中，當該重設信號(RESETB)正在重設該鎖存器時，該全域重設信號(RESETA)加強該預充電，但該第二預充電PFET在自發預充電的情況下未完全預充電該感測線。
  8. 如申請專利範圍第7項所述之記憶體，其中，該鎖存器包含交叉耦合之反及(NAND)閘。
  9. 如申請專利範圍第7項所述之記憶體，其中，當感測線電壓位準低於該反相器之臨限電壓時，感測回授信號走高並且接通該NFET，而該感測線將會上拉至與該感測節點相同的電壓位準。
  10. 如申請專利範圍第9項所述之記憶體，其中，只要該感測線電壓位準超過該反相器之該臨限電壓，該感測回授信號便會走低並且會截斷該NFET。
  11. 如申請專利範圍第10項所述之記憶體，其中，當該重設信號(RESETB)由低走高時，以及當該感測線開始放電時，該感測線會將該反相器轉向並且造成該感測回授信號走高，此時，該NFET會接通且該感測節點係下拉 至與該感測線相同的電壓位準。
  12. 如申請專利範圍第11項所述之記憶體，其中，一旦感測放大器已完成其感測，便開始將該感測線預充電回到令其備妥由該第一預充電PFET進行下一個運作，接通並且開始預充電該感測節點及該感測線。
  13. 一種自我預充電記憶體電路，其包含：反相器，其具有來自位元線之輸入、及連接至第一FET之輸出；感測節點，其係藉由該第一FET耦合至該位元線；預充電PFET，其係耦合至該感測節點且其閘極係連接至鎖存器之感測輸出；該鎖存器將該感測節點耦合至該感測輸出；第二PFET，其係耦合至該感測節點且與該預充電PFET連接；以及重設信號(RESETB)，其連接至該鎖存器之輸入。
  14. 如申請專利範圍第13項所述之自我預充電記憶體電路，其中，該第二PFET係連接至全域重設信號(RESETA)。
  15. 如申請專利範圍第14項所述之自我預充電記憶體電路，其中，當該重設信號(RESETB)由高走低時，該鎖存器之輸出對應於該高。
  16. 如申請專利範圍第15項所述之自我預充電記憶體電路，其中：當位元線電壓位準低於該反相器之臨限電壓時，感測回授信號走高並且接通該第一FET，而該位元線將會 由該感測節點上拉；以及當該位元線電壓位準超過該反相器之該臨限電壓時，該感測回授信號將會走低並且將會截斷該第一FET。
  17. 如申請專利範圍第16項所述之自我預充電記憶體電路，其中，當該重設信號(RESETB)由低走高時，以及當該位元線開始放電時，該感測回授信號將藉由該反相器走高，此時，該第一FET會接通且該感測節點係下拉至與該位元線相同的電壓位準。
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