CN107481757B - 自我预充电的内存电路 - Google Patents

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Abstract

本发明涉及自我预充电的内存电路，其关于半导体结构，并且尤其关于用于内存的感测电路及使用方法。该内存包括自我参考感测放大器，其经结构化成利用自主预充电启动电路系统以基于一跳脱点而校准其个别预充电，该自主预充电启动电路系统只要已进行或完成感测，便开始预充电各唯一单元上的感测线。

Description

自我预充电的内存电路
技术领域
本发明是关于半导体结构，并且尤其关于自我预充电的内存电路及使用方法。
背景技术
单端感测通常是配合内容可寻址内存(CAM)中的匹配线(ML)以及八晶体管静态随机访问内存(8T SRAM)中的位线来使用。感测是在两个非重叠阶段(PRE-CHARGE及SENSE)中进行，各阶段是由GLOBAL感测信号所控制。亦即，匹配线或位线是先预充电，然后再来评估(例如：感测)。在SRAM胞元中，各阶段(例如：预充电及感测)已定时约束5个标准偏差弱式(sigma weak)PRE-CHARGE单元及5个标准偏差弱式SENSE单元，满足单一单元的PRE-CHARGE为5个标准偏差弱式且SENSE单元也为5个标准偏差弱式的非常低机率。
随着技术比例缩放至次微米几何形态，随机装置变异(random devicevariation；RDV)正变得更加显著，其效应在半导体内存设计中尤其明显。亦即，RDV正成为改善效能的主要瓶颈。举例而言，随着装置变异增大，信号抵达及数据撷取的时序不确定性跟着增大，需要更大的数据撷取裕度，效能因此受到限制。即使是在设计完全一样的邻接装置中，参数的RDV仍可包括晶体管长度、晶体管宽度及晶体管临限电压。
通过说明，习知的自我参考感测放大器需要全局定时信号，亦即施加至多个感测放大器的基于频率的信号，用来终止预充电阶段并且开始评估阶段。使用全局定时信号造成多个感测放大器具有等量的预充电时间。然而，由于工艺变异，有一些感测放大器可能不需要完全的预充电时间也会抵达其特定预充电电平。这导致一些感测放大器在已达到其预充电电平之后，但在全局定时信号截断该预充电之前，于预充电阶段处于闲置状态。因此，利用全局定时感测信号，RDV诱发的时序不确定性会造成时序不确定性的过大约束(over-bounding)。
发明内容
在本发明的一态样中，一种内存包含自我参考感测放大器，其经结构化成利用自主预充电启动电路系统以基于一跳脱点(trip-point)而校准其个别预充电，该自主预充电启动电路系统只要已进行或完成感测，便开始预充电各唯一单元上的感测线。
在本发明的一态样中，一种电路包含：反相器，其具有来自位线的输入、及连接至第一FET的输出；感测节点，其为通过该第一FET耦合至该位线；预充电PFET，其为耦合至该感测节点且其栅极连接至锁存器的感测回授信号，其中该锁存器将该感测节点耦合至感测输出；第二FET，其与该预充电FET并联连接；以及重设信号(RESETB)，其连接至该锁存器的输入。
在本发明的一态样中，一种方法包含在评估阶段期间触发感测放大器的感测输出(DL)以独立于全局预充电信号而开始位线的预充电。
附图说明
本发明是通过本发明的例示性具体实施例的非限制性实施例，参照注记的多个图式，在下文的具体实施例中详细说明。
图1根据本发明的态样展示一种电路。
图2展示预充电方案的比较图。
图3根据本发明的态样展示图1的电路的仿真波形。
具体实施方式
本发明是关于半导体结构，并且尤其关于自我预充电内存电路及使用方法。更具体地说，本发明是关于一种高效能、自我预充电、单端感测电路。有帮助的是，通过实施本文中所述的设计，效能提升可达到目前多端口感测电路的2倍，同时也达到更低的总功率。
在具体实施例中，感测电路使用自我参考与自我预充电感测放大器以改善RDV诱发的时序不确定性。举例而言，在具体实施例中，感测电路是设计为侦测各个个别内存单元(memory entry)上的信号发展，而不需要用到全局SET信号。更具体地说，感测电路是设计为通过单一读取堆栈下拉数据线以开始局部位线(BL)预充电，而不需要用到全局预充电信号。通过起始快速SENSE单元上的预充电，现有可能使位线(BL)利用状况达到最大限度(有效进行PRE-CHARGE与SENSE阶段的时序不确定性的RSS(和方根)处理)。
图1根据本发明的态样展示一种电路。更具体地说，电路10是一种单端感测放大器，其可在诸如SRAM装置的内存装置中实施。应了解的是，虽然所示为单一电路10，SRAM装置的各内存组件仍会包括如图1以虚线表示的电路10及线框标示的10'。
在具体实施例中，电路10包括反相器(INV1)，其输入为位线(BL)。在具体实施例中，反相器(INV1)可用施密特触发器来取代，其容许位线(感测线)预充电电平高于感测点。反相器(INV1)的输出回授信号(FB)连接至NFET(TN1)的栅极。在具体实施例中，NFET可以是一种NMOS型装置。NFET(TN1)将位线(BL)耦合至反相版(inverted version)的感测节点(SN)。位线(BL)亦耦合至多条字线(WLn…WL0)。在具体实施例中，所属领域技术人员应了解的是，位线(BL)可以是一种感测线，其适用于电容性感测在线的任何感测。
仍请参阅图1，预充电PFET(TP1)是耦合至感测节点(SN)，而其栅极是连接至SR锁存器12的感测输出(DL)。在具体实施例中，SR锁存器12可交叉耦合NAND栅，而PFET可以是一种PMOS型装置。SR锁存器12是用于将感测节点(SN)耦合至数据线，例如：感测输出(DL)。重设信号(RESETB)连接至SR锁存器12的输入。弱式预充电PFET(TP2)与预充电PFET(TP1)并联连接。弱式预充电PFET(TP2)是连接至全局重设信号(RESETA)。
因此，图1的电路10包含自我参考感测方案(例如：TP1、TN1及INV1)，其侦测各个个别内存单元上的信号发展，并且可控制预充电持续时间与感测持续时间，而无需用到全局SET信号。有帮助的是，此自我参考感测方案可基于其跳脱点(trip-point)来校准其个别预充电，用来改善感测时间。此外，此自我参考感测方案具有自主预充电启动，其只要侦测到正确的感测，便开始预充电各唯一单元，使其甚至在其它胞元的其它单元已完成它们的感测之前，先对于下一个读取周期准备妥当。一旦所有单元都已完成感测，此全局信号便可加强预充电。
更具体地说，并且举说明性实施例来说，位线(BL)预充电的开始阶段可通过感测输出(DL)来触发。一旦完成评估阶段，便可开始预充电阶段，其中预充电时序是独立于各位线(BL)(亦即，其不再需要等待全局预充电信号)。举例而言，自我预充电路径(即TP1与RS触发器)在非常差的情况下可下拉感测输出(DL)，用来在此等单元全都已完成其自有SENSE阶段之前，先开始局部位线(BL)预充电。因此，此方案使记忆胞改善效能并且节省电力。
在一更具体的非限制性运作实施例中，当RESETB由高走低时，PFET(TP2)断开而感测节点(SN)预充电至高。相同的RESETB信号重设锁存器(DL)的输出。若位线电压电平低于反相器(INV1)的临限电压，则回授信号(FB)走高并接通NFET(TN1)，而位线(BL)将会通过感测节点(SN)朝更高电力供应(例如：Vdd)上拉。还有，只要该位线电压超过反相器(INV1)的临限电压时，回授信号(FB)将会走低并且将会截断NFET(TN1)。按照这种方式，位线(BL)能以比反相器(INV1)的临限值稍高的电平来充电。
在评估阶段期间，RESETB由低走高。位线(BL)若开始放电，其将会使反相器(INV1)迅速转向，并且造成回授信号(FB)走高。NFET(TN1)接着会断开，而感测节点(SN)下拉至与位线(BL)相同的电压电平。一旦感测节点(SN)电平低于SR锁存器12的触发点，感测输出(DL)便对应于低。NFET(TP1)接着断开，并且开始预充电感测节点(SN)及位线(BL)。若位线(BL)未放电，则感测节点(SN)及感测输出(DL)保持高。
此外，在具体实施例中，在接通多条字线(WLn…WL0)中任一者前，全局重设信号(RESETA)可先用于预充电各记忆胞的位线(BL)。举例而言，各记忆胞的感测节点(SN)可通过全局重设信号(RESETA)来充电，将位线(BL)拉高。在此运作阶段中，NFET(TN1)及PFET(TP2)两者都处高(断开)。
因此，所属领域技术人员现应了解的是，当位线信号裕度足够时，电路10使用自我控制信号以终止感测并且于读取周期结束处预充电。此改善频率对频率周期时间，并且节省预充电位线的电力。此方案亦可自我校准以将位线预充电至VDD/2，而不是额外旳电力供应。这导致对于芯片的需要更少，并且改善跨芯片变异的抗扰度。
图2展示预充电方案的比较图。特别的是，图2展示习知感测方案、TCAM实作态样与图1的电路方案之间的比较。如图2以表示方式所示，图1的电路方案提供最快速的周期时间。
如图2所示，在习知感测方案中，全局信号用于定时并且撷取5个标准偏差预充电及5个标准偏差评估单元两者：Tcycle＝mean_pre+mean_eval+mean_reset+5*sigma_pre+5*sigma_eval+5*sigma_reset。不过，在此方案中，此全局信号必须等待最慢的预充电、评估及锁存/重设阶段完成才能提供此全局信号。如应了解的是，各胞元的预充电、评估及锁存重设可以因RDV而不同，亦即因为透过全局预充电信号需考虑的金属变异而不同，而且自我参考感测近至远感测线预充电电压定时是个问题。
在TCAM实作态样中，局部预充电关断容许具有优于5个标准偏差预充电的单元开始进行早期评估、有效进行预充电与评估的RSS，亦即Tcycle＝mean_pre+mean_eval+mean_reset+5*RSS(sigma_pre,sigma_eval)+5*sigma_reset。在此方案中，各阶段可用局部控制来触发全局信号。不过，重要的是，而且在对照习知感测方案及TCAM实作态样方面，通过实施图1的电路方案，局部预充电关断容许优于TCAM的单元不仅开始进行早期评估，还开始进行早期重设，有效进行预充电、评估与重设的RSS处理，亦即Tcycle＝mean_pre+mean_eval+mean_reset+5*RSS(sigma_pre,sigma_eval,sigma_reset)。
图3根据本发明的态样展示图1的电路的仿真波形。如图3所示，在读取1(Read 1)周期期间，输出Q是由从感测放大器读出的数据来触发。在读取0(Read 0)期间，输出Q是通过重设时序信号来重设。还有，如进一步所示，于位线(BL)放电时，输出(DL)将会跳脱(trip)且感测节点(SN)将会上拉。位线(BL)的放电将会导致其电荷非常轻微地下降，例如：仍在反相器(INV1)的临限值附近。由于此非常轻微的下降，位线(BL)可通过感测节点(SN)而轻易且迅速地返回到其预充电状态，例如Vdd。
本发明的感测电路可使用一些不同工具按照一些方式来制造。但一般来说，此等方法及工具用于形成尺寸在微米及纳米级的结构。用于制造本发明的感测电路的方法(即技术)已由集成电路(IC)技术所采用。举例而言，此等结构建置于晶片上，并且实现于通过在晶片顶端进行光刻程序所图案化的材料膜中。特别的是，感测电路的制作使用三个基本建构块：(i)在衬底上沉积材料薄膜，(ii)通过光刻成像在此等膜上涂敷图案化掩模，以及(iii)对此掩模选择性蚀刻此等膜。
上述(多种)方法用于制作集成电路芯片。产生的集成电路芯片可由制作商以空白晶片形式(亦即，如具有多个未封装芯片的单一晶片)来分布，如裸晶粒、或已封装形式。在后例中，芯片嵌装于单芯片封装(例如：塑料载体，具有黏贴至主板或其它更高层次载体的引线)中、或嵌装于多芯片封装(例如：具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。在任一例中，芯片接着是与其它芯片、离散电路组件及/或其它信号处理装置整合成下列任一者的一部分：(a)中间产品(诸如主板)、或(b)最终产品。最终产品可以是任何包括集成电路芯片的产品，范围囊括玩具与其它低端应用至具有显示器、键盘或其它输入设备及中央处理器的进阶计算机产品。
本发明各项具体实施例的说明已基于说明目的而介绍，但用意不在于穷举说明或局限于揭示的具体实施例。许多修改及变动对所属领域技术人员将会显而易见，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语在选择上，是为了对市场现有技术最佳阐释具体实施例的原理、实务应用或技术改良，或使其它所属领域技术人员能够理解本文中揭示的具体实施例。

Claims (20)

1.一种内存，其包含自我参考感测放大器，该自我参考感测放大器被结构化成利用自主预充电启动电路系统以基于跳脱点而校准各个唯一内存单元上的感测线的个别预充电，该自主预充电启动电路系统只要已进行或完成感测，便开始预充电该各个唯一内存单元上的该感测线，
其中，该自主预充电启动电路系统包含：
第一预充电PFET，其耦合至感测节点且具有连接至锁存器的感测回授信号的栅极，其中，该锁存器将该感测节点耦合至感测输出；以及
第二预充电PFET，其与该第一预充电PFET并联连接。
2.如权利要求1所述的内存，还包含全局信号，一旦所有内存单元都已完成感测运作便加强该预充电。
3.如权利要求1所述的内存，其中，该自主预充电启动电路系统在内存阵列中其它内存的其它单元完成各自的感测前，先对于下一个读取周期预充电该感测线。
4.如权利要求1所述的内存，其中，该自主预充电启动电路系统包含(i)第一晶体管及(ii)反相器，其中，该第一晶体管与该第一预充电PFET串联，其中，该自主预充电启动电路系统侦测各个个别内存单元上的信号发展且控制预充电持续时间与感测持续时间而无需用到全局预充电信号。
5.如权利要求1所述的内存，其中，该感测线预充电的开始阶段是通过感测输出来触发，并且独立于全局预充电信号。
6.如权利要求1所述的内存，其中，该自主预充电启动电路系统包含：
反相器，其输入为该感测线且其输出连接至NFET的栅极，其中，该NFET将该感测线耦合至反相版的感测节点。
7.如权利要求6所述的内存，其中，该第二预充电PFET连接至全局重设信号A(RESETA)。
8.如权利要求7所述的内存，还包含连接至该锁存器的输入的重设信号B(RESETB)，其中，该重设信号B(RESETB)重设该锁存器。
9.如权利要求8所述的内存，其中，该锁存器包含交叉耦合的NAND栅。
10.如权利要求8所述的内存，其中，当感测线电压电平低于该反相器的临限电压时，该感测回授信号走高并且接通该NFET，而该感测线电压电平由该感测节点上拉。
11.如权利要求10所述的内存，其中，只要该感测线电压电平超过该反相器的该临限电压，该感测回授信号便会走低并且截断该NFET。
12.如权利要求11所述的内存，其中，当该重设信号B(RESETB)由低走高时，以及当该感测线开始放电时，该感测线将该反相器转向并且造成该感测回授信号走高，此时，该NFET断开且该感测节点下拉至与该感测线相同的电压电平。
13.如权利要求12所述的内存，其中，一旦感测放大器已完成感测，该感测放大器便开始将该感测线预充电以由该第一预充电PFET进行下一个运作，接通并且开始预充电该感测节点及该感测线。
14.如权利要求13所述的内存，其中，完成该感测放大器的感测之后，在该感测放大器的自主预充电的开始之前，先加入延迟组件。
15.一种电路，其包含：
反相器，其具有来自位线的输入、及连接至第一FET的输出；
感测节点，其为通过该第一FET耦合至该位线；
第一预充电FET，其为耦合至该感测节点且具有连接至锁存器的感测回授信号的栅极，其中，该锁存器将该感测节点耦合至感测输出；
第二预充电FET，其与该第一预充电FET并联连接；以及
重设信号B(RESETB)，其连接至该锁存器的输入。
16.如权利要求15所述的电路，其中，该第二预充电FET是连接至全局重设信号A(RESETA)。
17.如权利要求16所述的电路，其中，当该重设信号B(RESETB)由高走低时，该锁存器的输出对应于高。
18.如权利要求17所述的电路，其中：
当位线电压电平低于该反相器的临限电压时，该感测回授信号走高并且接通该第一FET，而该位线电压电平由该感测节点上拉；以及
当该位线电压电平超过该反相器的该临限电压时，该感测回授信号走低并且截断该第一FET。
19.如权利要求18所述的电路，其中，当该重设信号B(RESETB)由低走高时，以及当该位线开始放电时，该位线将该反相器转向并且造成该感测回授信号走高，此时，该第一FET断开且该感测节点下拉至与该位线相同的电压电平。
20.一种使用如权利要求15所述的电路的方法，该方法包含在评估阶段期间以独立于全局预充电信号的方式触发该感测输出(DL)以开始该位线的预充电，其中，该位线的该预充电的提供做法是：该反相器的回授信号走高并接通该第一FET，以及该感测节点透过该第一FET对该位线(BL)提供电荷。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10666438B2 (en) 2018-07-13 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Balanced coupling structure for physically unclonable function (PUF) application
TWI732459B (zh) * 2020-02-19 2021-07-01 國立中正大學 單端感測放大裝置
JP7025472B2 (ja) 2020-04-20 2022-02-24 ウィンボンド エレクトロニクス コーポレーション 半導体装置
TWI744915B (zh) * 2020-05-26 2021-11-01 華邦電子股份有限公司 半導體裝置及讀出方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4239994A (en) 1978-08-07 1980-12-16 Rca Corporation Asymmetrically precharged sense amplifier
US5495191A (en) 1994-03-25 1996-02-27 Sun Microsystems, Inc. Single ended dynamic sense amplifier
US5831923A (en) 1996-08-01 1998-11-03 Micron Technology, Inc. Antifuse detect circuit
US6097638A (en) 1997-02-12 2000-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device
US6172935B1 (en) * 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
US6297670B1 (en) 2000-03-30 2001-10-02 Century Semiconductor, Inc. Single-ended sense amplifier with adjustable noise margin and power down control
US6442054B1 (en) * 2001-05-24 2002-08-27 Integrated Device Technology, Inc. Sense amplifier for content addressable memory
US6760242B1 (en) * 2002-04-10 2004-07-06 Integrated Device Technology, Inc. Content addressable memory (CAM) devices having speed adjustable match line signal repeaters therein
US7006368B2 (en) * 2002-11-07 2006-02-28 Mosaid Technologies Incorporated Mismatch-dependent power allocation technique for match-line sensing in content-addressable memories
US7196942B2 (en) 2004-10-20 2007-03-27 Stmicroelectronics Pvt. Ltd. Configuration memory structure
US7751218B2 (en) * 2006-07-14 2010-07-06 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7724559B2 (en) * 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US8315119B2 (en) 2009-02-26 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier scheme for low voltage SRAM and register files
US8687398B2 (en) 2012-02-29 2014-04-01 International Business Machines Corporation Sense scheme for phase change material content addressable memory
US9542981B2 (en) * 2013-08-21 2017-01-10 Globalfoundries Inc. Self-timed, single-ended sense amplifier
US9088277B2 (en) 2013-11-08 2015-07-21 International Business Machines Corporation Leakage reduction in output driver circuits
US9281023B2 (en) 2014-01-03 2016-03-08 Globalfoundries Inc. Single ended sensing circuits for signal lines

Also Published As

Publication number Publication date
DE102016215292A1 (de) 2017-12-07
TW201743325A (zh) 2017-12-16
TWI654617B (zh) 2019-03-21
US9886998B2 (en) 2018-02-06
CN107481757A (zh) 2017-12-15
US20170352407A1 (en) 2017-12-07

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