TWI649976B - 三角積分類比至數位轉換器 - Google Patents

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Abstract

一種用於多工的輸入通道之三角積分類比至數位轉換器。該三角積分類比至數位轉換器係包括至少一包含一運算放大器的積分器；一記憶體元件，其具有一用於每個輸入通道的防止洩漏的開關結構；以及一重置開關元件，其適配於在該些輸入通道之間重置該運算放大器。該特定的開關設計係有效地避免在多工的通道之間的通道至通道的串音。

Description

三角積分類比至數位轉換器
本發明是有關於用於類比至數位轉換之電子裝置，更明確地是有關於一種用於多工的輸入通道之三角積分類比至數位轉換器。
微機電系統或是MEMS可被定義為微尺度的機械及機電系統，其中至少某些元件具有一機械功能。MEMS結構可被應用來快速且正確地偵測在物理性質上的非常小的變化。
現今極大多數的電子裝置都使用MEMS感測器以偵測某種特定的物理現象。描述這些現象之量測到的信號通常是在類比域中。由於信號處理及儲存是在數位域中有效的執行，因此該些信號必須利用類比至數位轉換器(ADC)來加以轉換至數位域。
一種用於編碼類比信號成為數位信號之方法是三角積分轉換。在該三角積分轉換中，一類比信號首先是利用三角積分調變來加以編碼，並且數位濾波係被用來形成一較高解析度的數位輸出。三角積分類比至數位轉換器普遍是用現代的ASIC技術來加以利用，由於其拓撲並不需要高效能的被動構件的完美匹配，因此一較高的取樣頻率可被利用以改善該解析度，並且所需的降頻(decimation)濾波係有效地利用現代的ASIC技術來加以實施。
在多信號處理系統中是有需要轉換許多信號至數位域。三角積分類比至數位轉換器的挑戰是它們在輸入信號之間需要一段相當長的時間來趨穩，因而此趨穩係在信號通道之間的切換造成延遲。由於此原因，當需要高的資料解析度時，平行的三角積分調變器已經被使用。然而，此方法是耗費晶片面積的。
另一習知的選項是藉由倍增數位濾波器的數目並且將三角積分調變器的輸出信號切換在數位濾波器之間來降低該延遲。該調變器的趨穩時間可以藉由拋棄該三角積分調變器的一些樣本來加以考量。此係藉由多工處理以使得面積縮減變得容易，但是會降低轉換的資料速率及信號頻寬。
本發明之一目的是提供一種新穎的解決方案，其係使得MEMS介面的ASIC尺寸的縮減變得容易，而不實質減損轉換的資料速率。
申請專利範圍係界定一種用於多工的輸入通道之三角積分類比至數位轉換器。該三角積分類比至數位轉換器係包括至少一包含一運算放大器的積分器；一記憶體元件，其具有一用於每個輸入通道的防止洩漏的開關結構；以及一重置開關元件，其適配於在該些輸入通道之間重置該運算放大器。
在以下，本發明以及其之其它目的及優點將會參考所附的圖式，以一種例證方式來加以描述。
100‧‧‧積分器
101‧‧‧第一加總器
102‧‧‧第一解多工器
103(1)-103(N)‧‧‧記憶體元件
104‧‧‧第一多工器
105‧‧‧第一回授迴路
106‧‧‧類比至數位轉換器
107‧‧‧第二加總器
108‧‧‧第二回授迴路
109‧‧‧第二解多工器
110(1)-110(N)‧‧‧數位記憶體元件
111‧‧‧第二多工器
112‧‧‧數位至類比轉換器
201(1)-201(N)‧‧‧降頻濾波器
203‧‧‧解多工器
204‧‧‧類比至數位轉換器
205(1)-205(N)‧‧‧回授路徑
206(1)-206(N)‧‧‧數位記憶體元件
207‧‧‧多工器
208‧‧‧數位至類比轉換器
300‧‧‧三角積分調變器(DSM)
304‧‧‧類比至數位轉換器
305‧‧‧類比至數位轉換器
306‧‧‧解多工器
307‧‧‧解多工器
308(1)-308(Nodd)‧‧‧降頻濾波器
309(1)-309(Neven)‧‧‧降頻濾波器
402‧‧‧第一多工器
403‧‧‧第二解多工器
404(1)-404(N)‧‧‧類比至數位轉換器(A/D)
405(1)-405(N)‧‧‧降頻濾波器
AGND‧‧‧信號接地位準
C1i*‧‧‧積分器回授電容器
C1s‧‧‧取樣電容器
C1f‧‧‧回授電容器
C2i*‧‧‧積分器回授電容器
C2f‧‧‧回授電容器
C2s‧‧‧取樣電容器
Cf‧‧‧回授電容器
Chop‧‧‧截波時脈
Ci*‧‧‧積分器回授電容器
ck_ch*‧‧‧通道選擇/啟動時脈
ck_i‧‧‧電荷積分相位
ck_res‧‧‧重置時脈
ck_s‧‧‧輸入信號取樣相位
Cs‧‧‧取樣電容器
FB SW‧‧‧防止洩漏的開關結構
fm‧‧‧控制信號
fp‧‧‧控制信號
IN‧‧‧第一類比信號
INM‧‧‧差動輸入
INP‧‧‧差動輸入
OPA‧‧‧運算放大器
OPA1‧‧‧運算放大器
OPA2‧‧‧運算放大器
OUT‧‧‧數位輸出信號
SWr‧‧‧重置開關元件
VREFN‧‧‧負參考位準
VREFP‧‧‧正參考位準
xchop‧‧‧截波時脈
圖1係概要地揭示一種具有一或多個積分器級之三角積分調變器的一實施例；圖2係概要地揭示一種三角積分調變器，其中一解多工器輸出係構成該調變器的一平行的輸出；圖3係概要地揭示一種包括兩個類比至數位轉換器之三角積分調變器；圖4係概要地揭示一種具有複數個類比至數位轉換器之三角積分調變器；圖5是一種具有一個1位元的數位至類比轉換器之多通道的三角積分調變器的一差動切換電容器實施方式的一概要的呈現；圖6係展示在圖5的實施例中所用的時脈信號；圖7係描繪一種包含圖2的一處理電路之MEMS裝置的一實施例；圖8係概要地揭示一種三角積分調變器，其中一替代的積分器配置係被使用；以及圖9係描繪兩個級聯的(cascaded)多工的積分器級的一個例子。
以下的實施例是範例性質的。儘管說明書可能會指稱"一"或是"某些"實施例，但此並不一定表示每個此種指稱是針對於相同的實施例、或是特點只適用於單一實施例。不同實施例的單一特點可加以組合，以進一步提供實施例。
在以下，本發明的特點將會利用本發明的各種實施例可加以實施的一種電路結構的一簡單例子來加以描述。只有與用於描繪該些實施例相關的元件才會被詳細地描述。一般為熟習此項技術者已知的電路結構 的構件及實施方式在此可能並未明確地加以敘述。
本發明是可應用於任何能夠處理類比輸入信號成為一數位輸出信號的電路結構或是電路結構的組合。一信號在此可以是指任何脈衝或是一變動的電性量，例如是電壓、電流或電場強度，其變化是代表另一量的變化。
該術語三角積分轉換器在此是指一種使用三角積分調變的元件。一種三角積分類比至數位轉換器(DSADC)可以是1階、2階、3階、或是更高階的。該DSADC的拓撲可包含前饋及/或回授路徑。當超過兩個位準的量化被利用時，動態元件匹配(DEM)可被採用。高通或帶阻類型的一雜訊整形(noise shaping)的頻率響應可被施加、或是該響應可以針對於一特定的應用來加以特別設計。該DSADC的信號路徑可以是單端或是差動的。
一DSADC的晶片面積係分成一類比部分以及一數位部分。該數位部分可包括一或多個降頻濾波器、以及某些輔助的數位區塊，例如是時脈產生電路以及記憶體元件。當ASIC製程的線寬被縮減時，此面積係趨向按比例縮小。該類比部分可包含開關、電容器、比較器以及積分器或共振器。該類比部分的面積則隨著製程縮減而非常緩慢地縮小。
DSADC可包括一三角積分調變器(DSM)以及一濾波元件。
圖1係描繪根據本發明的一種DSADC的一DSM的一實施例。該DSM可包括一或多個積分器100。一積分器在此係藉由包括一第一加總器101、一第一解多工器102、複數個積分器記憶體元件103(1)-103(N)、一第一多工器104、以及一第一回授迴路105的結構來加以表示。該第一加總器101可被配置以輸入一第一類比信號IN，將該第一類比信號加總到該 第一多工器104的一回授信號，並且輸出該經加總的信號。該第一解多工器102可被配置以從第一加總器101接收該經加總的信號，並且將其解多工處理成為複數個送到該複數個記憶體元件103(1)-103(N)的輸出信號。如同之後將會描述的，該積分器記憶體元件103(1)-103(N)可以利用回授電容器來加以實施，其係縮短在每個通道中的趨穩時間。該些記憶體元件103(1)-103(N)可以輸出信號至第一多工器104，該第一多工器104係多工處理該複數個信號成為單一積分器輸出信號。包含經多工處理的通道的資料之積分器輸出信號105可加以輸出，以用於類比至數位轉換。該積分器輸出信號105亦可被回授到該第一加總器101。如同在圖1中所示，一較高階的DSM可包括兩個或多個積分器級。
該DSM可以進一步包括一類比至數位轉換器106、一第二加總器107、以及一第二回授迴路108。該第二回授迴路可包括用於複數個回授信號的複數個回授路徑。該類比至數位轉換器106可被配置以轉換該積分器輸出信號成為一數位輸出信號OUT。如同已知的，三角積分調變係應用錯誤回授，其中在該信號上的改變(delta)係被量測，並且被用來藉由將該數位輸出通過一數位至類比轉換器而且將所產生的類比信號加總(sigma)至該輸入信號以改善轉換。因此，該第二回授迴路108可被配置以轉換該類比至數位轉換器106的一數位積分器輸出信號成為一類比回授信號。該第二加總器107可以相應地被配置以加總該第二回授迴路108的類比回授信號至最初的輸入信號IN。該輸入信號IN以及來自數位至類比轉換器112的第二回授信號的結果是如上所論述的第一加總器101的第一類比信號輸入。所了解的是，該展示的配置是範例性質的。例如，該第一加總器101 以及第二加總器107可被實施為一元件。
該第二回授迴路108可包括一第二解多工器109、在該複數個回授路徑上的複數個數位記憶體元件110(1)-110(N)、一第二多工器111以及一數位至類比轉換器112。該第二解多工器109可被配置以對於該類比至數位轉換器106的數位輸出信號進行解多工處理。該複數個數位記憶體元件110(1)-110(N)可以利用正反器或閂鎖來加以實施，其被配置以接收該解多工器109的複數個輸出信號。
該第二多工器111可被配置以從該些數位記憶體元件110(1)-110(N)接收複數個輸出信號，並且對於該複數個輸出信號多工處理成為單一數位輸出信號至該數位至類比轉換器112。圖1係描繪單端信號路徑，但是其它像是差動數位至類比轉換器的元件也可適用在其範疇內。該數位至類比轉換器112的輸出可被饋入一第二加總器107。
當個別的延遲或記憶體元件被使用於該積分器中的每個多工的通道時，通常是實施積分或共振器級所需的幾乎所有的例如是加總區塊、回授的數位至類比轉換器(D/A)、類比至數位轉換器(A/D)以及放大器之類比電路區塊都可以在該些通道之間共用。這些區塊(亦即類比電路區塊)的面積並未隨著技術縮小而顯著地縮減。因此，當類比域的部分現在可以在該些通道之間共用時，在多通道的應用中的面積節省是相當大的。在另一方面，該第二回授迴路的記憶體元件以及降頻濾波器可在數位域中加以實施，並且因此用於它們的晶片面積可被顯著地縮小。所了解的是，在該積分器100內的記憶體元件是在類比域中加以實施，並且它們是根據通道的數目而倍增。然而，在多通道的配置中的總面積節省是相當大的。
圖2係描繪一種包含圖1的DSM的DSADC的一實施例。該DSADC的DSM可包括一解多工器203，而類比至數位轉換器204的輸出信號可被饋送到該解多工器203。經解多工的數位信號接著可透過一濾波元件來加以濾波。該濾波元件可包括降頻濾波器201(1)-201(N)，以形成該DSADC的最終的輸出信號。如同在圖2中所論述的，在該濾波之前，該解多工器203的輸出也可以透過在回授路徑205(1)-205(N)中的複數個數位記憶體元件206(1)-206(N)、一多工器207以及一數位至類比轉換器208來饋送，以形成一將被加總到三角積分調變器的輸入信號的第二回授信號。
圖3係描繪一替代實施例，其中複數個輸入信號可被饋入一種三角積分調變器(DSM)300，並且積分器輸出信號係在類比至數位轉換之前加以解多工處理。該DSM可包括兩個類比至數位轉換器304、305，其輸出可以交替地被使用。該DSM對於該些類比至數位轉換器的輸出的每一個可包括至少一解多工器306、307。該些解多工器306、307的輸出信號可以透過降頻濾波器308(1)-308(Nodd)、309(1)-309(Neven)而被饋送，以產生最終的輸出信號。輸出信號亦可以從該些解多工器被回授到該三角積分調變器(DSM)中。
圖4係描繪另一替代實施例，其中積分器輸出信號係在類比至數位轉換之前加以解多工處理。該DSADC可包括一用於解多工處理該積分器的第一多工器402的一輸出信號的第二解多工器403、以及複數個類比至數位轉換器(A/D)404(1)-404(N)。較佳的是，一數位轉換器係對應於一輸出通道，亦即該第二解多工器403的一輸出信號。如同在其它呈現的實施例中所述的，該些類比至數位轉換器的輸出，亦即數位信號可被回授到該三 角積分調變器(DSM)中。該些輸出信號(亦即數位信號)可透過降頻濾波器405(1)-405(N)而被濾波，以形成該DSADC的最終的輸出信號。若高資料速率和高解析度一起是複數個輸入通道所需的話，則該實施例是有利的。這是因為每個類比至數位轉換器係具有高達N個時脈期間來完成轉換，並且較低的超取樣率可被應用在該調變器中。
圖5係描繪一用於DSADC的DSM之範例的切換電容器(SC)的實施方式。圖5係展示兩個差動輸入INP及INM。Cs係表示一輸入路徑的一取樣電容器。Cf係表示一回授電容器，其可以運作為三角積分調變的一個1位元D/A。圖5亦展示一用於電荷積分並且保持用於下一級的輸出值之運算放大器(OPA)。Ci*在此係表示一積分器回授電容器，其亦具有一記憶體元件的功能。可看出的是，對於該些輸入通道的每一個有個別的Ci*積分器回授電容器。
圖5亦描繪該DSADC的切換設計。如同熟習此項技術者所週知的，開關可以用許多種方式來加以實施。例如，pMOS或nMOS電晶體、或是其之一組合可被使用。FB SW在此係表示一防止洩漏的開關結構，其係為一被設計以實施回授切換的元件，以降低尤其是在由於開關洩漏所造成的高溫中所遭遇到的通道至通道的串音以及偏移漂移。如同在圖5中所示，該防止洩漏的開關結構可包含用於啟動該記憶體元件的通道開關元件、以及一逆向通道開關，其係在該記憶體元件的輸入通道並未作用時，饋送該運算放大器的一共模電壓AGND至該記憶體元件。該AGND電壓係作用以移除在開路的開關上的一信號相依的電壓，使得該開關的漏電流是最小的，而且是與信號無關的。因此，當沒有信號相依的漏電流從一未作 用的通道洩漏到一使用中的主動通道時，從一輸入通道至另一輸入通道的串音係被消除。在圖5的配置中，該防止洩漏的開關結構係在該記憶體元件的兩側都包含通道開關元件。與該些通道開關為逆向的耦接AGND的開關是在該些記憶體元件的運算放大器輸入側。
圖5的結構亦包含重置開關元件SWr，其適配於重置在該些輸入通道之間的運算放大器，即如同將會在圖6中所描述者。
圖5的電壓參照係被表示如下：AGND係代表一信號接地位準，其係為在所展示的差動實施方式中的共模位準。VREFP係代表用於DSM的D/A的一正參考位準，其具有一高於AGND的電位。VREFP亦可以是一正電源。VREFN係代表用於DSM的D/A的負參考位準。VREFN的電位通常是低於VREFP，通常其目標位準是比AGND低(VREFP-AGND)。
圖6係描繪在圖5的配置中的切換之時序。在圖6中，該些時脈信號係被表示如下：ck_s係對應於一輸入信號取樣相位，並且ck_i係對應於一電荷積分相位。ck_ch*係對應於一通道選擇/啟動時脈。chop以及其反相的xchop係描繪一用於該運算放大器的頻帶內的低頻雜訊的縮減之截波(chopping)時脈。ck_res係對應於一用於避免通道至通道的串音的重置時脈。fp/fm係對應於該1位元的D/A的控制信號。非重疊的時脈係有利地加以利用。
如同從圖5及6所理解的，所呈現的範例的結構是差動的，並且已經內含截波開關以降低該運算放大器的低頻雜訊。截波可以只被實施在第一級中、或是亦被實施在後續的級中。圖5的結構亦可以在無截波下，被應用在單端的實施方式中。
該運算放大器在截波相位之間的重置是可被施加的，以移除在連續的樣本之間的干擾。此係改善系統線性並且降低通道的交叉耦合。該重置相位亦可以在時域中，用一種不同的方式來加以配置。
截波在DSM中是有利的，因為其並不增加折疊的白雜訊(white noise)及電路面積，同時其數位濾波係一起移除向上變換的(up-converted)誤差以及量化雜訊。在運作於兩個或多個通道上的多工的調變器中，截波是尤其可行的，因為一重置相位由於多工處理的關係，無論如何都是在該積分器回授中所需的。為了有作用的截波，該截波時脈速率有利的是低於最低的通道選擇時脈的速率至少兩倍。
圖7係描繪一種包含一第一單元以及一第二單元之MEMS裝置的一實施例。該第一單元可包含一MEMS元件，而該第二單元可包含一具有圖1至4中的任一圖的DSADC的電子電路。
根據本發明的結構係提出一種面積有效率的方式來實施多通道低雜訊的高解析度類比至數位轉換。電路面積可藉由增加ASIC製程的數位密度而被縮小。
圖8係以一概要圖來描繪另一替代的DSADC配置，其中積分器記憶體元件103(1)-103(N)係被配置到第一回授路徑。此配置係參照到一種無延遲的積分器，其可藉由在多工處理中的一種時序配置來加以實施。該替代的配置可以用重置及通道切換是在該取樣相位(ck_s)之後才執行的此種方式來加以實施，而不是該電荷傳輸相位(ck_i)。該替代的配置可被利用以降低該三角積分類比至數位轉換的電流消耗。
圖9係描繪一範例的切換電容器(SC)的實施方式，其係包含 兩個級聯的積分器級。圖9係展示一用於一第一積分器級的運算放大器OPA1以及一用於一第二積分器級的運算放大器OPA2。該些運算放大器OPA1、OPA2可被使用於電荷積分並且保持用於下一級的輸出值。第一級的C1i*以及第二級的C2i*在此分別表示該積分器回授電容器，其亦具有一記憶體元件的功能。可看出的是，該配置是在兩個積分器級中，對於通道1．．．N的每一個包含個別的C1i*、C2i*電容器。第一積分器級的C1s以及第二積分器級的C2s分別表示一取樣電容器。第一積分器級的C1f以及第二積分器級的C2f分別表示一回授電容器。
本發明係在低雜訊的多工處理的三角積分AD轉換器的面積上提供一顯著的改善。該配置是能夠簡單且經濟地利用已知的構件來實現，並且在使用上是可靠的。
應注意到的是，本發明的實施例之先前的例子並不欲限制本發明的範疇至以上提出的特定形式，而是本發明是打算以涵蓋所有內含在如同藉由所附的申請專利範圍所界定的本發明的範疇中的修改、類似物及替換物。因此，對於熟習此項技術者為明顯的所有額外的實施例、修改及應用都是內含在如同藉由附加至此的申請專利範圍所闡述的本發明的精神與範疇內。

Claims (11)

  1. 一種用於多工的輸入通道之三角積分類比至數位轉換器，該三角積分類比至數位轉換器係包括：至少一包含一運算放大器的積分器；一記憶體元件，其具有一用於每個輸入通道的防止洩漏的開關結構；一重置開關結構；一截波開關結構；其中每一個防止洩漏的開關結構係包含用於啟動該記憶體元件的通道開關元件；以及一逆向通道開關，其係在該輸入通道並未作用時，饋送該運算放大器的一共模電壓至該記憶體元件；該重置開關結構，其適配於在後繼的輸入通道的通道啟動期間之間重置該運算放大器，以及該截波開關結構係包含開關元件，其係適配於在該運算放大器被重置時，逆向到該運算放大器的輸入和逆向自該運算放大器的輸出，逆向率比該輸入通道的最低啟動率至少低二倍。
  2. 根據申請專利範圍第1項之三角積分類比至數位轉換器，其特徵在於包含：兩個用於差動偵測的輸入；一放大器截波結構，其用於該兩個輸入的低頻雜訊降低。
  3. 根據申請專利範圍第1項之三角積分類比至數位轉換器，其進一步包括：一三角積分調變器，其包含一或多個積分器級； 一類比至數位轉換器；以及一第二回授迴路，其包括用於複數個回授信號的複數個回授路徑以及在每個回授路徑上的一記憶體元件。
  4. 根據申請專利範圍第1或2項之三角積分類比至數位轉換器，其中該三角積分類比至數位轉換器係包括兩個類比至數位轉換器(304、305)，其輸出係交替地被使用。
  5. 根據申請專利範圍第1或2項之三角積分類比至數位轉換器，其中該三角積分類比至數位轉換器係包括複數個類比至數位轉換器，每個對應於一輸出信號的輸出通道都有一個類比至數位轉換器。
  6. 根據申請專利範圍第1或2項之三角積分類比至數位轉換器，其中該經解多工的數位信號係透過降頻濾波器來加以濾波。
  7. 根據申請專利範圍第1或2項之三角積分類比至數位轉換器，其中在該回授路徑上的記憶體元件是一正反器、一閂鎖或是一電容器。
  8. 根據申請專利範圍第1或2項之三角積分類比至數位轉換器，其中該數位至類比轉換器是一操作為一個1位元數位至類比轉換器的回授電容器。
  9. 根據申請專利範圍第1或2項之三角積分類比至數位轉換器，其中該積分器係適配於構成一無延遲的積分器級。
  10. 根據申請專利範圍第9項之三角積分類比至數位轉換器，其中一取樣相位之後接著是該重置以及一通道切換。
  11. 一種微機電裝置，其係包括一根據前述申請專利範圍的任一項之三角積分類比至數位轉換器。
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