TWI648151B - 半導體之錫銀接合結構及其製造方法 - Google Patents

Abstract

本發明揭露一種半導體之錫銀接合結構及其製造方法，該半導體之錫銀接合結構具有一導接銅層、一錫鍍層及一銀鍍層，該導接銅層與一含錫鍍液接觸以進行一第一化學鍍反應，使該錫鍍層直接形成於該導接銅層表面，該錫鍍層與一含銀鍍液接觸以進行一第二化學鍍反應，使該銀鍍層直接形成於該錫鍍層表面，其中該銀鍍層用以抑制該錫鍍層表面形成錫鬚。

Description

半導體之錫銀接合結構及其製造方法

本發明關於一種半導體之錫銀接合結構及其製造方法，特別是一種可抑制錫鬚形成及簡化製程的半導體之錫銀接合結構及其製造方法。

台灣發明專利I457463揭露一種金屬導電粒子，其製程簡述如下：首先提供複數個銅粒子，將該些銅粒子與一含銀酸性溶液混合以進行銀銅反應，使一銀包覆層形成於該些銅粒子表面，該銀包覆層具有複數個銀島，該些銀島之間具有顯露該銅粒子表面的空間，最後將具有該銀包覆層的該些銅粒子與一含錫酸性溶液混合以進行錫銅置換反應，使一錫包覆層形成於該銀包覆層上，且填充於相鄰銀島之間的空間。

為了進行錫銅置換反應以形成該錫包覆層，台灣發明專利I457463必須控制銀銅反應，使該銀包覆層形成該些銀島以顯露該些銅粒子表面，然而銀銅反應不易控制，當該銀包覆層完全覆蓋該銅粒子表面時，該含錫酸性溶液無法接觸該銅粒子表面以進行錫銅置換反應，導致該些金屬導電粒子之良率不佳。

本發明之主要目的在於提供一種半導體之錫銀接合結構及其製造方法，藉由直接形成於一錫鍍層表面之一銀鍍層抑制該錫鍍層表面形成錫鬚，相較於台灣發明專利I457463，本發明簡化製程即可形成用以抑制錫鬚之該銀鍍層。

本發明揭露一種半導體之錫銀接合結構，其包含一導接銅層、一錫鍍層及一銀鍍層，該導接銅層具有一第一顯露面，該錫鍍層直接形成於該導接銅層之該第一顯露面，一含錫鍍液與該導接銅層進行一第一化學鍍反應以形成該錫鍍層，該錫鍍層具有一第二顯露面，該銀鍍層直接形成於該錫鍍層之該第二顯露面，一含銀鍍液與該錫鍍層進行一第二化學鍍反應以形成該銀鍍層，該銀鍍層用以抑制該錫鍍層之該第二顯露面形成錫鬚。

此外，本發明揭露一種半導體之錫銀接合結構之製造方法，其包含提供一導接銅層，該導接銅層具有一第一顯露面；進行一第一化學鍍反應，該導接銅層之該第一顯露面接觸一含錫鍍液，該含錫鍍液與該導接銅層進行該第一化學鍍反應，以在該導接銅層之該第一顯露面直接形成一錫鍍層，該錫鍍層具有一第二顯露面；以及進行一第二化學鍍反應，該錫鍍層之該第二顯露面接觸一含銀鍍液，該含銀鍍液與該錫鍍層進行該第二化學鍍反應，以在該錫鍍層之該第二顯露面直接形成一銀鍍層，該銀鍍層用以抑制該錫鍍層之該第二顯露面形成錫鬚。

本發明之該銀鍍層係以該第二化學鍍反應直接形成於該錫鍍層之該第二顯露面，因此可有效抑制該錫鍍層之該第二顯露面形成錫鬚，且相較於台灣發明專利I457463，本發明可簡化製程參數的控制，因此具有簡化製程之功效。

此外，當本發明之該半導體之錫銀接合結構與另一半導體結構經由迴焊彼此接合時，該銀鍍層中的銀原子會擴散至該錫鍍層及另一半導體之焊錫中，因此相較於台灣發明專利I457463之銀島，本發明之該銀鍍層具有同時抑制該錫鍍層及另一半導體結構之焊錫形成錫鬚之功效。

請參閱第1圖，其為本發明之一實施例，一種半導體之錫銀接合結構之製造方法10包含「提供一導接銅層」11、「進行一活化步驟」12、「進行一第一化學鍍反應」13及「進行一第二化學鍍反應」14。

請參閱第1、2a及2b圖，首先提供一導接銅層110，該導接銅層110具有一第一顯露面111，請參閱第2a圖，該導接銅層110形成於一載板200，該導接銅層110可為銅線路或其他半導體導接元件(例如銅凸塊或銅柱)，但本發明並不以此為限制，如第2b圖所示，該導接銅層110可為一銅粒子。

請參閱第1圖，接著進行一活化步驟，以該導接銅層110接觸一酸性溶液，該酸性溶液用以微蝕刻(酸洗)該導接銅層110之該第一顯露面111，以移除該第一顯露面111之表面氧化物，該活化步驟完成後移除該酸性溶液，並以去離子水清洗該導接銅層110，較佳地，該酸性溶液為硫酸銅(CuSO ₄)，該活化步驟於攝氏30至60度之間進行。

請參閱第1、3a及3b圖，於該活化步驟後進行一第一化學鍍反應，以該導接銅層110之該第一顯露面111接觸一含錫鍍液(圖未繪出)，使該含錫鍍液與該導接銅層110進行該第一化學鍍反應(錫銅置換反應)，以在該導接銅層110之該第一顯露面111直接形成一錫鍍層120，該錫鍍層120具有一第二顯露面121，該第一化學鍍反應完成後移除該含錫鍍液，並以去離子水清洗該錫鍍層120，較佳地，該含錫鍍液為硫酸亞錫(SnSO ₄)，該第一化學鍍反應於攝氏40至90度之間進行，所形成之該錫鍍層120厚度介於0.1至10 μm之間。

請參閱第1、4a及4b圖，於該第一化學鍍反應後進行一第二化學鍍反應，以該錫鍍層120之該第二顯露面121接觸一含銀鍍液(圖未繪出)，較佳地，該含銀鍍液中的銀離子濃度介於0.001至2 wt%之間，該含銀鍍液與該錫鍍層120進行該第二化學鍍反應，以在該錫鍍層120之該第二顯露面121直接形成一銀鍍層130，其中該銀鍍層130中的部份銀原子會擴散至該錫鍍層120，因此該銀鍍層130可抑制該錫鍍層120之該第二顯露面121形成錫鬚，以避免發生線路短路，最後於該第二化學鍍反應完成後移除該含銀鍍液，並使用去離子水清洗該銀鍍層130，以取得該半導體之錫銀接合結構100，較佳地，該含銀鍍液為硝酸銀(AgNO ₃)，該第二化學鍍反應於攝氏40至80度之間進行，所形成之該銀鍍層130厚度不大於2 μm，更佳地，該銀鍍層130之厚度介於0.01至1 μm之間。

當該半導體之錫銀接合結構100與另一半導體結構接合時，該銀鍍層130中的銀原子於迴焊過程中會擴散至該錫鍍層120及另一半導體結構之焊錫內，因此該銀鍍層130可同時抑制該半導體之錫銀接合結構100之該錫鍍層120及另一半導體結構之焊錫生成錫鬚。

請參閱第5a至7c圖，其為使用不同含銀鍍液(0.001wt%、0.1wt%及2wt%)之試驗結果，第5a、6a及7a圖為該半導體之錫銀接合結構100之掃描式電子顯微鏡(SEM)影像，第5b、6b及7b圖為該半導體之錫銀接合結構100之掃描式電子顯微鏡附加能量分散光譜儀(SEM/EDS)元素分析圖譜，cps/eV為每秒計數/電子伏特，KeV為千電子伏特，Cu為銅原子，Ag為銀原子，Sn為錫原子，第5c、6c及7c圖為該半導體之錫銀接合結構100之元素分析表，wt%為重量百分比，atomic%為原子百分比。

請參閱第5a至5c圖，根據試驗結果可知，使用0.001wt%銀離子濃度的含銀鍍液進行該第二化學鍍反應，確實可於該錫鍍層120之該第二顯露面121上形成該銀鍍層130，相同地，當分別使用0.1wt%及2wt%銀離子濃度的含銀鍍液進行該第二化學鍍反應後(第6a至6c圖及第7a至7c圖)，亦可於該錫鍍層120上形成該銀鍍層130。

該第二化學鍍反應之反應參數(該含銀鍍液濃度、反應時間或反應溫度)會影響該銀鍍層130厚度，當該含銀鍍液濃度較低、反應時間較短或反應溫度較低時，所形成的該銀鍍層130厚度較薄，然而該銀鍍層130厚度不會影響其抑制錫鬚發生之功效，不同厚度的該銀鍍層130皆具有抑制錫鬚之功效，因此本發明無須精準控制該第二化學鍍反應之反應參數，即可形成該銀鍍層130用以抑制錫鬚，具有簡化製程之功效。

本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。

10‧‧‧半導體之錫銀接合結構之製造方法

11‧‧‧提供一導接銅層

12‧‧‧進行一活化步驟

13‧‧‧進行一第一化學鍍反應

14‧‧‧進行一第二化學鍍反應

100‧‧‧半導體之錫銀接合結構

110‧‧‧導接銅層

111‧‧‧第一顯露面

120‧‧‧錫鍍層

121‧‧‧第二顯露面

130‧‧‧銀鍍層

200‧‧‧載板

第1圖：依據本發明之一實施例，一種半導體之錫銀接合結構之製造方法流程圖。 第2a及2b圖：依據本發明之一實施例，該半導體之錫銀接合結構之製造方法示意圖。 第3a及3b圖：依據本發明之一實施例，該半導體之錫銀接合結構之製造方法示意圖。 第4a及4b圖：依據本發明之一實施例，該半導體之錫銀接合結構之製造方法示意圖。 第5a至5c圖：依據本發明之一實施例，該半導體之錫銀接合結構之掃描式電子顯微鏡(SEM)影像、掃描式電子顯微鏡附加能量分散光譜儀(SEM/EDS)元素分析圖譜及元素分析表。 第6a至6c圖：依據本發明之一實施例，該半導體之錫銀接合結構之掃描式電子顯微鏡(SEM)影像、掃描式電子顯微鏡附加能量分散光譜儀(SEM/EDS)元素分析圖譜及元素分析表。 第7a至7c圖：依據本發明之一實施例，該半導體之錫銀接合結構之掃描式電子顯微鏡(SEM)影像、掃描式電子顯微鏡附加能量分散光譜儀(SEM/EDS)元素分析圖譜及元素分析表。

Claims (9)

1. 一種半導體之錫銀接合結構，其包含：一導接銅層，具有一第一顯露面；一錫鍍層，直接形成於該導接銅層之該第一顯露面，一含錫鍍液與該導接銅層進行一第一化學鍍反應以形成該錫鍍層，該錫鍍層具有一第二顯露面；以及一銀鍍層，直接形成於該錫鍍層之該第二顯露面，一含銀鍍液與該錫鍍層進行一第二化學鍍反應以形成該銀鍍層，該銀鍍層用以抑制該錫鍍層之該第二顯露面形成錫鬚，其中該含銀鍍液中的銀離子濃度介於0.001至2wt%之間。
2. 如申請專利範圍第1項所述之半導體之錫銀接合結構，其中該錫鍍層之厚度介於0.1至10μm之間。
3. 如申請專利範圍第1項所述之半導體之錫銀接合結構，其中該銀鍍層之厚度不大於2μm。
4. 如申請專利範圍第1項所述之半導體之錫銀接合結構，其中該銀鍍層之厚度介於0.01至1μm之間。
5. 一種半導體之錫銀接合結構之製造方法，其包含：提供一導接銅層，該導接銅層具有一第一顯露面；進行一第一化學鍍反應，該導接銅層之該第一顯露面接觸一含錫鍍液，該含錫鍍液與該導接銅層進行該第一化學鍍反應，以在該導接銅層之該第一顯露面直接形成一錫鍍層，該錫鍍層具有一第二顯露面；以及進行一第二化學鍍反應，該錫鍍層之該第二顯露面接觸一含銀鍍液，該含銀鍍液與該錫鍍層進行該第二化學鍍反應，以在該錫鍍層之該第二顯露面直接形成一銀鍍層，該銀鍍層用以抑制該錫鍍層之該第二顯露面形成錫鬚，其中該含銀 鍍液中的銀離子濃度介於0.001至2wt%之間。
6. 如申請專利範圍第5項所述之半導體之錫銀接合結構之製造方法，其中該錫鍍層之厚度介於0.1至10μm之間。
7. 如申請專利範圍第5項所述之半導體之錫銀接合結構之製造方法，其中該銀鍍層之厚度不大於2μm。
8. 如申請專利範圍第5項所述之半導體之錫銀接合結構之製造方法，其中該銀鍍層之厚度介於0.01至1μm之間。
9. 如申請專利範圍第5項所述之半導體之錫銀接合結構之製造方法，其中於該第一化學鍍反應前另包含一活化步驟，以移除該第一顯露面之表面氧化物。