TWI646431B - 用於單一導線程式化及除錯之微控制器及方法 - Google Patents

用於單一導線程式化及除錯之微控制器及方法 Download PDF

Info

Publication number
TWI646431B
TWI646431B TW103109490A TW103109490A TWI646431B TW I646431 B TWI646431 B TW I646431B TW 103109490 A TW103109490 A TW 103109490A TW 103109490 A TW103109490 A TW 103109490A TW I646431 B TWI646431 B TW I646431B
Authority
TW
Taiwan
Prior art keywords
microcontroller
debug
pin
mode
single signal
Prior art date
Application number
TW103109490A
Other languages
English (en)
Other versions
TW201510736A (zh
Inventor
凱文 奇爾瑟
尙恩 史迪曼
Original Assignee
美商微晶片科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商微晶片科技公司 filed Critical 美商微晶片科技公司
Publication of TW201510736A publication Critical patent/TW201510736A/zh
Application granted granted Critical
Publication of TWI646431B publication Critical patent/TWI646431B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4295—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using an embedded synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microcomputers (AREA)
  • Debugging And Monitoring (AREA)

Abstract

一種微控制器具有帶有外部接針之一外殼及使用僅一單一信號接針之一整合式除錯介面。在用於操作如上文所闡述之一微控制器之一方法中，該方法包含使用該等外部接針中之僅一單一信號接針對該微控制器進行除錯或程式化之步驟。

Description

用於單一導線程式化及除錯之微控制器及方法 相關申請案交叉參考
本申請案主張於2013年3月14日提出申請之美國臨時申請案第61/780,995號之權益，該美國臨時申請案以其全文併入本文中。
本發明係關於具有一除錯介面之數位系統，特定而言微控制器。
隨著嵌入式系統變得較小，越來越需要最小化I/O信號消耗以用於裝置之間的通信。此需要已由申請人藉由開發所謂的UNI/O匯流排而解決，該UNI/O匯流排係需要僅一單一I/O信號用於通信之一低成本、易實施之解決方案。UNI/O匯流排相容裝置可用以增強面臨對可用I/O之限制之任何應用。此等限制可可能地起源於連接器、板空間或起源於主控(master)裝置自身。
UNI/O匯流排提供用於透過一單一I/O信號通信之定義。其透過一「用匯流排」系統支援多個裝置之使用。圖1展示使用具有一單一信號匯流排線SCIO之此一匯流排之一系統之一實例。一個裝置定義為主控裝置(在圖1中微控制器)，且負責起始及協調與匯流排上之從屬(master slave)裝置之所有操作。每一從屬裝置用作該主控裝置之一周邊裝置，且一從屬裝置可經設計以用於任何數目之目的。
圖1展示具有用作主控裝置之微控制器及附接至匯流排作為從屬 周邊裝置之其他大量裝置之一實例性系統。然而，應注意，主控裝置不限制為一微控制器，而可係能夠處理必要I/O信號之任何裝置。
資料透過曼徹斯特(Manchester)編碼嵌入至I/O串流中。匯流排由判定時脈週期、控制匯流排存取且起始所有操作之主控裝置控制，而所有其他裝置用作從屬裝置。主控裝置及從屬裝置兩者皆可作為傳輸器或接收器操作，但該主控裝置判定哪個模式係作用中的。
UNI/O匯流排支援自10kbps至100kbps(等效於10kHz至100kHz)之操作，且不對電壓範圍、溫度範圍或製造程序進行限制。
然而，此一匯流排通常不適合於為一微控制器提供一除錯介面。因此，需要一種能夠提供一除錯介面之經改良之單一導線匯流排，特定而言需要低接針計數微控制器裝置。
根據各種實施例，可提供一單一導線程式化及除錯介面。根據一實施例，此可實施為可用以透過一單一導線介面(舉例而言，由申請人開發之所謂的UNI/O標準)通信至其他單一導線介面產品(諸如UNI/O產品(主控或從屬))以及該產品之一程式化及除錯介面之一周邊裝置。
根據一實施例，一微控制器可包括具有外部接針之一外殼及使用僅一單一信號接針之一整合式除錯介面。
根據一另外實施例，該單一信號接針可相對於一操作供應電壓係高電壓容忍的。根據一另外實施例，使用饋送至該單一信號接針之一高電壓之一信號序列可啟動裝置之一除錯或程式化模式。根據一另外實施例，當處於該除錯或程式化模式時，該單一信號接針可根據UNI/O匯流排協定操作。根據一另外實施例，該微控制器可進一步包括用於提供一內部高程式化電壓之一內部高電壓產生裝置。根據一另外實施例，該微控制器可經組態以僅經由該單一信號接針與一外部除 錯裝置通信。根據一另外實施例，該外殼可包括少於n個接針，其中n係該裝置之一內部資料匯流排寬度。根據一另外實施例，n可係小於八(8)。根據一另外實施例，複數個不同信號序列可組態包含該信號接針之該微控制器之一通信介面之一操作模式。根據一另外實施例，該通信介面之一操作模式可選自由以下各項組成之群組：一單一導線介面、UNI/O、ICSP、I2C、UART及SPI。根據一另外實施例，可包括一高電壓信號之一退出訊框終止該除錯或程式化模式。根據一另外實施例，透過單一信號接針提交之一命令可開始或終止除錯或程式化模式。
根據另一實施例，一種用於操作具有外部接針及一整合式除錯介面之一微控制器之方法可包括使用該等外部接針中之僅一單一信號接針對該微控制器進行除錯或程式化之步驟。
根據該方法之一另外實施例，該單一信號接針可相對於一操作供應電壓係高電壓容忍的。根據該方法之一另外實施例，使用饋送至該單一信號接針之一高電壓之一信號序列可啟動該裝置之一除錯或程式化模式。根據該方法之一另外實施例，當處於該除錯或程式化模式時，該單一信號接針可根據UNI/O匯流排協定操作。根據該方法之一另外實施例，該方法可進一步包括產生用於對該微控制器進行程式化之一非揮發性記憶體之一內部高電壓。根據該方法之一另外實施例，該微控制器可經組態以僅經由該單一信號接針與一外部程式化/除錯裝置通信。根據該方法之一另外實施例，該微控制器之一外殼可包括少於n個接針，其中n係該裝置之一內部資料匯流排寬度。根據該方法之一另外實施例，n可係小於八(8)。根據該方法之一另外實施例，複數個不同信號序列可組態包含該信號接針之該微控制器之一通信介面之一操作模式。根據該方法之一另外實施例，該通信介面之一操作模式可選自由以下各項組成之群組：一單一導線介面、ICSP、UNI/O、 I2C、UART及SPI。根據該方法之一另外實施例，可包括一高電壓信號之一退出訊框終止該除錯或程式化模式。根據該方法之一另外實施例，透過該單一信號接針提交之一命令可開始或終止該除錯或程式化模式。
410‧‧‧單一導線
420‧‧‧偵測單元
430‧‧‧計時器
440‧‧‧計數器
510‧‧‧微控制器/電路中串列程式化裝置
520‧‧‧外部除錯器/程式化器
530‧‧‧主機個人電腦或工作站
I/O‧‧‧一般輸入/輸出接針
ICSP‧‧‧電路中串列程式化
MCLR‧‧‧第一接針
SCIO‧‧‧單一信號匯流排線
VDD‧‧‧邏輯臨限值
VDD‧‧‧電力供應接針/操作電壓位準
VHH‧‧‧電壓位準
圖1展示使用一單一導線匯流排之一系統之一方塊圖。
圖2展示具有相關聯重設信號線之一單一導線匯流排之一時序圖。
圖3展示根據一經改良之單一導線匯流排之一實施例之一時序圖。
圖4展示與一單一導線匯流排線耦合之一微控制器之一偵測單元。
圖5展示與耦合有一主機PC之一外部除錯或程式化裝置耦合之一微控制器之一方塊圖。
圖6展示根據各種實施例之一程式化序列之一時序圖。
圖7展示一例示性命令結構之一時序圖。
圖8至圖11展示各種例示性有效負載結構之時序圖。
一真正單一「導線介面」僅將一單一接針用於發信號。然而，當然仍然需要一參考電位。因此，所有真正單一導線介面需要一通常現有接地接針。
在低接針計數裝置上，用於程式化、除錯或通信協定之接針可通常佔用大量可用接針資源或形成電路互連問題。藉由提供可用作一程式化介面、除錯介面以及一標準通信介面之一單一通信模組，最小化將需要由裝置使用之接針之數目。此藉由減少此等裝置(尤其較小裝置，舉例而言具有較少接針之裝置)之電路中程式化所需之接針計 數來大大增大一低接針微控制器裝置之靈活性及用途。
標準微控制器(舉例而言，由申請人製造之微控制器)需要至少三個接針以用於程式化及電路中除錯。一第一接針MCLR用以藉由施加一程式化電壓向裝置指示切換至一程式化模式中。因此，此接針具有偵測所施加之一高電壓之相關聯邏輯，其中本申請案中所使用之術語「高電壓」將理解為超過裝置之典型操作電壓之任何電壓。兩個以上接針用於資料及時脈信號之一同步串列介面。一旦施加一高電壓，裝置便可使用該高電壓來程式化其非揮發性記憶體且使用串列介面來與外部程式化/除錯裝置進行通信。在一8接針裝置(舉例而言，由申請人製造之一PIC12F裝置)上，此介面使用可用輸入/輸出(I/O)接針中之基本上50%，此乃因需要兩個接針用於電力供應。此等低接針裝置在除電力供應接針之外之基本上所有可用接針上提供透過其周邊裝置可用之多工功能。若在一應用之一開發期間需要所有可用接針，則彼裝置之一昂貴特殊外合晶片版本必須用以連接至程式化器/除錯器或模擬裝置。即使除一個接針之外之所有接針皆用於一應用中，但出於除錯之目的亦需要此一所謂的標頭裝置。然而，低接針計數裝置之諸多應用可具有係自由的或換言之未使用或對於除錯不關鍵之一個接針。因此，根據各種實施例，此一接針可用以提供程式化/除錯介面，如將在下文更詳細闡釋。
諸多現有所謂的「單一導線」介面實際上需要不只是使用單一導線接針來進入至單一導線模式中。舉例而言，圖2展示一單一導線介面模組(SWIM)之一習用介面，該單一導線介面模組需要晶片上電路用以偵測需要在兩個外部接針上之兩個單獨信號之進入序列。
根據各種實施例，在僅僅在(舉例而言)主控清除(MCLR)接針上發信號之情況下，該裝置可經設計進入一單導線模式以用於程式化及除錯。命令及資料接著在MCLR導線上傳輸，且裝置可經程式化或除 錯。
根據各種實施例，在一微控制器產品(舉例而言，由申請人製造之微控制器)中利用高電壓(HV)測試進入邏輯。藉由以一型樣施加HV信號，可建立允許MCLR信號用於命令及資料輸入之一內部狀態。在此情形中，根據某些實施例，一所提議型樣將在幾微秒時間訊框310內交替HV及GND位準4次，且型樣將由內部計時器辨識以啟動UNIO介面。此圖解說明於圖1中。亦可使用其他型樣(舉例而言，5個或5個以上HV脈衝或其間具有預定義暫停之複數個脈衝)，且此等脈衝可啟動替代程式化通道，如一UART(RS232)、SPI或I2C。然而，此等類型之介面中之某些介面可需要用於UNI/O之不只是單一導線且可因此具較少益處。
如圖3中所展示，一單一導線介面或其他串列介面可在第n次退出(舉例而言)一高電壓測試模式之後係作用中的。圖3展示「標稱」操作電壓VDD位準及指示通常高於如上文所論述之「標稱」操作電壓之一電壓之VHH位準。不同進入信號可啟動不同類型之串列介面。舉例而言，
-第四次之後結束之一序列可係針對單一導線介面
-第五次之後結束之一序列可係針對I2C程式化介面
-第六次之後結束之一序列可係針對UART程式化介面
-第七次之後結束之一序列可係針對SPI程式化介面
如圖3中所展示，一退出時間訊框320進行回至高電壓測試模式。圖4展示與單一導線410耦合之一各別單一導線介面之一例示性偵測單元420。出於偵測相異型樣之目的，可存在用以定義在其期間初始型樣將經傳輸之進入時間訊框之一或多個計時器430。此一計時器430可由一第一傳入高電壓邊緣閘控。可實施一計數器440，計數器440亦藉由由計時器430定義之時間窗觸發。計數器可接著在一項實施 例中簡單地計數在所定義時間訊框期間提交之高電壓脈衝之數目。
圖5展示具有與一外部除錯器/程式化器520耦合之一微控制器510之一例示性系統。外部除錯器/程式化器520包括外部除錯器/程式化器透過其與一主機個人電腦或工作站530耦合之一USB介面。在此實例中微控制器510係一八接針裝置，舉例而言配置成一八接針DIL外殼之一8位元微控制器。然而，可使用具有或多或少之接針之其他類型之積體電路外殼。微控制器510包括兩個電力供應接針VDD及VSS且剩餘接針係一般輸入/輸出接針I/O。在如圖5中所展示不需要一外部電力供應之情況下電力可由外部除錯器/程式化器520提供。為此，外部除錯器/程式化器520使用USB電源來產生用於操作微控制器510之必要電壓。然而，根據其他實施例，一外部電力供應可用以給微控制器510及視情況外部除錯器/程式化器520供電。如圖5中所展示，輸入/輸出接針I/O6多工有MCLR功能。其他輸入/輸出接針可多工有其他功能。根據各種實施例，微控制器510之MCLR接針用作一單一導線除錯/程式化介面。
圖6展示內部信號之一更詳細時序圖。如圖6中所展示，時槽可用以解碼傳輸於單一導線匯流排上之各別信號，舉例而言，如圖6中所展示之曼徹斯特編碼信號。根據某些實施例，措施可恰到好處以防止單一導線/使用者模式/測試模式問題。舉例而言，在進入高電壓測試模式時之任何測試模式活動可自動停用單一導線模式之計數。根據某些實施例，在單一導線模式偵測之後的一超時亦可經實施以防止非故意模式進入。
一旦已建立操作模式，與一單一導線介面一起使用之協定便可係(舉例而言)上文提及之UNI/O協定。根據某些實施例，一旦UNI/O控制介面經啟動，MCLR信號便以標稱GND/VDD邏輯臨限值操作，且UNI/O規定之發信號用以發送及接收命令。UNI/O協定由微晶片規格 文件DS-22076定義，該文件以引用方式併入本文中且(舉例而言)用於由申請人製造之特定串列EEPROM產品中。可根據各種實施例使用之一典型UNI/O命令序列圖解說明於圖6中。然而，根據其他實施例，可使用其他協定且UNI/O協定僅作為一項實施例而應用。
一旦高電壓信號型樣已針對單一導線模式來組態MCLR接針，單一導線介面便將提供與電路中串列程式化(ICSP)模式相同之命令功能性，但使用UNI/O周邊狀態機來接收及傳輸必要資料。因此，微控制器可憑藉使用三個接針之一標準ICSP介面或者經由單一導線介面操作。在一預設模式中，裝置可經預先設定以在使用三個接針之標準ICSP模式中操作。一旦一正確高電壓型樣已經接收，裝置便憑藉UNI/O協定使用僅一單一接針操作。
單一導線測試命令進入系統使用MCLR接針作為用於命令進入之一個SCIO接針。SCIO接針用作一雙向資料輸入/輸出接針。當針對單一導線模式經啟用時，UNI/O周邊及SCIO接針用作一UNI/O從屬裝置。外部裝置必須處於一主控組態中。SCIO接針可符合UNI/O標準，且因此根據一實施例可需要具有比一標準I/O接針弱之驅動強度之一特殊墊。根據該標準，從屬裝置可由主控裝置過驅動以控制單一導線匯流排。然而，如上文所提及，可使用其他協定且本發明不限於UNI/O協定。
UNI/O介面需要兩個前置碼欄位，「待用」及「開始」，如圖6中所圖解說明。可在上文提及之UNI/O文件中找到UNI/O介面之更多操作細節。
所有ICSP介面命令係在單一導線介面上可用的。命令碼可經填補，舉例而言高達8個位元，如根據一實施例如表1中所展示。根據一實施例，命令位元可首先經MSB傳輸(代替首先在ICSP介面中之LSB)，如圖7中所圖解說明。然而，其他實施例可首先使用一LSB。
UNI/O介面使用MAK/SAK信號協定憑藉命令及資料係經由匯流排發送之一雙向知識操作。主機不需要添加由標準ICSP引擎需要之額外命令解碼時間。
根據某些實施例，與命令相關聯之資料設定可係為各種長度，(舉例而言)根據一項實施例為16個或者24個位元長度，從而在UNI/O介面上需要兩個或三個位元組。如同命令位元組，根據一實施例，資料位元組可首先經MSB傳輸。根據某些更多特定實施例，16位元格式用於14位元或較少位元之ICSP資料有效負載。資料位元在16位元有效負載中之對應性展示於表2中，圖8及圖9。24位元格式用於15位元或更多位元之ICSP資料有效負載。資料位元在24位元有效負載中之對應性展示於表3中，圖10及圖11。
一旦一微控制器之單一導線除錯介面已由一外部除錯裝置藉由傳輸正確進入型樣而啟動，圖6便展示可在一除錯或程式化工作階段中使用之特定命令之例示性時序序列。在圖6之頂部在時槽1至時槽10期間，一開始標頭係藉由外部除錯器/程式化器裝置520傳輸，後跟時槽11至時槽20中之一第一命令，舉例而言以用於載入用於微控制器510之快閃程式化記憶體之資料。此命令可後跟實際資料，其中在此實例中，一指令字組可由一個以上位元組構成。圖6之頂部展示在時槽21至時槽30期間傳輸之一指令字組之MSB。圖5之底部部分展示在時槽1至時槽10期間用於快閃記憶體之程式化之指令字組之LSB。接下來跟隨在時槽11至時槽20期間來自ICSP裝置510之一命令，該命令起始特定指令至微控制器510中之快閃記憶體中之實際程式化。接下來在時槽21至時槽30期間，可傳輸用於遞增程式化記憶體位址之另一命令。在圖6之時序圖中傳輸之命令及資料之序列僅係一實例且用於在一微控制器與一外部除錯/程式化裝置之間傳輸資訊之實際協定可變化。
根據某些實施例，單一導線介面模式保持有效直至專用接針(例如MCLR接針)上之信號再次升高至如圖3中所展示之一高電壓(HV)位準。另一選擇係，根據某些實施例，施加至一個導線匯流排(例如，在UNI/O匯流排上)之一特定命令可用以停用各別邏輯且返回至標稱操作。此外，可在HV信號非故意地啟動之情形中提議合理保衛，包含(舉例而言)根據一項實施例之關於UNI/O信號之一閒置計時器或根據其他實施例在舊有程式化介面上之辨識活動；任一條件皆將停用一個導線介面。
根據各種實施例，裝置(舉例而言，一微控制器)亦可包含一自程式化能力。此一功能性出於程式化之目的允許內部地產生一高程式化電壓且不需要外部高電壓。因此，僅出於模式切換目的而使用施加外 部高電壓。
使用具有用以進入單一導線模式以及進行所需要程式化及除錯異動之一單一接針之一真正「單一導線」介面允許將在實際應用內使用(舉例而言，一微控制器)之所有其他接針。舉例而言，將UNI/O介面用作平臺亦支援UNI/O之硬體支撐件，此在微控制器上不常用。其進一步簡化微控制器之程式化及除錯，此乃因僅需要一單一接針來驅動該介面。此單一接針可係(舉例而言)具有一專用功能性之MCLR接針，從而自一使用者角度來看減小其多工有如所有其他裝置接針多工有之其他功能之能力。

Claims (20)

  1. 一種微控制器，其包括具有外部接針之一外殼及使用僅一單一信號接針之一整合式除錯介面，其中該單一信號接針相對於一操作供應電壓係高電壓容忍的，且其中使用饋送至該單一信號接針之一高電壓之一信號序列啟動該微控制器之一除錯或程式化模式。
  2. 如請求項1之微控制器，其中當處於該除錯或程式化模式中時，該單一信號接針根據UNI/O匯流排協定操作。
  3. 如請求項1之微控制器，其進一步包括用於提供一內部高程式化電壓之一內部高電壓產生裝置。
  4. 如請求項1之微控制器，其中該微控制器經組態以僅經由該單一信號接針與一外部除錯裝置通信。
  5. 如請求項1之微控制器，其中該外殼包括少於n個接針，其中n係該微控制器之一內部資料匯流排寬度。
  6. 如請求項5之微控制器，其中n<=8。
  7. 如請求項1之微控制器，其中複數個不同信號序列組態包含該信號接針之該微控制器之一通信介面之一操作模式。
  8. 如請求項7之微控制器，其中該通信介面之一操作模式選自由以下各項組成之群組：一單一導線介面、UNI/O、ICSP、I2C、UART及SPI。
  9. 如請求項1之微控制器，其中包括一高電壓信號之一退出訊框終止該除錯或程式化模式。
  10. 如請求項1之微控制器，其中透過該單一信號接針提交之一命令開始或終止該除錯或程式化模式。
  11. 一種用於操作具有外部接針及一整合式除錯介面之一微控制器 之方法，該方法包括使用該等外部接針中之僅一單一信號接針對該微控制器進行除錯或程式化之步驟，其中該單一信號接針相對於一操作供應電壓係高電壓容忍的，且其中使用饋送至該單一信號接針之一高電壓之一信號序列啟動該微控制器之一除錯或程式化模式。
  12. 如請求項11之方法，其中當處於該除錯或程式化模式中時，該單一信號接針根據UNI/O匯流排協定操作。
  13. 如請求項11之方法，其進一步包括產生用於程式化該微控制器之一非揮發性記憶體之一內部高電壓。
  14. 如請求項11之方法，其進一步包括藉該微控制器僅經由該單一信號接針與一外部程式化/除錯裝置通信。
  15. 如請求項11之方法，其中該微控制器之一外殼包括少於n個接針，其中n係該微控制器之一內部資料匯流排寬度。
  16. 如請求項15之方法，其中n<=8。
  17. 如請求項11之方法，其中複數個不同信號序列組態包含該信號接針之該微控制器之一通信介面之一操作模式。
  18. 如請求項17之方法，其中該通信介面之一操作模式選自由以下各項組成之群組：一單一導線介面、ICSP、UNI/O、I2C、UART及SPI。
  19. 如請求項11之方法，其中包括一高電壓信號之一退出訊框終止該除錯或程式化模式。
  20. 如請求項11之方法，其中透過該單一信號接針提交之一命令開始或終止該除錯或程式化模式。
TW103109490A 2013-03-14 2014-03-14 用於單一導線程式化及除錯之微控制器及方法 TWI646431B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361780995P 2013-03-14 2013-03-14
US61/780,995 2013-03-14
US14/197,721 2014-03-05
US14/197,721 US20150019775A1 (en) 2013-03-14 2014-03-05 Single Wire Programming and Debugging Interface

Publications (2)

Publication Number Publication Date
TW201510736A TW201510736A (zh) 2015-03-16
TWI646431B true TWI646431B (zh) 2019-01-01

Family

ID=50442622

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103109490A TWI646431B (zh) 2013-03-14 2014-03-14 用於單一導線程式化及除錯之微控制器及方法

Country Status (6)

Country Link
US (1) US20150019775A1 (zh)
EP (1) EP2972967B1 (zh)
KR (1) KR20150132313A (zh)
CN (1) CN105190594B (zh)
TW (1) TWI646431B (zh)
WO (1) WO2014158995A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107622010A (zh) * 2017-08-22 2018-01-23 上海爱矽半导体科技有限公司 一种微控制器单线编程调试接口装置以及调试方法
CN107633867B (zh) * 2017-09-20 2020-12-01 南京扬贺扬微电子科技有限公司 基于ft4222的spi闪存测试系统及方法
TWI691895B (zh) * 2018-12-28 2020-04-21 新唐科技股份有限公司 資料寫入方法、燒錄系統、資料更新方法以及儲存裝置
CN112380119A (zh) * 2020-11-12 2021-02-19 上海东软载波微电子有限公司 芯片、编程调试器、系统及锁定编程调试入口的方法
TWI775260B (zh) * 2020-12-30 2022-08-21 新唐科技股份有限公司 燒錄系統及其燒錄方法、以及燒錄器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5740199A (en) * 1994-03-23 1998-04-14 Motorola Inc. High speed wire-or communication system and method therefor
US20070061524A1 (en) * 2005-09-15 2007-03-15 Microchip Technology Incorporated Programming a digital processor with a single connection
TWI339457B (en) * 2005-08-10 2011-03-21 Intel Corp Hybrid coupler

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164915A (en) * 1990-09-26 1992-11-17 Information Storage Devices, Inc. Cascading analog record/playback devices
EP0636976B1 (en) * 1993-07-28 1998-12-30 Koninklijke Philips Electronics N.V. Microcontroller provided with hardware for supporting debugging as based on boundary scan standard-type extensions
GB2288954B (en) * 1994-04-15 1998-10-14 Vlsi Technology Inc Method and apparatus for providing programmable serial communications
SG74611A1 (en) * 1997-02-14 2000-08-22 Canon Kk Data communication apparatus and method
US6138180A (en) * 1997-09-12 2000-10-24 Symbol Technologies, Inc. Adaptive computer peripheral for selecting a communications protocol by cycling through a plurality of given protocols
US6901457B1 (en) * 1998-11-04 2005-05-31 Sandisk Corporation Multiple mode communications system
US7056653B2 (en) * 2000-02-10 2006-06-06 Yissum Research Development Company Of The Hebrew University Of Jerusalem Detection of binding of charged species using PH- or potential-sensitive probes
WO2001059571A2 (en) * 2000-02-11 2001-08-16 Advanced Micro Devices, Inc. Command-driven test modes
JP2003059297A (ja) * 2001-08-08 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いた半導体モジュール
JP2003187596A (ja) * 2001-12-14 2003-07-04 Mitsubishi Electric Corp 半導体記憶装置
JP2004031246A (ja) * 2002-06-28 2004-01-29 Pioneer Electronic Corp ディスプレイパネル及びディスプレイパネルの製造方法
US7089467B2 (en) * 2002-08-21 2006-08-08 Freescale Semiconductor, Inc. Asynchronous debug interface
US7197680B2 (en) * 2003-04-17 2007-03-27 Arm Limited Communication interface for diagnostic circuits of an integrated circuit
DE102004027033B4 (de) * 2004-03-15 2009-07-02 Dspace Digital Signal Processing And Control Engineering Gmbh Beeinflussungsgerät für Steuergeräte und Verfahren zur Beeinflussung eines Steuergeräts
US7779321B2 (en) * 2004-12-02 2010-08-17 Texas Instruments Incorporated Entering command based on number of states in advanced mode
US20070006152A1 (en) * 2005-06-29 2007-01-04 Microsoft Corporation Software source asset management
US7437616B2 (en) * 2005-12-15 2008-10-14 Atmel Corporation Dual CPU on-chip-debug low-gate-count architecture with real-time-data tracing
FR2897174B1 (fr) * 2006-02-08 2008-04-18 St Microelectronics Sa Processeur comportant une interface de debogage integree controlee par l'unite de traitement du processeur
US7589652B2 (en) * 2007-04-12 2009-09-15 Microchip Technology Incorporated Read and write interface communications protocol for digital-to-analog signal converter with non-volatile memory
US7755527B2 (en) * 2008-01-16 2010-07-13 Microchip Technology Incorporated Read and write interface communications protocol for digital-to-analog signal converter with non-volatile memory
US7904755B2 (en) * 2008-05-30 2011-03-08 Infineon Technologies Ag Embedded software testing using a single output
GB2483906C (en) * 2010-09-24 2019-10-09 Advanced Risc Mach Ltd Selection of debug instruction set for debugging of a data processing apparatus
US8732526B1 (en) * 2011-06-24 2014-05-20 Maxim Integrated Products, Inc. Single-wire data interface for programming, debugging and testing a programmable element
US8494585B2 (en) * 2011-10-13 2013-07-23 The Boeing Company Portable communication devices with accessory functions and related methods
EP2847682B1 (en) * 2012-05-07 2019-07-03 Microchip Technology Incorporated Processor device with reset condition trace capabilities
US9116785B2 (en) * 2013-01-22 2015-08-25 Teradyne, Inc. Embedded tester

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5740199A (en) * 1994-03-23 1998-04-14 Motorola Inc. High speed wire-or communication system and method therefor
TWI339457B (en) * 2005-08-10 2011-03-21 Intel Corp Hybrid coupler
US20070061524A1 (en) * 2005-09-15 2007-03-15 Microchip Technology Incorporated Programming a digital processor with a single connection

Also Published As

Publication number Publication date
EP2972967B1 (en) 2018-05-02
EP2972967A1 (en) 2016-01-20
CN105190594A (zh) 2015-12-23
TW201510736A (zh) 2015-03-16
CN105190594B (zh) 2019-02-01
US20150019775A1 (en) 2015-01-15
WO2014158995A1 (en) 2014-10-02
KR20150132313A (ko) 2015-11-25

Similar Documents

Publication Publication Date Title
TWI646431B (zh) 用於單一導線程式化及除錯之微控制器及方法
CN108090010B (zh) 总线装置、处理方法、设置方法和设置系统
EP3353668B1 (en) Enhanced serial peripheral interface
CN101911000B (zh) 用于连接电子装置的控制总线
US7979597B2 (en) Programming parallel I2C slave devices from a single I2C data stream
US10936524B2 (en) Bus system with slave devices
US20080270654A1 (en) Bus System for Selectively Controlling a Plurality of Identical Slave Circuits Connected to the Bus and Method Therefore
WO2016144456A1 (en) System debug using an all-in-one connector
CN112416841A (zh) 基于i2c总线的多机通信的实现方法及多机通信系统
JP6752675B2 (ja) 半導体装置、半導体装置の制御方法および半導体システム
JP2009535677A (ja) Ｉ２ｃクロックの生成方法及びシステム
TW200937193A (en) Addressing multiple devices on a shared bus
CN105372619B (zh) 一种安全芯片掉电测试设备
KR20150024350A (ko) 링 토폴로지 스테이터스 인디케이션
US20160139983A1 (en) Device and method for detecting controller signal errors in flash memory
US10977206B2 (en) Data communication device and method for data communication
TW202004511A (zh) 匯流排系統以及其偵測方法
US9495315B2 (en) Information processing device and data communication method
CN116226008A (zh) 端口地址配置器、配置方法及终端
Szecówka et al. USB receiver/transmitter for FPGA implementation
US8194480B2 (en) Method for initializing memory device
TW202247630A (zh) 多協定usb適應性充電
Bhatt et al. Design of a controller for a universal input/output port
KR200439053Y1 (ko) 직렬통신 채널을 이용하여 프로세서와 상호작용하는재설정가능칩이 구비된 장치 및 시스템
Rahman et al. Design and Analysis of an Experimental Data and Clock Multiplexing Technique for Generating Faster Single Wire Synchronous Data Bus