TWI640992B

TWI640992B - 字元線解碼器電路

Info

Publication number: TWI640992B
Application number: TW106119196A
Authority: TW
Inventors: 陳宗仁
Original assignee: 華邦電子股份有限公司
Priority date: 2017-06-09
Filing date: 2017-06-09
Publication date: 2018-11-11
Also published as: TW201903776A

Abstract

一種字元線解碼器電路，設置在記憶體儲存裝置。記憶體儲存裝置包括記憶體晶胞陣列。字元線解碼器電路包括字元線解碼器以及電源供應器電路。字元線解碼器耦接至記憶體儲存裝置的多條字元線。電源供應器電路耦接至字元線解碼器。電源供應器電路用以在讀取模式提供第一電源給字元線解碼器，並且在待機模式提供第二電源給字元線解碼器。第一電源的電壓值大於或小於第二電源的電壓值

Description

字元線解碼器電路

本發明是有關於一種解碼器電路，且特別是有關於一種字元線解碼器電路。

一般而言，記憶體儲存裝置通常有三種操作模式，包括讀取模式(read mode)、待機模式(standby mode)以及深度省電模式(deep power down mode)。記憶體儲存裝置在深度省電模式中需要一個指令來喚醒其動態操作。因此，在深度省電模式中，記憶體儲存裝置消耗的電流非常地低。雖然在深度省電模式中的記憶體儲存裝置有此優點，但是利用指令來喚醒記憶體儲存裝置，通常需要耗費相當多的時間。

此外，在現有技術中，處於待機模式的記憶體儲存裝置其電源通常是高電壓(high voltage，HV)，此高電壓的存在將導致記憶體儲存裝置的漏電流變大，從而增加其消耗電流。

本發明提供一種字元線解碼器電路，其於在待機模式中的消耗電流可被降低。

本發明的字元線解碼器電路設置在記憶體儲存裝置並且記憶體儲存裝置包括記憶體晶胞陣列(cell array)。字元線解碼器電路包括字元線解碼器以及電源供應器電路。字元線解碼器耦接至記憶體儲存裝置的多條字元線。電源供應器電路耦接至字元線解碼器。電源供應器電路用以在讀取模式提供第一電源給字元線解碼器，並且在待機模式提供第二電源給字元線解碼器。第一電源的電壓值大於或小於第二電源的電壓值。

在本發明的一實施例中，上述的電源供應器電路更用以在讀取模式提供第三電源給字元線解碼器。第三電源的電壓值大於或小於第二電源的電壓值。

在本發明的一實施例中，上述的第一電源的電壓值等於第三電源的電壓值。

在本發明的一實施例中，上述的讀取模式包括第一讀取期間以及第二讀取期間。字元線解碼器在第一讀取期間接收第一電源。字元線解碼器在第二讀取期間接收第三電源。

在本發明的一實施例中，在第一讀取期間，記憶體晶胞陣列當中的第一區塊(bank)被讀取。在第二讀取期間記憶體晶胞陣列當中的第二區塊被讀取。

在本發明的一實施例中，上述的第一區塊與第二區塊是記憶體晶胞陣列中相同的區塊。

在本發明的一實施例中，上述的第一區塊與第二區塊是記憶體晶胞陣列中不相同的區塊。

在本發明的一實施例中，上述的字元線解碼器包括多個子解碼器(sub-decoder)。各子解碼器耦接至字元線當中對應的多條字元線。

在本發明的一實施例中，上述的電源供應器電路包括多個電源供應器。各電源供應器耦接至子解碼器當中對應的其中之一。各電源供應器用以在讀取模式提供第一電源或者第三電源給其耦接的子解碼器，並且在待機模式提供第二電源給其耦接的子解碼器。

在本發明的一實施例中，上述的電源供應器電路耦接至第一電荷泵(charge pump)電路。第一電荷泵電路用以提供第一電源，並且在第一電源低於第一參考電壓時，提升第一電源的電壓值。

在本發明的一實施例中，上述的電源供應器電路耦接至第二電荷泵電路。第二電荷泵電路用以提供第三電源，並且在第三電源低於第二參考電壓時，提升第三電源的電壓值。

在本發明的一實施例中，上述的字元線解碼器電路更包括預解碼器(pre-decoder)。預解碼器耦接至電源供應器電路。預解碼器用以在讀取模式選擇記憶體晶胞陣列當中的區塊以進行讀取操作。

在本發明的一實施例中，上述的第二電源是選自第一電壓、第二電壓以及第三電壓當中之一者。

在本發明的一實施例中，上述的第一電壓大於第二電壓。第二電壓大於第三電壓。

基於上述，在本發明的示範實施例中，電源供應器電路在讀取模式提供第一電源給字元線解碼器，並且在待機模式提供第二電源給字元線解碼器。因此，字元線解碼器電路在待機模式中的消耗電流可被降低。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、電磁波或任何其他一或多個訊號。

圖1繪示本發明一實施例之記憶體儲存裝置的概要示意圖。圖2繪示圖1實施例之記憶體晶胞陣列電路的概要示意圖。請參考圖1至圖2，本實施例之記憶體儲存裝置100包括記憶體控制電路110以及記憶體晶胞陣列120。在本實施例中，記憶體控制電路110用以控制記憶體儲存裝置100操作在多種操作模式其中之一。本實施例之操作模式例如包括讀取模式以及待機模式。在本實施例中，電壓產生器電路130在不同的操作模式提供第一電源P1、第二電源P2或第三電源P3給記憶體儲存裝置100。記憶體晶胞陣列120電性連接至記憶體控制電路110。記憶體晶胞陣列120用以儲存資料。在本實施例中，記憶體晶胞陣列120例如包括4個記憶體區塊(memory bank) 122_1至122_4，惟其數量僅用以例示說明，本發明並不限於此。各記憶體區塊具有對應的位元線解碼器電路142、字元線解碼器電路144以及感測放大器電路146，以協同記憶體控制電路110完成資料存取的操作。

在本實施例中，記憶體控制電路110、記憶體晶胞陣列120以及電壓產生器電路130當中的各種電路功能區塊的電路架構可分別由所屬技術領域的任一種適合的電路來加以實施，本發明並不加以限制，其詳細步驟及實施方式可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明，因此不再贅述。

圖3繪示本發明一實施例之字元線解碼器電路的概要示意圖。請參考圖3，本實施例之字元線解碼器電路300包括電源供應器電路320以及字元線解碼器344。電源供應器電路320的輸入端耦接至預解碼器310，輸出端耦接至字元線解碼器344。字元線解碼器344的輸入端耦接至電源供應器電路320，輸出端耦接至記憶體儲存裝置100的多條字元線(未繪示)。

具體而言，在本實施例中，預解碼器310接收區塊位址訊號，並且將其解碼以輸出區塊位址BK[0]至區塊位址BK[n-1]給電源供應器電路320，其中n為大於2的正整數。在讀取期間，記憶體晶胞陣列120當中的一或多個目標區塊會被選擇，並且被讀取。在本實施例中，電源供應器電路320包括多個電源供應器320_0至320_(n-1)，字元線解碼器344包括多個子解碼器344_0至344_(n-1)。在本實施例中，記憶體儲存裝置100的字元線例如每k條被分為一組，每一字元線組耦接至子解碼器344_0至344_(n-1)當中對應的一個子解碼器，其中k為大於1的正整數。因此，在本實施例中，子解碼器344_0輸出的字元線位址WL[0:k-1]例如是對應第1條到第k條字元線的位址，子解碼器344_(n-1)輸出的字元線位址WL[(n-2)*k:(n-1)*(k-1)]例如是對應第(n-2)*k條到第(n-1)*(k-1)條字元線的位址，其中「*」為乘號。

在本實施例中，電源供應器電路320在讀取模式中提供第一電源HV1或第三電源HV2給字元線解碼器344，並且在待機模式中提供第二電源給字元線解碼器344。舉例而言，在本實施例中，對應區塊位址BK[0]的目標區塊例如被讀取，因此，在讀取模式中，電源供應器320_0接收的第一電源HV1或第三電源HV2經由電晶體開關Q1或Q2提供給子解碼器344_0。在此例中，在讀取期間，節點HV[0]的電壓等於第一電源HV1或第三電源HV2。在本實施例中，在待機模式中，電晶體開關Q1及Q2不導通，電晶體開關Q3導通，因此經由電晶體開關Q3提供給子解碼器344_0的第二電源，其電壓值例如是VCC-Vt，其中VCC為偏壓VCC的電壓值，Vt為電晶體開關Q3的臨界電壓值。在本實施例中，第一電源HV1與第三電源HV2的電壓值可以相等或不相等。在本實施例中，第一電源HV1的電壓值小於第二電源的電壓值VCC-Vt，並且與第三電源HV2的電壓值小於第二電源的電壓值VCC-Vt。

此外，在電源供應器電路320當中其他電源供應器的操作方法可參考電源供應器320_0，在此不再贅述。因此，在本實施例中，各電源供應器用以在讀取模式提供第一電源或者第三電源給其耦接的子解碼器，並且在待機模式提供第二電源給其耦接的子解碼器。在本實施例中，是以電源供應器電路320在讀取模式中提供兩個電源其中之一給字元線解碼器344作為例示說明，但本發明並不加以限制。在一實施例中，在讀取模式中也可以僅有一個電源(例如第一電源或者第三電源)提供給字元線解碼器，或者在讀取模式中從兩個以上的多個電源當中選擇一個提供給字元線解碼器，本發明對此並不加以限制。

圖4繪示圖3實施例之訊號波形的概要示意圖。請參考圖3及圖4，在本實施例中，讀取模式包括第一讀取期間T1以及第二讀取期間T2。在第一讀取期間T1，對應區塊位址BK[m]的記憶體區塊被讀取，並且在第二讀取期間T2，對應區塊位址BK[m]的記憶體區塊被讀取，其中m為大於等於0的整數。也就是說，在本實施例的讀取模式中，記憶體晶胞陣列中相同的區塊被讀取。舉例而言，請參照圖3，假設m=0，區塊位址BK[m]為BK[0]，表示在本實施例的讀取模式中，在第一讀取期間T1和第二讀取期間T2，對應區塊位址BK[0]的記憶體區塊被讀取。

在本實施例中，在第一讀取期間T1，第一選擇訊號S1為高準位，控制訊號BK[0]*S1通過位準移位器LS1後將導通電晶體開關Q1。此時，第二選擇訊號S2為低準位，電晶體開關Q2不導通。因此，在第一讀取期間T1，第一電源HV1傳遞至節點HV[0]並且提供給子解碼器344_0。在第一讀取期間T1，第一電源HV1的電壓準位為讀取操作所需的目標電壓HVt。在本實施例中，在第二讀取期間T2，第二選擇訊號S2為高準位，控制訊號BK[0]*S2通過位準移位器LS2後將導通電晶體開關Q2。此時，第一選擇訊號S1為低準位，電晶體開關Q1不導通。因此，在第二讀取期間T2，第三電源HV2傳遞至節點HV[0]並且提供給子解碼器344_0。在第二讀取期間T2，第三電源HV2的電壓準位為讀取操作所需的目標電壓HVt。

圖5繪示本發明另一實施例之訊號波形的概要示意圖。請參考圖4及圖5，本實施例之讀取操作類似於圖4實施例，惟兩者之間主要的差異例如在於在本實施例的讀取模式中，記憶體晶胞陣列中不同的區塊被讀取。具體而言，在本實施例中，在第一讀取期間T1，對應區塊位址BK[m]的記憶體區塊被讀取，並且在第二讀取期間T2，對應區塊位址BK[m+h]的記憶體區塊被讀取，其中h為大於0的正整數。此外，本實施例的電源供應器電路320在讀取模式中提供電源給字元線解碼器344的操作方法，其詳細步驟及實施方式可以由圖4實施例獲致足夠的教示、建議與實施說明，因此不再贅述。

圖6繪示圖1實施例之電壓產生器電路的概要示意圖。請參考圖1、圖3及圖6，本實施例之電壓產生器電路130包括第一電荷泵電路610以及第二電荷泵電路620。第一電荷泵電路610用以提供第一電源P1給記憶體晶胞陣列120，並且在第一電源P1低於參考電壓Vref (第一參考電壓)時，提升第一電源P1的電壓值。第二電荷泵電路620用以提供第三電源P3給記憶體晶胞陣列120，並且在第三電源P3低於參考電壓Vref (第二參考電壓)時，提升第三電源P3的電壓值。在本實施例中，第一電荷泵電路610以及第二電荷泵電路620接收的參考電壓Vref可以相同或不相同，本發明並不加以限制。

具體而言，在本實施例中，第一電荷泵電路610包括振盪器612、電荷泵614以及比較器616。電荷泵614用以產生第一電源HV1並且輸出第一電源HV1給字元線解碼器320以及比較器616。當第一電源HV1的電壓值低於參考電壓Vref時，比較器616輸出致能訊號EN1並且回授給振盪器612以致能振盪器612產生振盪訊號，從而電荷泵614據此來提升第三電源P3至預設的電壓值。此外，本實施例的第二電荷泵電路620的操作方法，其詳細步驟及實施方式可以由第一電荷泵電路610的揭示內容獲致足夠的教示、建議與實施說明，因此不再贅述。

在本實施例中，第一電荷泵電路610以及第二電荷泵電路620當中的各種電路功能區塊(例如振盪器、電荷泵以及比較器)的電路架構可分別由所屬技術領域的任一種適合的電路來加以實施，本發明並不加以限制，其詳細步驟及實施方式可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明，因此不再贅述。

在圖3的實施例中，在待機模式中，電源供應器電路320例如是提供具有電壓值VCC-Vt (第二電壓)的第二電源給字元線解碼器344，但本發明並不限於此。在其他實施例中，在待機模式中，電源供應器電路例如是提供具有電壓值VCC (第一電壓)的第二電源給字元線解碼器，例如圖10，或者是提供具有電壓值VSS (第三電壓)的第二電源給字元線解碼器，例如圖7。換句話說，在本發明的示範實施例中，第二電源是選自第一電壓VCC、第二電壓VCC-Vt以及第三電壓VSS當中之一者。第一電壓VCC大於第二電壓VCC-Vt，以及第二電壓VCC-Vt大於第三電壓VSS。

圖7繪示本發明另一實施例之字元線解碼器電路的概要示意圖。請參考圖3及圖7，本實施例之字元線解碼器電路400類似於圖3實施例之字元線解碼器電路300，惟兩者之間主要的差異例如在於，電源供應器電路420提供具有電壓值VSS (第三電壓)的第二電源給字元線解碼器444。

具體而言，以電源供應器420_0為例，節點HV[0]耦接至電晶體開關Q4的一端。電晶體開關Q4的另一端耦接至第三電壓VSS，電晶體開關Q4的控制端受控於控制訊號。其中，控制訊號表示經延遲的區塊位址BK[0]的反相訊號。在待機模式中，控制訊號控制電晶體開關Q4導通，控制訊號BK[0]*S1、BK[0]*S2分別控制電晶體開關Q1、Q2不導通，因此，第三電壓VSS經由電晶體開關Q4提供給子解碼器444_0。在本實施例中，在待機模式中，其他電源供應器提供第三電壓VSS給對應的子解碼器的操作方式可參考電源供應器420_0，以此類推，在此不再贅述。在本實施例中，第一電源HV1的電壓值大於第二電源的電壓值VSS，並且與第三電源HV2的電壓值大於第二電源的電壓值VSS。

圖8繪示圖7實施例之控制訊號產生電路的概要示意圖。圖9繪示圖8實施例之控制訊號的波形示意圖。請參考圖7至圖9，本實施例之控制訊號產生電路800包括延遲元件810以及或閘820。延遲元件810接收區塊位址BK[0]，並且將其延遲一段延遲時間TD。接著，或閘820再依據區塊位址BK[0]以及經延遲的區塊位址BK[0]來產生輸出訊號BK[0]D。之後，輸出訊號BK[0]D被輸出至控制訊號產生電路800的下一級電路進行反相，以產生控制訊號。其他的控制訊號，例如控制訊號的產生方式可以此類推，在此不再贅述。在本發明的示範實施例中，控制訊號的產生方式有很多種，圖8及圖9所繪示者僅用以例示說明，本發明並不限於此。

圖10繪示本發明另一實施例之字元線解碼器電路的概要示意圖。請參考圖3及圖10，本實施例之字元線解碼器電路500類似於圖3實施例之字元線解碼器電路300，惟兩者之間主要的差異例如在於，電源供應器電路520提供具有電壓值VCC (第一電壓)的第二電源給字元線解碼器544。

具體而言，以電源供應器520_0為例，節點HV[0]耦接至電晶體開關Q5的一端。電晶體開關Q5的另一端耦接至第一電壓VCC，電晶體開關Q5的控制端受控於控制訊號 H。其中，控制訊號 H表示經延遲的區塊位址BK[0]的反相訊號的高準位訊號。在待機模式中，控制訊號 H控制電晶體開關Q5導通，控制訊號BK[0]*S1、BK[0]*S2分別控制電晶體開關Q1、Q2不導通，因此，第一電壓VCC經由電晶體開關Q5提供給子解碼器544_0。在本實施例中，在待機模式中，其他電源供應器提供第一電壓VCC給對應的子解碼器的操作方式可參考電源供應器520_0，以此類推，在此不再贅述。在本實施例中，第一電源HV1的電壓值小於第二電源的電壓值VCC，並且與第三電源HV2的電壓值小於第二電源的電壓值VCC。

綜上所述，在本發明的示範實施例中，在待機模式中，字元線解碼器的電源並非是由電荷泵提供的高電壓(high voltage，HV)，以降低電晶體次臨界區電流(sub-threshold current)，從而降低待機電流。字元線解碼器的電源在待機模式中例如是第一電壓、第二電壓或者第三電壓。在本發明的示範實施例中，在讀取模式中，例如設計有兩種電源，即第一電源及第三電源。在接收到讀取指令時，此兩個電源交替提供給字元線解碼器。在本發明的示範實施例中，在同一讀取模式中，被讀取的多個區塊可能是記憶體晶胞陣列當中同一個區塊或不同的區塊。因此，在本發明的示範實施例中，字元線解碼器的在待機模式中的消耗電流可被降低。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧記憶體儲存裝置
110‧‧‧記憶體控制電路以及
120‧‧‧記憶體晶胞陣列
130‧‧‧電壓產生器電路
122_1、122_2、122_3、122_4‧‧‧記憶體區塊
142‧‧‧位元線解碼器電路
144‧‧‧字元線解碼器電路
146‧‧‧感測放大器電路
300、400、500‧‧‧字元線解碼器電路
310、410、510‧‧‧預解碼器
320、420、520‧‧‧電源供應器電路
320_0、320_(n-1)、420_0、420_(n-1)、520_0、520_(n-1)‧‧‧電源供應器
344、444、544‧‧‧字元線解碼器
344_0、344_(n-1)、444_0、444_(n-1)、544_0、544_(n-1)‧‧‧子解碼器
610‧‧‧第一電荷泵電路
612‧‧‧振盪器
614‧‧‧電荷泵
616‧‧‧比較器
620‧‧‧第二電荷泵電路
800‧‧‧控制訊號產生電路
810‧‧‧延遲元件
820‧‧‧或閘
P1、HV1‧‧‧第一電源
P2‧‧‧第二電源
P3、HV2‧‧‧第三電源
HVt‧‧‧目標電壓
VCC‧‧‧第一電壓
VSS‧‧‧第三電壓
Q1、Q2、Q3、Q4、Q5‧‧‧電晶體開關
HV[0]、HV[n-1]‧‧‧節點
BK[0]*S1、BK[0]*S2、BK[n-1]*S1、BK[n-1]*S2、、、H、H‧‧‧控制訊號
BK[0]D‧‧‧輸出訊號
S1‧‧‧第一選擇訊號
S2‧‧‧第二選擇訊號
BK[0]、BK[m]、BK[m+h]、BK[x]‧‧‧區塊位址
WL[0:k-1]、WL[(n-2)*k:(n-1)*(k-1)]‧‧‧字元線位址
T1‧‧‧第一讀取期間
T2‧‧‧第二讀取期間
LS1、LS2‧‧‧位準移位器
Vref‧‧‧參考電壓
EN1、EN2‧‧‧致能訊號

圖1繪示本發明一實施例之記憶體儲存裝置的概要示意圖。圖2繪示圖1實施例之記憶體晶胞陣列電路的概要示意圖。圖3繪示本發明一實施例之字元線解碼器電路的概要示意圖。圖4繪示圖3實施例之訊號波形的概要示意圖。圖5繪示本發明另一實施例之訊號波形的概要示意圖。圖6繪示圖1實施例之電壓產生器電路的概要示意圖。圖7繪示本發明另一實施例之字元線解碼器電路的概要示意圖。圖8繪示圖7實施例之控制訊號產生電路的概要示意圖。圖9繪示圖8實施例之控制訊號的波形示意圖。圖10繪示本發明另一實施例之字元線解碼器電路的概要示意圖。

Claims

一種字元線解碼器電路，設置在一記憶體儲存裝置並且該記憶體儲存裝置包括一記憶體晶胞陣列，該字元線解碼器電路包括：一字元線解碼器，耦接至該記憶體儲存裝置的多條字元線；以及一電源供應器電路，耦接至該字元線解碼器，用以在一讀取模式提供一第一電源給該字元線解碼器，並且在一待機模式提供一第二電源給該字元線解碼器，其中該第一電源的電壓值大於或小於該第二電源的電壓值。
如申請專利範圍第1項所述的字元線解碼器電路，其中該電源供應器電路更用以在該讀取模式提供一第三電源給該字元線解碼器，其中該第三電源的電壓值大於或小於該第二電源的電壓值。
如申請專利範圍第2項所述的字元線解碼器電路，其中該第一電源的電壓值等於該第三電源的電壓值。
如申請專利範圍第2項所述的字元線解碼器電路，其中該讀取模式包括一第一讀取期間以及一第二讀取期間，該字元線解碼器在該第一讀取期間接收該第一電源，以及該字元線解碼器在該第二讀取期間接收該第三電源。
如申請專利範圍第4項所述的字元線解碼器電路，其中在該第一讀取期間，該記憶體晶胞陣列當中的一第一區塊被讀取，以及在該第二讀取期間，該記憶體晶胞陣列當中的一第二區塊被讀取。
如申請專利範圍第5項所述的字元線解碼器電路，其中該第一區塊與該第二區塊是該記憶體晶胞陣列中相同的區塊。
如申請專利範圍第5項所述的字元線解碼器電路，其中該第一區塊與該第二區塊是該記憶體晶胞陣列中不同的區塊。
如申請專利範圍第2項所述的字元線解碼器電路，其中該字元線解碼器包括：多個子解碼器，各該子解碼器耦接至該些字元線當中對應的多條字元線。
如申請專利範圍第8項所述的字元線解碼器電路，其中該電源供應器電路包括：多個電源供應器，各該電源供應器耦接至該些子解碼器當中對應的其中之一，其中各該電源供應器用以在該讀取模式提供該第一電源或者該第三電源給其耦接的子解碼器，並且在該待機模式提供該第二電源給其耦接的子解碼器。
如申請專利範圍第2項所述的字元線解碼器電路，其中該電源供應器電路耦接至一第一電荷泵電路，該第一電荷泵電路用以提供該第一電源，並且在該第一電源低於一第一參考電壓時，提升該第一電源的電壓值。
如申請專利範圍第10項所述的字元線解碼器電路，其中該電源供應器電路耦接至一第二電荷泵電路，該第二電荷泵電路用以提供該第三電源，並且在該第三電源低於一第二參考電壓時，提升該第三電源的電壓值。
如申請專利範圍第1項所述的字元線解碼器電路，更包括：一預解碼器，耦接至該電源供應器電路，用以在該讀取模式選擇該記憶體晶胞陣列當中的一區塊以進行一讀取操作。
如申請專利範圍第1項所述的字元線解碼器電路，其中該第二電源是選自一第一電壓、一第二電壓以及一第三電壓當中之一者。
如申請專利範圍第13項所述的字元線解碼器電路，其中該第一電壓大於該第二電壓，以及該第二電壓大於該第三電壓。