TWI640092B - 半導體結構 - Google Patents
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Abstract
本發明揭露一種包含一基板、一預金屬互連介電(PMID)層及一複合層之半導體結構。該PMID層在該基板上方。該複合層在該基板與該PMID層之間。該複合層包含一第一子層及一第二子層。該第一子層及該第二子層經堆疊。該第二子層之帶隙大於該第一子層之帶隙。一蝕刻劑相對於該第一子層之蝕刻速率小於該蝕刻劑相對於該基板及該PMID層之蝕刻速率。亦揭露其他半導體結構。
Description
本揭露係關於半導體結構。
半導體積體電路(IC)產業已經歷快速成長。在IC演進之過程中，功能密度(亦即，每晶片面積之互連裝置數目)通常隨著幾何大小(亦即，可使用製造程序產生之最小組件(或線路))已減小而增加。此按比例縮小程序通常藉由增加生產效率及降低相關聯成本來提供益處。此按比例縮小亦已增加處理及製造IC之複雜度，且為了實現此等進展，需要IC處理及製造方面之對應發展。隨著電晶體之尺寸減小，閘極氧化物之厚度必須減少以藉由減小之閘極長度來維持效能。高介電常數(高k)閘極絕緣體層可用以達成較大實體厚度，同時保持由其他閘極絕緣體層(諸如，典型的閘極氧化物)提供之相同有效電容。
隨著一些IC設計中之技術進展，已存在對用金屬閘極(MG)電極替換典型的多晶矽閘極電極以便改良裝置效能的需要。形成MG電極之一種製程被稱為「閘極後製」製程，其與被稱為「閘極前製」之另一MG電極形成製程相反。「閘極後製」製程允許必須在形成閘極之後執行的後續製程(包括高溫處理)之數目減少。
另外，減少每所製造晶圓發生故障之裝置的數目以便改良良率為重要的。
1‧‧‧半導體結構
10‧‧‧半導體層
100‧‧‧基板
110‧‧‧源極/汲極區
120‧‧‧複合層
120a‧‧‧部分
120b‧‧‧保形部分
121‧‧‧蝕刻停止層
122‧‧‧阻擋層
130‧‧‧層間介電(ILD)層
140‧‧‧複合層
141‧‧‧蝕刻停止層
142‧‧‧阻擋層
150‧‧‧層間介電(ILD)層
160‧‧‧柱塞
161‧‧‧第一部分
162‧‧‧第二部分
170‧‧‧柱塞
180‧‧‧閘極區
181‧‧‧閘極介電層
182‧‧‧間隔件
183‧‧‧中間層
184‧‧‧金屬層
201‧‧‧第一區
202‧‧‧第二區
210‧‧‧電子
221‧‧‧第一材料
222‧‧‧第二材料
Eg1‧‧‧帶隙
Eg2‧‧‧帶隙
P‧‧‧區域
W1‧‧‧第一寬度
W2‧‧‧第二寬度
當結合附圖閱讀時，自以下實施方式最好地理解本揭露之態樣。應注意，根據業界中之標準慣例，各種構件未按比例繪製。實際上，為論述清楚起見，可任意增加或減小各種構件之尺寸。
圖1為根據本揭露之一些實施例的包含複合層之半導體結構的示意性剖面圖。
圖2為根據本揭露之一些實施例的圖1中所說明之半導體結構之一部分的放大示意性剖面圖。
圖3A為說明根據本揭露之一些實施例的半導體結構之兩個區之間的隧穿現象之示意圖。
圖3B說明根據本揭露之一些實施例的半導體結構之兩個區之間具有兩個不同層及/或材料之情境。
圖3C說明根據本揭露之一些實施例的半導體結構之兩個區之間具有兩個以上介入層及/或材料之情境。
在以下詳細描述中，闡述眾多特定細節以便提供對本揭露之透徹理解。然而，熟習此項技術者應理解，本揭露可在無此等特定細節之情況下實踐。在其他情況下，熟知方法、程序、組件及電路尚未加以詳細描述以免混淆本揭露。
另外，本揭露提供用於實施所提供之標的物之不同構件的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一構件在第二構件上方或上之形成可包括第一構件及第二構件直接接觸地形成之實施例，且亦可包括額外構件可在第一構件與第二構件之間形成使得第一構件及第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複係出於簡單性及清晰性之目的，且本身並不指示所論述之各種實施例
及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」及其類似者之空間相對術語，以描述如諸圖中所說明的一個元件或構件相對於另一元件或構件的關係。除諸圖中所描繪之定向以外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞同樣可相應地進行解釋。
下文詳細論述製作及使用本揭露之實施例。然而，應瞭解，所提供標的物提供可在廣泛多種特定內容脈絡中體現的許多適用的發明性概念。本文中所論述之特定實施例僅為說明性的且並不限制所提供標的物之範疇。
在本揭露中，複合薄膜結構係放置於半導體裝置中之至少兩個不同導電或半導電構件之間。複合薄膜包括至少兩種類型之層。第一類型相比半導體裝置之其他構件/區(諸如，層間介電層、源極/汲極/閘極區)及半導體基板更耐蝕刻，以便在蝕刻期間保護彼等構件及區。在一些實施例中，第一類型可包括氮化物。第二類型相比第一類型具有較高帶隙，使得電子及/或其他粒子隧穿第二類型相比隧穿第一類型較不容易。在一些實施例中，第二類型可包括氧化物。在包括此等兩種類型之層的情況下，複合薄膜結構一次提供至少兩個功能(例如，抵抗不當蝕刻及阻擋粒子隧穿)。該兩種類型中之每一者的層中之一或多者可提供於複合薄膜結構中，可經堆疊且在一些實施例中，可經交替地堆疊。
圖1說明根據本揭露之一些實施例的半導體結構1之剖視圖。半導體結構1包括基板100。半導體結構1可包括一或多個源極/汲極區110。半導體結構1亦可包括閘極區180，其可包括(連同其他者)閘極
介電層181、間隔件182、中間層183及金屬層184。半導體結構1可包括基板100上或上方之其他部分，諸如複合層120、140及層間介電(ILD)層130、150。在一些實施例中，複合層120可包括一或多個蝕刻停止層121及阻擋層122。在一些實施例中，複合層140可包括一或多個蝕刻停止層141及阻擋層142。至少一個柱塞160可形成於源極/汲極區110上方。在一些實施例中，柱塞160可包括第一部分161及第二部分162。至少一個柱塞170亦可形成於閘極區180上方。在一些實施例中，柱塞160、170將源極/汲極區110及閘極區180電連接至半導體結構1外部之電路元件，諸如金屬互連層。
根據本揭露之一些實施例，基板100可為半導體層或半導體基板。在一些實施例中，基板100可包括結晶矽基板(例如，晶圓)。取決於設計要求(例如，p型基板或n型基板)，基板100可包括各種摻雜區。在一些實施例中，該等摻雜區可摻雜有p型或n型摻雜物。舉例而言，該等摻雜區可摻雜有：p型摻雜物，諸如硼或BF2；n型摻雜物，諸如磷或砷；及/或其任何合適組合。該等摻雜區可經組態以用於n型鰭式FET或平面MOSFET，或替代地經組態以用於p型鰭式FET或平面MOSFET。各種其他層可形成於基板100上，諸如介電層、摻雜層、多晶矽層及/或導電層。各種裝置亦可形成於基板100上，諸如電晶體、電阻器及/或電容器。此等裝置可經由互連層互連至可為一或多個積體電路之部分的其他電路元件。儘管在圖1中未說明，但互連層可形成於半導體結構1上方且包括金屬。因而，基板100、複合層120、140、層間介電層130、150及互連層下方之其他層可被稱為預互連層及/或預金屬互連層。
源極/汲極區110可包括含矽材料，諸如SiGe、SiC或SiP。在一些實施例中，源極/汲極區110可藉由使半導體結構1摻雜有所要量之任何合適摻雜物來形成。在一些實施例中，源極/汲極區110可藉由磊晶
法形成。儘管源極/汲極區110之一部分如圖1中所說明在基板100之表面上方，但根據本揭露之一些實施例，源極/汲極區110之全部可在基板100之表面下方。在一些實施例中，源極/汲極區110中之摻雜量可為均勻的。在一些實施例中，源極/汲極區110中之摻雜量在源極/汲極區110之不同部分中可不同；例如，源極/汲極區110之一部分可為輕微摻雜之源極/汲極(LDD)區。在一些實施例中，源極/汲極區110之邊緣可與間隔件182之邊緣對準。在一些實施例中，源極/汲極區110之邊緣可不與間隔件182之邊緣對準，如圖1中所說明。類似地，在本揭露之不同實施例中，源極/汲極區110之邊緣可與或可不與閘極介電層181之邊緣對準。通道區可形成於半導體結構1之閘極區180下方的源極/汲極區110之間。
複合層120可形成於基板100及/或源極/汲極區110之一部分上方，如圖1中所說明。複合層120可包括至少兩個子層，且此等兩個子層可在可量測物理或化學性質之間進行區別。在一些實施例中，此等兩個子層係藉由其能量帶隙(有時被簡單地稱作「帶隙」)區分。在一些實施例中，此等兩個子層係藉由蝕刻選擇性區分。舉例而言，兩個子層中之一者相比另一者具有較大帶隙，以便更有效地阻擋電子穿透。供讀者參考，貫穿本揭露將擁有較大(或最大)帶隙之子層稱為「阻擋層」。類似地，若一個子層相比其他子層擁有對預定蝕刻劑之較高抗蝕刻性，則在本揭露中其被稱為「蝕刻停止層」。
在圖1中，複合層120包括至少一個蝕刻停止層121及一個阻擋層122。如圖1中所說明，蝕刻停止層121及阻擋層122經堆疊。可以各種方式配置堆疊方向。
在一些實施例中，蝕刻停止層121及阻擋層122係沿柱塞160或170之縱向方向(例如，圖1中之AA')堆疊；其亦可沿不同方向加以堆疊。在一些實施例中，複合層120保形於下方區/構件，諸如凸起之源
極/汲極區110，在該狀況下，蝕刻停止層121及阻擋層122沿源極/汲極區110之不平行於基板100之頂表面的邊緣之法線(例如，圖1中之BB')堆疊(如圖1中所說明)。在一些實施例中，複合層120保形於左方或右方之區/構件，諸如閘極區180之間隔件182，在該狀況下，蝕刻停止層121及阻擋層122係自左向右或垂直於柱塞160或170之縱向方向(例如，圖1中之CC')而堆疊。
在一些實施例中，複合層120可包括一個蝕刻停止層121及一個阻擋層122。在一些實施例中，複合層120可包括包夾於兩個蝕刻停止層121之間的一個阻擋層122，或包夾於兩個阻擋層122之間的一個蝕刻停止層121。在一些實施例中，蝕刻停止層121及阻擋層122係以交錯圖案配置。舉例而言，如在圖1中，複合層120中之薄膜的配置自基板100朝向ILD 130係呈121、122、121、122及121之序列。
用於蝕刻停止層121及阻擋層122之其他數目個層亦係可能的。複合層120、蝕刻停止層121及阻擋層122可藉由諸如薄膜沈積、化學氣相沈積(CVD)、物理氣相沈積(PVD)及原子層沈積(ALD)之任何合適製程形成。
在半導體結構1之製造程序之前、期間及/或之後，蝕刻劑可用以幫助移除一些部分/材料。舉例而言，蝕刻劑可用以移除層間介電層130之部分以幫助形成柱塞160之第一部分161。在一些實施例中，蝕刻劑可為氧化物蝕刻劑。在一些實施例中，蝕刻劑可包括濕式蝕刻劑或乾式蝕刻劑。在一些實施例中，蝕刻劑可包括濕式蝕刻劑，包括氫氟酸(HF)。亦可使用其他合適蝕刻劑。
蝕刻劑蝕刻實質上超過其應蝕刻之程度將為不當的。舉例而言，若蝕刻劑用以蝕刻層間介電層130，則其應實質上不蝕刻基板100及/或源極/汲極區110。蝕刻停止層121可形成於基板100及/或源極/汲極區110之一部分上方，以便防止此類不當蝕刻。根據本揭露之一些
實施例，蝕刻劑(諸如，濕式蝕刻劑)相對於蝕刻停止層121之蝕刻速率小於該蝕刻劑相對於基板100及/或層間介電層130之蝕刻速率。在一些實施例中，蝕刻劑相對於蝕刻停止層121之蝕刻速率小於該蝕刻劑相對於阻擋層122之蝕刻速率。在一些實施例中，蝕刻停止層121可包括氮化物，諸如氮化矽(SiN)及/或氮化矽碳(SiCN)。蝕刻停止層121可包括其他合適材料。蝕刻停止層121之厚度可在約2Å至約2000Å之間。蝕刻停止層121之帶隙可在約0.1eV與約20eV之間。
如先前所描述，蝕刻停止層121可沿不同方向加以堆疊，諸如沿柱塞160(AA')，沿源極/汲極區110之非扁平邊緣的法線(BB')及自左向右(CC')。因此，蝕刻停止層121不僅可防止沿垂直方向而且可防止沿非垂直方向之不當蝕刻。
仍參看圖1，一或多個阻擋層122可形成於複合層120中。阻擋層122之帶隙可在約0.1eV與約20eV之間。根據本揭露之一些實施例，阻擋層122之帶隙高於蝕刻停止層121之帶隙。因此，相比經由(量子)隧穿效應單獨穿過蝕刻停止層121，電子或其他粒子將不大可能隧穿蝕刻停止層121與阻擋層122之組合。在一些實施例中，阻擋層122可包括氧化物，諸如氧化矽(SiOx)。阻擋層122可包括其他合適材料。在一些實施例中，阻擋層122之帶隙對蝕刻停止層121之帶隙的比率在1與約200之間。阻擋層122之厚度可在約2Å與約2000Å之間。在一些實施例中，蝕刻停止層121之厚度對阻擋層122之厚度的比率在約0.001與約1000之間。如先前所描述，阻擋層122可沿不同方向加以堆疊，諸如沿柱塞160(AA')，沿源極/汲極區110之非扁平邊緣的法線(BB')及自左向右(CC')。因此，阻擋層122可減少在各種不同方向上配對之區/構件之間的電子隧穿。
舉例而言，阻擋層122可防止電子自柱塞160之部分161不當地隧穿複合層120而至閘極區180。不當隧穿減少可具有(例如)所製造裝置
之增加崩潰電壓及較好良率的有益效應。
儘管源極/汲極區110與閘極區180之間經由形成於閘極區180下方的通道區(未展示於圖1中)的電連通可存在，但有時不需要具有額外電連通路徑，諸如經由源極/汲極區110與閘極區180之間的複合層120之保形部分120b的隧穿路徑。在此狀況下，阻擋層122可藉由使電子更難自源極/汲極區110及閘極區180隧穿複合層120(或自複合層120隧穿源極/汲極區110及閘極區180)來防止此不當的額外電連通路徑。
除能量帶隙外，蝕刻停止層121及阻擋層122亦可藉由蝕刻選擇性區分。在一些實施例中，蝕刻劑相對於蝕刻停止層121之蝕刻速率對該蝕刻劑相對於阻擋層122之蝕刻速率的比率可小於約0.3，在約0.3與約0.5之間，在約0.5與約0.7之間，在約0.7與約0.85之間，在約0.85與約0.9之間，在約0.9與約0.95之間或大於約0.95。
參看圖1，層間介電層130可在複合層120及/或閘極區180之一部分上方。在一些實施例中，層間介電層130之一部分與複合層120、間隔件182、中間層183及/或金屬層184接觸。層間介電層130可包括介電材料。介電材料可包括氧化矽、氮化矽、氮氧化矽、旋塗式玻璃(SOG)、氟化二氧化矽玻璃(FSG)、經碳摻雜之氧化矽(例如，SiCOH)、BLACK DIAMOND®(Applied Materials(Santa Clara,Calif.))、XEROGEL®、AEROGEL®、非晶形氟化碳、聚對二甲苯、BCB(雙苯并環丁烯)、FLARE®、SILK®(Dow Chemical(Midland,Mich.))、聚醯亞胺、其他適當的多孔聚合材料、其他合適的介電材料及/或其組合。在一些實施例中，層間介電層130可包括高密度電漿(HDP)介電材料(例如，HDP氧化物)及/或高縱橫比製程(HARP)介電材料(例如，HARP氧化物)。在一些實施例中，層間介電層130既非半導電的亦非導電的。層間介電層130可包括任何合適厚度。在一些實施例中，層間介電層130可包括約1Å至2000Å之厚度。層間介電層130
可包括一或多種介電材料及/或一或多個介電層。在一些實施例中，蝕刻劑相對於蝕刻停止層121之蝕刻速率對該蝕刻劑相對於層間介電層130之蝕刻速率的比率可小於約0.3，在約0.3與約0.5之間，在約0.5與約0.7之間，在約0.7與約0.85之間，在約0.85與約0.9之間，在約0.9與約0.95之間或大於約0.95。
參看圖1，複合層140可形成於層間介電層130之一部分上方。複合層140可包括一或多個蝕刻停止層141及一或多個阻擋層142。如圖1中所說明，可介入蝕刻停止層141及阻擋層142。在一些實施例中，複合層140可包括一個蝕刻停止層141及一個阻擋層142。在一些實施例中，複合層140可包括包夾於兩個蝕刻停止層141之間的一個阻擋層142或包夾於兩個阻擋層142之間的一個蝕刻停止層141。用於蝕刻停止層141及阻擋層142之其他數目個層亦係可能的。複合層140、蝕刻停止層141及阻擋層142可藉由諸如薄膜沈積、CVD、PVD及ALD之任何合適製程形成。
如同複合層120，複合層140可包括至少一個蝕刻停止層141及至少一個阻擋層142。蝕刻停止層141之可能材料選擇、厚度範圍及帶隙可實質上類似於如本揭露之其他部分中描述的蝕刻停止層121之彼等各者。此外，阻擋層142之可能材料選擇、厚度範圍及帶隙可實質上類似於如先前描述於本揭露中的阻擋層122之彼等各者。蝕刻停止層141與阻擋層142之間關於蝕刻劑的相對蝕刻速率(例如，蝕刻選擇性)亦可類似於如本文所描述之蝕刻停止層121與阻擋層122之間的相對蝕刻速率。蝕刻停止層141及阻擋層142可以類似於蝕刻停止層121及阻擋層122之方式堆疊。因此，儘管圖1僅說明蝕刻停止層141及阻擋層142沿垂直方向堆疊，但若保形複合層140之下的區/構件並非完全扁平，則蝕刻停止層141及阻擋層142亦可沿不同方向堆疊。複合層140可包括與包括於複合層120中之蝕刻停止層121及阻擋層122之數目不
同的數目個蝕刻停止層141及阻擋層142。堆疊圖案亦可為不同的，例如，「121122121122121」對「141142141」。諸如「142142141142」之非嚴格交替圖案亦可為可能的。
如圖1中所說明，阻擋層142存在於導電柱塞160與170之間。因此，阻擋層142可減少電子不當地隧穿導電柱塞160與170之間的複合層140。阻擋層142(連同阻擋層122)亦可幫助減少電子自柱塞170穿過複合層140、層間介電層130之在複合層120之部分120a上方的較薄部分及複合層120之保形部分120b而隧穿至源極/汲極區110。
參看圖1，根據本揭露之一些實施例，層間介電層150可形成於複合層140上方。層間介電層150之材料選擇、厚度範圍及電導率可實質上類似於如先前描述於本揭露中的層間介電層130之彼等各者，且因此不予以重複。層間介電層150可包括一或多種介電材料及/或一或多個介電層。蝕刻停止層141與層間介電層150之間關於蝕刻劑的相對蝕刻速率(例如，蝕刻選擇性)亦可類似於如本文所描述之蝕刻停止層121與層間介電層130之間的相對蝕刻速率。
至少一個柱塞160可存在於半導體結構1中以便將源極/汲極區110電連接至半導體結構1外部之電路元件。在一些實施例中，該等電路元件可為互連層及/或金屬互連層。如圖1中所說明，自半導體結構1暴露柱塞160之頂端。在一些實施例中，柱塞160之頂端可與層間介電層150之頂表面實質上共面。在一些實施例中，柱塞160可包括第一部分161及第二部分162。在一些實施例中，第二部分162可在第一部分161之後或與第一部分161同時形成。在一些實施例中，柱塞160可與複合層120、140及/或層間介電層130、150之一部分接觸。柱塞160可包括合適材料，諸如金屬(包括(但不限於)銅及鎢)、金屬化合物、金屬合金及/或其他導電材料。在一些實施例中，第一部分161及第二部分162中之任一者可包括一或多種材料及/或一或多個層。柱塞160可
藉由包括(但不限於)CVD、PVD及ALD之任何合適製程形成。
圖2說明圖1之區域P的放大視圖，且提供關於由複合層120包圍之柱塞160之第一部分161的部分之可能形狀的更多細節。應注意，如圖2中所說明之蝕刻停止層121及阻擋層122的層數及厚度僅為例示性而非限制性的。部分161之實質上與蝕刻停止層121共面的部分具有第一寬度W1。部分161之實質上與阻擋層122共面的部分具有第二寬度W2。根據本揭露之一些實施例，W1小於W2。在一些實施例中，W1對W2之比率可小於約0.3，在約0.3與約0.5之間，在約0.5與約0.7之間，在約0.7與約0.85之間，在約0.85與約0.9之間，在約0.9與約0.95之間或大於約0.95。
返回參看圖1，至少一個柱塞170可存在於半導體結構1中以便將閘極區180電連接至半導體結構1外部之電路元件。在一些實施例中，該等電路元件可為互連層及/或金屬互連層。如圖1中所說明，自半導體結構1暴露柱塞170之頂端。在一些實施例中，柱塞170之頂端可與層間介電層150之頂表面實質上共面。儘管柱塞170在圖1中說明為一個整體部分，但應理解，柱塞170可包括一或多個層或部分。在一些實施例中，柱塞170可與複合層140及/或層間介電層130、150之一部分接觸。柱塞170可包括合適材料，諸如金屬(包括(但不限於)銅及鎢)、金屬化合物、金屬合金及/或其他導電材料。柱塞170可藉由包括(但不限於)CVD、PVD及ALD之任何合適製程形成。
柱塞170可能或可能不藉由半導體結構1外部之電路元件電連接至柱塞160。在柱塞170不藉由半導體結構1外部之電路元件電連接至柱塞160之狀況下，將不需要具有半導體結構1內部之柱塞160與170之間的電連通路徑。阻擋層122、142可藉由減少可自柱塞160穿過複合層140隧穿至柱塞170(或相反)之電子的數目來減少半導體結構1內之此不當電連通。減少柱塞160與170之間的不當電連通可幫助改良製造
良率。
參看圖1，閘極區120形成於基板100之表面上方。在一些實施例中，閘極區120之至少一部分可形成於基板100之表面下方。閘極區120可包括(連同其他者)閘極介電層181、間隔件182、中間層183及金屬層184。
儘管閘極介電層181說明於圖1中，但根據本揭露之一些實施例，閘極介電層181可為可選的。在一些實施例中，閘極介電層181可包括氧化矽、氮氧化矽、高k介電層及/或其組合。閘極介電層181可進一步包括界面層以減少閘極介電層141與半導體層10之間的損害。界面層可包括氧化矽。閘極介電層181可藉由諸如化學氣相沈積(CVD)、物理氣相沈積(PVD)及原子層沈積(ALD)之任何合適製程形成。
閘極區120可另外包括一或多個間隔件182。在一些實施例中，間隔件182可包圍閘極介電層181之至少一部分。可使用包括本文中所描述之製程的任何合適製程將間隔件182形成為任何合適厚度。間隔件182可包括介電材料，諸如氮化矽、氧化矽、碳化矽、氮氧化矽、其他合適材料及/或其組合。在一些實施例中，間隔件182可包括多層結構。間隔件182可幫助界定閘極區120在半導體結構1中之位置。在本揭露之一些實施例中，間隔件182之頂表面可與複合層120之頂表面的部分120a實質上共面。在一些實施例中，間隔件182之頂表面可與層間介電層130之一部分接觸。
仍參看圖1，中間層183可形成於基板100及/或閘極介電層181上方。在一些實施例中，中間層183可與閘極介電層181及/或間隔件182接觸。在一些實施例中，中間層183之頂表面可與間隔件182及/或複合層120之頂表面的部分120a實質上共面。在一些實施例中，中間層183之頂表面可與層間介電層130之一部分接觸。在本揭露之一些實施
例中，中間層183可包括一或多種材料及/或一或多個層。舉例而言，中間層183可包括介電層、高k介電層、阻障層及/或功函數層。介電層可包括氧化矽、氮化矽、氮氧化矽、聚醯亞胺、其他合適的介電材料及/或其組合。高k介電層可包括氧化鉿(HfO2)、鉿矽氧化物(HfSiO)、鉿矽氮氧化物(HfSiON)、鉿鉭氧化物(HfTaO)、鉿鈦氧化物(HfTiO)、鉿鋯氧化物(HfZrO)、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬之氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氮化矽、氮氧化矽、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高k介電材料及/或其組合。在一些實施例中，阻障層可包括TiN、TiCN、TaN、TaCN、WN及/或WCN。在一些實施例中，功函數層可包括金屬碳氮化物、金屬氮化矽、金屬鋁化物、TiSiN、TiAlN、TiAl、TaAl、其他合適材料及/或其組合。介電層、高k介電層、阻障層及/或功函數層可藉由至少包括ALD、PVD、CVD及電漿增強型化學氣相沈積(PECVD)之合適製程形成。
仍參看圖1，金屬層184可在中間層183之一部分上方。在本揭露之一些實施例中，金屬層184之至少一部分藉由中間層183包圍。金屬層184可包括：單一金屬，諸如Al、W、WN、TaN及Ru；金屬化合物，諸如TaN、TiN、W、WN及WCN；其他合適材料；及/或其組合。在一些實施例中，金屬層184可包括一或多個層。金屬層184可藉由包括(但不限於)CVD及PVD之任何合適製程形成。
圖3A至圖3C為說明根據本揭露之一些實施例的半導體結構之兩個區之間的隧穿現象之示意圖。
參看圖3A，第一區201及第二區202可為半導電、導電或非電絕緣的。第一材料221具有帶隙Eg1且在第一區201與第二區202之間。源自第一區201之一或多個電子210可經由隧穿效應或量子隧穿效應穿過
第一材料221(具有帶隙Eg1)之阻障且到達第二區202。若足夠多的電子隧穿第一材料221，則第一區201與第二區202之間將存在不可忽略之電流。
參看圖3B，兩種材料221、222存在於第一區201與第二區202之間。第一材料221具有帶隙Eg1；第二材料222具有帶隙Eg2。Eg2大於Eg1。由於在圖3B中第一區201與第二區202之間的阻障高於圖3A中之阻障，因此相比圖3A中，在圖3B中較少電子將離開第一區201且經由隧穿效應到達第二區202。換言之，較高帶隙減少自第一區201及第二區202隧穿之電子的數目。
根據本揭露之一些實施例，兩種材料221、222可呈介入層之形式，如圖3C中所說明。由於存在較多層具有較高帶隙Eg2，因此較少電子將隧穿材料221、222之堆疊。
返回參看圖1。源極/汲極區110、閘極區180、柱塞160之部分161、162及/或柱塞170可為半導電、導電或非電絕緣的。因此，電子隧穿可發生於此等區/構件中之兩者之間，例如，源極/汲極區110與閘極區180之間及/或柱塞160與柱塞170之間。換言之，電子可隧穿複合層120、140。由於複合層120包括具有高於蝕刻停止層121之帶隙的阻擋層122，因此相比複合層120僅包括蝕刻停止層121且不包括阻擋層122之情況，電子將不大可能隧穿複合層120。換言之，選自至少源極/汲極區110、閘極區180、柱塞160之部分161、162及/或柱塞170的兩個區/構件之任何對之間的隧穿誘發電流將減少，從而導致較高裝置良率及(因此)較低製造成本。
根據本揭露之一個實施例，半導體結構包含基板、預金屬互連介電(PMID)層及複合層。PMID層在基板上方。複合層在基板與PMID層之間。複合層包含第一子層及第二子層。第一子層及第二子層經堆疊。第二子層之帶隙大於第一子層之帶隙。蝕刻劑相對於第一子層之
蝕刻速率小於蝕刻劑相對於基板及PMID層之蝕刻速率。
根據本揭露之另一實施例，半導體結構包含第一區、第二區及第三區。第一區為半導電或導電的，且第二區為半導電或導電的。第三區包含第一材料及第二材料。蝕刻劑相對於第一材料之蝕刻速率小於蝕刻劑相對於第二材料之蝕刻速率。第二材料之帶隙大於第一材料之帶隙。第一區及第二區中之每一者與第三區接觸。第一區與第二區實質上分離。
根據本揭露之另一實施例，半導體結構包含第一非電絕緣區、第二非電絕緣區、第一層、第二層及複合層。第一層及第二層中之至少一者在第一非電絕緣區與第二非電絕緣區之間。複合層在第一層與第二層之間。複合層包含蝕刻停止層及薄膜。薄膜之帶隙高於蝕刻停止層之帶隙。複合層與第一非電絕緣區及第二非電絕緣區接觸。蝕刻劑相對於蝕刻停止層之蝕刻速率小於蝕刻劑相對於第一層及第二層之蝕刻速率。
前文概述若干實施例之構件，使得熟習此項技術者可較好地理解本揭露之態樣。熟習此項技術者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他程序及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露之精神及範疇，且其可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、替代及更改。
Claims (10)
- 一種半導體結構，其包含：一基板，一源極/汲極區，一閘極區，位於該基板上方，該基板上方之一預金屬互連介電(PMID)層，其中該PMID層是一單層介電層，設置於該閘極區上方，且包圍該閘極區，該基板與該PMID層之間的一複合層，該複合層包含：一第一子層，包含一第一材料，及一第二子層，包含一第二材料，其中該第一子層及該第二子層經堆疊，該第一子層介於該基板和該第二子層之間，該第一子層與該基板和該第二子層相接觸，且該第二材料之帶隙大於該第一材料之帶隙。
- 如請求項1之半導體結構，其中：該第一材料相對於該蝕刻劑之抗蝕刻性高於該第二材料。
- 如請求項2之半導體結構，其中：該第二材料包含氧化物。
- 如請求項1之半導體結構，其中：該複合層的一部分保形於一下方層。
- 如請求項1之半導體結構，其中：該複合層包含一第三子層，該第三子層包含該第一材料，且該第二子層位於該第一子層和該第三子層之間。
- 如請求項1之半導體結構，其中：該第二材料之該帶隙在約0.1eV與約20eV之間。
- 如請求項1之半導體結構，其中：該第二材料之該帶隙對該第一材料之該帶隙的比率在約1與約200之間。
- 如請求項1之半導體結構，其中：該第一材料之厚度對該第二材料之厚度的比率在d約0.001與約1000之間。
- 一種半導體結構，其包含：一基板，一閘極區，位於該基板上方，其中該閘極區包含一邊緣和一上表面，一第一介電層，位於該基板和該閘極區上方，其中該第一介電層是一單層介電層，設置於該閘極區上方，且包圍該閘極區，一第二介電層，位於該第一介電層上方，一第一複合層和一第二複合層，位於該基板上方，其中該第一複合層和該第二複合層之每一者包含：一第一子層，包含一第一材料，及一第二子層，包含一第二材料，並堆疊於該第一子層上，其中該第二材料之帶隙大於該第一材料之帶隙，該第一複合層介於該基板和該第一介電層之間，該第一複合層覆蓋該閘極區的該邊緣並露出該閘極區的該上表面，及該第二複合層介於該第一介電層和該第二介電層之間，及一柱塞，該柱塞穿過該第二介電層、該第二複合層和該第一介電層，及電連接該閘極區。
- 一種半導體結構，其包含：一基板，一源極/汲極區，位於該基板上方，一閘極區，位於該基板上方，一第一介電層，位於該基板和該源極/汲極上方，其中該第一介電層是一單層介電層，設置於該閘極區上方，且包圍該閘極區，一第二介電層，位於該第一介電層上方，一第一複合層和一第二複合層，位於該基板上方，其中該第一複合層和該第二複合層之每一者包含：一第一子層，包含一第一材料，及一第二子層，包含一第二材料，並堆疊於該第一子層上，其中該第二材料之帶隙大於該第一材料之帶隙，該第一複合層介於該基板和該第一介電層之間，該第一複合層覆蓋該源極/汲極區，及該第二複合層介於該第一介電層和該第二介電層之間，及一柱塞，該柱塞穿過該第二介電層、該第二複合層、該第一介電層和該第一複合層，及電連接該源極/汲極區。
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