TWI640071B - 通用表面黏著半導體封裝 - Google Patents

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TWI640071B
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wafer
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理察Ｋ 威廉士
林耿弘
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創研騰智權信託有限公司
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Abstract

在半導體封裝的製造中，藉由光罩和從兩邊蝕刻一金屬片所形成的導線架，以及內含有多個晶片被貼附到導線架上的晶片墊所形成的塑料塊。而一雷射光束是用來形成每個封裝的個別塑料膠囊，且第二雷射光束被用來將金屬導體、連接槓和封裝間框架切斷以形成封裝的切割成單。多種不同類型的封裝，從鷗翼式底腳封裝到無引腳封裝，具有暴露或隔離晶片墊，可以僅僅藉由改變在光罩層上開口的圖案以及藉由第一雷射光束所創建塑料溝槽的寬度來製造。

Description

通用表面黏著半導體封裝 【相關申請案之交互參考】
本申請案係部份延續自申請於2013年10月17日的美國專利申請案第14/056,287號，並主張於2013年3月9日申請美國臨時申請案第61/775,540號及第61/775,544號的優先權權益，且亦是申請於2015年5月9日的美國專利申請案第14/703,359的部份延續。茲將該等案文依其整體而以參考方式併入本案。
本發明涉及於印刷電路板組裝中用於製造和使用表面黏貼封裝包括方法和裝置設計的半導體封裝。
半導體元件和積體電路(ICs)一般被包含於半導體封裝中，該半導體封裝包括保護塗料或封裝材料以防止部件在處理和組裝期間、運輸過程中和將部件安裝到印刷電路板時的損壞。由於成本的原因，封裝材料通常是由塑料製成。塑料“模塑化合物”在液體狀態下，在未冷却並固化為固體塑料之前注入到升至高温且其相互連通模具腔體中環繞元件。這類的封装通常被稱為是“轉注成型”。
元件的互連藉由金屬導線架來執行，一般由銅制成，從半導體元件或晶片將電流和熱傳導到印刷電路板內及其周圍。晶片和導線架之間的連接一般包括以導電或絶緣的環氧樹脂將晶片黏著到導線架的“晶片墊”上，並且金屬銲線，通常以金、銅或鋁制成，由晶片的表面連接至導線架。其他的選擇，如焊球、金凸塊或銅柱可以直接用於晶片的上表面黏著連接到導線架上。
雖然金屬導線架在成品中充當電和熱的導體，在製造過程中，導線架將暫時固定元件直到塑料硬化。在塑料固化後，透過機械切割或機械沖壓，該封裝晶片與同一導線架上其他已成型的封裝中被相分隔開或“切割開”。切割或沖壓切斷開金屬導線架，並且在某些情況下也切開硬化的塑料。
在“引腳”半導體封裝中，即封裝的金屬引腳或“針腳”突出超過塑料的部份，用機械成型的方法彎曲引腳將它們設置成為最終形狀，在其它情況下，該金屬接觸到半導體發生僅可在封裝的下側存取通過導體。這種元件被稱為"無引腳"封裝。無論引腳或無引腳結構，在製造完成後，最終的成品包裝進捲帶和捲軸，作為封裝到客戶印刷電路板(printed circuit boards，以下簡稱PCBs)的準備。
引腳封裝 圖1A所示的剖面圖為傳統引腳封裝的一個示例，其中的金屬導線架通常為銅製，包括至少兩個導體1A和1B彼此間的的電性被隔離並且藉由模製塑料6將其固定在一起。導體1A，該晶片墊有半導 體晶片4被黏著於其上並且將機械性與電性連接藉由晶片附著層10通常包括環氧樹脂、導電性環氧樹脂或焊料。晶片墊包括導體1A然後將延伸出模製塑料6之外的一導電引腳機械彎曲以形成彎曲部分2A和平坦部分3A。焊料8A，覆蓋平坦部分3A並且將導體1A和半導體晶片4電性連接到印刷電路板PCB9形成的導電路徑7A上。
半導體晶片4的表面包括一個或多個用於電連接的暴露金屬化區域(未示出)，藉由銲線5和可能還有其它的(未示出)，包括金、銅、鋁或導電金屬合金將電氣連接。在上示例中，銲線5連接半導體晶片4的一部分到導體1B。導體1B橫向延伸出模製塑料6之外且通過彎曲部分2B和平坦部分3B到PCB9的導電路徑7B之上。焊料8B電性和機械性連接導體1B的平坦部分3B到PCB導電路徑7B。
該元件的製造涉及機械彎曲引腳以形成彎曲部分2A和2B使得平坦部分3A和3B的底部共平面以用來黏著於一平坦表面之上，即PCB9。在封裝的兩個或兩個以上的邊緣帶有彎曲引腳的封裝，因其彎曲引腳的形狀通常被稱為“鷗翼式”封裝。可惜的是，機械加工並不完善且受到不可避免的變化。試圖按比例將鷗翼式封裝縮小至薄尺寸，即製造薄型鷗翼式封裝，失敗於1毫米以下的高度因為機械性的變異和總封裝高度無法忍受的百分比。因此，鷗翼式封裝無法為薄型產品市場所用且這種封裝已完全被手機和平板電腦設計所排除在外。由於其相對較低的成本鷗翼式封裝仍存在於其它產品之中，然而，無法小型化的部分原因是鷗翼式封裝對最小高度的限制。
除了薄型應用將鷗翼式封裝縮至小於0.8亳米的問題之外，如IC封裝通常並不包括一個用來充當散熱器的厚暴露晶片墊而且沒有特殊的設計修改，因此無法消耗任何顯著的功率以及有效的散熱。儘管其剖面高度的限制、不良的引腳共平面性以及缺乏散熱墊，鷗翼式封裝的一大優勢是與低成本的”波峰焊接”PCB裝配方法的兼容性。以波峰焊接為基礎的PCB製造相較於用於手機和平板的高科技PCB工廠使用的回焊裝配更容易且便宜，提供每2X到4X的PCB面積超越回焊裝配的成本優勢。在消費性電子產品的大型PCB中，如那些用於HDTV的背光源，每板面積的PCB成本為一個主要的經濟考量因素或引腳共平面性的限制、封裝高度以及鷗翼式封裝所遭受的功率消耗。
鷗翼式封裝包括小外形或“SO”封裝如8支引腳SOP8、16支引腳SOP16等；3支針腳小外形電晶體或“SOT”封裝如SOT23；薄小外形封裝或TSOP封裝如6支針腳TSOP6：薄型超小外形封裝如16支針腳TSSOP16，四邊引腳扁平封裝如24支針腳QFP24，和薄型四邊引腳扁平封裝如28支引腳LQFP。”薄型”一詞是歷史上相比於當時其它的鷗翼式封裝且仍需要最少2mm的最小高度，即以今日對薄型意味著封裝高度介於0.4mm到0.8mm間的標準而言並非薄型。
圖1B示出為另一種類型的表面黏著封裝無法縮至薄型尺寸的剖面圖。該封裝被稱為電晶體外形或”TO”型封裝，是用於功率封裝需要從一功率半導體元件或穩壓器消耗及散熱到一印刷電路板。受歡迎的TO封裝包括用於通孔黏著的引腳TO-220及其表面黏著版本，該TO-252亦被稱為DPAK和TO-263或D2PAK。這種功率封裝依頼背 側暴露的晶片墊1C當作散熱墊用以達到散熱、提高封裝功率消耗並降低封裝熱阻的目的。亦稱為散熱墊，晶片墊1C可能包括一額外的散熱墊1D從晶片墊1C橫向延伸超過模制塑料6。通常包括傳導性環氧樹脂或焊料使用晶片附著10將功率半導體晶片4附著到晶片墊1C。
不像先前所示的積體電路封裝，在功率應用，電流和熱由半導體4的底部被傳導出封裝外。因此，半導體4的背面一般包括一背面金屬如鈦、鎳和銀或金的三金屬夾層以形成一個可焊的背面。於晶圓製造期間經由機械和化學薄化和基板粗糙化之後該三金屬夾層被放置於晶片的背面。為了要有良好的黏著性及確保良好的歐姆接觸，粗糙化是必需的，即在金屬和半導體間降低接觸電阻。
如於圖1B所示的IC封裝中，半導體晶片4的表面包括一個或多個為了電連接(未示出)所暴露的金屬區域，由銲線5和可能的其他(未示出)，包括金，銅，鋁或導電金屬合金電連接到導電引腳1B。在此示例中，銲線5連接半導體晶片4的一部分到導體1B。導體1B橫向延伸出模製塑料6外並通過彎曲部分2B和平坦部分3B到PCB9的導電路徑7B之上。焊料8B電性和機械性連接導體1B的平坦部分3B到PCB導電路徑7B。元件的製造涉及機械彎曲引腳以形成彎曲部分2B和其它(未示出)使得平坦部分3B的底部和晶片墊1C的暴露底表面共平面用以黏著在平坦表面上，即PCB9。可惜的是，機械加工是不完善的且受到無可避免的變異，導致平坦部分3B的底部與晶片墊1C間無法匹配。
在PCB9組裝中，焊料8B通常由波峰焊接所形成輕易的覆蓋封裝 引腳平坦部分3B但如所示焊料8A卻無法覆蓋散熱墊1D，結果是，一層黏著的焊料11於黏著功率封裝使用波封焊接前必須被放置於PCB導體7A上，將焊料放置於PCB上通常是使用抓取和放置機器，或在低成本工廠中，使用低成本的工廠工人手動操作，執行一次一個封裝的操作，除了其有在引腳的底部與暴露晶片墊的背面為不佳的共面性外以及其無法縮小至薄型封裝外形，焊料需手動放置於散熱墊之下是傳統表面安裝功率封裝的另一項缺點。
圖2說明製造引腳表面黏著封裝的工藝流程圖，兩種封裝皆以銅片20開始。該銅片的寬度與在封裝過程中用來處理和加工的機械寬度是相匹配的。通常用於ICs銅的厚度為200μm而用於功率封裝則為500μm。在ICs的情況下，如步驟21B所示，任選一面執行光罩蝕刻以用來定義晶片墊、引腳以及在加工過程中利用導線架框架和連接槓將所有東西固定在一起。在功率封裝的情況下，如步驟21A所示，導線架必須選擇性的被減薄用以從該厚晶片墊區別引腳。之後需要二次蝕刻用以定義晶片墊、引腳以及在隨後的加工過程中利用導線架框架和連接槓將所有東西固定在一起。作為一替代方法，沖壓可被用來定義該晶片墊、引腳和支撐，然後沖模可被選擇性的用來擠壓局部金屬以輾薄它。這種機械加工過程雖然比蝕刻快，卻產生一些問題。首先，壓縮金屬顯示出的機械應力在蝕刻導線架是不存在的，應力可導致塑料破裂或矽晶粒接觸受力金屬。進一步的狀況，引腳藉由機械沖壓減薄引腳，其變薄後引腳側面多餘的金屬必須藉由修整來移除。
在任一情況下，該導線架被蝕刻或機械成型後準備晶片附著22，包括用於ICs的環氧樹脂或用於功率封裝的導電環氧樹脂或焊料 任一種。晶片附著後(步驟22)，於ICs使用金或銅銲線而於功率封裝則使用銅或鋁銲線來執行銲線接合23A。另外，對於功率元件，在步驟23A接合閘極銲線之後，在步驟23B貼附焊夾引腳是為了使該高電流連接到元件的上部。
在步驟24，執行導線架特定塑模成型24，即每個導線架需要有其特製的導線架膜腔設計用以確保塑料僅被放置於特定的區域包括半導體、銲線接合和導線架的部分，但不包括引腳的延伸、連接槓和導線架框架。在塑料熔化而形成單獨的封裝後，在步驟25除膠渣操作使用機械式或化學方法去除多餘的塑料。接著，為了能夠提升可焊性和防止銅導線框架的氧化，塑模成型後的導線架需被電鍍以錫、鎳、鋅或鈀，然後以化學蝕刻來去除任何多餘的電鍍材料(步驟26)。最後在步驟27中，將引腳彎曲和切割，從在相同導線架上的其它製造中分割出每個封裝晶片墊及其相對應的引腳。這個最後步驟，也被稱為切割成單或修剪和除膠渣，結果個別的封裝IC或功率元件準備用於電性測試。導線架的剩餘部分包括連接槓、框架等，然後再循環到回收銅供將來使用。
引腳封裝技術的一個主要缺點是，每個封裝都需要有其自己的模具，初始投資通常需要超過$ 100,000美元。製造商在執行計算有關他們在ROI的投資和TTR上所預期的經濟回報時必須考慮此初始成本，即需要多少時間可回收他們的投資。高初始投資的意想不到的後果是，企業在推出新的封裝進入市場時變得更加謹慎，新的封裝技術和能力變成以較慢的速度在市場上可購得，從而使創新和進步緩慢到蝸牛的速度。這些因素解釋了為什麼功率封裝在過去五十年進展的很少。
另一個在製造上的考量是單位成本每小時生產量單位或UPH的影響，單位成本包括材料和人工成本加上初始投資除以UPH，高初始投資和低UPH皆對產品成本造成不利的貢獻。雖然模塑機的UPH是高的，但生產力卻在每次工廠切換封裝時被犧牲掉了。從一封裝換到另一個封裝，其模具機必須停止服務及其模穴的工具，用來限定塑料位置的加工鋼塊必須以手動來更改。模塑機必須重新加熱，且在運行任何生產材料通過它之前常常用些試運行來重新校准以確保它運作良好。用來換模具的停機時間可以是一個小時或更長的時間。降低了平均的生產量且提高了單位生產淨成本。即使是以客戶服務為代價，但工廠管理層會儘量選擇避免在工作班次中更換模具，對一特定客戶的生產延遲一到多個班次，甚至好幾天而影響到工廠最大化的生產能力。
圖3A所示為引腳表面黏著封裝導線架、塑模成型前、後的一個例子。照片30A說明IC導線架33A於塑模成型前包括導電引腳33A和晶片墊33B。例子中所示該導線架在塑料主體兩邊每邊包括22支引腳因此包括44支引腳，也被稱為44-針腳，表面黏著封裝。塑模成型後，如照片30B所示，該晶片墊、半導體晶片和接合銲線被塑料所封裝，只留下暴露出的導電引腳33B的外部部分。在製造過程中，每個晶片墊被其自己個別的模製塑料所覆蓋，被用於特定的封裝類型於獨特的模穴工具所定義。切割成單後，即，從該導線架分開的封裝，如圖31A和31B所示為所得封裝的立體圖。導電引腳的數目可能差異很大，雙側封裝在每側具有從二至七打的引腳。常見的雙側封裝總共有包括3，4，6，8，12，16，18，20，24，28，32，36，40，44和48個引腳。
圖3B示出為小外形或“SO”型封裝，包括無所不在SO-8的 幾個實例，有著8引腳33E的小外型封裝，示出於上視立體圖31E和仰視立體圖32E，如所示封裝31F有著10支引腳33F以及封裝31G包括16支引腳33G。該封裝示出上視立體圖31D包括20支引腳33D。同一封裝的仰視立體圖32D說明暴露晶片墊34D用以改善熱傳導。然而，在製造上要保證暴露晶片墊34D和引腳33D的底部間的共面性仍然有問題。因此大多數的SO型封裝如36支引腳封裝在上視立體圖31C和仰視立體圖32C所示並不包括一個暴露晶片墊，並且不用於功率應用。
低引腳數封裝如那些於圖3C所示，通常用於單電晶體、雙電晶體或小的類比積體電路如穩壓器，提供元件的功率消耗是有限的。這類的封裝包括小外型電晶體或具有三支引腳33K的SOT23封裝31K，該薄小外形封裝或TSOP包括一5支引腳版本33H示出上視立體圖和仰視立體圖31H和32H，6支引腳版本33L示出上視立體圖31L，以及改善面積效率J-引腳寬體封裝被稱為TSOP-JW示出上視立體圖和仰視立體圖31J和32J。引腳33J彎曲在該封裝之下用以容納比傳統鷗翼式封裝更大的封裝主體和晶片面積。顧名思義當封裝引腳具有J形，在機械的過程引腳實際上彎曲產生逆鷗翼，基本上與其他鷗翼式封裝相同的除了該引腳是彎曲到封裝主體之下，而非之外。
高引腳數封裝採用在封裝的四邊安置鷗翼狀引腳，並因此被稱為引腳方型扁平封裝或LQFP封裝。如圖3D所示的上視立體圖和仰視立體圖31M和32M說明一32支引腳LQFP在封裝的每一側面具有8支鷗翼式引腳33M，上視立體圖和仰視立體圖31N和32N說明一64支引腳LQFP在封裝的每一側面具有16支鷗翼式引腳33N。上視立體圖和仰視立體圖31O和32O說明一LQFP有鷗翼式引腳33O以及曝露晶片墊34O。如同在先前SO封裝所描述，要保 持暴露晶片墊34O和引腳33O的底部共平面性是有問題的，因為校準完全是機械以及受到不可避免的製造變異。這種變異在薄型封裝尤其嚴重，所以帶有暴露晶片墊的LQFP封裝通常高度為1毫米或以上。
封裝的另一個類型包括彎曲和沖壓金屬導線架是那些用在電晶體外形或"TO"型的功率封裝諸如上述DPAK和D2PAK於圖3E所示上視立體圖31P和35P以及上視圖31Q。在製造過程中，導電引腳33P和33Q彎曲到理想的位置是與散熱墊36Q的底部為共平面。如所示引腳33Q，引腳中間在寬度的變化為略寬。這額外的金屬是於製造過程中用來將該導線架固定在一起的連接槓所剩下來的。視圖30R的導線架結構所示為在修剪和分割成單之前說明該連接槓37R的位置連接至引腳33R以及晶片墊34R和散熱墊36R。當上視圖顯示出共平面時，而實際導線架是機械沖壓成多平面結構示出於上視立體圖30S，其中晶片墊34S和散熱墊36S被沖壓並壓縮到低於引腳33S和連接槓37S的高度。
相對於傳統的DPAK和D2PAK先前的說明，圖3F說明了各種可供選擇的封裝包括類似於DPAK散熱器設計與8引腳封裝的結合外形與SOP8相似。在上視圖38A，功率元件位於晶片墊上連接到4引腳40A並利用接合銲線39A於晶片表面金屬連接至3引腳來承載高電流並且另一引腳用來連接電晶體的閘極或輸入端。在上視圖38B，功率元件位於晶片墊上連接到4引腳40B並利用一接合銲線連接至閘極輸入端引腳但功率乘載銲線已被銅焊夾39B所取代。上視圖38C和38E說明焊夾引腳39C和39E的替代設計。上視圖38D說明了大量使用金或銅銲線39D來降低封裝阻值並同時消除了對於大直徑銲線或銲夾的需求。最後的上視立體圖38F說明另一個焊夾引腳設計39F其中該闡極引腳是被銅焊夾所連接。即使在焊夾設計清楚的說明，該銅焊夾包 括在部分41F被機械彎曲的引腳，使得的焊夾引腳40F的底部被設計為與散熱墊42F的背面為共平面。
然而，在製造中，保持共面仍然存在問題特別是在薄型封裝設計。共平面的問題顯示SEM剖面圖，如圖3G所示，其中暴露晶片墊的背面和散熱墊42F與彎曲後引腳41F的平坦部分40F應為共平面。過多的彎曲將會導致引腳41F和其平坦部分40F在晶片墊與散熱墊下繼續延伸，而太少的彎曲則會有相反的效果，造成晶片墊和散熱墊42F下的延伸底於引腳41F和其平坦部分40F。如所示，焊料44F潤濕到引腳41F的側面，但由於引腳40F和平坦部分41F的厚度致使焊錫無法完全覆蓋引腳。這種額外的焊料43F於安裝該引腳前必須手動放置於PCB上以用來確保焊料43F焊料引腳41F和暴露晶片墊以及散熱墊被窂固的焊於板上。一SOP型小功率封裝的例子示於圖3H的照片說明一封裝的仰視圖45G與4引腳40G沒有被連接至晶片墊和帶有一連接散熱墊的暴露晶片墊42G。仰視圖45H說明一設計，其中暴露晶片墊42H沒有連接到一散熱墊而是連接到額外4引腳，然而其餘的引腳40H也沒有連接到晶片墊42H。
最後的圖3I示出引腳功率封裝如TO220及其不同種類數量的顯示。雖然這些封裝不是表面黏著元件，從這方面來說封裝引腳不平坦焊接在PCB上，為了額外冷卻的散熱墊可以附著或表面黏著在一散熱器上。上視立體圖45J和仰視立體圖46J說明這類帶有通孔與2支引腳40J的封裝。一類似封裝示出其上視立體圖45N和仰視立體圖46N。上視立體圖45K說明另一種帶有通孔與2支長引腳40K和散熱墊42K的封裝。上視立體圖45L和仰視立體圖46L說明這類帶有通孔與3支長引腳40L和散熱墊42L的封裝。上視立體圖45O說明一長引腳封裝帶有7引腳40O和散熱墊42O。上視立體圖46P和45O揭示了一 封裝帶有散熱墊42P和複雜的引腳彎曲以至於在引腳40P形成兩個不同行的彎曲。封裝帶有兩行彎曲引腳的黏著顯示在側視立體圖45M為一功率封裝被黏著在一PCB上。
無引腳封裝 另一類的表面黏著半導體封裝是”無引腳”或”沒有引腳”封裝。不同於引腳封裝其中導體連接該半導體晶片到突出於封裝保護塑料主體兩側的外部世界，在無引腳封裝，被連接至元件或IC的導體僅可用封裝的底側而非通過從封裝突出的引腳連接到PCB。
因為沒有引腳從封裝突出，無引腳封裝具有若干獨特的性能，一些是有利的而一些則是有限制性的。在無引腳，無引腳封裝的面積效率相比引腳封裝是顯著改善。封裝面積效率，最大的晶片尺寸被外部底面積所劃分，即引腳或塑料的橫向範圍較大的哪個是不利於引腳封裝的，因為太多的空間被浪費在向下彎曲引腳到PCB表面所需。20%到30%或更糟的封裝面積效率對小封裝如SOT及TSOP封裝屢見不鮮，其中，封裝面積和體積的絶大部分被塑料和用於晶片墊的金屬給浪費掉了。反之，無引腳封裝可以有的面積效率高達70%到80%。而且，因為沒有金屬從無引腳封裝的側面延伸，對相鄰元件電短路的風險較小。由於在PCB上的其它元件可被放在比無引腳本身更接近無引腳封裝，即無引腳封裝在PCB上不需要那麼大的保留區。較小的“保留區”的好處是更高的PCB面積效率，這意味著，其在相同的PCB空間有可能容納更多的半導體晶片面積。所以，較引腳封裝，無引腳封裝同時提供更好的封裝面積效率和PCB面積效率。
無引腳封裝的另一個好處是它們在本質上是共平面的。作為其製造過程的一人工製品，每個電性連接的底部出現在無引腳封裝的底面， 根據定義，在相同的幾何平面內所有都是相同的因為他們是同一塊銅所構成的。針腳成形時沒有引腳彎曲的涉及所以封裝的暴露導體在成形時也沒有機械變異的存在，也被稱為外引腳或“平台”。
此外，由於晶片墊是由相同厚度均勻的共同銅片所形成的，如同暴露的導體包括封裝的電性連接或導體平台，晶片墊的底部與所有封裝的連接於本質上為共平面。因此，無引腳封裝的晶片墊自然的被暴露於封裝的底面，即不從PCB被分離，如同其在製造過程中不可避免的人工製品。若晶片墊被分離或暴露是所需的，在無引腳封裝製造順序中額外的步驟是必然的以確保在模塑成形過程中晶片墊能完全為塑料所密封。
於圖4的上半部圖中說明導線架50的剖面顯示多個產品同時被製造。如所示，使用導電或絕緣的環氧樹脂將半導體晶片54A附著到暴露晶片墊51A。接合銲線55A電性連接半導體晶片54A到導電平台51B以及接合銲線55B電性連接半導體晶片54A到導電平台51C。整個元件包括導線架、晶片以及接合銲線被密封在模製塑料56中。於導線架50相鄰的區域，半導體晶片54B被附著到暴露晶片墊51D且藉由接合銲線55C和其它連接(僅示出部分)電性連接到導電平台。單獨的產品由切割線59所定義，所以雖然導電平台51B和51E，和類似導電平台51C和51F實際上包括共同的銅塊，於切割過程中它們被分離到不同的產品中。
在切割成單、切割或可選擇的機械沖壓期間，切割是將模製塑料56和銅導線架從其鄰居中分開成為單獨的產品，以及切掉任何與導線架框架和連接槓的任何連接。切割成單後產品的例子如圖4中下半部圖被示出其中產品包含了半導體晶片54A。因為切割沿著線51B將銅和塑料切開，導電平台51B的橫向延伸和模製塑料56與垂直切割線59重合，對無引 腳封裝形成一垂直的側壁。由於其製造過程，沒有引腳可橫向突出超過塑料，所以給予該封裝其描述為”無引腳”。
黏著一無引腳封裝到印刷電路板，電性連接導電平台51C和51B以及暴露晶片墊51A到PCB導電路徑7，焊料或錫膏層61於放置封裝到PCB前須先鋪在表面。這意味著焊料或錫膏61必須印刷或塗佈到PCB上所選擇的地方以作為PCB製造的部分。該產品被放置在錫膏之上後，PCB藉由“回焊爐”或帶式加熱爐以進行加熱焊膏超過其熔點並電性和機械連接該產品的導電平台51C和51B和暴露晶片墊51A到PCB的導電路徑7。然而，由於錫膏必須事先塗佈到PCB上，並且昂貴的溫度調節器在回焊爐或帶式加熱爐是必要的，回焊PCB製造的製造成本可是簡單波峰焊接的二到四倍，其中只需簡單的將PCB和元件浸於焊料中。這種較高的組裝成本代表著無引腳封裝主要缺點之一。
圖5所示為無引腳封裝的製造工藝說明流程圖，其中銅片(步驟60)可用蝕刻或沖壓(步驟61)來定義該導線架的晶片墊、導電平台、連接槓和框架，然後電鍍可焊金屬如錫，鎳等以抑制銅的氧化。一旦導線架被準備好即可開始產品的製造包括晶片附著(步驟63)、銲線接合(步驟64)、塑模成型(步驟65)、切割、沖切或切割成單(步驟66)以及除膠渣蝕刻(步驟67)用來移除從切割或沖切所殘留的塑膠料。
不像引腳封裝，其中每個個別的部分皆須其自已預先定義的模穴來隔離該塑料週圍的單品，在無引腳封裝製造整個矩陣或產品陣列組裝然後模塑成型為一共同的塑料塊。這個過程於圖6A中以圖片示出，其中模塑前一共同的導線架70A包括在一單一導線架上的擁有數百個不同且獨立產品71A的晶片墊和導電平台。然而，塑模成型後的導線架72A僅包括幾個 大的模製塑料塊73A，每個塑料塊包括數十個產品藉由切割或沖切被分開這種不同尺寸的產品可以藉由更換導線架與無須更換塑模成型機或模穴治具來簡單的被生產。此特質，無引腳封裝製造是有能力製作不同尺寸的產品代表著一個重大的效益並且具吸引力的優勢解釋了當今封裝的廣泛成功和普及運用。
使用上述方法制得的各種四邊無引腳封裝在圖6B中示出。從四邊引腳封裝借用的一個命名法，即LQFP或引腳四邊扁平封裝，四邊無引腳封裝被稱為四邊扁平無引腳封裝或QFN封裝。該術語四邊或四面意味著電性連接存在於封裝的四個邊緣，但在每一邊上不一定限於有相同數量的導電平台。例如，仰視立體圖75B中所示的QFN總共具有20個導電平台76B包括在兩邊緣上的6個導電平台和另外兩邊緣上的4個導電平台。它還有一個暴露晶片墊77B，其電性可連接到導電平台之一。
上視立體圖74B清楚地揭示在封裝上沒有引腳是明顯的或從其側面突出。唯一的金屬小片，用塑料封裝側壁切割齊平，露出導電平台的位置。雖然構成一個明顯可識別的特徵，在封裝垂直側壁的暴露金屬在用於焊接的區域是不夠的。相反的，電性連接必須在封裝下面進行，直接連接到導電平台76B。同樣的，仰視立體圖75C示出一個帶有64個導電平台墊76C，每一邊緣上16個以及一個暴露晶片墊77C的封裝。上視立體圖74C示出了沒有突出識別導電引腳的存在。仰視立體圖75D說明了暴露晶片墊77D和40個導電平台76D的QFN型無引腳封裝的仰視立體圖，每個邊緣10個導電平台及其相對應的上視立體圖。示出於仰視立體圖75E為另一個QFN封裝設計也帶有40個導電平台76E不同的是晶片墊77E比之前設計的晶片墊77D大。
市售的四邊QFN無引腳封裝皆在固定毫米的增量，如2×2，3 ×3，4×4，5×5，6×6等。雖然封裝尺寸可被標準化，對於該暴露晶片墊沒有相對應的標準化尺寸。例如，圖6C中的仰視立體圖74F說明一具有64個平台墊76F的封裝，四邊每邊十六個，但帶有的暴露晶片墊77F僅包括總封裝面積和底面積的一小部分。晶片墊設計上的變化在較小的QFN封裝特別明顯，如一帶有16導電平台的大型晶片墊77L的封裝的仰視立體圖75L與一帶有12導電平台相對大的晶片墊77J的封裝的仰視立體圖75J相比。
如圖6D所示，無引腳封裝也可用在選擇矩形的版本，通常具有低縱橫比，如2×3，3×5等。例如，示於上視立體圖74Q和仰視立體圖75Q的矩形QFN，包括38個導電平台76Q，結合沿著封裝的長邊放置的12個導電平台和放置在短邊的7個導電平台。暴露晶片墊77Q可被電性連接到一個或多個的導電平台或是電性被絕緣，從而使封裝能夠用以支持39不同的電性連接。
無引腳封裝設計中的另一個變型，導電平台僅位於在封裝的兩邊，而非所有四邊。這樣的封裝被稱為DFN封裝，其中DFN是的雙邊扁平無引腳封裝的縮寫。例子包括仰視立體圖75P所示的該DFN封裝包括細長晶片墊77P和六個導電平台76P，仰視立體圖75T所示的封裝還包括6個導電平台76T和一個交替形狀的晶片墊77T。如同在先前的例子中，晶片墊77T電性可被短路到一個或多個導電平台，或可以是獨立電性。在仰視立體圖75R所示的設計中，一矩形DFN包括暴露晶片墊77R與在封裝上的每個長邊邊緣帶有7個導電平台。
在極端情況下，該DFN設計可改造成只需2個導電平台76K，示於仰視立體圖75K的封裝，如圖6E所示。暴露晶片墊77K功用如同第三電極性 使得該封裝適用於單電晶體封裝，如上視立體圖74K。另一種用於電晶體的無引腳封裝於仰視立體圖75S示出包括兩個導電平台76S和小晶片墊77S。
QFN和DFN無引腳封裝製造也可支持雙晶片設計用於兩個分開的晶片墊如圖6F所示的矩形封裝來說明。例如，在上視立體圖74G和相對應仰視立體圖75G，一QFN封裝包括兩個不同的暴露晶片墊77G，在封裝的兩個短邊上六個等間距的導電平台76G以及在其兩個長邊七個不等間距的導電平台。儘管它的獨特的雙晶片墊設計，上視立體圖74G顯示與相同尺寸的單一晶片電封裝是完全相同。另一個雙晶片墊封裝示出於上述的上視立體圖74H和仰視立體圖75H有兩個不同的暴露晶片墊77H與6個導電平台76H，在兩邊緣各三個。較長的寬高比設計藉由帶有8個導電平台76U和兩個單獨的晶片墊77U的封裝於仰視立體圖75U示出。在PCB裝配必須注意藉由確保足夠的間隔以防止這兩個晶片墊間的短路。
如圖6G所示，無引腳封裝也可以被製造成不帶任何暴露晶片墊。例如，DFN封裝底仰視立體圖75N包括八個導電平台76N相對邊各4個，而仰視立體圖75O代表一封裝帶有10個導電平台76O。如前所述，在該無引腳製造順序描述中，必須包括額外的處理步驟來消除暴露晶片墊。
最後在圖6H示出一具有彎曲邊緣的QFN，其中導電平台76M以及仰視立體圖75M所視其封裝基底的寬度比上視立體圖74M所視的封裝表面尺寸大。這樣的封裝不能用QFN和DFN製造所描述的標準方法來製造，因為所有的塑料和金屬除渣是經由切割線來進行切割或沖切其中完美垂直邊緣的側壁是不可避免的結果。反之，這樣的封裝要求每個獨特的封裝有其單獨的模穴工具，很像引腳封裝如SOP，SOT和DPAK的製造。這種製造方 法是藉由塑模成型工藝而非切割來定義塑料的位置，排除了無引腳封裝製造的主要優點之一-消除定制封裝特定的模穴工具。
結論無引腳封裝提供了獨特的優勢在靈活的封裝製造，共平面性，薄型的能力，和以及消除了需要昂貴的特定封裝模穴治具。就它所有的優點來說，QFN/DFN無引腳封裝的一個主要缺點是它不能在波峰焊接工廠中使用。因為沒有從該封裝橫向突出的金屬引腳，波峰焊接無法穿透封裝下面以焊接在PCB導體上的晶片墊和導電平台。取而代之的是，在元件放置之前，該焊料必須在PCB上使用光罩來被塗佈。此外，焊料流必須在昂貴的回焊爐或帶式加熱爐來進行使得整個PCB組裝過程比簡單的波峰焊接工廠為基礎的生產更貴2到4倍。此外，使用簡單的自動照相機檢查焊接到PCB上無引腳封裝的目視檢查是不可能的，因為焊料不能從該上視圖來確認。以昂貴的X射線檢查設備取代是必需的，增加了回焊PCB製造的成本和安全風險。
相比之下，如SOP和SOT引腳封裝在PCB組裝上提供了成本優勢，因為他們是波峰焊接兼容以及輕易的被組裝到低成本的PCB工廠，完全折舊的PCB工廠可追溯到1950年代。然而，儘管它在PCB的製造效益，引腳封裝於實際封裝製造上遭受到許多問題，包括引腳共平面性較差、在引腳彎曲過程時不佳的製造控制、於引腳彎曲的其間塑料有破裂的風險、塑料和引腳間分層的風險以及不能被縮放成薄型封裝，特別是對於低於1毫米的封裝的高度。
不佳的共平面性也使得引腳封裝很難以用暴露晶片墊來散熱，因為該封裝的彎曲引腳與晶片墊或散熱墊的底部無法一貫地排成一直線。由於執行引腳彎曲時夾緊需要較長引腳尺寸，導電引腳的長度導致不良 的封裝和PCB面積效率並且導致過量的引腳電感，不利地影響交換性能，尤其是在功率應用中。功率元件的黏著是特別棘手的問題，因為特殊的兩步驟焊接是必需的，首先將暴露的晶片墊和散熱墊焊接至PCB，然後以波峰焊接該引腳。被放置在晶片墊下面的焊料厚度間的變異性在引腳彎曲過程中結合自然隨機變化導致彎曲引腳的底部和PCB導體間不可預知的偏差，導致不良的連接、冷焊點、斷續接觸和可靠性的退化。
引腳封裝的另一缺點是它們的製造靈活性。引腳封裝生產所需的幾個製造步驟要求使用專用的機械和設備，包括封裝特定的模穴治具、封裝特定的導線架修剪和彎曲機械、封裝特定的專用處理機，封裝特定的去膠和去緯設備和更多。雖然設備一般可以被轉換以適應不同的封裝，結果是工廠停機用來轉換生產線從一封裝到另一個，導致生產力的損失和較低的UPH，從而增加了每單位的製造成本。
比較現有封裝技術於下表總結了這些和其他的考慮。
顯然從以上所述，沒有現有的封裝滿足市場的綜合需求。此外，現今使用的每一類的表面黏著封裝需要完全不同的半導體封裝工廠來製造，迫使封裝公司他們的市場鮮少有機會去拓展新市場才不至於產生顯著的額 外資金成本。
所需要的是一個單一的封裝設計和製造程序視其能夠產生表面黏著封裝靈活地對於波峰焊接與回焊進行組裝，便於晶片墊和導電引腳間優越的共平面性，達到低封裝高度，提供良好的熱功率消耗，減少封裝電感，並消除對封裝特定設備如模穴治具和引腳設備的需求。
本發明的方法利用一個更好但非必要的導線架，按照在上述參考的美國申請No.14/056,287中描述的方法製造。該導線架包括複數晶片墊和引腳。每個晶片墊和其相關連的引腳通常相對應到一完成的封裝，雖然有些封裝可能包括兩個或更多晶片墊。有些引腳和晶片墊被連在一起，包括在相鄰封裝內的引腳可能跨越封裝最終被分離的切割道被連接在一起，且為了額外的穩定性，於製造時期間連接槓和框架都可被用來將晶片墊和引腳相互連接在一起。
當觀察垂直截面時該引腳可為Z形，若是如此，它們每一個都包括一垂直柱段、一懸臂段和一底腳。該懸臂段是位於晶片墊垂直柱段的上面水平往內凸出，該底腳是位於垂直柱段的底部水平往外凸出。該垂直柱段通常與懸臂段和底腳形成直角和銳角。該底腳的底部表面與其它引腳的底腳的底部表面以及與晶片墊的底部表面，如果被暴露，是共平面的。在其它實施例中，該引腳不包括底腳，也有可能不包括懸臂段。一引腳可被附著到晶片墊。在一些實施例中，散熱墊從晶片墊延伸以改善熱傳導，該散熱墊可終止於一底腳。
導線架可使用一個加工程序包括在金屬薄片的背面上形成第一光罩層，然後透過在第一光罩層的開口在引腳的懸臂段被設置的區域部分 蝕刻金屬薄片的方法製造，且該引腳和晶片墊間以及引腳們自己間的間隙被設置，並在相鄰封裝間的區域。如果該晶片墊要被分離，也有在第一光罩層晶片墊被設置的開口。如果晶片墊被暴露，該光罩層覆蓋晶片墊被設置的地方，且這些區域不被蝕刻。透過在第一光罩層的開口部分蝕刻不會切斷整個金屬片，金屬減薄層保持在蝕刻區。
加工程序進一步還包括在金屬薄片的正面形成第二光罩層，第二光罩層的開口覆蓋該晶片墊與引腳間以及引腳與引腳間的間隙，該引腳的底腳區，如果有的話，將被設置，以及相鄰封裝間的區域。
然後金屬薄片透過第二光罩層中的開口被蝕刻。該蝕刻繼續進行直至在晶片墊和引腳間的間隙以及引腳間的區域被設置，並在分隔相鄰封裝的區域該金屬被完全去除，但金屬在引腳的底腳僅被部分地去除，如果有的話，將被設置。在第一光罩層的開口在引腳懸臂段下以及第二光罩層覆蓋引腳的底腳，如果有的話，金屬薄片之間的懸臂段與底腳在垂直方向相互偏移所產生的柱段是不會受到蝕刻工藝的影響。這些未蝕刻段將成為引腳的垂直柱段。如果晶片墊被暴露，將形成晶片墊內的區域保持未被蝕刻。
另外，金屬沖壓工藝可被用來替代上述的蝕刻工藝。第一金屬印模被施加到金屬片的第一面以壓縮和變薄金屬片，其中該引腳的懸臂段和晶片墊和引腳間的間隙以及相鄰封裝間被放置的位置(以及可隨意地選擇晶片墊放置的位置)。第二金屬印模被施加到金屬片的第二面以切斷金屬片，其中晶片墊和引腳間的間隙以及相鄰封裝間被放置的位置和用來壓縮和變薄金屬片之引腳的底腳，如果有的話，將被定位。
不論是使用蝕刻或沖壓工藝，其結果通常是具有多晶片墊的一導線架，每個晶片墊與一多個引腳相關聯。如果封裝是有只在晶片墊的兩個相對面(一“雙”封裝)有引腳，晶片墊通常會放置在導線架上至少經由一個連接槓的方法來固定。通常引腳在相鄰封裝的鄰近側面上向外延伸橫跨一”街道”其中封裝將被分離或”切割成單”，且通常藉由框架連接在一起。若該封裝在晶片墊的四個邊(一”四邊”封裝)有引腳，該晶片墊有些時候至少一個相連的引腳保持連接，即，在上述蝕刻或沖壓加工程序中晶片墊和至少一個相連的引腳之間是沒有間隙被形成的。不論是藉由一個連接槓，一個被附屬的引腳，或兩者，該晶片墊保持連接到導線架。
然後半導體晶粒被黏著在其各自的晶片墊上，且在晶粒與引腳之間進行適當的電性連接，通常使用銲線接合或覆晶技術。晶粒的背面可以或可以不被電性和/或熱連接到晶片墊。
根據本發明，每個封裝在導線架內的多個晶片墊，及其各自相連的引腳，連接槓和框架是用單一模具形成單一塑料塊，而不是使用單獨模具來形成塑料膠囊。之後再使用一個或多個雷射光束將封裝切割成單。
在許多實施例中，每一個封裝是利用第一雷射光束將塑料塊分離成塑料保護膠囊，其一系列平行相鄰的掃瞄，通常地移動是在封裝之間的區域。通常情況下，掃描是在兩組、彼此正交的進行，用以將塑料分離成單一的膠囊。
在塑料塊已被分離成膠囊於每個封裝後，通常第二雷射光束被用來去除連接相鄰封裝的金屬導體以及任何可將金屬導體連 接在一起的框架。再次，一系列平行相鄰的掃描，通常被執行在封裝間的“街道”。
藉由改變總合，第一雷射光束所組合的雷射掃描寬度，於各種不同寬度類型的封裝中是可以被製造的。例如，如果第一雷射光束的雷射掃描延伸至引腳的懸臂段的頂表面，塑料膠囊的側壁將位於那裡，並且，引腳會從塑料膠囊的側壁突出。如果第一雷射光束的雷射掃描延伸至引腳的柱段的頂表面，該塑料膠囊的壁將位於那裡，並且柱段的外側壁將保持曝露。如果第一雷射光束的雷射掃描延伸到引腳的底腳的頂表面，該塑料膠囊的側壁將位於那裡，且該底腳會從塑料膠囊的側壁延伸，但引腳柱段的外側壁將由塑料膠囊保持覆蓋。如果第一雷射光束的掃描僅覆蓋由第二雷射光束的掃描所形成“街道”，該塑料膠囊的側壁將與引腳的兩端共面，和一個無引線封裝將被形成。
更好的是，該波長和第一雷射光束的其它特性將是這樣的，在第一雷射光束對嵌入或於塑料塊底層的金屬導體所造成損害是最小的。
根據本發明的另一方面，一焊料層被印刷在晶片墊的底表面上，如果被暴露，和/或引腳的底表面。切割成單之後，藉由僅放置該封裝在PCB的上面並加熱該封裝和PCB以便熔化焊料層的這種方式處理的封裝可以被貼附到PCB上。如果需要，該封裝還可以經受波峰焊接工藝以貼附引腳到未被形成的焊料層以適當的路徑或接觸PCT觸點上。
因此，本發明的技術無需專門的設備允許多種不同類型和尺寸的半導體封裝被製造。這是透過基本上改變光罩層開口的圖案 施加於金屬片的背面和正面上以及藉由改變雷射掃描的組合寬度來達到將每一個封裝上的塑料塊分離成膠囊。在使用底腳封裝，底腳的底表面被保證是共面的，並且避免在引腳彎曲以形成鷗翼式封裝時固有的困難。
因此，半導體封裝製造業者可以生產設計後的封裝，以滿足客戶在經濟上的具體需求以及沒有不必要的延誤。
本發明揭露一種藉由使用導線架製造一半導體封裝的方法，該導線架包括一多個晶片墊、被黏著於一第一晶片墊的第一半導體晶片、被黏著於第二晶片墊的第二半導體晶片，該方法包括：形成一塑料塊，該塑料塊覆蓋所述之第一和第二半導體晶片；以及將第一雷射光束針對塑料塊來去除所述之塑料塊的一部分因此而形成一個第一塑料膠囊和一個第二塑料膠囊，所述之第一塑料膠囊覆蓋該第一半導體晶片，所述之第二塑料膠囊覆蓋該第二半導體晶片。
較佳地，將第一雷射光束針對塑料塊其包括移動所述之第一雷射光束通過一系列平行相鄰的掃描，每次的掃描去除所述之塑料塊的一薄片。
較佳地，該導線架還包括：一金屬導體，所述之金屬導體在該第一和所述之第二塑料膠囊間延伸。
較佳地，第一雷射光束是有一第一波長，使得所述之金屬導體在吸收所述之第一雷射光束比所述之塑料塊吸收少。
較佳地，將第二雷射光束針對所述之金屬導體去除所述之金屬導體的一部分因此而形成藉由街道所隔開的一個第一引腳和 一個第二引腳，所述之第一引腳在所述之第一塑料膠囊下延伸，所述之第二引腳在所述之第二塑料膠囊下延伸。
較佳地，將第二雷射光束針對所述之金屬導體其包括移動所述之第二雷射光束通過一系列平行相鄰掃描。
較佳地，第二雷射光束是有一第二波長，使得所述之第二雷射光束比所述之第一雷射光束更容易被該金屬導體所吸收。
較佳地，第一引腳包括一底腳段、一柱段和一懸臂段。
較佳地，將第一雷射光束針對該塑料塊來執行使得第一塑料膠囊的一側邊邊緣被定位到所述之柱段之一的上方以及所述之第一引腳的所述之懸臂段，因此留下所述之暴露第一引腳於所述之柱段的一側壁。
較佳地，將第一雷射光束針對塑料塊來執行，使得所述之第一塑料膠囊的一側邊邊緣被定位於所述之第一引腳於所述之底腳段的上方，因此留下由所述之第一塑料膠囊所覆蓋所述之柱的兩側壁。
較佳地，將第二雷射光束針對所述之金屬導體來執行，使得所述之街道的一側邊垂直對齊於所述之第一塑料膠囊的一側邊邊緣以至於形成一無引腳半導體封裝。
較佳地，將第二雷射光束針對所述之金屬導體來執行，使得所述之街道的一側邊被垂直對齊於所述之第一塑料膠囊的一側邊邊緣以至於形成一無引腳半導體封裝。
較佳地，其次是第二雷射光束針對該金屬導體下從所述之第一塑料膠囊延伸出來所殘留的連接槓，所述之方法還包括將第三雷射 光束針對所述之連接槓來切斷以至於所述之連接槓能與所述之第一塑料膠囊的一側壁齊平。
較佳地，將第三雷射光束針對所述之連接槓包括移動所述之第三雷射光束通過一系列平行相鄰掃描。
較佳地，由一金屬片所形成的該導線架，形成導線架的方法包括：在第一位置為所述之金屬片的背面中進行部分蝕刻，以至於形成一引腳的一懸壁段。
較佳地，形成一導線架還包括：在第二位置為所述之金屬片的正面進行部分蝕刻從所述之第一位置被水平隔開，以至於形成該引腳的底腳段，所述之第一和第二位置是被第三位置所隔開，其中所述之金屬片是不被蝕刻的，以至於形成所述之引腳的柱段。
較佳地，形成一導線架還包括：在第四位置為所述之金屬片中進行完全蝕刻以至於所述之引腳從晶片墊被分開。
較佳地，形成一導線架還包括：從所述之金屬片的該背面蝕刻所述之晶片墊以至於形成一隔離晶片墊。
較佳地，形成一導線架還包括：在第四位置為所述之金屬片進行完全蝕刻以至於所述之引腳從晶片墊被分開。
較佳地，在所述之第一晶片墊的背面上印刷焊料層。
1A、1B、128A‧‧‧導體
1C、33B、34D、34O、34R、34S、42F、42H、51A、51D、77B~77H、77J、77K、77L、77P、77Q、77R、77S、77T、77U、180A、180B、181D~181F、209、351A、351B、353A、353E、353F、353H、353J、353K、353L、353M、376、377、396、397、416、417、426、427、436、506、507、516、517、526、536、546、557、567、577、606、616A、616B、626A、626B、636A、636B、647A、647B、657A、657B、666、667、676、686A、686B、696、696A、696B、706A、706B、716A、716B、756、766、767、776、777、786、787、917、926、936、946、956、966、967、976、977、986、987、996、997、1006、1007、1016、1017、1026、1027、1036、1037、1046、1047、1106、1147A、1147B、1157A、 1157B、1166、1167、1176、1177、1206、1261、1305A、1315A、1325A、1403、1425A、1413、1457、1506、1516、1526、1536、1546、1556、1607、1617、1647、1657A、1657B、1666、1676A、1676B、1706A、1716A、1706B、1716B‧‧‧晶片墊
1D、180C、181F、303、355、438、1058、1208A‧‧‧散熱墊
2A、2B‧‧‧彎曲部份
3A、3B、40F‧‧‧平坦部份
4、54A、54B、190A、190B、1459‧‧‧半導體晶片
5‧‧‧銲線
6、24、56、127A、196A~196F、204、202、251、271、281、291、301、350A、350B、371、381、391、401、411、421、431、441、601、611、671、681、711、921、931、941、951、961、971、981、991、1001、1011、1021、1031、1041、1051、1201、1260A、1260B、1501、1511、1541、1581、1591、1591B‧‧‧塑料
7、7A、7B‧‧‧導電路徑
8A、8B、39D、43F、44F、191A‧‧‧焊料
10、22‧‧‧晶片附著
11‧‧‧黏著的焊料
20、21A、21B、22、23A、23B、24~27、60~67、95、96A~96C、150~159、1520A~1250E、1251A、1251B、1252B、1250G‧‧‧步驟
23A‧‧‧銲線接合
30R‧‧‧視圖
30S、31C~31E、31H、31J、31L、31M~31P、35P、38F、45J~45L、45N、45O、46P、74B~74E、74G、74H、74K、74M、74Q‧‧‧上視立體圖
31F、31G、31K、220A~220H、220J、220K、251、261、271、281、370、380、390、400、410、420、430、440、500、510、900、922、1100、1500、1550、1559、1599A、1599B、1649、1659A、1659B、1669、1679A、1679B、1709A、1719A、1709B、1719B‧‧‧封裝
31Q、38A~38F‧‧‧上視圖
32C、32D、32E、32H、32J、32M、 32N、32O、46J、46N、46L、74F、75B~75E、75G、75H、75J、75K、75L、75M~75U‧‧‧仰視立體圖
33A、50、70A、72A、105、108、 111、1119、1261、1468、1500、1510、1520、1530、1540、1560、1570、1580、1590A、1600、1610、1640、1650A、1650B、1660、1670A、1670B、1700A、1710A、1700B、1710B、1719A、1719B、1708‧‧‧導線架
33C~33H、33J、33K、33M~33S40A、40B、40G、40H、、40J、40K、40L、40O、40P、41F、128B、128C、181L、252、286、296、1582、1602A~1602C、1604、1642、1662、1702A、1702B‧‧‧引腳
36Q、36R、36S、42F、42K、42L、42O、42P、1586、1596A、1596B‧‧‧散熱墊
37R、37S、148、353C、353D、374、414、434、444B、504、514、544A、544B、574A、574B、604A、604B、624、624B、644A~644D、754B~754D、764A、764B、784B、914A~914C、924、994、1014、1024、1034、1044A、1104B、1114A、1114B、1144A~1144D、 1154A~1154E、1164A~1164F、1174D、1174B、1174E、1204A、1204B、1214、1504、1554、1564、1584、1594A、1964B、1644、1654A、1654B、1664、1674A、1674B‧‧‧連接槓
39A、55A、55B、55C、195A~195C‧‧‧接合銲線
39B‧‧‧銅焊夾
39C、39E、40F‧‧‧焊夾引腳
39F‧‧‧焊夾引腳設計
45G、45H‧‧‧仰視圖
45M‧‧‧側視立體圖
51B、51C、51E、51F、76B~76G、76K、76M、76N、76O、76P、76Q、76T、76S、77U、1542‧‧‧導電平台
59、1220X、1220Y‧‧‧切割線
61‧‧‧焊料或錫膏層
71A‧‧‧不同且獨立產品
73A、109、110A、110B、110C‧‧‧塑料塊
80、81、82、85、86A、86B、86C、87A、87B、87C、120~126、340A~340H、340J~340N、340P~340V‧‧‧剖面圖
83、84、171A、171B、174A、174B‧‧‧光罩
89‧‧‧金屬橋
90、170A、170B‧‧‧銅片
91、100A‧‧‧部分
100A、182A~182H、182L、203A、203B、293、354A、354B、669L、988、1049、1049A~1049C‧‧‧柱、 垂直柱
92、100C、181A~181C、181H、181L、205A、205B、353A、353B、353D、353G、353M、439A、439C、642E~642G、649M、659D、659M、659L、669D、669M、869A、869B、689A、689B、699A~699D、719C、709A、709B、719A~719C、759A、759H、759I、759P、769B、989、1208A、1208C、1209A、1209C、1263、1454A~1454C、1614‧‧‧懸臂
100B、147、183A~183H、183J~183L、201A、201B、252、262、275、277、279、292、302、352A、352B、372、373、382、383、392、393、402、403、412A、412B、413、422A、422B、423、432A~432C、433、442A、442B443、502A~502D、512A~512F、522A~522H、532A~532L、542A~542R、552A~552H、562A~562L、572A~572R、602A~602P、622B~622D、622F、632A~632D、632Z、642E~642G、642M、652D、652M、652Z、652L、652Y、662D、662L、662M、672Y、672Z、692A~692D、692M~692P、712J、712G、752A、752H、752I、752P、762H、762I、762Y、762Z、772D、772M、782H、912A~912H、931、948、958A、958B、962、 972、982、982A、982B、992、993、1002A、1002B、1012、1022、1032、1042、1052A~1052L、1053、1102A、1102B、1102E、1112E、1142C、1142D、1152C、1162H、1202A~1202C、1203、1212、1213、1228B、1262、1305B、1315B、1315C、1325B、1325C、1335B、1402A~1402C、1452A、1452B、1512、1532、1552、1572、1592A、1672、1592A、1592B、1612A~1612C、1652A、1652B、1672A、1672B、1712A、1712B‧‧‧底腳
100E~100H、100J、100K、100L、101M、101N、101P~101S‧‧‧幾何形狀
101D、175B、175E、175F、1406‧‧‧開口
106、112‧‧‧導線架圖案
110Z、271、291、501、511、1531、1541、1551、1561、1571、1581、1591A、1591B‧‧‧塑料主體
107、108、1118、1229Y、1229X、1229W‧‧‧導線架框架
127B、127C‧‧‧塑料膠囊
130A、130B、130C、130D、143A、143B、143C、198A、198B、199A、1120X、1121X、1120Y、1121Y、1123X、1123Y、1226‧‧‧雷射光束、雷射掃描
131A、131B‧‧‧底部可見部分
135、137‧‧‧圖示
136、138‧‧‧能量分佈
129‧‧‧變圓
140‧‧‧黃色金屬
141A~141D‧‧‧雷射波長
142‧‧‧雷射頭
144A~144G、145A~145J‧‧‧獨立的掃描
149A~149D‧‧‧雷射切片
172A、175A~175G‧‧‧窗口
172B、172C‧‧‧光罩特徵
173A~173C、184A~184C‧‧‧蝕刻穴、背面穴
185A~185C、208、1307‧‧‧缺口、間隙
191A‧‧‧導電的晶片附著
191B‧‧‧不導電的環氧樹脂層、中間晶片連接
202‧‧‧空隙
208‧‧‧間隔
210‧‧‧垂直表面
250、260、270、276、278、280、290、300‧‧‧立體圖
253、273‧‧‧側壁
287、297‧‧‧光學投影
709C、769A‧‧‧懸臂橋
754A、759A、759H、759I、759P、769B、779D、789H、1614‧‧‧懸臂樑
964、974、1174A、1174C、1174F、1504、1514、1524、1534、1544、1704A、1714A、1704、1714B‧‧‧角落連接槓
1101‧‧‧塑料邊緣
1120、1227‧‧‧雷射點
1124A、1124B‧‧‧連接槓突出
1164G‧‧‧內-封裝互連
1208B~1208E‧‧‧金屬手指
1218、1228B‧‧‧熱梳手指、熱梳
1225、1265A、1265B、1269A~1269C‧‧‧區域
1225‧‧‧螺栓孔
1265C‧‧‧表面
1269、1270、1273A‧‧‧電鍍金屬
1271A、1271B‧‧‧電鍍抑制層
1300‧‧‧PCB
1301A~1301C、1331、1331F‧‧‧銅路徑
1302A、1302B、1404A~1404C、1405A~1405C、1414A、1414C、1415A、1415C‧‧‧錫膏層
1308‧‧‧點
1319A~1319C、1329A~1329C、1340B、1340C、1340E、1340F、1340B、1340C、1340E、1340F‧‧‧焊料層
1406、1416‧‧‧孔
1420‧‧‧探針
1460‧‧‧加熱器組件
1465、1466‧‧‧熱化合物
1454A、1454B、1457‧‧‧導線架元件
1464‧‧‧臨時粘著劑層
1467‧‧‧減薄部
1502、1522、1562、1587、1587‧‧‧平台墊
1564‧‧‧雷射切割槓
1589、1599A、1599B、1990B‧‧‧DPAK
1609、1619‧‧‧SOT-23
1699‧‧‧SOP8
下面列出的附圖中，一般都是類似的元件給出相同的參考標號。
圖1A係為一個引腳IC表面黏著封裝的剖面圖；圖1B係為一個帶有散熱墊的引腳表面黏著功率封裝的剖面圖；圖2係為一引腳表面黏著封裝製造流程圖；圖3A包括引腳表面黏著導線架和封裝塑模成型前和後的上視圖；圖3B包括各種雙邊引腳IC表面黏著封裝的上視和仰視立體圖；圖3C包括各種雙邊底針腳數引腳IC表面黏著封裝的上視和仰視立體圖；圖3D包括各種四邊LQFP引腳表面黏著封裝的上視和仰視立體圖；圖3E包括引腳表面黏著功率封裝和導線架的上視圖；圖3F包括適用於功率應用的IC表面黏著導線架的上視立體圖；圖3G係為適用於功率應用表面黏著IC導線架的側視圖；圖3H包括適用於功率應用的IC表面安裝封裝的上視圖和仰視圖；圖3I包括各種引腳功率封裝的上視立體圖；圖4所示為無引腳封裝分割成單前和後的剖面比較圖；圖5為無引腳表面黏著封裝製造流程圖；圖6A包括無引腳表面黏著導線架和封裝塑模成型前和後的上視圖；圖6B包括QFN四邊無引腳表面黏著封裝的上視和仰視立體圖；圖6C包括各種替代QFN四邊無引腳表面黏著封裝的上視和仰視立體圖；圖6D係為包括各種替代長形無引腳表面黏著封裝的上視和仰視立體圖；圖6E係為包括各種替代低針腳數無引腳表面黏著封裝的上視和仰視立體圖；圖6F係為包括各種替代帶有多個曝露晶片墊無引腳表面黏著封裝的上視和仰視立體圖；圖6G係為包括各種替代DFN雙邊無引腳表面黏著封裝的上視和仰視立體 圖；圖6H係為使用專用QFN模穴工具的無引腳表面黏著封裝的上視和仰視立體圖；圖7A係為通用表面黏著封裝(USMP)導線架區域於雙面蝕刻製造過程中的剖面圖表示；圖7B係為USMP導線架製造一種可能的流程圖；圖8A係為說明一導線架製成運用一個可行USMP製作程序的剖面圖；圖8B係為說明一導線架製成運用一個有問題USMP製作程序的剖面圖；圖9A示出為由所公開的USMP導線架製造順序所得到的各種二到三個區域的幾何導線架元件的剖面圖；圖9B示出為由所公開的USMP導線架製造順序所得到的各種三個區域的幾何導線架元件的剖面圖；圖9C示出各種USMP幾何導線架元件包括完全蝕刻分的剖面圖；圖9D示出各種USMP幾何導線架元件包括完全蝕刻的部分的剖面圖；圖10A係為塑模成型前USMP IC導線架的上視圖；圖10B係為一塊塑模成型後引腳IC導線架的上視圖；圖10C係為一塊塑模成型後引腳IC導線架切掉一部分的視圖；圖10D係為一被分割成塊塑模成型後引腳IC導線架的上視圖；圖10E係為一塑模成型前USMP DPAK導線架的上視圖；圖10F係為一塊塑模成型後DPAK導線架的上視圖；圖10G係為一塊塑模成型後DPAK導線架切掉一部分的視圖；圖10H係為一被分割成塊塑模成型後DPAK導線架的上視圖；圖11A係為說明USMP封裝街道製造步驟於一底腳封裝的剖面圖； 圖11B係為說明USMP封裝街道製造步驟於無引腳封裝的剖面圖；圖11C係為說明USMP封裝街道製造於一種替代底腳封裝的剖面圖；圖12A係為說明USMP雷射切割成單和底腳形成的剖面圖；圖12B係為各種金屬於光學吸收的光譜曲線圖；圖12C係為雷射系統用於USMP街道製造的示意圖；圖12D係為說明USMP水平街道製造的一導線架；圖12E係為說明USMP垂直街道製造的一導線架；圖12F係為USMP街道製造雷射掃描圖案用於去除塑料和金屬的示意圖；圖12G係為一USMP製造底腳封裝上視圖；圖12H係為替代USMP街道製造的雷射掃描圖案用於消除連接槓加工品的示意圖；圖13係為用於底腳和無引腳封裝製造的USMP流程圖；圖14A係為說明USMP底腳封裝製造於銅片開始的剖面圖；圖14B係為說明USMP底腳封裝製造於導線架背面蝕刻光罩的剖面圖；圖14C係為說明USMP底腳封裝製造於導線架正面蝕刻光罩的的剖面圖；圖14D係為說明USMP底腳封裝製造於導線架正面蝕刻後的剖面圖；圖14E係為說明USMP底腳封裝製造於導線架晶片貼附後的剖面圖；圖14F係為說明USMP底腳封裝製造於導線架銲線接合後的剖面圖；圖14G係為說明USMP底腳封裝製造於導線架塑模成型後的剖面圖；圖14H係為說明USMP底腳封裝製造於導線架雷射塑料去除後的剖面圖；圖14I係為說明USMP底腳封裝製造於導線架雷射切割成單和底腳形成後的剖面圖；圖14J係為說明該底腳封裝如何被轉換成一無引腳封裝的剖面圖； 圖15A係為對比底腳和無引腳封裝類型的USMP封裝剖面圖；圖15B係為對比底腳和無引腳封裝的替代類型的USMP封裝剖面圖；圖15C係為對比帶有單獨的晶片墊的底腳和無引腳封裝類型的USMP封裝剖面圖；圖15D係為對比不同類型的引腳USMP功率封裝剖面圖；圖15E係為引腳功率封裝製造用該USMP工序的剖面圖；圖15F係為用該USMP工序代替一鷗翼式封裝的引腳表面安裝功率封裝的剖面圖；圖16係為底腳封裝製造用該USMP工序於引腳結構的立體圖；圖17A係為包括一底腳USMP封裝的多個視圖；圖17B係為包括一底腳USMP封裝的一替代實施例的多個視圖；圖17C係為包括一無引腳封裝製造用該USMP工序的多個視圖；圖17D係為包括一無引腳封裝製造用該USMP工序的一替代實施例的多個視圖；圖17E係為包括一無引腳封裝製造用該USMP工序的另一替代實施例的多個視圖；圖18A係為包括引腳封裝製造用該USMP工序的多個視圖；圖18B係為包括引腳表面安裝封裝製造用該USMP工序的多個視圖；圖18C係為包括功率封裝散熱墊製造用該USMP工序的多個視圖；圖19A係為包括USMP導線架沿著一條切割線通過一個晶片墊連接底腳和一個被隔離底腳所顯示被曝露和被隔離晶片墊的剖面圖；圖19B係為包括USMP導線架沿著一條對稱切割線通過晶片墊和連接槓所顯示被曝露和被隔離晶片墊的剖面圖； 圖19C係為包括USMP導線架沿著一條對稱切割線通過晶片墊連接底腳所顯示被曝露和被隔離晶片墊的剖面圖；圖19D係為包括USMP導線架沿著一條切割線通過散熱墊和底腳所顯示被曝露晶片墊的剖面圖；圖19E係為包括USMP導線架沿著一條切割線通過散熱墊和連接槓所顯示被曝露晶片墊的剖面圖；圖19F係為包括USMP導線架沿著一條對稱切割線通過底腳沒有連接到晶片墊所顯示被曝露和被隔離晶片墊的剖面圖；圖19G係為包括USMP導線架沿著一條對稱切割線通過晶片墊所顯示被曝露和被隔離晶片墊的剖面圖；圖19H係為包括USMP導線架沿著一條對稱切割線通過雙晶片墊有或沒有連接槓所顯示被曝露晶片墊的剖面圖；圖19I係為包括USMP導線架沿著一條對稱切割線通過雙晶片墊有或沒有連接槓所顯示被隔離晶片墊的剖面圖；圖19J係為包括USMP導線架沿著一條對稱切割線通過雙晶片墊有或沒有連接槓所顯示混和著被隔離以及被曝露晶片墊的剖面圖；圖19K係為包括USMP導線架沿著一條對稱切割線通過雙晶片墊和晶片墊連接底腳所顯示被隔離晶片墊的剖面圖；圖19L係為包括一Z型底腳沒有連接到晶片墊的剖面圖和底面視圖；圖20A係為包括2-底腳USMP帶有被隔離和被曝露晶片墊的各種視圖；圖20B係為包括2-底腳USMP帶有被隔離和被曝露晶片墊的替代實施例的各種視圖；圖20C係為包括2-底腳USMP帶有被隔離和被曝露晶片墊和一個三側面底 腳的各種視圖；圖20D係為包括2-底腳USMP帶有被隔離和被曝露晶片墊和一個三側面底腳的替代實施例的各種視圖；圖21A係為包括3-底腳USMP帶有被隔離和被曝露晶片墊的各種視圖；圖21B係為包括3-底腳USMP帶有被隔離和被曝露晶片墊和一個三側面底腳的各種視圖；圖21C係為包括3-底腳USMP功率USMP帶有散熱墊的各種視圖；圖21D係為包括3-底腳USMP功率USMP帶有散熱墊的替代實施例的各種視圖；圖22A係為包括4-底腳USMP帶有被隔離和被曝露晶片墊的各種視圖；圖22B係為包括6-底腳USMP帶有被隔離和被曝露晶片墊的各種視圖；圖22C係為包括8，12，和18-底腳USMP帶有被曝露晶片墊的底面視圖；圖22D係為包括8，12，和18-底腳USMP帶有被隔離晶片墊的底面視圖；圖23A係為包括16-底腳USMP帶有單和雙個被曝露晶片墊的底面視圖；圖23B係為包括16-底腳USMP帶有雙個被曝露晶片墊的替代實施例的底面視圖；圖23C係為包括16-底腳USMP帶有雙個被隔離晶片墊的底面視圖；圖23D係為包括16-底腳USMP結合隔離和曝露晶片墊的底面視圖；圖24A係為包括16-底腳USMP結合雙個曝露晶片墊並增加了墊與墊之間間距的底面視圖；圖24B係為包括16-底腳USMP結合雙個曝露晶片墊並增加了墊與墊之間間距的替代實施例的底面視圖；圖24C係為包括16-底腳USMP結合雙個曝露晶片墊並增加了墊與墊之間 間距的剖面圖；圖24D係為包括16-底腳USMP結合雙個曝露晶片墊並增加了墊與墊之間間距的替代實施例的剖面圖；圖24E係為包括16-底腳USMP結合雙個曝露晶片墊並增加了墊與墊之間間距的替代實施例的剖面圖；圖24F係為包括16-底腳USMP結合雙個曝露晶片墊並增加了墊與墊之間間距的替代實施例的剖面圖；圖24G係為包括16-底腳USMP結合單個曝露晶片墊懸臂引腳延伸的剖面圖；圖24H係為包括16-底腳USMP結合一個曝露晶片墊，一個隔離晶片墊，和一個懸臂引腳延伸的剖面圖；圖24I係為包括16-底腳USMP結合一個曝露晶片墊，一個隔離晶片墊，和一個懸臂引腳延伸的替代實施例的剖面圖；圖24J係為包括16-底腳USMP結合一個曝露晶片墊，一個隔離晶片墊，和一個懸臂引腳延伸的其它替代實施例的剖面圖；圖25A係為包括16-底腳USMP結合曝露晶片墊與隔離間相互連接的底面視圖；圖25B係為包括16-底腳USMP結合雙個曝露晶片墊與隔離間相互連接的替代實施例的底面視圖；圖26A係為包括16-底腳四邊USMP的立體圖；圖26B係為包括16-底腳四邊USMP帶有一個曝露晶片墊的底面視圖；圖26C係為包括16-底腳四邊USMP帶有一個隔離晶片墊的底面視圖；圖27A係為包括4和6-底腳四邊USMP帶有一個曝露晶片墊的底面視圖； 圖27B係為包括8和10-底腳四邊USMP帶有一個曝露和隔離晶片墊的底面視圖；圖27C係為包括8-底腳四邊USMP帶有一個曝露和隔離晶片墊和晶片墊附屬於底腳的底面視圖；圖27D係為包括8和10-底腳長方形四邊USMP帶有一個曝露和隔離晶片墊的底面視圖；圖28A係為包括12-底腳四邊USMP帶有一個曝露和隔離晶片墊的底面視圖；圖28B係為包括16-底腳長方形四邊USMP帶有一個曝露和隔離晶片墊的底面視圖；圖29A係為包括20-底腳長方形四邊USMP帶有一個曝露晶片墊的底面視圖；圖29B係為包括20-底腳長方形四邊USMP帶有一個隔離晶片墊的底面視圖；圖30A係為包括48-底腳長方形四邊USMP帶有一個曝露晶片墊的底面視圖；圖30B係為包括48-底腳長方形四邊USMP帶有一個隔離晶片墊的底面視圖；圖30C係為包括48-底腳長方形四邊USMP帶有一個隔離晶片墊的替代實施例的底面視圖；圖31包括功率USMP結合多底腳封裝帶有延伸散射熱片的各種視圖；圖32A係為包括USMP含有內引腳連接槓的各種視圖；圖32B係為包括USMP導線架含有內引腳連接槓的各種視圖； 圖32C說明主要雷射路徑用於四邊USMP的封裝引腳定義與切割成單的執行；圖32D係為包括USMP封裝含有內引腳連接槓於切割成單後的底面視圖；圖32E係為說明雷射將四邊USMP連接槓移除的底面視圖；圖33A係為包括USMP中雙個墊利用內引腳連接槓的底面視圖；圖33B包括USMP中雙個墊利用內引腳連接槓和隔離墊相互連接的替代實施例的底面視圖；圖34A係為包括功率USMP中波峰焊接散熱墊包含一個熱梳的底面視圖；圖34B係為包括功率USMP導線架中波峰焊接散熱墊包含一個熱梳的底面視圖；圖34C係為主要雷射路徑用於功率USMP帶有一散熱墊的封裝引腳定義與切割成單的執行；圖35A係為包括功率USMP中波峰焊接散熱墊包含一個熱梳的替代實施例的底面視圖；圖35B係為包括功率USMP導線架中波峰焊接散熱墊包含一個熱梳的替代實施例的底面視圖；圖35C係為包括說明USMP功率封裝經由雷射形成熱梳的底面視圖；圖36A係為包括功率USMP中波峰焊接散熱墊帶有一個螺栓孔的底面視圖；圖36B係為說明功率USMP中在一波峰焊接散熱墊以雷射路徑來形成螺栓孔；圖37係為說明用於USMP導線架電鍍的各種製造流程的方塊圖；圖38係為說明一USMP預鍍功率封裝導線架的一剖面圖； 圖39係為說明塑模成型後使用電鍍形成的一USMP的剖面圖；圖40係為說明USMP製造包括選擇性導線架電鍍的連續剖面圖；圖41A係為說明利用PCB焊料印刷於PCB裝配的連續剖面圖；圖41B係為說明於USMP裝配期間，描繪潛在的製造問題包含晶粒傾斜的剖面圖；圖42A係為說明用於USMP製造包括焊料印刷的的各種製造流程的方塊圖；圖42B係為說明功率和暴露晶片墊IC封裝利用USMP預鍍焊料的USMP剖面圖；圖43A係為說明PCB USMP裝配步驟利用USMP預鍍焊料的剖面圖表示；圖43B係為說明PCB裝配前到波峰焊接，包括USMP功率封裝和USMP IC封裝兩者的一剖面圖表示；圖43C係為說明PCB裝配於波峰焊接之後，包括USMP功率封裝和USMP IC封裝兩者的一剖面圖表示；圖44A係為說明USMP功率封裝具有均勻和圖案化的預先印刷焊料；圖44B係為說明USMP集成電路四邊封裝具有均勻和圖案化的USMP預先印刷焊料；圖44C係為說明USMP製造封裝的測試探針放置使用預先印刷焊料；圖45係為說明在USMP製造中，被分離晶片墊需要有客製化的加熱塊的剖面圖；圖46係為說明利用熱傳導電性絕緣預先塑模成型的化合物以兩種不同方式將USMP晶片墊隔離的剖面圖；圖47係為說明一被隔離晶片墊USMP帶有熱傳導電性絕緣預先塑模成型 化合物的製造流程圖；圖48係為說明一被隔離晶片墊USMP製造利用熱傳導電性絕緣預先塑模成型化合物的替代施實例；圖49A係為說明切割型QFN3×3-12L導線架和其相應底腳USMP等效的俯視圖；圖49B係為說明切割型QFN4×4-16L導線架和其相應底腳USMP等效的俯視圖；圖49C係為說明沖切型QFN4×4-24L導線架和其相應底腳USMP等效的俯視圖；圖49D係為說明切割型和沖壓4×4 QFN無引腳封裝以及4×4QFF底腳封裝的比較表；圖49E係為說明切割型TDFN5×6-8L導線架和其相應底腳USMP等效的俯視圖；圖50A係為說明傳統的TO-252(DPAK)導線架和其相應底腳USMP等效的俯視圖；圖50B係為說明底腳DPAK的一替代實施例的立體圖及底面視圖；圖50C係為說明比較傳統與底腳DPAK封裝的立體圖及底面視圖；圖50D係為說明傳統和底腳DPAK封裝的立體圖及一底面視圖；圖50E係為說明一傳統引腳DPAK與兩個底腳DPAK封裝的比較表；圖51A係為說明一個傳統的SOT23導線架和其相應底腳USMP等效的俯視圖；圖51B係為說明傳統與底腳SOT23封裝的比較表；圖52A係為傳統TSSOP-8L導線架和其相應底腳USMP等效的俯視圖； 圖52B係為說明一底腳TSSOP-8L導線架和封裝的替代實施例的俯視圖；圖52C係為說明傳統和底腳TSSOP-8L封裝的比較表；圖53A係為說明傳統SOP-8L導線架和其相應底腳USMP等效的俯視圖；圖53B係為說明底腳SOP-8L導線架和封裝的另一實施例的俯視圖；圖53C係為說明傳統與底腳SOP-8L封裝的比較表；圖54A係為說明傳統LQFP7×7-32L導線架和其相應底腳USMP等效的俯視圖；圖54B係為說明傳統和底腳LQFP7×7-32L導線架和封裝可替換實施例的俯視圖；圖54C係為說明傳統和底腳LQFP7×7-32L導線架和封裝的比較表。
上述引用的申請號14/056,287和臨時申請號61/775,540和61/775,544涉及本發明對於積體電路用以使薄型波峰焊接兼容半導體封裝的方法。這些專利申請所揭露的方法用來製造目前用於製造鷗翼式引腳封裝，如SOP8或SOT23在相同的半導體IC封裝設施的薄型底腳封裝。該專利申請亦揭露用來製造於現今設施用來製造無引腳封裝如QFN和DFN的薄型底腳封裝的方法。
上述引用申請號14/703,359涉及本發明使對分離式功率元件，如DPAK和D2PAK及其它客製化引腳封裝適用於功率集成電路使用於相同工廠和現今製作的厚度，即厚型，封裝帶有厚的機械彎曲引腳。
由這些專利申請，薄型波峰焊接兼容“底腳”封裝可用現今的工廠以最小或投資，根據以下限制來製造：●引腳IC封裝工廠生產鷗翼式封裝，如SOP8和SOT23，可適於生產相 同封裝的薄型底腳版本，但不能用於生產無引腳封裝或功率封裝而不會產生顯著的新設備和模具的費用；●無引腳IC封裝工廠生產無引腳封裝，如DFN和QFN，可適用於生產與波峰焊接兼容的相同封裝的薄型底腳封裝的版本用以替代相同底面積(無引腳封裝則沒有)的引腳IC封裝，但無法用於生產功率封裝而不會產生顯著的新設備和模具費用；●功率封裝工廠生產分離式功率封裝，如DPAK和D2PAK和功率IC封裝，如功率SOP8功率封裝工廠可適用於產生相同封裝薄”底腳”的版本，但不能用於生產引腳或無引腳IC封裝，而不會產生顯著的新設備和模具費用；上述要點突顯出的是，引腳封裝工廠根本無法製造一不同範圍的封裝，因為每個封裝對一特定的封裝須使用專用的機械工具。專用的封裝設備和工具包括：●用於導線架製造的沖壓、衝剪和修剪機械；●該模穴工具(以及可能轉嫁到模壓機本身)；●於製造完成後用於引腳彎曲、切割成單、切斷和去渣即去除連接槓、框架等修剪和成型工具；●每個導線架專用的處理工具；●挑撿機來將切割成單的封裝來拾起和包裝；所有上述列出的機器是專用於特定封裝且通常不能被用來製造其他封裝類型。這種不靈活性迫使每個封裝供應商選擇特定的封裝，以滿足市場特定的區段，且如果對不同封裝的機會或需求出現是不可能的，如果有可能則是因為他們適時改變自己的工廠以適應新的封裝。
即使在一特定的生產線可適於支撐另一個有點類似的封裝這種是不可能的事，例如一個SOT23生產線轉換到SOT223生產線，該過程是複雜的。轉換一封裝為另一種，所有模穴工具都必須被替換，該處理程序必須被改變，修剪和成形機必須被轉換，甚至模壓機的溫度必須重新校準。所有這些修改的影響是在設備轉換過程間生產率的損失，降低整體的生產量，即，由於停機，減少了工廠的UPH或每小時單位。在經濟方面，低UPH意味著較高的每單位成本，以及封裝公司的盈利能力和競爭力產生不利影響。
因此，儘管上述專利申請揭露的方法用來將引腳封裝升級到對改善PCB製造提供絕對共面的薄型底腳封裝，並同樣提供在先前除了無引腳封裝而不能產生任何東西的工廠生產波峰焊接底腳封裝的方法，本揭露不利於在同一個工廠生產過多的封裝，且以最小或沒有成本的轉換工廠機械和模具
本文所揭露的方法藉由組合以下特徵，克服了這種不靈活的封裝特定的製造：●雙面蝕刻導線架；●用於多個封裝和導線架的共享”塊”塑模；●雷射塑料和引腳的定義；結合這些元素使一單一的工廠能夠製造出引腳、無引腳、及功率封裝近乎無限的組合。由於它用來產生不同封裝類型的任何數量的能力，包括：●底腳IC表面黏著封裝；●無引腳IC表面黏著封裝； ●底腳功率表面黏著封裝；●引腳IC封裝；●引腳功率封裝；因此，本文所揭露的封裝被稱為一個“通用表面黏著封裝”或USMP。
雙面蝕刻導線架 本發明的封裝可從具有雙面蝕刻的導線架來製造。於圖7A的剖面圖80示出了一銅片90，其厚度為200微米或500微米，用於形成USMP導線架。透過蝕刻或者選擇性透過沖壓，該銅片被修改成四個幾何件或段。
銅片90再被分成四個區段A，B，C和D。於圖7A的剖面圖81，一光罩83保護區段A和B，但暴露區段D和C的一背面蝕刻，通常用於蝕刻銅的液體酸溶液。蝕刻後，銅片90的厚度被減小以產生懸臂部92，而部分91保持其整個厚度。替代地，如果銅片90的頂面也暴露於一銅蝕刻，在整個銅片90，包括部分91，厚度被減小但懸臂段92被成比例地減小。
在圖7A中的剖面圖82，一光罩84保護區段A和C，但暴露區段B和D為正面蝕刻。於蝕刻過程中，區段B在91部分被減薄以形成一底腳100B，而區段D的所有的銅被完全清除。如果該蝕刻只發生於該正面，在區段A的部分100A和在區段C的懸臂100C維持不受影響。然而，如果該蝕刻發生在一酸浴中則該銅導線架90的背面是未受保護的，所有部分都按比例變薄。
製造順序的結果是四個不同的區段。區段A包括銅片全部的厚度，即，100%。區段C包括蝕刻銅懸臂100C在銅片90總厚度的一小 部分有一厚度，例如，30%，有一頂表面與區段A共平面的頂表面。區段B包括蝕刻銅有一在銅片90總厚度的一小部分有一厚度，例如30%，有一底部表面與區段A共平面的底部表面。區段D包括金屬完全清除的開口101D。
對於導線架製造工藝流程圖如圖7B所示，始於銅片90(步驟95)接著被光罩和背面蝕刻(步驟96A)，光罩和正面蝕刻(步驟96B)，以及最後是導線架的焊料電鍍(步驟97)，其中該導線架被電鍍以錫、銀、鎳、鈀或其它可焊接的金屬。
圖8A說明用於蝕刻銅片90的設計參數，示出於剖面圖85。為了保留銅在懸臂部分C和底腳部分B而清除所有金屬部分D，正面蝕刻和背面蝕刻的總和必須超過100%，最好是有多10%的過蝕刻。例如，於剖面圖86A該正面蝕刻除去銅70%以形成底腳100B而背面蝕刻除去銅的70%以形成懸臂100C。本發明的這個實施例產生相同厚度的懸臂和底腳部分。
可選地，該正面蝕刻的去除多於背面。如剖面圖86B所示，正面蝕刻除去銅的70%以形成底腳100B而背面蝕刻除去銅的40%以形成懸臂100C。這個版本產生一厚懸臂100C和一細底腳100B。在另一個實施例中，背面蝕刻的去除多於正面。如剖面圖86C所示，正面蝕刻除去銅的40%以形成底腳100B，而背面蝕刻除去銅的70%以形成懸臂100C。這個版本會產生一個薄的懸臂100C和一個厚的底腳100B。
為了確保銅被清除的部分其正面和背面蝕刻去除厚度的總和必須超過銅厚度的100%。如果兩個蝕刻於時間上相似，但不超過銅初始厚度的100%，意想不到的金屬橋89的結果如圖8B的剖面圖87A所 示。如果頂部蝕刻的持續時間短以及背面蝕刻是一個持續時間長，但總蝕刻不超過銅的初始厚度，意想不到的金屬橋89的結果，如剖面視圖87B所示。如果頂部蝕刻是一個持續時間長而背面蝕刻是持續時間短，但總蝕刻不超過銅的初始厚度，意想不到的金屬橋89的結果，如剖面視圖87C所示。
根據本發明的導線架製造過程中可以實現各種有用的幾何形狀被製作，如圖9A所示，，包括區段A的一柱100A；包括區段B的一底腳100B；包括區段C的懸臂100C；包括區段A和C組合的半T形100E；包括區段A和B組合的L形100F；以及包括區段C、A和B組合的Z形100G。其他有用的幾何形狀示於圖9B包括區段B、A和B組合的倒T形100H；包括區段C、A和C組合的T形100J，包括段A，B和A組合的U型100L；以及還有包括區段A、C和A組合的倒U形100K。
藉由本揭露過程中其他有用的幾何形狀製造示於圖9C，結合銅元素和干預的間隙包括幾何101M、包括柱A和干預間隙；幾何101N包括懸臂C和干預間隙；幾何101P包括底腳B和干預間隙；以及還有幾何101Q包括柱A、底腳B和干預間隙。同樣，於圖9D中，幾何101R包括柱A、懸臂C和干預間隙；而幾何101S包括底腳B、懸臂C和干預間隙。這些不同的幾何元素被用來建構導線架和封裝的功能如本文所揭露。
用於引腳&無引腳封裝的塑模成型塊USMP另一個重要的元素是消除了對封裝專用模穴工具的需求。取代了局部化該塑料模塑圍繞每個特定產品，在USMP過程塑料被用在封膠所有在一共用的導線架的產品或其被分開的部分，即，塑模成型“塊”。藉由同時封膠大塊的導線 架，消除了對封裝專用的塑模成型工具的需求。其結果是，許多產品可在一個單一的導線架同時地由一個共同的模穴工具，一種可與其它封裝類型和導線架共享的模穴工具來被製造。
例如，圖10A示出了一IC導線架105設計用於USMP製造包括IC晶片和個別的導線架圖案106、導線架框架108和導線架交叉框架107的。圖10B說明了USMP導線架105被封膠由單一的塑模成型塑料塊109。圖10C說明了USMP導線架105和塑模成型塊109在切掉一部份的視圖中顯示IC晶片和個別導線架圖案106包含在內的多個陣列。圖10D示出了由三個不同的塑料塊110A、110B和110C所覆蓋USMP引線框105，共同包括一USMP塑模成型塊區段。根據雷射塑料去除和切割成單的工序中，相同的導線架可以被用於製造任一底腳或無引腳IC封裝。
使用USMP的過程和方法，該用於IC相同的導線架也可被調整來製造功率封裝。例如，圖10E說明了一USMP功率分離式導線架111包括功率半導體晶片以及個別的導線架圖案112、導線架框架108和導線架的交叉框架107。圖10F示出了USMP導線架111由一單個塑模成型塑料塊109被封膠。10G圖說明USMP導線架111由一單個塑模成型塑料塊109被封膠。圖10H示出了由三個不同的塑料塊110A、110B和110C所覆蓋USMP導線架111，共同包括一USMP塑模成型塊區段以用於功率封裝的製造。
雖然塑模成型塊是於無引腳QFN製造過程中使用的，除了這裡所揭露的USMP過程，塑模成型塊與引腳IC封裝和功率封裝根本不相容的。
雷射塑料和引腳定義、切割成單在現有的封裝技術，塑模成型塊的一個不良結果是沒有方法可生產一引腳封裝，即在一個塑模成型塊切割成單的工序中不可避免地導致無引腳封裝，其為一個沒有引腳橫向突出超過塑料的邊緣。換句話說，於現今的封裝中，傳統的方法用於快速將塑料從街道自然的被去除且也不可避免地切開金屬引腳，反之亦然。例如，於沖壓切割成單的期間，一個機械沖壓模具的銳角邊緣完全地切斷了塑料和銅引腳兩者，將每個封裝從其鄰居中切斷且留下一個機械沖壓模具的銳角邊緣完全地切斷了塑料和銅引腳兩者。同樣地在鋸切割成單的期間，該切割刀完全切斷塑料以及銅引腳兩者，將每個封裝從其鄰居中切斷且留下金屬和塑料的殘渣於彼此間垂直側壁。實際上來說，沒有辦法以機械性的做法來移除塑料而不切斷金屬。
但設想，濕化學手段去除塑料而不蝕刻該金屬引腳是可能的，濕蝕刻塑料的過程是緩慢的、不精確，且價格昂貴。用來執行塑料蝕刻所需的腐蝕性化學品也可能損壞、氧化或腐蝕金屬引腳，而影響封裝的可靠性和引腳的可焊性。藉由蝕刻過程所產生的離子化學能滲入到該封裝，影響封裝元件或積體電路的電氣穩定性。作為一替代方案，電漿蝕刻，即乾蝕刻，一成品封裝的產品可導致離子電荷積聚在封裝內和在半導體晶片上，而影響元件的操作和電氣特性。此外，化學蝕刻，無論是濕或乾，涉及以光罩來定義塑料被蝕刻和被去除的地方而需增加成本。除了其不利的費用，今日，光罩一模塑導線架不被執行則一套全新工具和製程在這樣的方法被應用之前就會被開發。這樣的話，用化學和機械方法來蝕刻封裝街道是不熟練的，以及藉由切割或沖壓的切割成單代表一種標準方法。
然而，在所揭露的USMP處理流程，不要的塑料從晶片間的街道藉由雷射工藝被去除，其中雷射的能量被精確地控制以便塑料能在不損壞或切割銅導線架的情況下被去除。雷射去除塑料後，然後將連接的銅引腳切斷藉由沖壓，切割，或在一個優選的實施方案中，也藉由雷射將其去除。在同一生產線上，如果雷射被用於塑料去除和銅引腳切割兩者，那麼該雷射的定位可被調整來創建任一個無引腳，引腳或功率封裝。
在圖11A中所示出為USMP製程中，塑料去除和引腳切斷，即，”街道製造”的一個例子。該三個剖面圖說明在三個連續的製造步驟，二個相鄰晶片的封裝，即，封裝A和封裝B以及它們之間以虛線劃定的中間街道。剖面圖120示出了該步驟為塑模成型後的塑料127A和銅導體128A介於封裝-A和封裝B間延伸通過之間的街道。塑料亦填滿封裝A的131A和封裝B的131B底部可見部分。
第二圖中，剖面圖121，示出了使用雷射光束130A從該街道去除部分的塑料127A，即虛線之間，並且另外去除了在街道兩側上部分的塑料127A，即為在封裝A和封裝B之內的銅導體128A上面，而該晶片區的封膠塑料將被保留且不受影響，即塑料膠囊127B幸存於該過程，並保持封裝-A的封膠以及一塑料膠囊127C幸存下來，封裝-B的封膠。藉由雷射130A光學掃描，來控制哪些塑料被去除和哪些塑料不受影響。
光學掃描包含參數控制被雷射的位置，調整雷射功率和脈衝頻率，並於給定的區域進行不同的掃描速率和重覆雷射掃描的次數。去除塑料所需雷射功率峰值的變化從5瓦至20W。對於任何給定的峰值功率 設置，平均雷射功率的傳輸是藉由雷射脈衝所控制的，該雷射為一規定時間ton內在一固定頻率f下，，得其工作係數D，其中D=ton．fpulse以及由Pave=P．D=P．(ton．fpulse)所給的平均功率傳送Pave。例如，一20W的雷射運行在20kHz的脈衝率和一個50%的工作係數，每50微秒脈衝週期有一25微秒的時間，傳送10W的平均功率。
雷射的波長被調整至最大化經由被去除的素材所吸收。在黑色塑料的外殼，幾乎任何紅外線，可見光，或足夠功率的紫外線雷射下，例如在10瓦至20瓦範圍的情況下，可以用來熔化和蒸發相對低熔點的模塑化合物的塑料。然而，當去除坐落在銅上面的塑料時，應用了有利於被塑料所吸收的雷射波長但不會被下面銅導線架金屬所吸收，意味者較低的功率水平，塑料可以選擇性地從街道去除而不熔化、燒灼或疤痕該底層金屬。相比於黑色塑料，因為由銅和其他“黃色”金屬相對於光吸收低，根據本發明對於選擇性塑料去除製作具有吸引力的雷射波長包括紅外線氣體雷射如CO2波長在10.6微米，或紅外線固態或光纖雷射如YAG波長在1064奈米。
為了進一步避免於雷射塑料移除期間底層銅疤痕，可透過用該雷射迅速且反覆的掃描相同區域以減少所需要的雷射功率，由此被傳送到一個特定的塑料被去除的“切片”的總能量Escan等於平均雷射功率Pave，如先前所述，次數用以掃描跨越切片TSCAN的次數一給定切片被掃描nscan的次數所需的時間，即Escan=nscan．Pave．tscan。藉由採用該適當的波長以去除該材料，掃描的次數nscan可以被最小化，通常從2至5次的掃描。然而，如果使用與被去除的材料有不良匹配波長的雷射，每一被雷射的切片可能需要的掃描數從10到30。每一切片被大量重複的掃 描，即nscan>5，是不合需要的，因其會增加處理時間、降低UPH處理、增加封裝內該金屬的疤痕或相鄰材料燒灼的風險。例如，一紫外線或用於切割銅的藍色雷射可能只需要3或4次的掃描以除去200μm的銅導線架，而一紅外線雷射如YAG或CO2可能需要10次或更多次的掃描，導致在導線架上的燒痕。
該掃描速率Fscan=1/tscan不應與上述的雷射脈衝頻率fpulse和雷射脈衝持續時間ton相混淆，該發生率比雷射掃描至少快一個或兩個數量級。在微機械加工中，雷射脈衝被電子控制在微秒範圍內，而雷射進行的光學掃描是使用馬達和可移動式反射鏡。一維掃描，即產生一沿著直線的切割線，可用單一反射鏡系統而二維掃描需求為使用兩軸轉動的單一反射鏡，或藉由使用雙反射鏡-一個用來決定x-軸的位置控制而另一個用來決定y-軸的控制。反射鏡定位可用帶有精密調整的步進馬達或當反射鏡被直接朝向待雷射的區域時用連續驅動的旋轉馬達與僅雷射脈衝的產生來實現。重要的是，因為雷射和其操作設置被調整為塑料的去除，塑性去除後，銅導體128A繼續將有所晶粒固定在導線架上，不受雷射130A的干擾。
要估算該過程的生產量，必須考慮到雷射掃描速率。線性掃描速率可達到5000毫米/秒，但為了精確度被降低到大約400到500毫米/秒。對於一40毫米寬的塑料塊，這意味著橫跨該塊模塑的寬度的單次掃描大約需要0.1秒。藉由重複在一個切片上4次掃描並將一個街道分為7個切片，合計約30次掃描可在該寬度方向清除一個街道，即，從每個街道清除該塑料大約需要3秒。如果一個塊寬是40毫米長大約40毫米，那麼一個3×3mm產品的結果是在一塑模成型塊中包括15個水平 和15個垂直街道，或合計30個街道。在每街道3秒，該塊的塑料可在90秒內被清除，即1.5分鐘內。假設每個導線架有四個塊，塑料去除所需的時間共計6分鐘。較小封裝所需的時間更長因為任何給定塊的區域有更多的街道要清除。反之，較大的封裝可在更短的時間和更低的街道密度成比例地被處理。
在第三步驟中，示出於圖11A的剖面圖122，一個不同的雷射處理，雷射130B，以光學掃描從街道去除銅導體128A，即虛線之間。雷射後，銅引腳128B在塑料膠囊127B下延伸，而銅引腳128C在塑料膠囊127C下延伸。引腳128B和128C被街道所隔開。這些和其它從塑料封裝主體突出的銅導體(但沒有顯示在這一特定的剖面圖)由所揭露底腳封裝的導電底腳共同組成。該導電引腳具有相同的Z形如前面提到的幾何100G。如圖所示，塑料膠囊127B和127C覆蓋這些引腳的頂部，但沒有覆蓋被暴露的側壁或底腳。藉由從街道去除金屬128A，不僅是形成導電底腳，而且該封裝從導線架和從封裝彼此間被機械分離。因此，雷射130B製造該封裝底腳且執行產品的切割成單。
藉由黃色金屬如銅改善光吸收以於金屬切割過程中最小化功率和持續時間，雷射130B理想地包括比雷射130A較短的波長。短波長雷射，包括固態或光纖雷射，包括在593.5nm的橙黃光雷射、在532nm的綠光雷射、在473nm的藍光雷射、在405nm的藍紫光雷射或在375nm、355nm、320nm或266nm的紫外線雷射。而準分子雷射，在半導體製造和細膩手術中通常採用紫外線波長利用惰性氣體如氙、氪、氟和氬受激活的二聚物來實現，這樣的精確度和較高的相關成本通常是不用於封裝製造的理由。使用適當波長的雷射，金屬去除的生產量和封裝切割成單 甚至可比塑料去除更快。
在一個替代實施例中，雷射130B由機械切割所取代。在此替代的製造順序，雷射130A仍用於從街道去除該塑料且揭露該底腳，但機械切割定義該底腳的長度並執行切割成單。此版本的過程中，同時能夠再利用現有的機械切割設備，比雷射處理較不準確，並在處理過程中該產品遭受更大的機械應力。所得到的封裝是劣質的，具有在導電引腳長度有更大的變異性以及塑料裂開更大的風險。此外，必須小心控制該切割速率以及頻繁的更換切割刀否則切割可能損壞該金屬和彎曲的底腳。
雖然對於街道製造所揭露的兩種雷射工藝可用於生產底腳封裝如於先前繪圖所示，圖11B示出了該技術也可被應用在產生無引腳封裝。塑模成型後立即以相同的剖面圖120開始，於剖面圖123，雷射130A是僅用來從街道去除塑料。雷射130A加工後，塑料膠囊127B膠封晶片-A和塑料膠囊127C膠封晶片-B，但導電銅128A只在街道被裸露。如前面的例子中，於掃描過程中藉由控制該雷射位置僅在街道上的塑料127A被去除。
於剖面圖124，一第二雷射處理，雷射130B通常具有比雷射130A更高的功率和能量等級，用於切割並從街道去除銅導體128A。因為藉由雷射130A去除塑料和藉由雷射130B去除金屬都具有相同的邊緣被定義為街道的邊緣，所以塑料和金屬在封裝邊緣形成一平齊的直立牆。如圖所示，導電銅引腳128B與塑料膠囊127B所定義晶片-A的垂直邊緣是平齊的等同於在剖面圖中的傳統切割無引腳QFN或DFN封裝。同樣地，導電銅引腳128C與塑料膠囊127C所定義晶片-B的垂直邊緣是 平齊的。在USMP的工序中街道製造和晶片切割成單是使用雷射優於在傳統QFN製造中的切割，因為精確度的提升，減小封裝塑料上的應力、降低塑料裂開的風險、平滑的封裝邊緣，並且減少了金屬對塑料分層的風險。
除了改進其品質和生產能力，該USMP處理能夠在無需更新設備於相同的工廠和生產線製造底腳和無引腳封裝兩者。該USMP工序是通用的因為它可以兼容使用波峰焊接與引腳，即“底腳”，封裝以及無引腳QFN和DFN封裝所使用靈活的塑模成型塊加工。相較之下，傳統的切割或沖切型QFN的工序只能製造無引腳封裝-封裝與基於PCB工廠的低成本波峰焊接是不相容的。
透過簡單地改變位置和雷射掃描，一個普通的生產線可以製造各式各樣設計給底腳和無引腳封裝的街道和膠囊邊緣。例如，在圖11C中，一替代的膠囊邊緣設計，其中塑料覆蓋該Z形引腳100G的側壁是可能的。開始以相同的剖面圖120於塑模成型後的雷射130A是用於從街道上去除塑料以及曝露導電銅128A的底腳部分，但不是Z形幾何100G的垂直側壁(查看125)。雷射130B然後在街道切割導體128A的部分，但保留晶片-A的導電引腳128B的底腳以及在晶片-B的導電引腳128C的底腳(查看126)。
如圖12A所示，藉由控制雷射130B的橫向能量分佈，導電引腳128B和128C所得到的底腳形狀可以被調整。例如，如果使用能量E的正方形能量分佈136相對於位置y示於圖135，所得到的底腳會保持為一個正方形。然而，如果使用在圖137所示的平滑邊緣的能量分佈138時，引腳128B和128C的底腳邊緣將被變圓129，在PCB裝配過程中利 於焊料的攀爬更為容易。該能量E是平均脈衝功率和重複掃描光柵橫跨相同區域的數量的組合。在同一位置愈多的掃描，雷射期間就愈高的功率，脈衝持續時間愈長或工作係數愈高增加傳輸的能量而較少的掃描，較低的功率，較短的脈衝或較低工作係數減小傳遞的能量。藉由控制功率和藉由雷射去除金屬離子能量是可控制的參數，是使用現有技術的沖壓和切割技術不可能得到的好處。
如前所述，在半導體封裝中所使用的黑色塑料可容易從紫外到紅外光波長範圍的整個光譜所吸收。然而，銅和其他黃色金屬對於各種波長反映，該雷射光束的撞擊較為薄弱的吸收。在製造業中，薄弱的雷射吸收導致掃描數量大而造成低UPH生產率。反射光也是很危險，從反射光束損壞雷射頭的風險，以及設備設計不良，甚至對作業員構成一安全的隱憂。
圖12B示出為針對各種常見金屬的吸收光譜，即相對於光在y軸上為吸收於x軸上為波長的曲線圖。紅外雷射如CO2氣體的雷射波長141A在10.6μm以及YAG光纖雷射波長141B在1064nm對比於可見光固態雷射波長141C在532nm和UV固態雷射波長141D在355nm。如圖所示，鋼和鐵(Fe)在超過1μm的紅外光譜很容易被吸收。相較之下，黃色金屬包括銅140、金和銀在該紅外線吸收不佳，具有光短於600nm的高吸收，即在紫外線和短可見光譜。使用此曲線圖，該USMP過程由此可被優化。
●塑料可利用超過1μm的紅外線雷射被去除，例如在1064nm的YAG光纖雷射，導致具有最小吸收的塑料由底層銅導線架蒸發；●為了定義封裝底腳、切割成單晶片以及連接槓的去膠利用一個固態 UV或具有波長小於600nm的可見光雷射，例如在593.5nm的黃橙色雷射、在532nm的綠光、在473nm的藍光、在405nm的紫藍光，或者在任一375nm、355nm、320nm，或266nm的紫外線雷射來去除金屬。
從固定導線架平台在一足夠的距離採用精密伺服控制反射鏡來進行商品加工，可用的雷射都能夠覆蓋大面積而不移動雷射頭或平台。所以儘管有可能處理在塊的導線架然後機械地推進平台，這是沒有必要的。根據USMP的方法藉由掃描光束，裝載後，整個導線架80mm乘250mm可被加工而無需移動雷射頭或平台。一導線架的雷射加工示於圖12C，其中雷射頭142掃描一跨導線架105的雷射光束，包括銅導線架108和三個塑模成型塊，包括塑料塊110A、110B和110C。中間區域107所代表的是支撐導線架的框架107。
在所示的例子中，每一塊相繼被雷射，經由雷射掃描143A開始進行塊110A的加工，其次由雷射掃描143B進行塊110B的加工，最後是由雷射掃描143C進行塊110C的加工。如果不同類型的雷射被用於塑料和銅的去除，有必要從最先用於塑料去除的一雷射經加工過後卸載導線架並將其轉移到另一個用於引腳的定義、銅去除、切割成單以及連接槓去除。所以各個塑模成型塊的雷射圖案在整個加工過程中會連續發生兩次，一次用於塑料去除和第二次用於金屬去除。
一個塊的大小是任意的，基於提供足夠的機械支撐帶有框架和交叉框架的導線架以防止導線架在製造和加工過程中下垂或翹曲。而塊的數目可能會有從1到任何數目的變化，通常是3至12個塊就足以提供足夠的支持，然而大多數製造的封裝類型於每導線架帶有大量的單顆 元件。如果該塊太小，塊可能不是該封裝尺寸的一個偶數增量，即節距，以及有用的導線架區域將被浪費。每個塊可以用從1至15分鐘來處理，這取決於塊的大小和該封裝被製造的節距。細小的節距封裝中含有較多的街道，並且需用更多的時間來處理。名義上，一導線架可以在10到20分鐘內被處理。
除了選擇適當的雷射波長來去除塑料和銅，該USMP製造過程可藉由在街道製造中採用的掃描算法進行優化。在採用DLP移動投影和LCD電視中使用的方式按行光柵該雷射光束是一種低效的方法，因為大多數導線架保留塑料並且不需要雷射加工。相反的，它用來加工僅需要雷射的區域是最好的，例如藉由最先雷射該橫向街道，如圖12D所示，然後雷射縱向街道如圖12E所示。導線架105示出了具有12底腳的底腳封裝，一邊3個底腳。在塑料清除期間光束掃描130A去除在橫向街道的塑料；然後光束掃描130C去除縱向街道的塑料。塑料去除後，以類似的方式雷射去除發生正交，在那裡光束掃描130B去除在橫向街道的銅；然後光束掃描130D去除在縱向街道的銅。
如先前所述，在USMP過程中去除塑料光束掃描130A的寬度和去除銅光束130B的寬度不同來決定封裝底腳的長度。每個雷射掃描實際上包括被掃描材料的多個橫向移位“切片”。例如如圖12F所示，塑料清除光束130A包括145A到145J 10個獨立的掃描，而雷射銅去除光束130B包括144A到144G 7個獨立的掃描，每個雷射光束都具有一44μm尺寸146的點。而較小的點是有可能的，20μm至50μm的點是優選用以降低在雷射掃描所需的切片數。然而，過大的點尺寸是不優選的，因為它限制了封裝特徵的分辨率。該切片可稍微重疊而沒有任何不 利的影響，實際上它最好讓他們略微重疊。沒有重疊，每44μm寬的七切片將造成一塑料切割308μm但銅去除光束130B的總寬度只有300μm。非重疊的雷射光束因為殘餘金屬和塑料是有問題且金屬可存在於街道製造過程而造成有缺陷的產品。
從導線架105所得到的底腳封裝示於圖12G，包括雷射定義的塑料主體110Z和導電底腳147。作為參考，橫向雷射光束130B去除銅和縱向雷射光束130D去除銅的位置皆被包括在內。
在製造四邊底腳封裝時，必須特別考慮到如何在引腳形成和切割成單期間去除連接槓。連接槓(在圖12G和12H中藉由連結桿148來舉例說明)，為額外的金屬片用來穩定該導線架及於製造期間從封裝塑料主體自然突出將晶片墊固定在正確位置。在傳統的引腳封裝中，該切割成單處理期間，連接槓被機械剪切掉並去除該額外的金屬片，即“去渣”。而該加工不適用於USMP，因為它在製造過程中增加了機械應力，需要額外的設備，並如圖3I DPAK立體圖45J所示常常導致一小金屬突出於塑料外側的可能性。
在用於製造四邊底腳封裝的USMP過程中，直線雷射算法包括橫向和縱向切片造成一不需要的人工製品，一連接槓148的剩餘段，其從晶片墊的角落形成一突出的銅懸臂。此人工製品可用相同的雷射加工藉由增加雷射掃描圖案來消除。如圖12H所示增加橫向雷射切片144A到144G的組合用來包括額外的切片149A到149D去除連接槓148人工製品。以保護封裝塑料不被雷射，這種雷射掃描是不連續的，但雷射僅發生很短的持續時間，以便引導該雷射光束在連結桿148的頂部。可替代地，連接槓去除可發生做為一個從金屬底腳的形成被分開的步驟。
底腳、功率和無引腳封裝的並行製造 根據該USMP過程和本文所揭露的封裝，引腳和無引腳兩者封裝可以在相同的生產線上被製造，甚至同時進行。圖13所示為該製造過程的方框流程圖包括該步驟，始與本申請之前揭露的一個製造圖案化導線架(步驟150)的方法，隨後藉由焊料或環氧樹脂將晶片貼附(步驟151)，可選擇焊夾引腳貼附過程(步驟152)和引線接合(步驟154)。如路徑153所示，如果半導體不是一個高電流分離式元件則焊夾引腳過程(步驟152)可被跳過。引線接合後，使用是獨立的模穴或者最好使用塑模成型塊來執行塑料塑模成型(步驟155)，即一模板膠封很多元件。於塑模成型後，雷射塑料和引腳的定義，執行切割成單(步驟159)，包括使用雷射選擇性去除塑料(步驟156)，其次是雷射引腳的定義(步驟157)以及連接槓切割(步驟158)。然後該切割成單的晶片準備好給貼片機按要求執行測試和包裝到膠帶和捲帶或疊片包裝。
圖14A至圖14J示出了引腳功率封裝特別是一底腳功率封裝以及一IC封裝包括使用相同USMP處理的引腳或無引腳封裝的並行製造。提供被用於引腳和無引腳元件兩者相同厚度的導線架，相同的USMP處理藉由簡單的改變導線架設計訧能夠在共同的線同時製造這些不同的封裝類型。在加工或機械工具沒有其它改變的需要。如果導線架的厚度和塑料模穴的厚度改變時，蝕刻時間必須進行相應的調整。
圖14A示出了兩個銅片的剖面圖，上圖所示的銅片170A是用於製造一底腳功率元件封裝，以及下圖示出的為銅片170B被用於製造一引腳或使用根據本發明USMP方法的底腳IC封裝。為說明起見，該虛線標識垂直柱100A、之後用於形成該封裝的晶片墊、用於形成底腳 到功率封裝的散熱墊的L形幾何100F，用於形成封裝的導電引腳和底腳的Z形幾何100G，以及用於從它們的晶片墊將封裝的導電引腳電性分開的蝕刻幾何101R。銅片170A的厚度可以在200μm至700μm間變化，以500μm是一種常見的良好熱散厚度。銅片170B的厚度可以從50μm用於智能卡應用至300μm用於功率IC的變化，以200μm為用於大多數積體電路常見的厚度。
圖14B的上圖示出了於底腳功率封裝的導線架製造過程中，銅片170A的背面蝕刻，其中光罩171A包括光阻劑或化學蝕刻抗阻塗層以窗口172A開口來定義銅蝕刻的區域。同樣圖14B的下圖說明了於一無引腳或底腳IC封裝的導線架製造過程中，銅片170B的背面蝕刻，其中光罩171B包括光阻劑或化學蝕刻抗阻塗層包括窗口172B和172C開口來定義銅蝕刻的區域。然後該銅使用如先前所述的濕化學物質或乾蝕刻穿過窗口172A，172B和172C來被蝕刻。
圖14C的上圖示出了於底腳功率封裝的導線架製造過程中如剛剛之前銅片170A的正面蝕刻。如所示銅片170A包括由先前的背面蝕刻步驟所造成的背面蝕刻穴173A，與光罩窗口172A(圖14B)一致。為了限定正面銅蝕刻的區域，光罩174A包括光阻劑或化學蝕刻抗阻塗層包括窗口175A、175B和175C。類似地，圖14C的下圖示出了於底腳功率封裝的導線架製造過程中剛剛之前銅片170B的正面蝕刻，包括由對應於先前的背面光罩特徵172B和172C(圖14B)的背面蝕刻過程所造成的背面蝕刻穴173B和173C。為了限定正面銅蝕刻的區域，光罩174B包括光阻劑或化學蝕刻抗阻塗層包括窗口175D、175E、175F和175G。
光罩後，然後該銅用如先前所描述的濕化學或乾蝕刻穿過窗口 175A到175G來被蝕刻。雖然蝕刻順序是顯示背面蝕刻發生於正面蝕刻之前，該順序可以被顛倒而不會改變所得到的導線架。不論順序為何，該所得導線架被示出於圖14D，其中上圖示出為底腳功率封裝，而下圖示出為無引腳的底腳IC封裝。正面銅蝕刻後，光罩窗口175A、175C、175D和175G造成相應的底腳183A、183B、183C和183D也連接到在導線架的其它元件，以便於機械支撐。
同時在正面蝕刻期間，開口175B，175E，和175F與背面蝕刻穴173A，173B和173C(圖14C)合併，以形成缺口185A，185B和185C，懸臂引腳181A，181B，和181C，垂直柱182A，182B，182C以及背面穴184A，184B和184C。該懸臂181A、垂直柱182A和底腳183B的組合形成上述Z形幾何100G，一個獨立的導電引腳藉由根據USMP工藝和設計所製成的底腳功率封裝的間隙185A從晶片墊180A被電斷開的特性。
在一IC封裝中，該懸臂181B、垂直柱182B和底腳183C的組合，以及同樣的該懸臂181C、垂直柱182C和底腳183D的組合，形成相同於上述Z形幾何100G一個獨立的導電引腳藉由相應的間隙185B和185C從晶片墊180B被電斷開的特性。而圖中的各個導線架的元件顯現彼此獨立，它們全藉由底腳183A，183B，183C，和183D被彼此附屬如同一單個互連導線架的一部分而其它銅件在此特定的剖面是看不到的。該底腳依序連接到導線架框架以便在於加工時保護整個機械結構。在晶片墊180B未連接到任何導電引腳或底腳的情況下，該晶片墊必須藉由使用臨時的連接槓構造當作類似於幾何100E的懸臂固定住以及於切割成單的過程中將渣與封裝的塑料切除。
在圖14E，半導體晶片190A，其包括一功率元件或功率IC藉由導電環氧樹脂或焊料191A附著至晶片墊180A而半導體晶片190B包括一IC透過導電或不導電的環氧樹脂層191B附著到晶片墊180B。除非一元件傳導電流垂直穿過該半導體晶片墊的背面，它是不希望採用焊料作為一晶片附著的材料因為該半導體晶片需要背面金屬於減薄之後在製造過程中施加到晶圓的背面，增加了不必要的額外成本和半導體製造工藝的複雜性。
在圖14F中，接合銲線195A連接半導體晶片190A至181A懸臂；接合銲線195B連接半導體晶片190B至懸臂181B，而接合銲線195C連接半導體晶片190B至懸臂181C。其他的接合銲線連接到其他導電引腳和底腳，但在這個特殊的剖面圖看不見。如圖所示，而超過一個以上的接合銲線可以被附著到一半導體的相同表面，藉由該接合銲線接觸該電位，信號或電極可以是相同或可以是獨特和不同的。在功率元件傳導非常高電流的情況下，接合銲線可以由如前所述的銅焊夾引腳取代。
在圖14G中，該導線架被塑料196A和196B所塑模成型。根據模穴工具，該塑料可被塑模成型圍繞每個單獨的晶片或最好用一至五個大塊塑料而每塊塑料包括一個以上的產品。根據產品的晶片和封裝尺寸，從一個常見塑模成型塊所製造的產品數量，其範圍可以從幾個到數千個單位。在一塑模成型塊中該塑料覆蓋整個塊，包括街道，底腳183A、183B、183C和183D上面的晶片邊緣以及其填滿背面穴184A、184B和184C和間隙185A、185B和185C。塑料的厚度也必須夠厚以完全覆蓋和膠封任何接合銲線195A，195B和195C或任何的銅焊夾引腳。
如圖14H所示的雷射塑料去除步驟。雷射光束198A被掃描以 選擇性地去除一部份塑料196A和196B。在上部圖示示出在底腳功率封裝的情況下，將底腳183A和183B上方超過金屬部分的塑料去除，本文中超過晶片墊180A的部分是指散熱墊180C以及暴露的垂直柱182A的一小部分。在一無引腳或下部圖中所示底腳IC封裝的情況下，將底腳183C和183D上方超過金屬部分的塑料去除，該去除的區域延伸到和暴露於垂直柱182B和182C的一小部分。
在一塑模成型塊上雷射去除塑料的情況下，該雷射定義了封裝塑料的橫向尺寸而不是模穴。例如，使用不同的導線架，一單塑模成型塊可被用來製造產品的範圍包括IC封裝在2×2mm、3×3mm、6×6mm、2×3mm、3×5mm或任何在兩個或多個邊帶有引腳的封裝形狀，或用以生產分離式電晶體和功率封裝如SOT23、DPAK和D2PAK。可替代地，如果使用一個特定產品的塑模成型，雷射塑料去除步驟可被跳過或於塑模成型後為了封裝客製化的目的被用來增加該設計。假設塑料厚度196C和196D的厚度相同雷射設置可被用於製造IC和功率封裝兩者。然而，如果該功率元件具有比IC封裝較厚的塑料，則用於該功率封裝的雷射塑料去除的功率設定必須相對的增加。
最後，如圖14I所示，在雷射引腳定義和切割成單的步驟中，雷射光束199A被用於從街道去除金屬引腳183A、183B、183C和183D和形成可控制橫向長度和形狀可與波峰焊接兼容的引腳。例如，在上部圖所示的底腳功率封裝，底腳183F和其它(未示出)的長度由雷射光束199A所定義。且從散熱墊180C延伸的底腳183E是由相同的雷射光束199A所定義。同樣的，在下部圖所示出的IC封裝如同一底腳包封裝，雷射光束199A被用來從街道除去所有金屬並定義底腳183G和183H的 長度。可替代地，如果採用機械切割或沖壓，雷射引腳的定義和切割成單可藉由其機械等效來消除。同時與USMP工藝流程相兼容，機械的解決方式是低劣的，因為它們造成的晶片應力導致塑料開裂和殘留，即，塑料殘渣必須腐蝕掉。機械的解決方式也受到機械磨損而造成在底腳長度的變異性。
假設底腳183E和183F的厚度和底腳183G和183H的厚度相同，該相同的雷射設置可用於製造IC和功率封裝兩者。然而，如果該功率元件具有比IC封裝更厚的金屬腳，則在功率封裝中用於該金屬引腳雷射切割的功率設定必須相對地增加。
使用雷射提供超越現今傳統機械方法的顯著優點，因為它使底腳和無引腳封裝能夠在同一製造生產線來製造。在通用型表面黏著封裝如所描述的流程，有引腳或無引腳封裝是由塑料去除和金屬定義的雷射相對位置來決定。例如，如果由雷射光束199A造成切割的寬度比藉由雷射光束198A所造成切割的寬度小，那麼將導致該底腳封裝由此金屬底腳橫向延伸超出塑料的邊緣。然而，如果由雷射光束198A和199A所造成的各個切口的邊緣皆對齊，該塑料和金屬將展現出一沒有金屬突出的垂直對齊緊連側壁。
以這種方式，於圖14I的下部圖中所示了一底腳封裝可簡單地藉由改變雷射光束198A和199A的掃描位置而被轉換成一無引腳封裝，如圖14J所示。
USMP封裝 該通用型表面黏著封裝技術以及本文所揭露的過程有利用靈活且多元化的封裝類型，包括無引腳和底腳封裝兩者，其中底腳封裝還包括底腳IC封裝、底腳功率IC封裝和底腳分離功率封裝。 底腳USMP IC封裝和底腳USMP功率IC封裝共享具有多個電性連接或“底腳”的共同特徵，但事實上包括在IC封裝晶片在該半導體中通常包括類比，數位，存儲器，或微控制器功能的不同，其通常不攜帶大電流或消耗大量的功率，而包含半導體晶片的功率IC封裝可做到這一點。
功率IC半導體晶片包括類比和/或數位控制電路與一個或多個高壓或高電流開關、電壓調節器、切換式電源供應器、限流器、馬達驅動器、螺線管驅動器、燈和LED驅動器以及其他介面產品的陣列組合。而在某些情況下，該底腳USMP IC封裝可被用於功率和非功率的應用，在其他情況下，功率IC特定的USMP封裝也可藉由任何的各種技術來實現，包括：●藉由使用較厚的導線架、暴露的晶片墊以及將散熱墊焊接到一PCB以增加USMP封裝的熱降低和熱擴散能力；●藉由使用焊夾引腳或覆晶裝配方法消除接合銲線以降低接通電阻；●藉由晶片變薄和導電環氧樹脂晶片附著降低熱阻；分離式功率元件需要相同的低熱傳和電阻作為功率IC並採用如上所述的相同的技術，除了功率分離式元件通常傳導比其功率IC對應更高的電流和更底的電阻，利用焊夾引腳來達成，較大直徑的接合銲線，或更多的接合銲線。分離式電晶體和功率封裝一般需要2~7的電性連接，最廣泛應用的是用三個連接，即帶有低電流闡極或輸入信號，藉由接合銲線或焊夾引腳連接至高電流的源極或陰極連接，並且藉由導電晶片墊也可兼作散熱墊的汲極或陽極連接製成。
除了製造底腳和無引腳封裝，本文所揭露的USMP工藝和技術也能夠製造用於通孔或表面黏著裝配的引腳封裝。用USMP工藝製造的 底腳封裝和引腳封裝間主要區別藉由各種類型USMP封裝的剖面圖為最佳說明。在圖15A至圖15F所示的剖面圖表示一切割線從任一封裝邊緣帶有引腳、底腳或連接，通過該封裝到該相對邊緣。
圖15A對比一底腳和無引腳USMP製造的封裝，每個在PCB上皆有一從Y0延伸到Y10橫向長度。底腳封裝220A和無引腳封裝220B包括導電引腳183G和183H包含段B、垂直柱182B和182C包含段A、懸臂181B和181C包含段C、暴露晶片墊180B包含段A以及介於段A和段C間的間隙。半導體晶片190B位於暴露晶片墊180B的上面是藉由中間晶片連接191B被附著。接合銲線195B電性連接到半導體晶片190B表面部分的電極並藉由懸臂181B連接到底腳183G。接合銲線195C電性連接到另一個半導體晶片190B表面部分的另一個極，並藉由懸臂181C連接到底腳183H。
段A和B的底面是從一共同的銅件被構造在本質上是共平面的。段A和C的頂面是從一共同的銅件被構造在本質上是共平面的。在街道外的晶片，即橫向低於Y0或超過Y10的位置，段D是清除所有的塑料和金屬。在無引腳封裝220B，雷射所定義的塑料196E從街道橫向延伸至街道，即從Y0到Y10。在底腳封裝220A的情況下，塑料196D不覆蓋封裝從街道到街道，而是在垂直柱182B和182C的上面從Y2橫向延伸到Y8，只可見垂直柱的一部分超越該塑料196D的邊緣。塑料196D和196E兩者皆從塑料邊緣的底部垂直延伸到覆蓋接合銲線195B和195C的上表面。在製造業中，底腳封裝220A和無引腳封裝220B兩者的製造相同，除了雷射用於去除塑料定義在底腳封裝220A的塑料196D在Y2到Y8間的橫向延伸，而在無引腳封裝220B的塑料196E的 橫向延伸保持原狀在Y0與Y10間。
圖15B示出根據本發明製造的無引腳和底腳USMP封裝的兩個變體。在底腳封裝220C，塑料196F在底腳183G和183H上面延伸是從Y1延伸到Y9且完全膠封垂直柱182B和182C。在無引腳封裝220D，該底腳先前包括的段B被垂直柱182D和182E包含段A所取代。
圖15C示出了底腳USMP封裝220E和無引腳封裝220F包括根據本發明所製造包括獨立晶片墊，具體而言，其中晶片墊181D包括段C被塑料196D或196E將各邊膠封。
圖15D示出了根據本發明所製造的功率USMP封裝的兩個變體。在底腳功率封裝220G，一半導體晶片190A包括一黏著於暴露晶片墊上面被塑料196C所膠封的功率元件，帶有一導電晶片附著191A。接合銲線195A電性連接半導體晶片190A的金屬化表面到懸臂181A並通過垂直柱182A到底腳183H。暴露晶片墊180A和散熱墊180C，和底腳183J一起，同時提供電和熱的傳導。塑料196C橫向延伸從Y3到Y9，與Y0和Y3間的塑料被去除從散熱墊180C來提高對流冷卻。
在圖15D中還示出功率封裝220H包括在段C黏著於隔離晶片墊181E上面且被塑料196C膠封的半導體晶片190A。熱能橫向流動通過隔離晶片墊181E到暴露晶片墊181F並通過垂直柱182F到達底腳183H。藉由對流從散熱墊181F的表面以及藉由熱傳導透過底腳183K到PCB以這種方式將熱移除。
雖然本文所揭露的USMP工藝能夠製造帶有晶片墊和底腳本質上為共平面的表面黏著封裝，該工藝也能夠生產引腳封裝對於通孔或表面黏著PCB裝配的能力。在這種封裝該懸臂段C便於引腳從塑料的 中心突出且不與暴露晶片墊的背面共平面。圖15E說明了一個引腳封裝的實施，其中懸臂181H從塑料196C突出為一從Y9到Y20延伸的長度。在製造封裝220J的過程中，背面光罩層有一延伸貫穿段C的開口而該正面光罩層延伸貫穿段C，其結果是，該金屬片只有從段C的背面被蝕刻。結果懸臂181H的底面與晶片墊180A的底面、散熱墊180C或散熱墊底腳183J不共平面。以USMP工藝的這種方式可用於生產引腳封裝如TO-220，但不用機械沖壓可消除所有的機械應力。
該USMP工藝也可以用來代替鷗翼式封裝而完全消除了對於不精確的機械引腳彎曲的需要。一個USMP替換鷗翼式功率封裝220K的例子示於圖15F，其中懸臂181L從Y9延伸超出塑料196C到Y11。超出Y11為垂直柱182L包括段A連接到底腳183L並延伸至Y12。不同於傳統的鷗翼式封裝，從Y9到Y11的懸臂長度沒有被以確保機械引腳彎曲夾具的需要所限制。此外，由於它們皆從相同的銅件所構成沒有任何機械彎曲或沖壓，所以該底腳183L的底部表面與晶片墊180A和底腳183L的底面本質上是共平面的。沒有傳統的引腳彎曲工藝可以確保為共平面。而在本實施例所示的散熱墊180C位於封裝的一個邊緣上和引腳181L的另一邊上，引腳可存在於封裝的兩個、三個或四個邊，有或沒有散熱墊可根據需要來決定。
先前所示出的剖面圖顯示代表取得於切割線穿過以及在平行於導電引腳中的剖面圖。圖16示出的剖面圖為取得於多個切割線平行於封裝的邊並垂直於該導電引腳。該立體圖示出各個被示出的斷面的位置，其中晶片墊209藉由間隔208包括間隙從懸臂205A和205B被隔開。懸臂205A和205B包括段C連接到垂直柱203A和203B包括段A，它 們反過來連接到底腳201A和201B，其藉由空隙202被橫向隔開。垂直表面210定義了封裝的塑料橫向延伸，其中所有在垂直表面210的正面是被暴露而其背後是被膠封。
剖面Y1-Y1'示出該切割線穿過底腳201A和201B被空隙202所隔開。在垂直表面210的平面中，剖面Y2-Y2'示出該切割線穿過垂直柱203A和203B被塑料204、202所隔開，垂直表面210的背後平面，剖面Y3-Y3'示出該切割線穿過懸臂205A和205B被塑料204所隔開。在懸臂205A或205B的端部間隙208和晶片墊209之間，剖面Y4-Y4'只示出塑料204的存在。
USMP封裝特徵 使用本文所揭露的USMP製造順序可以製造多種封裝類型和不同的封裝特徵。而USMP封裝的內部結構可能會發生變化，藉由USMP工藝製造該外部封裝特徵與PCB裝配相關的可以識別並分成幾個大分類，亦即：●具有暴露側壁的底腳表面黏著封裝；●具有無暴露側壁的底腳表面黏著封裝；●無引腳表面黏著封裝；●具有直引腳的引腳通孔封裝；●引腳表面黏著(即鷗翼式)封裝(沒有引腳彎曲)；●散熱墊功率表面可黏著封裝；●上述的各項組合；雖然上述的引腳封裝還可以利用引腳彎曲和成形步驟來製造傳統的鷗翼形引腳，這樣做沒有任何好處，如上述的各種USMP選項在成效上和可製造性皆優於機械彎曲引腳。
圖17A示出帶有暴露側壁底腳表面黏著封裝的立體、縱向、側視以及底面視圖。在立體圖250中，塑料封裝251包括至少一個導電引腳252從封裝主體突出與封裝的底部為共平面。此底腳包括銅用可焊金屬如錫、銀、鈀、鎳等加以電鍍被用於焊接該封裝到一PCB，並與波峰焊接和焊料回焊裝配相兼容。
在一底腳封裝的波峰焊接裝配中，於封裝被粘貼或黏合至PCB後焊料從上方被應用。該焊料以熔融形式塗覆於該封裝和PCB但只附著到金屬表面上，即該暴露底腳252以及還可能到暴露側壁253。在波峰焊接裝配中，元件的放置之前沒有焊料被應用於底腳252的下方。由此產生的焊接使用自動光學檢測方法用來確定一個已完成合適的焊接件是容易查驗已實現的焊料黏附，由此產生的焊料是容易核查。
在圖17A中所示的底腳封裝還兼容於使用焊料回焊裝配加工。在焊料回焊裝配中，元件放置之前焊料被塗覆到PCB上並被熔化到位。然後，將該封裝放在硬化的焊料之上並用黏著劑或機械支撐固定於PCB上，而該PCB通常在一個緩慢移動的傳送帶上被送進熔爐或烤箱中。當PCB通過時該烤箱的溫度被選擇為足夠的溫度用來重新熔化PCB上的焊料。然後該熔化的焊料以液體的形式附著到封裝的導電底腳252，並可能藉由表面張力的作用潤濕到該底腳的側面。因為該焊料，在元件放置前被熔化於該PCB上，第二次熔化，該處理被稱為焊料的“回焊”裝配加工。回焊PCB裝配較慢且涉及比波峰焊接裝配更昂貴的生產設備。一般波峰焊接裝配要求X射線檢查以確認焊接的品質。
該底腳USMP封裝的獨特性是在於它是波峰焊接與回焊焊接相兼容的。明確地，該封裝是適合波峰焊接，因為該焊料容易在底腳252 上和部分的垂直側壁253上流動，然而，如底面視圖所示，顯而易見的是底腳252包括一個導體大於塑料251突出在外。這個大金屬墊被暴露於封裝的底面，具有一比現今無引腳封裝諸如QFN或DFN相等或更大的總金屬面積，為可靠的焊料回焊黏附提供了一種足夠的面積。以適當的PCB設計，焊料於回焊時也可以通過表面張力於底腳252的頂面和兩側上達到重新分佈，甚至於回焊裝配線中便利於光學檢測。
圖17B示出了一底腳表面黏著封裝的立體、縱向、側視與底面視圖。在立體圖260中，塑料封裝261包括至少一個導電底腳262從封裝主體突出與封裝的底部為共平面，但不包括為焊料潤濕到其上的金屬垂直側壁。如同先前所描述的封裝，該底腳封裝的這個變體可裝配到PCB上使用波峰焊接或回焊焊接。
不論垂直導電側壁於特定PCB組裝廠是否有益或是一個偏好的問題。消除了該垂直導電側壁可以降低封裝的底腳和任何暴露連接槓間意外短路的風險，但用適當的設計規則，該風險可以完全被緩解。一暴露垂直側壁的優點是它為焊接提供了額外的面積且很容易藉由光學檢查被確認，但只有底腳封裝的適當加工可以可靠地生產相同的效果。因此，在本質上，該底腳封裝的兩個版本間沒有區別。整個應用於該底腳封裝的其餘部分說明將描繪封裝具有暴露的垂直側壁，但應被理解的是，若有需要則非暴露的側壁版本可以被取代。
圖17C示出了一無引腳表面黏著封裝的立體、縱向、側視和底面視圖。在立體圖270中，塑料封裝271沒有導電底腳或引腳從封裝主體突出以及沒有用於焊料可靠地貼附於其上的金屬。該垂直導電側壁273，而焊接不足以確保使用波峰焊裝配的可焊性。所以不像該先前所 描述的底腳封裝，該USMP封裝的該變體只可被裝配到使用焊料回焊的PCB上。這個圖形的關鍵點是該USMP加工能夠確切的重複製造現有無引腳封裝如QFN和DFN使用相同USMP製造程序能夠製造波峰焊接底腳封裝甚至能夠製造通孔引腳封裝，因此該封裝的綽號為“通用”。
該USMP製造無引腳封裝的變體的立體、縱向、側視和底面視圖被示於圖17D。在這個版本中，示出於立體圖276中，該無引腳平台墊包括只有一個底腳277而不是整個導電柱，以至於該暴露垂直側壁是被底腳277的垂直側壁所取代包括在整個塑料271在內除了其側壁和底部邊緣。該變型的底面視圖與先前說明的底腳275是相同。在圖17E所示的為另一替代實施例，底腳279從塑料主體271的邊緣插入，並在封裝側壁沒有金屬出現如於立體圖278所描繪。
使用該USMP方法所製造引腳封裝的一個例子示於圖18A中包括立體圖、縱向、側視和底面視圖。雖然該封裝製造所使用的是USMP加工所設計用於製造表面黏著封裝，於立體圖280中所示出的封裝是一個用於通孔PCB裝配而非用於表面黏著所設計的引腳封裝。如同這樣從封裝主體281突出的引腳286，靠近塑料封裝的主體的中心，而不與該封裝的底面共平面。該引腳286的陰影或光學“投影”287在平面上藉由塑料281底部所定義被示出以闡明該引腳的三維位置。
為了完整起見，該USMP加工可用於製造“引腳表面黏著封裝”形狀類似於鷗翼式封裝但無需任何引腳彎曲。這種類型的封裝被示出於圖18B的立體圖290。包含從塑料體291突出的金屬引腳296並且與垂直柱293相交被連接到底腳292。底腳292與該封裝和塑料291的底部為精確的共平面，因為在製造該引腳時不涉及彎曲。該引腳296的陰影 或光學“投影”297在與塑料291和底腳292的底面相同的平面上被示出以闡明該引腳元件的三維位置。
該USMP加工也能夠製造散熱墊用於功率封裝。在圖18C的立體圖300中，從塑料301突出的厚金屬散熱墊303以便於提高熱傳導到該PCB以及增強對流到空氣中。如圖所示，厚金屬散熱墊303是附屬於底腳302以提供波峰焊接兼容性，傳統製造散熱墊所沒有提供的一特點。底腳302可以位於沿著散熱墊303的一個邊緣，如圖所示，或者可以沿著其週圍的全部或其中一部份來外接散熱墊303。
總之，可用該USMP加工來製造的各種封裝的可見元件包括在圖9A到圖9D中先前所描述的幾何元素。具體來說，在底腳封裝只有該底腳突出於該封裝塑料以外，在引腳封裝中該懸臂從塑料突出，在功率封裝中該整個垂直柱突出於該封裝主體以外，而在無引腳封裝中沒有金屬大幅延伸超過塑料的外部邊緣。
USMP所製造底腳封裝的內部結構 為了證明USMP加工的通用性來製造各式各樣的封裝，經由剖面圖是有利於用來說明示例的封裝內部結構。在非對稱的封裝如底腳DPAK或一底腳DFN，在縱向的剖面，即，橫切該引腳，將不同於其橫向的剖面圖。在一四邊封裝中，該剖面通常為對稱於縱向和橫向方向之間沒有區別，除了可能在該方向上的封裝長度。
圖19A包括暴露和隔離晶片墊USMP導線架在該縱向封裝方向的剖面圖，特別是一條沿著切線通過晶片墊連接的底腳和分離的底腳。該導線架的剖面圖是“非對稱”相對於一條假想的中心線，因為該導線架的特徵在封裝的中心的相對兩側不是鏡像，即，該左側和該右側是不 同的。代表切線A-A'的剖面圖340A示出的暴露晶片墊封裝，其中晶片墊351A連接到底腳352A在一側邊而懸臂353A、垂直柱354A和底腳352B形成一Z形導體和底腳不被電性連接至晶片墊351A。塑料膠封導線架和半導體晶片(未示出)包括一上半部350A和一下半部350B用以形成一個無空隙的均勻膠封。該塑料350B的下邊緣與底腳352A和352B、垂直柱354A以及暴露晶片墊351A的底面為共平面。在切線C-C'的剖面340C表示暴露晶片墊351A是由隔離晶片墊353A包括導線架的懸臂部分所取代。
圖19B包括暴露和隔離晶片墊USMP導線架的剖面圖，特別是沿著一條對稱切線通過晶片墊和連接槓。在切線B-B'的剖面340B中表示暴露晶片墊351A包括連接槓353C和353D包括導線架的懸臂部，被塑料350A和350B所包圍。該連接槓353C和353D的側邊邊緣不突出於該塑料封裝主體以外。該塑料350B的下邊緣與該暴露晶片墊351A的底面為共平面。在切線D-D'的剖面340D中表示，隔離晶片墊353E包括該導線架穿過整個塑料主體的一懸臂部分。由於該隔離分的晶片墊與連接槓合併，在此剖面它們是無法區分的。
圖19C包括暴露和隔離晶片墊USMP導線架的剖面圖，特別是沿著一條對稱切線穿過晶片墊連接底腳。在切線E-E'的剖面340E表示暴露晶片墊351A在封裝相對的兩側連接至底腳352A和352B，並被塑料350A膠封在其上表面上。在切線F-F'的剖面340F表示隔離晶片墊353F在封裝的相對兩側連接到底腳352A和352B，且上面350A以及下面350B被塑料所膠封。
圖19D包括用於功率封裝暴露晶片墊USMP導線架的剖面圖， 特別是表示一切線穿過散熱墊和底腳。在切線G-G'的剖面340G中表示暴露晶片墊351A延伸超出膠封塑料350A外以形成散熱墊355。底腳352A被連接到散熱墊355以促進波峰焊接能力。在另一邊緣，懸臂353A、垂直柱354A和底腳352B形成一Z形導體且底腳不連接電性到晶片墊351A。塑料膠封該導線架和半導體晶片(未示出)，包括上半部350A和下半部350B以形成一無空隙的均勻膠封。在H-H'切線的剖面340H表示暴露晶片墊351A連接到懸臂353G、垂直柱354B和底腳352B。懸臂353G坐落於塑料350B的上方。該塑料350B的底面邊緣與底腳352A和352B、暴露晶片墊351A以及散熱墊355的底面邊緣是共平面。
圖19E包括一個暴露晶片墊USMP導線架沿著一條切線穿過散熱墊和連接槓的剖面圖。在切線J-J'的剖面340J表示暴露晶片墊351A連接到散熱墊355和底腳352A，而在相對的邊緣懸臂353D坐落在塑料350B的上方橫向延伸到塑料350A和350B的邊緣。
圖19F包括暴露和隔離晶片墊USMP導線架沿著一條對稱切線穿過底腳沒有連接到晶片墊的剖面圖。具體而言，在切線K-K'的剖面340K表示，一Z形導體和底腳包括懸臂353A、垂直柱354A以及底腳352A位於與暴露晶片墊351A相鄰但電性被隔開。對稱的，該封裝的相對邊緣包括另一個彼此電性分離的Z形導體和底腳，包括懸臂353B、垂直柱354B以及底腳352B。塑料膠封導線架和半導體晶片(未示出)，其包括上半部350A和下半部350B以形成無空隙的均勻膠封。塑料350B的底面邊緣與底腳352A和352B並與被塑料350A和350B四面包圍的隔離晶片墊353H包括一懸臂的底面邊緣共平面。諸如這類晶片墊353H從該封裝的背面以及從任何相鄰底腳的電性是被隔開的。
圖19G包括暴露和隔離晶片墊USMP導線架的剖面圖，特別是沿著一條稱切割線穿過晶片墊不橫切底腳或連接槓。例如，代表切線M-M'的剖面340M說明了被塑料350A和350B所包圍的晶片墊351A而代表切線N-N'的剖面340N說明了被塑料350A和350B所包圍隔離晶片墊353H。
圖19H包括暴露晶片墊USMP導線架沿著一對稱切線穿過雙晶片墊有和沒有連接槓的剖面圖。代表切線Q-Q'的剖面340Q說明了兩個晶片墊，特別是被塑料350A和350B所包圍的暴露晶片墊351A和351B。在切線P-P'的剖面340P中表示，該兩個晶片墊連接到懸臂連接槓延伸到該塑料主體的邊緣，特別是其中暴露晶片墊351A連接到連接槓353C且晶片墊351B連接到連接槓353D。
圖19I包括隔離晶片墊USMP導線架沿著一對稱切線穿過雙晶片墊有和沒有連接槓的剖視圖。表示切線S-S'的剖面340S說明了兩個晶片墊，特別是被塑料350A和350B所包圍的隔離晶片墊353J和353K。在切線R-R'的剖面340R表示兩個晶片墊連接到懸臂連接槓延伸至塑料主體的邊緣，但由於懸臂連結和隔離晶片墊是由相同的懸臂所形成的，它們在圖中是沒有區別的。
圖19J包括混合著隔離和暴露晶片墊USMP導線架沿著一對稱切線穿過雙晶片墊有和沒有連接槓的剖面圖。表示切線U-U'的剖面340U說明了兩個晶片墊，特別是被塑料350A和350B所包圍的暴露晶片墊351A和隔離晶片墊353K。在切線T-T'的剖面340T代表該兩個晶片墊連接至連接槓延伸至塑料主體的邊緣。如圖所示，暴露晶片墊351A連接到連接槓353C包括懸臂。隔離晶片墊353K同樣的連接至一懸臂連接槓， 但由於晶片墊是由相同的懸臂所形成，該隔離晶片墊和連接槓在圖中是沒有區別的。
圖19K包括雙隔離晶片墊USMP導線架的剖面視圖340V，特別是描繪對稱切線V-V'穿過隔離雙晶片墊353L和353M，相對應的垂直柱354A和354B，以及相對應的晶片墊連接至底腳352A和352B。
最後圖19L示出一Z形導體和底腳未被連接到一晶片墊包括一懸臂部分353A用於銲線接合、垂直柱354A和一底腳352B的剖面和底面視圖。從底面和剖面兩視圖在封裝背面的暴露金屬包括一部分重疊塑料350A和另一部分突出超過塑料的邊緣外。於本揭露隨後的圖中，該Z形導體和底腳將被表示為一個陰影底腳描繪從該封裝的底部連接可看見的一部份和一細線延伸代表著位於塑料350A內部的懸臂部分以及從封裝的外部無法辨別，從封裝的底部是看不見的，除了藉由使用X射線檢查。長虛線的部分是避免後來的插圖可能未按比例的情況，不過也可就單純來提醒閱讀者該方型的底腳是Z形導體的一部分。
雙USMP底腳封裝的例子 接下來的圖示描繪了各種可用本文所揭露的USMP加工和方法來製造雙邊封裝結構。一個雙封裝是一封裝其中引腳或底腳是存在於封裝對立的兩邊。雙封裝可以是正方形或矩形。在一矩形封裝，較長的尺寸被稱為封裝的縱向不論它是否有連接，即引腳或底腳，在那些邊緣或垂直於那些邊的邊緣上。該繪圖一般包括一該封裝的立體圖和兩個底面視圖說明-一為使用暴露晶片墊，另一為包括一隔離版本的相同封裝。在大多數情況下暴露晶片墊和隔離版本的立體圖是相同的。
從上一章節中相關剖面切線被標識於底面視圖以用來明確識 別每個封裝的結構。此外，使用該USMP加工的任何底腳雙邊封裝可以被轉換成一個雙邊無引腳封裝，即沒有底腳延伸超出塑料主體的邊緣外一DFN等效底面積，簡單地藉由直線雷射切割將金屬去除，對於該相同的區域和邊緣被用來定義塑料去除。為簡潔起見，接下來的雙封裝的USMP無引腳版本將被排除於圖之外。
圖20A至圖31示出了由頂面和底面和在某些情況下由立體圖所描繪可用於本文所揭露USMP方法和設備來製造單晶片以及多晶片封裝的極其多樣化範圍。對於單晶片墊封裝被標記的剖面圖對應於圖19A至圖19G(即，切線A-A'、B-B'...N-N')中所示類似地標記被詳細說明其剖面構造，且對於多晶片墊封裝該被標記的剖面圖對應於圖19H至19K(即，切線P-P'、Q-Q'...V-V')所示類似地標記被詳細說明其剖面結構，以及在圖24C至圖24J(即，切線W1-W1'、W2-W2'...Z4-Z4')。一Z形導體和底腳的頂面和剖面圖詳細的比較也包括在圖19L中。
被包括的繪圖是各種USMP所製作的封裝及其元素的示意圖，而非尺寸精確的CAD圖。雖然一般繪圖的尺寸主要是精確地，在許多情況下，該確切的尺寸不是正好一致，例如該Z形導體和底腳的懸臂段其長度可能比藉由底面視圖的圖所描繪的要長。如這些繪圖主要在用於說明USMP元素成分，例如一封裝的晶片墊、底腳或引腳、Z形導體、懸臂的延伸和沒有限制的連接槓。它將是本領域技術人員眾所皆知的該尺寸可被增加或減少，而不影響由USMP製造工藝可能造成的一般特徵。
如圖所示，圖20A包括單晶片墊2-底腳USMP370封裝的各種視圖顯示與單晶片墊或暴露晶片墊為相兼容。這樣的封裝是對於具有兩 個電性連接的封裝元件諸如半導體二極體包括PN、齊納和肖特基二極體、瞬態電壓抑制器、電壓箝制、限流器，以及其它二端元件是有用的。如所示該底腳封裝包括塑料371、底腳372和寬底腳373。連接槓374和該封裝底腳連接到矩陣排列的導線架，於製造期間保持封裝在固定位置中。
在左下方的圖示中，為了要最大化該可用晶片尺寸並降低封裝的熱阻，暴露晶片墊376被連接到寬底腳373如沿切割線A-A'所描繪並示出於先前的圖19A中。在先前圖19B所示出沿切線B-B'的剖面圖是描繪相對應在垂直於切線A-A'連接槓連接的剖面圖。類似地，在右下角的圖示中，為了要最大化該晶片尺寸，寬底腳373被連接到隔離晶片墊377，如沿切線C-C'和沿連接槓切線D-D'所描繪分別示於相對應於先前圖19A和圖19B剖面圖中。而隔離封裝中於隔離晶片墊封裝的熱阻是不會低於暴露晶片版本，大量的熱傳導流過該懸臂晶片墊，向下傳到晶片墊連接的底腳，並進入該PCB。
以往單晶片墊2-底腳USMP380的一種變型被示於圖20B，其中該第二隔離底腳382被製造成和晶片墊連接底腳383一樣寬。該剖面相同於先前示出。圖20C更進一步藉由在封裝的三邊上延伸該晶片墊連接底腳，藉由該三邊底腳設計消除該連接槓以用來延伸該封裝的最大化晶片尺寸。例如，在示於左下示圖的暴露晶片墊版本中，暴露晶片墊396連接到在三邊的底腳393。
雖然由切線A-A'所描述的縱向剖面圖跟以前的版本維持不變，則橫向剖面圖是不同的，如先前所示圖19C的橫向剖面圖表示沿切線E-E'所描繪的。同樣地，相同封裝的隔離晶片墊版本示於右下繪圖，其 中三邊底腳393連接至隔離晶片墊397。雖然在先前圖19A的剖面圖示出沿著切線C-C'所描繪的該縱向剖面圖仍保持與現有的版本不變，但橫向剖面圖則不同，和代表沿著切線F-F'由圖19C先前示出相應的剖面圖所描一樣。在相同2-底腳封裝的另一實施例中該三邊底腳是與一寬底腳402相結合如圖20D的繪圖所示。
上述帶有兩個電性連接的USMP底腳封裝其尺寸大小可依據電流額定值和被封裝產品的晶片尺寸來調整。對於大面積的晶片傳導較高電流、多個接合銲線，覆晶封裝或銅銲夾引腳可被用來將該晶片的頂面接通到其他的連接。對於預期消散大量熱的元件，該暴露晶片墊版本是首選，因為其更低的熱阻及更好的散熱能力。
圖21A包括單晶片墊3-底腳USMP 410與隔離或暴露晶片墊兼容的各種視圖。這樣的封裝對於帶有三個電性連接的封裝元件如雙極電晶體、小信號MOSFET、JFET、功率MOSFET、高電壓的MOSFET，三端穩壓器ICs、低壓差線性穩壓器或LDO以及並聯式穩壓器、或任何三個終端元件是非常有用只要他不呈現過多的熱量產生。高功率元件如閘流管和IGBT通常需要一個帶有散熱墊的功率封裝，因此對於使用該特定類型底腳USMP不適合。
如顯示該底腳封裝包括塑料411、底腳412A和412B寬底腳413。連接槓414和該封裝底腳連接到矩陣排列的導線架，在製造期間保持封裝在固定位置中。在左下方的圖示中，為了要最大化該可用晶片尺寸，並降低該封裝的熱阻，暴露晶片墊416被連接到寬底腳413如沿切線A-A'所描繪並在先前圖19A所示。在先前圖19B所示出沿切線B-B'的剖面圖是描繪相對應在垂直於切線A-A'連接槓連接的剖面。類似地， 在右下角的圖示中，為了要最大化該晶片尺寸，寬底腳413被連接到隔離晶片墊417如沿著切線C-C'所描繪並在先前的圖19A顯示，且沿著連接槓切線D-D'如先前在圖19B所示。而該隔離晶片墊封裝的熱阻不會低於暴露晶片墊版本，大量的熱傳導流過該懸臂晶片墊，向下傳到連接於晶片墊的底腳，並進入PCB。
用一三邊底腳如USMP 420來達成一個改進的熱效能在圖21B中所示。如圖所示，該封裝的最大晶片尺寸藉由延伸該晶片墊到封裝邊緣來擴大，從而消除了連接槓並連接該晶片墊至封裝三邊的底腳。例如在左下圖中所示的該暴露晶片墊版本，暴露晶片墊426連接到在三邊的底腳423。
雖然該晶片墊426的長度沿切線A-A'在先前的圖19A中所示跟先前的版本維持不變，該晶片墊426的寬度沿切線E-E'在圖19C中所描繪的是更大的，即，更寬。同樣地，相同封裝的隔離晶片墊版本於右下圖中被示出，其中三邊底腳423連接至隔離晶片墊427。雖然該晶片墊427的長度沿著切線C-C'與一相應的剖面示於圖19A跟先前的版本維持不變，該晶片墊427的寬在圖19C中沿著切線F-F'所描述是更大，即，更寬的。
在較高的功率層級，一散熱墊被要求進一步改善熱傳導和對流冷卻。例如，圖21C示出了帶有散熱墊438的3-底腳單晶片墊功率USMP 430。該封裝包括四個底腳，即432A、432B、432C和433；帶有散熱墊438和連接槓434的暴露晶片墊436。為了與傳統的DPAK和D2PAK設計一致，中心底腳432B的電性與暴露晶片墊短路在一起如先前圖19D所示相應剖面圖中沿著切線H-H'所描述的一樣。底腳432A和432C電 性隔離於晶片墊436如沿切線G-G'藉由先前的圖19D所示對應橫向剖面圖中所描繪的一樣，帶有一個電極通常被用來作為一個閘極信號以及其它作為高電流連接，例如功率MOSFET的源極連接。為了容納更多額外的接合銲線應用於高電流傳導，懸臂439C連接到底腳432C比其相應的底腳更寬。同樣的，懸臂439A比其相應的底腳432A更寬。底腳USMP功率封裝的一個獨特功能如所揭露的是增加散熱墊連接至底腳433，使DPAK的裝配能夠用波峰焊接。示於圖21D為功率封裝的變體440，該中心底腳可被連接槓444B所取代藉由先前圖19E所示的對應剖面中沿切線J-J'所描繪。
對於更高針腳數雙邊封裝應用不同。帶有4至8電性連接的封裝通常包含線性IC、功率IC、介面IC以及甚至是雙MOSFET，例如一個N-渠道和一個P-渠道功率MOSFET。例如，圖22A說明一單晶片墊4-底腳USMP 500包括塑料主體501、底腳502A至502D以及連接槓504。該底腳封裝可使用一暴露晶片墊506來實現如先前圖19F、圖19B和圖19C藉由對應的剖視圖分別示於沿著橫向切線K-K'所描述以及縱向切線B-B'和M-M'所描述。該底腳封裝也可使用如先前圖19F、圖19B和圖19G分別示於沿橫向切線L-L'所描述和沿縱向切線D-D'和N-N'所描述的單隔離晶片墊507來實現。
術語“橫向”和“縱向”都是垂直方向的任意描述，且不在用於限制或限定本發明的意思。一般來說，術語“長度”指的是任何較長方向但不應被解釋為限制為封裝結構的靈活性在導線架相關的方向以及塑料型狀或在封裝較長或較短邊緣底腳的數目以便作為底腳到底腳的間距和底腳到角落的間距設計規則被保持。為了允許底腳對底腳的間 距，即為節距從一底腳的中心到其相鄰底腳的中心，取決於在PCB工廠黏著該USMP的能力而不是在其製造上。
底腳間的節距可依要求而有所不同，一般採用現今鷗翼式引腳封裝所使用的工業標準引腳節距值。共同的中心至中心的節距尺寸可包括0.2mm、0.35mm、0.4mm、0.45mm，0.5mm、0.8mm、1.0mm、1.27mm和1.5mm。在某些情況下，例如在高電壓應用，一個較大的尺寸可被實現，不是藉由引入新的節距，而是藉由從封裝一標準節距尺寸省略一底腳，同時保持該封裝底腳的其餘部分。例如，一個USMP製造底腳封裝具有0.45mm節距的一標準底腳可以藉由從封裝省略一底腳來達成一0.9mm的節距。
圖22B示出一單晶片墊6-底腳USMP 510包括塑料主體511、底腳512A到512F以及連接槓514。該底腳封裝可使用一暴露晶片墊516被實現如沿橫向切線K-K'所描述以及縱向切線B-B'和M-M'所描繪分別藉由於先前圖19F、圖19B和圖19G對應的剖視圖所示，或帶有一隔離晶片墊517所描述沿橫向切線L-L'和縱向切線D-D'和N-N'所描述亦示於先前相同的參考圖。
圖22C說明各種單晶片墊USMP帶有暴露晶片墊的底面視圖。一個8-底腳封裝可被實現如所示包括暴露晶片墊526如沿橫向切線K-K'和縱向切線B-B'和M-M'分別藉由先前圖19F、圖19B和圖19G示出對應的剖面圖所描述，帶有底腳522A到522H，或類似在12-底腳封裝包括暴露晶片墊536帶有底腳532A到532L。或在18-底腳封裝包括暴露晶片墊546帶有底腳542A到542R。在後者的情況下晶片墊依照封裝的長度成比例放大，可以使用一個以上的連接槓，例如連接槓544A和 544B。
圖22D說明了各種單晶片墊USMP帶有隔離晶片墊的底面視圖。一8-底腳封裝可以被實現如所示包括隔離晶片墊557沿橫向切線L-L'和縱向沿切線D-D'和N-N'分別藉由先前圖19F、圖19B和圖19G示出相應的剖面圖所描繪，帶有底腳552A到552H，或類似在12-底腳封裝包括隔離晶片墊567帶有底腳562A到562L，或在18-底腳封裝包括隔離晶片墊577帶有底腳572A到572R。如前所述，一個以上的連接槓可被用來穩定寬晶片墊，例如連接槓574A和574B。
在基於本揭露的USMP技術，封裝的寬度範圍可使用一般常用的製造工序簡單地藉由改變導線架設計來製造。例如一個16-底腳雙邊USMP可被用來實現無數的排列組合如不同尺寸的單或雙暴露、隔離或混合晶片墊和引腳輸出。圖23A說明了16-底腳USMP帶有單、雙暴露晶片墊的底面視圖。該單晶片墊示出於左圖，包括暴露晶片墊606帶有底腳602A到602P。沿橫向切線K-K'如藉由先前圖19F所示對應的剖面圖所描述。該底腳沒有連接到晶片墊。縱向結構示於沿切線B-B'通過連接槓604A和604B及沿著切線M-M'橫切僅暴露晶片墊606及塑料601分別與先前圖19B和圖19G示出相應的剖面圖一致。
圖23A的右側示出雙晶片墊的版本包括兩個晶片墊，即藉由連接槓614A保持晶片墊616A在固定位置上和藉由連接槓614B保持晶片墊616B在固定位置上。縱向結構沿著切線P-P'通過連接槓614A和614B和沿著切線Q-Q'僅橫切暴露晶片墊616及塑料611與先前圖19H示出相應的剖面圖兩者一致。而於銲線接合時暴露晶片墊可被機械地從下面所支撐，晶片墊616A和616B的中心最末端都沒有連接槓連接並在製造期 間很容易移動，特別是在塑模成型模制期間。為了防止此問題，該晶片墊可藉由垂直柱或是藉由懸臂被連接至任何一個底腳。晶片墊連接至底腳的各種組合示於後續的附圖。例如，在圖23B中的左側圖所示為雙晶片墊封裝，暴露晶片墊626A藉由連接槓624以及晶片墊連接至引腳622F來保持其在固定位置上。暴露晶片墊626B藉由連接槓624B以及晶片墊連接至底腳622B，622C和622D來保持其在固定位置上，也用作一電性連接和一導熱路徑。
當引腳被連接到晶片墊時，一個封裝最大數量的電性連接被減少。例如，雖然圖23A所示的雙晶片墊設計擁有16個不同的底腳，它提供了18個電性連接，因為晶片墊616A和616B可以透過PCB將電性連接至晶片墊下方。與此相反，雖然圖23B的左側示圖也擁有16個不同的底腳，它只提供14不同的電性連接，因為底腳622B、622C、622D和622F對該晶片墊的電性是短路。
在圖23B的右側示圖中，四底腳已經合併成一個長底腳632Z，而晶片墊連接至底腳632A到632D保持獨立。由此產生的封裝整合兩個低熱阻晶片墊636A和636B進入到13個不同的底腳包括只有10個獨立的電性連接。由於超寬底腳632Z，於波峰焊接暴露晶片墊636A之後，比暴露晶片墊636B有能力承載更高的電流和略多的熱能。
晶片墊連接至底腳也可以採用USMP製造多腳封裝具有隔離晶片墊，不同之處在於在導線架設計必須特別注意在銲線接合和塑模成型時確保穩定性。具有雙隔離晶片墊16-底腳USMP的實例被示於圖23C的底面視圖。在左側的圖示隔離晶片墊647A藉由連接槓644A和644B和晶片墊連接至底腳642E，642F和642G來穩定。如沿橫向切線C-C' 或由圖19A的剖面圖所描述。該底腳連接至帶有相應懸臂段642E，642F和642G的晶片墊647A。同樣的，懸臂段649M連接底腳642M到隔離晶片墊647B，連同連接槓644C和644D一起穩定隔離晶片墊647B。由此產生的USMP有16個不同的底腳支持多達14個不同的電性連接。
如圖23C的右側圖示，為了增加其穩定性可以利用相對的底腳如沿橫向切線F-F'所描繪並由圖19C其相應的剖面圖示出，其中底腳652D和連接懸臂659D、底腳652M和連接懸臂659M以及連接槓654B一起形成一個三角形來支撐隔離晶片墊657B。同樣的概念被用於隔離分離晶片墊657A包括晶片墊連接至寬底腳652Z，相對底腳652L由懸臂段659L連接至該晶片墊，與連接槓654A一起穩定隔離晶片墊657A。寬底腳652Z和652Y被設計用來容納一個垂直整合功率元件，諸如功率MOSFET，其中底腳652Z和652L一起傳導該晶片背面的汲極電流和熱，而底腳652Y支持接合於該晶片的頂面高電流源極所需的多個接合銲線。
上述概念用於隔離和暴露晶片墊可與雙晶片墊封裝組合，如那些示於圖23D中16-底腳USMP的底面視圖。在左側示圖，暴露晶片墊666被連接到帶有垂直柱669L的底腳662L及藉由連接槓664A。帶有連接懸臂669D的底腳662D、帶有連接懸臂669M的相對底腳662M以及連接槓664B一起形成一個三角形來支撐隔離晶片墊667。該USMP包括16個不同的底腳支持15個不同的電性連接。
在圖23D的右側示圖，暴露晶片墊676延伸超出塑料671以形成寬底腳672Z。藉由合併寬底腳672Z與晶片墊676並消除晶片墊內塑料671所需的空隙，來增加該晶片最大尺寸允許更低電阻元件被封裝。 寬底腳672Y被定位在封裝的對側是為了便於使用高電流連接多個接合銲線。
另一個考慮因素是在PCB上暴露晶片墊之間的最小容許間隙。一些印刷電路板製造商限制PCB平台墊之間的最小允許空間特別是對於不適合光學檢查的晶片墊貼附元件。這個問題對於雙晶片墊封裝的可是特別有問題。一種解決方案是在擺放該晶片附著位置的雙晶片墊給予一足夠的距離而該距離是極不可能造成電性短路的並且不限制該晶片最大可用的晶片尺寸。如圖24A的左側示圖，暴露晶片墊686A和686B之間的空間可以藉由分開的暴露晶片墊以及未使用懸臂延伸689A和689B的空間來增加。
如以這種方式沿縱向切線W1-W1'和W2-W2'所標識的距離被增大而不會犧牲該最大晶片尺寸。縱向切線W1-W1'和W2-W2'的結構如圖24C的剖面圖所示。其中暴露晶片墊686A被緊連於懸臂延伸689A跨越了它和其它暴露晶片墊間之中間空隙的一部分。類似懸臂延伸689B跨越暴露晶片墊686B和暴露晶片墊686A間的中間空隙的一部分。這些變化的結果增加了塑料681的寬度，並降低PCB短路的風險。
如圖24A的右側圖所示，該底腳692E到692P之間的空間以及晶片墊696也可以藉由圍繞暴露晶片墊696A的三邊、藉由在縱向的懸臂延伸699A和藉由在橫向的懸臂延伸699C以相同的方法來增加。暴露晶片墊696B和與其相鄰底腳之間的空間，即底腳692A到692D和692M到692P，可以藉由圍繞暴露晶片墊696B、藉由在縱向的懸臂延伸699B以及藉由在橫向的懸臂延伸699D以相同的方式來增加如沿橫向切線X1-X1'所描述。在圖24E的剖面圖示出橫向切線X1-X1'的結構，其 中懸臂延伸719C增加該塑料711的寬度和減小PCB短路的危險。
圖24B的左側圖示出了懸臂延伸可以是不對稱的，其中，連接到暴露晶片墊706A的懸臂延伸709A是具有一長度較短於連接到暴露晶片墊706B的懸臂延伸709B。為了支持其更大的長度，懸臂延伸709B連接到帶有底腳702M的懸臂橋709C。在圖24B中的切線W1-W1'和W2-W2'的結構是描述在圖24C的剖面圖中，除了懸臂延伸709A和709B的長度，所指的是藉由在圖24C中切線W2-W2'剖面相應懸臂延伸689A和689B。沒有被調整為不同的長度。
在一替代實施例示於圖24B的右圖，加強懸臂延伸719A和719C圍繞暴露晶片墊716A的三邊。暴露晶片墊716B被懸臂延伸719B所圍繞如沿橫向切線X2-X2'示於圖24E剖面以及示於圖24D的縱向切線W3-W3'和W4-W4'。在兩圖中暴露晶片墊716B到該最近的導體，或到底腳712J及712G或到該其它暴露晶片墊716A的距離，大幅增加和塑料711的寬度顯著的增寬。
在一替代實施例中，只有一個晶片墊在尺寸上被減小其它保持不變。此方法的實例示於24F，其中在剖面W2-W2'暴露晶片墊686A保持不變而暴露晶片墊686B在尺寸上被減小並在一邊緣被連接至懸臂延伸698B增加塑料681的寬度。在剖面W4-W4'暴露晶片墊716A保持不變而暴露晶片墊716B尺寸被減小並被懸臂延伸719B所包圍增加該塑料711的寬度。
USMP製造的雙封裝也可包括懸臂延伸的使用同時涉及本文中懸臂相互連接、懸臂樑或懸臂樑相互連接，用以提高銲線接合和封裝到晶片相互連接。懸臂樑相互連接以便改接入到IC難以觸及的部分、 繞過接合角度的限制、減化接合銲線的長度並減少雜散電感和寄生電阻。懸臂樑相互連接的實例在圖25A中示出於16-底腳USMP整合暴露和隔離晶片墊帶有隔離懸臂延伸的各種組合。
在左側的示圖中，懸臂延伸759A、759H、759I和759P圍繞晶片墊756，擴大可用銲線接合的位置以便於改善接合的角度。以這種方式，從半導體晶片的所有四個邊銲線接合可在雙邊封裝來實現，有利於一個雙邊封裝的產品，以往可能僅在四邊封裝。為了支持穩定的銲線接合及防止於製造中該隔離懸臂樑的錯位，該樑被固定在封裝中的至少兩個點。例如，懸臂樑759A藉由在一邊的連接槓754A來支撐並連接到在其另一端的底腳752A。以前並沒有可以接合從底腳752A直接接合到半導體晶片接合墊，因此可以從懸臂樑754A銲線接合達到位於鄰近晶片墊756的底部邊緣。
同樣，懸臂樑759H藉由在一邊的連接槓754B和藉由在另一端的底腳752H所支撐，懸臂樑759I在連接槓754C和底腳752I之間被支撐，以及懸臂樑759P在連接槓754D和底腳752P之間被支撐。切線V-V'標識該封裝寬度方向的結構，而切線Z1-Z1'和Y1-Y1'標識該縱向結構的橫斷並橫切過連接槓，如圖24G所描述包括懸臂樑延伸759H、暴露晶片墊756，和懸臂樑延伸759A。在切線Z1-Z1'，懸臂樑延伸759I從連接槓754C的剖面是難以區分，同樣類似懸臂樑延伸759P從連接槓754D的剖面是難以區分。示於圖19K的切線V-V'的剖面說明該雙懸臂樑結構的橫向剖面，其中懸臂延伸353L通過垂直柱354A連接到底腳352A，且懸臂延伸353M通過垂直柱354B連接到底腳352B。
在圖25A的右側示圖，隔離懸臂樑延伸769B在底腳762H和 762I間被支撐以及進一步由連接槓764B所支撐，以便於被黏著在暴露晶片墊766容易以接合銲線進入到任何半導體晶片(未示出)。雖然該識別元素號碼不同，切線F-F'的剖面結構描述於圖19C。為了便於提高熱傳導和最大化地提高晶片尺寸，晶片墊766被合併於底腳762Y和762Z。隔離晶片墊767在兩個部份被支撐-藉由懸臂橋769A被連接到底腳762N和藉由連接槓764A。該封裝和導線架的縱向剖面識別藉由切線Y2-Y2'和Z2-Z2'在圖24H的剖面被描述，包括懸臂樑延伸769B、暴露晶片墊766，和隔離晶片墊767。在切線Z2-Z2'，懸臂樑延伸769B從連接槓764B的剖面是難以區分，而隔離晶片墊767從連接槓764A的剖面是難以區分。
用隔離懸臂樑延伸可以實現可能的寬範圍導線架。例如圖25B的底面視圖包括16-底腳USMP整合雙暴露晶片墊具有隔離互連的兩種替代實施方案。左側的圖示包括兩個晶片墊，即，暴露晶片墊776和隔離晶片墊777，和一介於中間的隔離懸臂樑779D在底腳772D和772M間被支撐，沿著切線F-F'標識如同在圖19C所描述。藉由切線Y3-Y3'和Z3-Z3'所標識這個封裝和導線架的縱向剖面被描述於圖24I的剖面圖。
在圖25B的右側圖示中包括兩個晶片墊，即，暴露晶片墊786和隔離晶片墊787，有一隔離懸臂樑789H被懸掛在封裝頂部的底腳782H和連接槓784B間。隔離懸臂樑789H的剖面圖由圖19A所示切割線C-C'所描繪。藉由切線Y4-Y4'和Z4-Z4'來標識這個封裝和導線架的縱向剖面被描述於圖24J的剖面圖。
儘管示出採用16-底腳USMP設計中示出的實施例和隔離懸臂 樑延伸的應用，該概念和方法可擴展到幾乎任何三個以上底腳的USMP，因此，電性連接的數量不限於該實施例所示出的。
四邊USMP底腳封裝的例子 後續的圖示描繪了一四邊的變體，即，可用USMP加工和方法製造的四邊封裝結構。一四邊封裝是一個封裝其中引腳或底腳存在於封裝的三或四邊。四邊封裝可以是正方形或矩形。該圖通常包括一封裝的的立體圖和兩個底面視圖-一為使用暴露晶片墊的版本，另一為包括相同封裝的隔離晶片墊版本。在大多數情況下，立體圖對於暴露和隔離晶片墊的版本是相同的。
從上一章節中相關剖面的切線被標識在底面視圖上明確地標識每個封裝的結構。此外，使用該USMP加工中的任何底腳四邊封裝可被轉換成一四邊無引腳封裝，即，一QFN等效底面積沒有底腳延伸超出該塑料主體的邊緣，簡單地透過調整用於金屬去除的雷射切割到相同區域和邊緣用於確定塑料去除。為簡便起見，下面四邊封裝的USMP無引腳版本將於圖中被排除在外。
圖26A示出一16-底腳四邊USMP封裝900包括塑料911、連接槓914A到914C和底腳912A到912H的立體圖。由於封裝900是對稱的，它可被理解為一類似連接槓和類似底腳位於相對邊，封裝900看不見的兩邊。總之，在正方形版本中所示的封裝底腳被分佈為一邊四個。該連接槓位於角落。封裝900可以製造成具有一隔離的或暴露的晶片墊。圖26B示出了16-底腳USMP封裝900具有一暴露晶片墊917的底面視圖，其中無論是縱向或橫向由切線K-K所示出該剖面結構，如圖19F所示。與此相反，圖26C示出了16-底腳USMP具有一隔離晶片墊917的底面視圖，其中無論是在縱向或橫向切線L-L'所示出該剖面結構，如圖 19F所示。
圖27A包括各種4支和6支底腳四邊USMP與暴露晶片墊的底面視圖。在左上角圖示塑料921包括暴露晶片墊926、連接槓924，和四支底腳922，位於每一邊一個。在其最小尺寸中，四邊封裝帶有4支底腳不是有效的面積而更好的是如前所示的雙邊封裝來實現。隨著6支底腳四邊USMP設計的效用得到改善。在右上角，例如，暴露晶片墊936基本上是大於先前所描述的晶片墊926。其結果封裝包括矩形形狀塑料931具有6支底腳932的，兩個底腳位於封裝兩端以及在每個縱向邊緣各兩個底腳。該晶片墊的大小可藉由連接2底腳948到晶片墊946而增加，示於圖27A的左下圖沿切線A-A'所示。或可選擇地如右下圖所示藉由連接4支底腳958A和958A至晶片墊956沿切線E-E'所描繪。
延伸該底腳四邊USMP設計來提高腳數是簡單的方法藉由底面視圖示於圖27B中所示8支-和10支底腳四邊USMP帶有暴露和隔離晶片墊。左上角圖示為8支底腳USMP，正方形四邊底腳USMP包括塑料961、暴露晶片墊966、角落連接槓964和位於每邊各兩個底腳962，有一沿切線K-K'所描繪的剖面。在其相同圖形的左下圖所示為隔離晶片墊的版本，正方形四邊底腳USMP包括塑料961、隔離晶片墊967、角落連接槓964和位於每邊各兩個底腳962，有一沿著切線L-L'所描繪的剖面。
延伸該USMP設計到矩形10底腳封裝也如圖27B所示，右上角USMP包括塑料971、暴露晶片墊976，角落連接槓974和位於左右兩端各兩個及和上下兩側各3個底腳972。該封裝有一沿著切線K-K'所描繪的剖面。在相同圖形的右下圖所示為隔離晶片墊版本，矩形四邊底 腳USMP包括塑料971、隔離晶片墊977、角落連接槓974，以及底腳972有一沿著切割線L-L'所描繪具的剖面。
該上述USMP的熱性能和最大晶片面積可以使用晶片墊附著底腳來改善，如圖27C所示。該方法適用於暴露和隔離晶片墊兩者。在左上示圖，一個8底腳四邊USMP包括被塑料981所包圍被垂直柱988連接至兩底腳982B的暴露晶片墊986如沿切線A-A'的剖面所描繪。剩餘的底腳982A未連接至晶片墊。在圖27C的左下圖示出一個8底腳四邊USMP包括由懸臂989連接至兩底腳982B的隔離晶片墊987如沿線C-C'的剖面所描繪。剩餘的底腳982A未連接至晶片墊。
在圖27C的右上圖，該8底腳四邊USMP包括7底腳982未連接到暴露晶片墊996以及一個寬底腳993連接到暴露晶片墊996。暴露晶片墊996在未連接至底腳993相對側上的角落包括連接槓994。類似地在圖27C的右下圖示出了一個8底腳四邊USMP包括未連接到隔離晶片墊997的7個底腳992以及連接到隔離晶片墊997的一個寬底腳993。隔離晶片墊997在未連接至底腳993相對側上的角落包括連接槓994。
圖27D包括各種8底腳和10底腳的矩形四邊USMP加上暴露和隔離晶片墊的底面視圖。在左上示圖包括塑料1001、併入四底腳1002B的暴露晶片墊1006，而其餘的底腳1002A是從暴露晶片墊1006被分離。該縱向剖面是沿著對稱切線E-E'所描繪，而橫向剖面是沿著對稱切線K-K'所描繪。由此產生的USMP共有10底腳，但只有七個獨立的電連接。該封裝的右下的結構相同，只是將暴露晶片墊1006替換成隔離晶片墊1007。而在此封裝的另一個次要的變體示於圖27D的右上圖，其中相連接的4個底腳1002B是由兩個寬底腳1003所取代於封裝的相對 稱兩邊緣因而產生了8底腳USMP封裝具有7個獨立電性的連接。
而上述由塑料1001所定義封裝的三個版本於圖27D中利用一晶片墊連接至底腳的位置於封裝較窄邊緣上，在左下示圖所示USMP隔離晶片墊1007連接到三個底腳1002B的位置被較長邊緣所取代。因而產生USMP包括10底腳具有8個獨立電性的連接。
圖28A包括塑料1011內所形成12-底腳正方形四邊USMP加上暴露和隔離晶片墊的底面視圖。在這兩個圖中，該晶片墊是藉由連接槓1014連接在所有四個角落且被獨立的底腳1012所包圍，封裝的每邊緣上各有三個。左側示圖利用一暴露晶片墊1016，而右側封裝則使用一隔離晶片墊1017。
圖28B包括塑料1021內所形成16支-底腳矩形四邊USMP加上暴露和隔離晶片墊的底面視圖。在這兩個圖中，該晶片墊是藉由連接槓1024連接在所有四個角落且被獨立的底腳1022所包圍，封裝的每個長邊有五個且每個短邊有三個。在上方示圖利用一個暴露晶片墊1026，而在下方的封裝則使用隔離晶片墊1027。
圖29A包括於塑料1031中所形成20支-底腳矩形四邊USMP具有暴露晶片墊1036加上二十個獨立的引腳1032位於左右兩端各四個和上下兩側各六個的的底面視圖。圖29B的底面視圖包括除了它是利用隔離晶片墊1037其餘皆相同的20支-底腳矩形四邊USMP。
圖30A包括48支-底腳四邊USMP帶有暴露晶片墊1046的底面視圖，包括塑料1041、位於封裝角落的四個連接槓1044以及48支底腳1042位於每邊12支底腳的底面視圖。圖30B的底面視圖包括除了它是利用一個隔離晶片墊1047其餘皆相同於先前封裝的48支底腳四邊 USMP，。在另一實施例中，帶有隔離晶片墊1047的相同封裝包括四個垂直柱或支柱1049A到1049D以對該導線架提供額外的穩定性。該支柱間有足夠的間隔距離來避免任何PCB到隔離晶片墊1047短路的意外風險。
最後，圖31說明任何四邊多底腳USMP封裝可與延伸散熱墊整合。如立體圖和底面視圖所示，USMP 1050包括塑料1051、連接至晶片墊的底腳1052F、十一個獨立底腳1052A到1052E和1052G到1052L、延伸散熱墊1058和連接到散熱墊的底腳1053。該設計結合低電感和高腳數的USMP IC封裝的能力與USMP功率封裝的散熱能力，以促進先進的功率IC設計。
先進的USMP導線架設計 使用USMP程序、設計和這裡所揭露的方法，導線架的特徵所提供的獨特的好處是在傳統的封裝不可能實現的。
這樣獨特的好處之一是有選擇性的連接槓去除。例如，在圖12H所示的雷射金屬去除工藝是選擇性將連接槓去除的一個例子。在所示的例子中，沿著直線切割引腳是無可避免留下了不想要的連接槓製品、而連接槓148無法用機械方式，如切斷、剪切或切割被選擇性地去除，而不造成塑模成型塑料和相鄰引腳損傷的風險。使用USMP雷射街道製造，不需要的突出金屬可以是安全地藉由雷射被去除，甚至是間隔緊密相鄰的底腳或引腳間。因為該連接槓去除是透過光學加工，不需要空間來夾緊或保持封裝引腳在適當位置。
選擇性連接槓去除的另一例子示出於功率封裝，如DPAK或D2PAK中。例如，在圖3E中該DPAK 31Q的中心引腳是被機械夾緊後 製造的，即中心引腳的功能只作為一個連接槓而不是由顧客所需求用於電性連接。因為它是被機械夾緊，該連接槓引腳不可避免從封裝的塑料主體突出。該突出的長度是由機械夾該連接槓引腳且不破壞封裝塑料所需的間隙來確定。該連接槓引腳突出被電性連接到封裝的晶片墊，不希望在連接槓引腳和相鄰引腳之間增加了電性短路的風險。
此外，在功率元件中，晶片墊與封裝引腳常常需要在它們之間維持高電壓，通常支承600V且在某些情況下高達1000伏特。甚至在電極之間的部分焊料橋接會導致電漏電流、電路故障，甚至是危險的故障。對比於傳統製造DPAK，使用USMP過程，圖21D示出了連接槓444B可被切斷與封裝主體精確齊平，即，塑料441，而不會對塑料或底腳彎曲442A和442B任何機械損壞的風險。
選擇性連接槓去除的益處可被延伸到多引腳封裝使導線架的設計和特徵能夠有前所未有的可能。例如，圖32A示出了根據USMP過程所製造的一底腳IC封裝，其中連接槓1104A被定位在兩個底腳1102A和1102B之間。同樣的，連接槓1104A位於相鄰兩個底腳之間。晶片墊和底腳1102E連接在一起，連接槓1104A和1104B在製造過程中保持暴露晶片墊1106在固定位置。於封裝的製造過程中機械性支承藉由導線架被示出在圖32B中所示。露出連接槓1114A連接到導線架主要框架1119，而連接槓1114B和底腳1112E延伸到與金屬交叉框架1118連接，一起保持暴露晶片墊1106在固定位置，尤其是於銲線接合和塑模成型過程中其為重要。
塑料去除後定義該塑料1101的橫向範圍，然後將該封裝從導線架切斷，即，切割成單。該封裝可藉由黏合膠帶暫時被保持在固定位 置，通常被稱為“藍色膠帶”，直至該切斷完畢。於切割成單的過程中由機械切割或沖切對於封裝有扭曲的風險，藉由採用USMP雷射金屬去除將被完全消除。其結果是，切斷該底腳或“去膠渣”的順序，即，在USMP過程中去除連接槓是不重要。在雙通道USMP過程中，先切斷該底腳然後去除突出的連接槓或反過來先去除連接槓然後切斷該底腳，不論那個順序將提供相同的結果。可替代地，底腳和連接槓兩者皆可使用單個通道雷射工藝，其中雷射切斷底腳，然後去除連接槓，然後基於該雷射掃描先到達的任何地方依序去除更多的底腳。
一USMP雙通道雷射金屬底腳和連接槓切斷方法的一個例子示於圖32C，其中水平的雷射掃描1121X切斷並去除該金屬導線架連接跨越該街道直到該封裝邊緣1120X(即底腳的末端)，並以橫向雷射掃描1121Y在垂直方向來切斷並去除該金屬導線架連接跨越該街道直到虛線1120Y所定義的封裝邊緣。在USMP過程中的這個階段所得的封裝示於圖32D，其中連接槓1114A和1114B藉由相同長度如底腳1102A和1102B從塑料邊緣1101突出。在第二次金屬去除雷射通道示於圖32E，該雷射在水平方向上藉由水平掃描1123X再一次掃描以選擇性地去除突出的連接槓1124B，且再次藉由垂直掃描1123Y以選擇性地去除突出的連接槓1124A。在雙掃描過程中雷射點1120可藉由焦距和功率的調整以切斷比先前的圖示藉由雷射掃描1121X和1121Y清除該街道時所使用的一個點更小。
所產生的封裝1100示於圖32A中容納於底腳間連接槓的使用，即，內-引腳底腳連接槓，能夠穩定該封裝的晶片墊而不犠牲一底腳，藉由連接它到晶片墊只為了在製造期間提供機械支撐。例如，在圖33A左 側示圖，隔離晶片墊1147A不僅是藉由晶片墊連接寬底腳1142C和傳統的連接槓1144A，也藉由內引腳連接槓1144D來穩定。若內引腳連接槓1144D未被使用，則隔離晶片墊1147A的角落將是不穩定的，於銲線接合期間呈現跳水板效應且可能發生的錯位，即不必要的移動和重新定位。以類似的方法，隔離晶片墊1147B藉由三個支撐來保持固定位置，即由晶片墊連接至底腳1142D、傳統的連接槓1144B以及藉由內引腳連接槓1144C。
在圖33A的右側示圖，隔離晶片墊1157A由晶片墊連接的寬底腳1152C、位於無底腳雙封裝末端的傳統連接槓1154A以及藉由位於該封裝底腳側的內引腳連接槓1154D所穩定。隔離晶片墊1157B藉由一個傳統連接槓1154B及藉由兩個在相對側的內引腳連接槓1154C和1154E所支撐，形成一穩定的三角形基座。
內引腳連接槓也使先進的互連可能包含在一個USMP實現的封裝內。例如，在圖33B的左下示圖，一10支-底腳USMP包括兩個晶片墊-一個為暴露和另一個為隔離，帶著一個隔離的內部-封裝互連一起。當客戶的PCB設計需要一特定引腳輸出封裝無法透過銲線接合，這樣的互連是有價值的。如圖所示，暴露晶片墊1166被傳統的連接槓1164B和內-引腳連接槓1164C所穩定而隔離晶片墊1167被包括傳統連接槓1164A和內引腳連接槓1164D和1164E的三角形支撐所穩定。隔離內部-封裝互連1164G將在封裝的一側的底腳1162H連接至在封裝對角線的相對側底腳1162E位於近暴露晶片墊1166的角落對面。
內引腳連接槓也適用於四邊USMP。例如，圖33B的右上示圖一四邊底腳USMP包括藉由傳統角連接槓1174C和藉由內引腳連接槓 1174D所穩定的隔離晶片墊1176，而隔離晶片墊1177在四個位置中被穩定，亦即與角落連接槓1174A和1174F以及帶有內引腳連接槓的1174B和1174E。如前所述，即使角落連接槓使用機械方法來去除如用於LQFP封裝是有困難的，浪費空間且有損壞封裝的塑料主體的風險。
使用該USMP過程，導線架的幾何形狀和封裝特徵可在兩種不同的方法中被靈活的確定，即●該幾何特徵可被創建如同導線架製造過程中的一部分；●該幾何特徵可藉由事後的雷射來創建，即，塑模成型後切割成單之前或期間藉由雷射執行圖案；這樣的幾何導線架特徵的一個例子是熱梳於圖34A所示，其中DPAK和D2PAK封裝包括塑料1201、底腳1202A、1202B和1202C、連接槓1204A，懸臂延伸1209A和1209C以及暴露晶片墊1206。該暴露晶片墊1206併入一帶有熱梳的散熱墊1208A包括金屬手指1208B、1208C、1208D和1208E。該手指如所示使用完整的導線架厚度構成，即，最初在圖中9A所示的垂直柱100A。該手指的內圍包括用於焊料潤濕到其上的一寬蜿蜒的底腳1203。隨著其大周圍，該梳狀結構最大化封裝和該PCB之間的電熱和電傳導，提高熱傳導。該散熱墊的暴露固體金屬部分，即散熱墊1208A最大化熱對流到空氣中。藉由調整專用於固體散熱墊1208A和熱梳的相對面積，通過熱傳導到PCB和熱對流到空氣冷卻的量可以通過設計來調整。
圖34B示出了熱梳預製成導線架的例子。如圖所示，熱梳手指1218及其相關蜿蜒底腳1213被延長超出封裝邊緣到交叉框架1229Y，如同底腳1212的延伸。在垂直封裝邊緣連接槓1214連接至框架1229X 和1229W。該封裝邊緣在縱向由雷射切割線1220Y界定，限定該封裝底腳1212和熱梳手指的長度，並在橫向由切割線1220X切斷帶有塑料1201的連接槓1214的渣。如圖34C所示，在切割線1220Y之間有眾多垂直雷射掃描1221Y被用來去除導線架連接到該封裝底腳和熱梳手指。同樣的，在切割線1220X之間有眾多個水平雷射掃描1221X被執行用來去除連接槓。
在另一個DPAK或D2PAK封裝帶有熱梳的實施例，示於圖35A，該導線架被修改，其中熱梳1228B連接至散熱墊1228A包括薄的金屬，即包括如底腳1212相同厚度的金屬。這個版本有利於更容易波峰焊接，但包括比以前的版本少的熱質量。更重要的是，藉由採用薄“底腳”的金屬的熱梳，該梳狀的特徵可用封裝塑模成型後的雷射來製造。切割成單之前的導線架在圖35B中示出，其顯示延伸的薄金屬底腳1228B。切割成單之前，孔可用雷射切斷以形成熱梳如圖35C所示，其中水平掃描1226去除薄金屬延伸的底腳1228B內多個區域1225。該開口的尺寸可藉由掃描的次數和使用焦距控制雷射點的大小1227來確定。
在圖36A所示的替代實施例，該薄金屬底腳1228B使用雷射打開螺栓孔1225的圖案，以類似於形成熱梳的方法，該製造過程如圖36B所示涉及多個重疊的水平掃描1226去除薄的金屬延伸底腳1228B內的圓形區域1225。
先進的USMP導線架過程 如先前所描述的，該USMP導線架必須被電鍍以改善可焊性和抑制銅的氧化。在USMP過程中，電鍍可在幾個不同的時間和由幾個不同的方法來進行，即●封裝製造前的導線架製造過程中，藉由“預鍍”導線架的整個表 面；●封裝製造前的導線架製造過程中，藉由“預鍍”該導線架選擇性地在其表面上的一部分，有時被稱為“圖案化的導線架電鍍”；●塑模成型後但金屬圖案和切割成單之前；各種製造過程的順序於圖37的流程圖中表示。第一種情況下，預鍍整個導線架，該USMP處理順序包括導線架形成(步驟1250A)、導線架預鍍(步驟1250B)、塑模成型(步驟1250C)、雷射塑料去除(步驟1250D)以及金屬圖案和切割成單(步驟1250E)。在第二種情況下，即，圖案化的導線架電鍍(步驟1252B)取代步驟1250B。在第三過程選擇，導線架預鍍(步驟1250B)被跳過，由虛線1251A表示，且導線架形成(步驟1250A)緊接著塑模成型(步驟1250)，然後接著塑料去除(步驟1250D)。塑料從街道去除後，接著導線架電鍍，被稱為“去除渣後導線架電鍍”(步驟1251B)，隨後是金屬圖案化和切割成單1250E。術語“除渣”是指去除由切割或沖切所得的塑料屑但用雷射塑料去除不是問題。
圖38所示為預鍍導線架的一個例子，其中銅晶片墊1261的所有邊皆被電鍍金屬1269所覆蓋以及底腳1262和懸臂1263以及連接它們的垂直柱皆被相同的電鍍金屬1269所覆蓋。然而預鍍導線架對小型封裝一般是好的，但對大型且高針腳數封裝和功率封裝，該封裝可能會在塑料和電鍍金屬之間遭受不良的黏著力和分層。例如塑料1260A可能會分層在區域1265A和1265B。表面1265C也可能會分層從底面塑料1260B。在任何區域的分層可能會導致可靠性故障。
藉由使用選擇性電鍍，可避免脫層藉由防止在導線架分層風險 高的敏感區域上電鍍。如圖39的剖面圖所示，區域1269A、1269B和1269C為選擇性電鍍金屬1270所排除的區域，因為在這些地區上的電鍍是刻意被抑制的。三種方法可以用於選擇性電鍍。在一種情況下，一個基礎層，如鈦、鉑、鈀、鎳，或各種難熔金屬沉積在需要電鍍的區域。可以採用多種方法來創建一選擇性籽晶層。
●基礎層可局部性的沉積通過一介於中間的模板光罩，以便其只出現在電鍍意欲發生的地方。該方法用以形成圖案化基礎層，本文被稱為“圖案化沉積”的過程；●導線架覆蓋或用基礎層金屬均勻地沉積，然後用一光阻劑通過一圖案化模版光罩被選擇性地覆蓋，只露出那些區域其中基礎層應被去除。於烘烤該光阻劑直至其硬化後，然後該基礎層被蝕刻以一種酸攻擊特定金屬，但不蝕刻或僅緩慢蝕刻銅，從而去除露出的基礎金屬。去除光阻劑和清洗之後的導線架準備電鍍。該方法用以形成圖案化基礎層在本文被稱為一個“光罩回蝕”過程；●導線架用光阻劑通過圖案化模版光罩被覆蓋，只在基礎層被去除光阻劑的那些區域上沉積。其結果是有圖案化導線架的一些區域開口給銅及其他藉由光阻劑所覆蓋。烘烤後，該基礎層的金屬沉積在圖案化的導線架上，一些金屬被直接沉積到銅，而在其他區域的金屬被沉積在光阻劑上。清除其上的該光阻劑“剝離”和基礎金屬留在銅導線架上，其基礎金屬只出現在電鍍應該發生的地方。該方法用以形成圖案化基礎層在本文稱為“剝離”過程； ●基礎層可以被印刷到帶有印刷機的導線架，在溶劑懸浮液分配基礎金屬，該溶劑懸浮液是乾燥的，於印刷過程中藉由一個燈、雷射或加熱塊然後烘烤至溶劑完全蒸發。烘烤後該導線架被加熱到一個較高的溫度下以接合該基礎層金屬到銅導線架上。僅在該印刷區域保留基礎層。該方法用以形成圖案化基礎層在本文稱為“金屬印刷”的過程；形成該圖案化基礎層後，導線架準備被選擇性電鍍。該電鍍化學必須被調整以便在沒有基礎層的情況下電鍍不會發生在裸銅上。
在第二個方法，於任何地方進行電鍍且藉由光罩和蝕刻選擇性地被移除。在圖40所示的第三方法，電鍍抑制層1271A和1271B，即，防止電鍍的材料，例如玻璃或有機化合物，於電鍍前是絲網印製或印刷到導線架1261上。電鍍金屬1273A於電鍍後該抑制層1271A和1271B將被化學去除。
除了導線架電鍍，USMP設計的另一個有價值的功能涉及焊接一功率封裝或暴露晶片墊到PCB上。由於波峰焊接僅從元件的上方將焊料鋪在表面，然而使用波峰焊接加工在一個大的金屬區域下方沒有辦法獲得焊料。相反地，如前所述，相對於波峰焊接回焊的PCB是昂貴的。底腳封裝本身並沒有解決這個問題，並且在相同的技術上而必須依靠現今DPAK裝配的使用，即執行雙通道PCB裝配與一通道用於附著功率元件或暴露晶片墊封裝及另一通道用於波峰焊接引腳到電路板上。
雙通道PCB裝配的第一通道示於圖41A，其中在上部視圖的PCB 1300與銅路徑1301A、1301B和1301C是以導電環氧樹脂或錫膏所覆蓋，例如銅路徑1301A上面的錫膏層1302A和銅路徑1301B上面的 錫膏層1302B。銅路徑1301C不用於功率元件所以被略過無覆蓋如同大多數的PCB路徑。然後暴露晶片墊封裝被定位在環氧樹脂或錫膏之上，如中間示圖所示。因此，暴露晶片墊1305A坐落於錫膏層1302A的上方和底腳1305B坐落於錫膏層1302B的上方。經過烤箱加熱後，錫膏熔融且暴露晶片墊1305A沉入到錫膏層1302A內。同樣，底腳1305B沉入到融化成熔融焊料的錫膏層1302B內。焊料固化後，電性和熱連接到PCB銅導體形成如底部示圖所示。另外，如果使用導電環氧樹脂用來代替錫膏，那麼封裝被機械向下推入環氧樹脂且該環氧被留下以固化。快速凝固的環氧樹脂可在30分鐘到一小時內固化。
焊料或環氧樹脂附著加工之後，於波峰焊接期間，額外的焊料流到底腳的上面。由於波峰焊接達到了在PCB銅路徑和底腳之間高品質的電性連接，該錫膏或環氧樹脂的主要目的和好處是促進改善熱傳導到PCB，而不是做為電性傳導的主路徑。為了最大限度地減少熱阻，環氧或焊料層1302A和1302B的最終厚度應盡可能的薄。如果它沉積的太厚，多餘的錫膏或環氧樹脂可能從該封裝的底面“刮板現象”側邊溢出並且可能導致PCB短路。這樣的問題對雙暴露晶片墊封裝特別是問題。1毫米至1.5毫米或更大的最小距離可能是需要的。
如果環氧樹脂或錫膏層是足夠薄，則封裝底腳1305B下的錫膏層1302B可被消除，因為使用隨後的波峰焊接的加工來實現底腳1305和銅路徑1301B之間的電性連接。然而，如果被應用於暴露晶片墊1305A下的錫膏層太厚，那麼，如圖41B的上部示圖所示，於加熱過程中，底腳1305B可能由間隙1307從銅路徑1301B被分離，該封裝可能是傾斜的，使得該封裝和暴露晶片墊1305A不再平行於PCB 1300上。其結果 是，錫膏層1302A熔化成不均勻的楔型焊料1302Z，使得波峰焊接該底腳1305B到銅路徑1301B變得困難。此外，底腳1305B只可在一個點1308接觸銅路徑1301B，使得均勻的焊點難以一致地再現。
一個解決方案，如圖42A改良的USMP製造流程圖所示，於塑料去除(步驟1250D)和金屬圖案化和切割成單(步驟1250E)之間，插入一個額外的“焊料印刷”的步驟(步驟1250G)到工作流程中。而此額外步驟的出現使程序複雜化，它完全消除了對雙通道PCB裝配的需要。採用這種改良的工藝，任何帶有暴露晶片墊的USMP封裝，可以在其底腳和暴露晶片墊的底邊有任選薄焊料覆蓋。如圖42B在上部的剖面圖所示，一帶有晶片墊1315A的功率封裝用一薄焊料層1319A覆蓋，包括晶片墊連接底腳1315C下的薄焊料層1319C以及底腳1315B下的薄焊料層1319B。同樣，如在下部的剖面圖所示，在任何帶有晶片墊的USMP IC封裝，無論是雙邊或四邊，暴露晶片墊1325A被一薄焊料層1329A所覆蓋。同樣地，底腳1325C被薄焊料層1329C所覆蓋，底腳1325B被薄焊料層1329B所覆蓋，和其它底腳(未示出)也被薄焊料層所覆蓋。焊料層可被沉積或印刷。
如圖43A中所示的加工流程中，將帶有晶片墊1315A的功率封裝和帶有晶片墊1325A的USMP底腳IC封裝附著到PCB可在單一步驟中被執行，使它們在與PCB接觸時，將它們固定在熔化錫膏的位置上，產生了在圖43B中所示的剖面結構圖，其中銅底腳1315B藉由焊料層1319B被熔融後到PCB 1330的銅路徑1331B之上。加熱後，非功率封裝，如USMP IC封裝與塑料1334藉由黏膠或機械式將其固定被附著。不像底腳在功率以及暴露晶片墊封裝中，銅底腳1335B直接坐落於在 PCB 1330的銅路徑1331F上，沒有中間焊料層。波峰焊接後，PCB 1330的剖面圖如圖43C所示，焊料層已覆蓋所有的銅底腳，即焊料層1340A覆蓋底腳1315C、焊料層1340B覆蓋底腳1315B、焊料層1340C覆蓋底腳1325C、焊料層1340E覆蓋底腳1325B以及焊料層1340F覆蓋底腳1335B。以這種方式，所有的功率和非功率封裝在一流動的波峰焊接中被製造，而不需用錫膏覆蓋甚至組裝該功率元件。
圖44A中的左側圖示出了焊料電鍍DPAK的底面視圖。錫膏印刷，於暴露晶片墊1403和晶片墊附著底腳1402C用錫膏層1404C將其覆蓋，於底腳1402A用錫膏層1404A將其覆蓋，並於底腳1402B用錫膏層1404B將其覆蓋。加熱後該錫膏在相同位置變成焊料。
在圖44A的右側圖中示出改進焊料電鍍USMP封裝的實施例，孔1406包括在錫膏層1405C和錫膏層1405A和1405B在似於甜甜圈的形狀下被製成，使一些區域是沒有焊料的，甚至在錫膏熔融成焊料之後。對於孔沒有焊料的目的是便於在製造過程中測試探針接觸封裝位置而不會造成焊料沾附於探針針尖。
方法同樣適用於USMP IC封裝。如圖44B所示，在左側的封裝利用均勻錫膏層1414A在暴露晶片墊1413上以及均勻錫膏層1414C在封裝底腳1412上，相反的，在右側的封裝利用似於甜甜圈形狀的錫膏層1415A在封裝底腳1412上和孔1416在錫膏層1415C中位於暴露晶片墊1413上。
如在圖44C的剖面圖所示，在電性測試期間，探針1420被擺在接觸暴露晶片墊1403和底腳1402通過開口1406在焊料層1405中的位置，以這種方式，探針不會造成焊料刮傷和沾黏於探針針尖處而損害 探針的能力，於元件測試下以達到良好的電性接觸。
USMP導線架設計的另一項考量特別是關於隔離晶片墊。如圖45的剖面圖，半導體晶片1459黏著到隔離晶片墊1457的頂面上到銲線接合透過懸臂段1454A和1454B連接至底腳1452A和1452B的加工過程中，於接合加工期間定制的加熱器組件1460是必須被設計以防止彈簧板效應和振盪。而客製化是有可能的，另一種選擇是用電性絕緣導熱化合物，如充滿著金剛石粉末、碳納米管或陶瓷粉末的聚醯胺或環氧樹脂，來填補該隔離晶片墊下方的空隙。這類的加工，類似於預成型導線架，不使用相同塑模成型化合物來形成該塑料，而是使用一種對其具有良好熱傳導性能的優化材料所取代。
圖46所示為所得到的導線架結構，包括熱化合物1465或1466在製造和隨後的加工期間最終產品其將永久地附著在導線架的底面。在上部圖示中，熱化合物1465與隔離晶片墊1457和懸臂段1454A和1454B的上表面為共平面。在下部圖示中，熱化合物1466與隔離晶片墊1457的底面為共平面，並在晶片墊和懸臂段1454A和145B之間的間隙於塑模成形時被填充。
這兩個版本的製造順序略有不同。在圖47中，為第一種情況的製造說明，其中，導線架元件1454A、1454B和1457的頂面在熱化合物1465被印刷到導線架的背面之前，覆蓋有一臨時粘著劑層1464，例如，藍色膠帶。熱化合物自然填充了晶片墊1457和懸臂段1454A和1454B之間的空隙，使其與隔離晶片墊1457的頂面為共平面。印刷之後，該臨時粘著劑層1464將被移除。
在圖48的製造順序中，導線架1468的背面被完全蝕刻，形成 了一減薄部1467，如上部圖所示。然而，在預成形該正面蝕刻之前，熱化合物1466被印刷或覆蓋到由背面蝕刻所創建的空腔。接著進行正面蝕刻，如上所述，產生了在底部圖示中所示的導線架，用熱化合物1466充填隔離晶片墊1457的下方的區域。所得的封裝提供了增強的熱傳導和比傳統的隔離晶片墊封裝較低熱阻的一個好處。此外，導熱化合物於銲線接合期間提供機械支撐，同時還允許一平坦的加熱器組件於銲線接合過程中加熱到晶片和導線架以改善接合的粘著性。因此，一個專門的加熱器組件，如在圖45中所示的加熱器組件1460是不需要的。
USMP設計的實際例子 如上所述，該USMP程序可廣泛地替代任何無引腳封裝或任何引腳或鷗翼式封裝是帶有無引腳或底腳封裝的使用只需簡單的改變導線架設計避免了對新的或定制的塑模成型工具的需求。該USMP工藝和設計的靈活性和通用性支持任意製造的數量、設計、產品和市場走向的戰略，包括：●降低製造成本並藉由轉換傳統的切割型和沖切型QFN為USMP程序生產以提高工廠的靈活性和生產量，從而能夠在一共同線上生產多個封裝，即通過產品線的整合改善封裝的製造；●藉由用USMP底腳封裝取替現有的無引腳封裝，將回焊PCB裝配轉換成一低成本的波峰焊接，使用現有的晶片無需改變PCB的區域或路徑，即，降低了針腳對針腳替換的成本；●維持相同PCB平台墊的位置，設計出性能更佳，例如高電流、低電阻、更多的功能，等等的一個新的更大的晶片，從改進USMP面積效率所製造封裝的好處，即升級針腳對針腳替換的成效；●縮小PCB面積，使用現有的晶片封裝在一個更大面積效率USMP 製成的封裝，即一縮小的封裝；●縮小PCB面積，使用定制晶片設計用以適應在一個較小的USMP製成封裝，即晶片和縮小封裝，可兼容於一更小封裝的一個標準PCB路徑，例如從3×3 DFN改變到2×3 DFN。
同時，使用USMP製造方法中，底腳封裝要包住最初設計用於引腳封裝的一晶片其PCB底面積可能會小於鷗翼的等面積，即該封裝尺寸可減小，通常這在產業界更易於採用產業中標準傳統封裝的固定封裝底面積，然後最大化晶片尺寸。相比之下，一底腳USMP所佔據相同PCB空間和PCB平台墊布局的面積效率略小於蝕刻型QFN或DFN無引腳封裝的，且較所佔據相同PCB空間和PCB平台布局的面積效率略多於沖切型QFN或DFN無引腳封裝，但比任何等效的引腳、鷗翼式，或彎曲引腳封裝有更顯著面積效率。在LQFP封裝的情況下，底腳USMP版本大致上更有效率。本文所用面積效率的定義為給定的封裝藉由黏著元件所需的PCB面積所劃分同時藉由塑料的橫向延伸或用於黏著元件的導體所限定的最大晶片面積，無論那個比較大，即面積效率ηarea=Amax die/APCB。
圖49A示出了一個例子，其中一個切割型QFN3×3封裝導線架1500被轉換成其波峰焊接兼容的底腳等效導線架1510，由此晶片墊1516取代晶片墊1506，無引腳平台墊1502被替換為波峰可焊底腳1512，角落連接槓1514取代角落連接槓1504，以及塑料1501以塑料1511所取代。
所示的傳統封裝是一個切割型QFN無引腳封裝因為是切割，而不是機械沖切，用來切斷塑料和金屬平台墊到正確的尺寸。如同無引 腳封裝，切割成單後沒有金屬突出超過塑料的邊緣，其中該封裝的導電平台墊1502位於整個塑料體1501的下方。每個導電平台墊是長0.4mm，寬0.3mm，以能夠可靠的焊接。該平台墊或“針腳”間距為0.65mm，即間隔或導電平台墊的重複間距週期。在這個針腳間距，一3mm*3mm的四邊封裝中包含13個電性連接，每邊三個。暴露晶片墊1506，藉由連接槓1504保持在固定位置，可容納1.65mm*1.65mm的最大晶片尺寸。
藉由轉換QFN封裝為QFN的底腳版本，即QFF，根據PCB裝配USMP程序可用於消除對焊料回焊的需要。使用USMP程序來轉換一切割型QFN帶有導線架1520成為底腳QFN帶有導線架1530，示於圖49B，而在PCB路徑和焊點需要的底腳1532位置不需改變且與傳統QFN平台墊1522所在的位置相同。底腳1532必須藉由足夠的距離延伸超過塑料主體1531以確保良好的焊接範圍，即封裝的“外引腳長度”。如在相應的表中所描述，0.125mm的長度被選定為“外引腳長度”。為了維持與傳統的QFN裝配的兼容性，底腳1532包括0.4mm長0.3mm寬的焊接區域，和QFN相同，除了底腳突出超過塑料1531邊緣0.125mm，另一個0.275mm的導電“踵”底腳的部分，其餘的在封裝的下方。
在這種方式中所示的底腳封裝可以使用波峰焊接或回焊組裝被裝配到PCB上，而且在PCB銅路徑無需任何改變。該底腳封裝和波峰焊接與回焊組裝兩者的兼容性是另一種有益是底腳封裝“通用”的方面，唯一可用的是使用在此揭露的USMP設計和方法。沒有其它像這樣的封裝能夠用相同的設計取代引腳和無引腳封裝兩者。
如前所述，一個區域基礎上的底腳QFN面積效率是略小於一 個大小相當的切割型QFN封裝。因為標準QFN的底面積設置外部尺寸，對於封裝底腳分配空間減少了晶片墊的可利用面積。因此，暴露晶片墊1536的面積必然比QFN晶片墊1526更小。所產生的底腳封裝所擁有的最大晶片尺寸只有1.4mm×1.4mm，相比於切割型的QFN封裝，晶片面積減少約20%。
為了重新獲得可焊底腳所丟失的區域，需要略大的封裝。例如，增加3×3底腳USMP尺寸為3×4規格增加最大晶片尺寸為1.45mm×2.1mm。雖然封裝稍大，所產生的底腳封裝是波峰焊接兼容的而無引腳封裝則不行。此外，底腳封裝比任何可封裝於同等大小晶片的波峰焊接引腳封裝明顯要小。
用於製造USMP底腳封裝相同的生產線，也可用於製造無引腳封裝。使用USMP程序把具有導線架1520的切割型QFN轉換成相同於PCB底面積的USMP製造QFN其無需改變晶片、晶片導線架或PCB路徑。藉由無引腳封裝的轉換製造諸如QFN或DFN從一傳統的切割成單型到USMP程序，無引腳和底腳封裝的封裝製造可以在相同的生產線上進行，而無需投資在特定封裝的設備上，具體而言，消除對沖切成單機床和昂貴的專用導線架“機床模具”的需要。(該機床模具是切斷工具，不應與半導體晶片混淆)。產生更低成本和更靈活的製造。然而，缺乏導電底腳的無引腳QFN封裝仍然需要昂貴回焊為主的PCB裝配，即使是用USMP製造工藝。
圖49B說明了一個16針腳切割型QFN4×4封裝導線架1520轉換成等同於其波峰焊兼容底腳相當的導線架1530。這一變化的影響，用以容納底腳，是塑料主體1521的尺寸略微減小到形成新的塑料主體 1531，以及角落連接槓1524在尺寸縮短的最終封裝中用以形成新的連接槓1534，藉由雷射切斷殘渣與塑料主體1531的外表面。使用一125微米的底腳長度和一400微米的總底腳尺寸，與QFN平台墊寬度相同，該表描述了一個切割型QFN能夠封裝最大的晶片尺寸為2.65mm×2.65mm而在本實施例中該底腳版本可容納略小的最大化的晶片尺寸為2.4mm×2.4mm，代表在晶片面積減少約18%。
然而，如果我們將該4×4底腳封裝與圖49C所示的“沖切型”QFN導線架1540相比較。該等效面積底腳封裝1550提供了一個25%較大的晶片面積，即底腳封裝可容納一個沖切型QFN最大半導體晶片尺寸2.145mm*2.145mm的125%。該沖切型QFN 1540最大的晶片尺寸是比較小，因它導電平台墊1542必須要比底腳1552更深地延伸到該封裝以避免於沖切成單時從塑料1541被扯開，機械工藝該封裝的塑料和導線傳遞顯著的壓力。
將沖切型QFN 1549轉換成為具有相同PCB尺寸的底腳封裝1559，其影響是晶片墊1546的尺寸增加以形成更大的晶片墊1556、塑料主體1541的尺寸增大以形成新的塑料體主1551，和角落連接槓1544的尺寸被調整以形成新的連接槓1554，由雷射切斷使之與塑料主體1541的外表面齊平。
所以底腳QFN設計用於裝配4×4路徑的PCB，具有一最大晶片尺寸比切割型QFN小18%和比沖切型QFN大25%，如總結在圖49D所示的表。考慮到黏著一個4×4的QFN在PCB上所需的PCB面積實際上是4.3mm×4.3mm，三種封裝的面積效率η area可被直接比較為對於切割型QFN或USMP切割成單QFN為38%，QFF(底腳QFN)為31% 和對於沖切型QFN為28%。
注意，用於一個4×4封裝的最大晶片尺寸和最高的面積效率，該切割型QFN還可藉由USMP過程來製造而無需在導線架設計或製造過程中有任何的改變(除了重新編寫雷射掃描程式)製成。實際上，該USMP過程涉及雷射去除金屬和切割成單可被用於在USMP無引腳QFN44和底腳QFN44兩者可互換製造。該底腳封裝命名QFF代表對縮寫QFN意思為“四邊扁平無引腳”封裝，簡單修改成QFF意為“四邊扁平底腳”封裝。
在導線架設計上另一個考量是針腳間距的影響，即底腳對底腳的間隔在對於給定封裝的電性連接數量及其對PCB裝配的作用。以0.5mm的針腳間距來說，一4×4 QFN或底腳QFN封裝中整合24支底腳，每邊六支。在小針腳間距尺寸，波峰焊接工藝有電性短路的風險。由此產生的產量損失取決於PCB裝配工廠和其古老的設備。如前所示，相同的4×4封裝可以調整至0.8mm間距如在導線架1530，其中底腳的數量減少到每邊四個一共16支。
可替代地，該封裝可以利用0.6mm間距所產生的20支底腳，每邊5支。在使用較舊工廠極端的情況下，針腳的間距可以增加到1.0毫mm，每邊3支一共12支底腳，或至1.27mm的針腳間距，在這種情況下，底腳的數量被減少到或每邊2支一共8支底腳。針腳間距相對於4×4底腳封裝的引腳數的總結示於下表。
如前所述，無引腳封裝名稱是形容適用於傳統的QFN封裝製造或使用本文所揭露USMP工藝。該底腳封裝名稱代表是由術語QFN，意思是“四邊扁平無引腳”封裝的一簡單修改成為QFF，意思是“四方扁平底腳”封裝。
而USMP工藝可用於製造無引腳和底腳四邊封裝，所揭露的方法同樣適用於製造的雙邊封裝。圖49E示出了將切割型DFN5×6封裝導線架1560轉換為其波峰焊接兼容底腳等效導線架1570。以波峰焊接兼容底腳1572取代無引腳平台墊1562，其塑料主體1561在一個尺寸上稍有被減少以形成新的塑料主體1571，而在另一個塑料主體的尺寸上並沒有改變以便於切割切斷連接槓1564的連接以及雷射切斷槓1564以維持相同的大小。考慮到只有在一個尺寸上的變化，並使用0.125mm的底腳長度以及總底腳尺寸為0.4mm，該表說明切割型DFN封裝的最大晶片尺寸為4.35mm×4.55mm。該底腳版本，“DFF”的底腳DFN是幾乎相同於4.35mm×4.30mm，在晶片面積大約只減少6%。然而，該底腳封裝是波峰焊接兼容而無引腳封裝則不是。此外，該USMP工藝，甚至也可在相同生產線和設備來製造無引腳QFN和底腳QFF兩種封裝。
圖50A所示為將2支-引腳DPAK或TO-252封裝導線架1580轉換成為其底腳等效導線架1590A。由於節省面積，基本上較大的封裝是可以使用1.6mm可焊底腳長的底腳封裝來實現，傳統DPAK 1589的最大晶片尺寸為3.05mm×4.98mm而底腳DPAK 1599A可容納一4.05mm ×4.98mm的晶片或傳統最大晶片尺寸的133%。為了實現此重大的改善，機械彎曲引1582被USMP製造的底腳1592A所取代，該塑料主體1581的尺寸被增大以形成細長的塑料主體1591A、晶片墊和散熱墊1586的面積被增加以形成更大的晶片墊和散熱墊1596A，以及機械性-修剪過的連接槓1584從塑料體主1581突出，取而代之的是以雷射裁剪連接槓1594A切齊與塑料主體1591A的垂直邊緣。
在設計的一個替代實施例中，底腳DPAK 1590B，示於圖50B包括一個修改到底腳1592B，其中該底腳的可焊接部分維持為1.6mm長，但底腳橫向延伸超過塑料1591B的邊緣只0.25mm。此USMP設計原理於圖50D的立體圖中做進一步闡述，其中傳統的DPAK包括機械彎曲引腳1582接觸該PCB為一距離L，在先前例子中，其中L=1.6mm。在USMP所製造DPAK 1599A的設計A中，底腳1592A延伸超出塑料1591的垂直邊緣為L=1.6mm的全距離，而在USMP所製造DPAK 1599B的設計B中，底腳1592B只有延伸超出塑料1591的垂直邊緣包含總底腳長度L的一小部分，例如所剩餘的底腳長度L為0.25mm至0.5mm其餘的在封裝底下並且從正面是看不見的。
底腳DPAK 1599B設計B的好處是塑料主體1599B被延伸允許了晶片墊和散熱墊1596B被進一步擴大，增加了晶片最大允許尺寸為5.29mm×4.98mm，代表一大幅度的增加晶片尺寸，即提供了封裝一個超過173%晶片的能力並與一傳統DPAK使用相同的PCB板空間。連接槓1594B也可用雷射裁剪與塑料1591B的垂直面齊平，消除了傳統DPAK裝配中機械性裁剪連接槓1584所需的突出部分。
兩個USMP底腳DPAK 1599A和1599B對傳統DPAK 1589的 直接比較在圖50C示出，於USMP設計中，減少外部長度△Y以節省空間，其中△Y3<△Y2<△Y1用於增加晶片墊和散熱墊1586的面積以達到更大面積的晶片墊和散熱墊1596A和1596B。如圖所示，該銅引腳接觸PCB的長度“L”，L=1.6mm保持不變，而△Y，為引腳或底腳的突出長度，從△Y3=2.7mm用於DPAK到△Y2=1.6mm和△Y2=0.25mm用於底腳設計。因此，儘管PCB平台墊1587和1597保持在固定位置，但該封裝仍增加了晶片墊和最大晶片尺寸。另一好處，在底腳DPAK 1599A和1599B、連結槓1594A和594B可被分別完全膠封於塑料主體1591A和塑料體1591B內，而在傳統的DPAK 1589，連結槓1584不可避免地從封裝和塑料1581突出，增加不必要的風險和潛在的電性短路的危險。如於圖50C和圖50D中進一步說明，藉由避免機械引腳彎曲底腳封裝1599A和1599B的高度可被明顯的製成更薄，通常薄於傳統的DPAK 1589 30%至70%，這取決於導線架的厚度和散熱所需的量。
圖50E所示為傳統的DPAK1589和設計-A底腳DPAK1599A以及設計-B底腳DPAK1599B的比較。如圖所示，以USMP為基礎的封裝能夠容納的最大晶片尺寸為比傳統的DPAK大33%和74%。在USMP製造，切割成單是使用雷射而非一機械工具，且不需要機械彎曲或成形。如這種USMP所製造的DPAKs可以在更高的生產量較低成本矩陣導線架被製造，而非在單封裝帶，降低成本和提高製造性。
圖51A說明了SOT23封裝導線架1600轉換到其底腳等效的導線架1610，其中鷗翼式引腳1602A、1602B，和1602C藉由波峰焊接兼容的底腳1612A、1612B和1612C所取代，引腳延伸1604由懸臂延伸1614所取代和晶片墊1607的尺寸被大大的增加以形成新的晶片墊1617。 在傳統的SOT23，隔離晶片墊1607連接到引腳1602C，而另外兩個引腳1602A和1602B連接到用於接合的隔離引腳延伸1604。所有的引腳包括機械彎曲鷗翼式引腳需要長的引腳長度-事實上引腳長度長於晶片墊的寬。所示傳統SOT23的最大晶片尺寸約為0.765mm×1.706mm。與此形成鮮明對比的鷗翼式SOT23，矩陣導線架1610所示的底腳版本包含被連接到底腳1612C的隔離晶片墊1617，以及被連接到懸臂延伸樑1614的兩支底腳1612A和1612B。如需要，該樑可藉由連接槓進一步被支持(未示出)。
透過消除由鷗翼式引腳所消耗浪費掉的空間，該底腳封裝允許塑料及隔離晶片墊1617往引腳的方向上擴大，增加最大晶片尺寸到1.365mm×1.706mm，增加現今SOT23的最大晶片尺寸至178%。傳統的SOT-23 1609與底腳SOT-23 1619及其相應的導線架1600和1610的並排比較示於圖51B中，其說明了傳統SOT-23的PCB面積效率只有13%可藉由USMP底腳封裝來提高到24%，且該底腳SOT-23可容納大於傳統SOT-23封裝78%的晶片。
除了提供改善電晶體封裝面積效率的能力，即在相同一個封裝放一較大的晶片，USMP設計方法也可以被應用到大幅減少鷗翼式IC封裝的尺寸。例如圖52A中，由導線架1640以及包括連結槓1644、鷗翼式引腳1642，以及隔離晶片墊1647所製造成的TSSOP-8L封裝1649，被轉換成其底腳等效封裝1659A，同時保留用於焊接相同的PCB配置。如圖所示，底腳封裝導線架1650A包括底腳1652A、一較大的隔離晶片墊1657A，和用來增加更大穩定性的額外的連接槓1654A。藉由設計與傳統的鷗翼式封裝用於相同焊料長度的底腳，即0.6mm，但省去專門為 引腳彎曲和形成所浪費的空間，底腳包封1659A最大晶片尺寸增加到3.8mm×2.2mm，相較於一個傳統TSSOP8最大晶片尺寸為2.8mm×2mm增加了超過49%。如圖52B所示的替代實施例中，相同的PCB配置可被用於底腳等效的封裝1659B包括導線架1650B、底腳1652B，甚至一個更大的隔離晶片墊1657B，以及連接槓1654B。
圖52C為比較三個封裝顯示傳統TSSOP-8L封裝27%的PCB面積效率可以使用USMP製成的底腳封裝而被提高到40%或45%且分別具有相應增加49%和69%的晶片尺寸。在實際應用中，如鋰電池保護此封裝已成為產業界標準，於相同的PCB空間中增加了49%的晶片面積允許該保護功率MOSFETs不是減少其導通電阻就是功率消耗或於同樣的耗散功率來提高它們的額定電流。性能提升對具有快速充電能力的高端智能手機特別有益。該USMP製造的底腳封裝，也提供了無論是對隔離或暴露晶片墊在熱管理上提供了額外靈活性的一個選項。
在圖53A中，普遍存在的SOP8封裝1669，包括雙連接槓1664、鷗翼式引腳1662，以及隔離晶片墊1666，並由導線架1660所製成，被轉化成其底腳等效封裝1679A，同時保留相同的PCB配置用於焊接。如圖所示，底腳封裝1679A，由導線架1670A所製成，包括底腳1672A、一較大的隔離晶片墊1676A，和對於更好穩定性的額外連接槓1674A。該隔離晶片墊1676A可根據需要而由暴露晶片墊取代，因為該底腳和晶片墊是由相同銅塊所製成可提供完美共平面。類似的共平面性是用傳統的SOP8 1669所不可能得到的，因為機械引腳彎曲基本上是不精確的。藉由設計的底腳封裝1679A的底腳與傳統的鷗翼式封裝1669於一樣焊接長度，亦即0.6mm，但消除專門為引線彎曲及成型所浪費的空間，該 底腳封裝的晶片墊1676A增加到支撐3.285mm×4.102mm的最大晶片尺寸，在晶片面積上比傳統封裝SOPS 1669的最大晶片尺寸2.213mm×3.102mm增加了超過96%。最大晶片尺寸木的計算對於一隔離晶片墊用於IC或分離式電晶體是有用的，不僅限用於分離式的功率MOSFET封裝。
在圖53B所示為一替代實施例，由導線架1670B所製成的底腳封裝1679B，包括底腳1672B、一較大的隔離或替代的一暴露晶片墊1676B，以及提供更好穩定性的額外連接槓1674B。該替代底腳封裝的晶片墊1676B增加到支撐最大晶片尺寸4.102mm×3.792mm，在晶片面積上比傳統的SOP8 1669增加超過了127%。此翻倍的晶片面積可用於容納具有附加功能的較大的IC，或用以增加一個或多個功率MOSFET的最大晶片尺寸以降低導通電阻，減少熱量，提高效率或擴大產品的電流處理能力。一傳統和USMP底腳SOP8封裝性能的比較總結於圖53C的表中。
在USMP底腳封裝技術更為明顯的好處是在四邊引腳鷗翼式封裝。如圖54A所示，工業標準和市售LQFP封裝1709A，由導線架1700A所製成且具有7mm×7mm的主體、角落連接槓1704A、鷗翼式引腳1702A，以及隔離晶片墊1706A被轉換成為其底腳等效封裝1719A，同時保留相同的PCB配置用於焊接。如圖所示，底腳封裝1719A，由導線架1710A所製造，包括底腳1712A、一較大隔離晶片墊1716A，以及角落連接槓1714A。該隔離分離晶片墊可以根據需要更換為暴露晶片墊。
藉由設計用於與傳統的鷗翼式封裝相同焊料長度的底腳，即0.6mm，消除專門用於引線彎曲和成形所浪費的空間，並優化該導線架， 該底腳封裝的晶片墊1716A增加到來支撐6.35mm×6.35mm的最大晶片尺寸，該晶片面積為市售LQFP7×7最大晶片尺寸3.56mm×3.56mm的318%。該較大的晶片面積意味著現今更高的功能電路可被整合到波峰焊接封裝。面積的益處增加三倍誇大是藉由底腳設計達到的改善，因為傳統的導線架1700A無法說明可能的最大晶片尺寸。就傳統7×7 LQFP封裝1709B有可能最大的晶片墊尺寸如圖54B所示由導線架1700B所製成，角落連接槓1704B、鷗翼式引腳1702B，和隔離晶片墊1706B，該晶片墊的尺寸(理論上)增加到可以容納一4.950mm×4.950mm的最大晶片尺寸，將近於市售LQFP 1709A晶片尺寸面積的兩倍。
為了完整起見，在一替代實施例中USMP製造底腳封裝的最大晶片尺寸也被增加。在圖54B中亦示出底腳封裝1719B由導線架1710B製成並包括底腳1712B、角落連接槓1714B，以及較大隔離晶片墊1716B能夠增加該最大晶片尺寸到6.750mm×6.750mm。
兩個傳統的LQFP封裝針對其USMP底腳封裝對等的比較總結於圖54C的表中，其中，假設以鷗翼式LQFP導線架1700B作為一基準，即，晶片面積比被設定為1.00且具有23%的PCB面積效率。相反的，市售的7×7LQFP導線架有一最大晶片尺寸比最佳的小48%以及一個只有18%的微小的PCB面積效率。與此相反，以底腳替換具有導線架1719A和1719B的LQFP、QFF封裝最大晶片尺寸能夠比該假設基準LQFP導線架1708的最大晶片尺寸大65%和85%，且比用於市售7×7 LQFP封裝的最大晶片尺寸大200%以上。
在許多情況下，當一個波峰焊接引腳封裝被需要用來封裝一原本開發用於QFN無引腳封裝的晶片，沒有面積效率和成本效益的封裝 可替代。這一點說明於下面的表格中，其中被設計於一20支-針腳QFN中的一2.65mm×2.65mm半導體晶片需要被封裝在一個可波峰焊接的封裝中。考慮該最大晶片尺寸以及為特定的IC所需的針腳數量，僅有少數的選擇存在，其中有許多是太大或太昂貴以達到該系統的設計目標。
潛在的選項總結於下表中：
當該QFN的底腳版本，即QFF-20，可被用於在低成本方面以及基本上在相同的PCB面積來取代傳統封裝，TSSOP需要三倍的面積而SOP需要六倍的面積。該LQFP55有可接受的面積效率但其無法封裝2.65mm×2.65mm的晶片，所以它不列入選項。該LQFP66只是兩倍的PCB面積，但它不存在的生產中且不像會有任何封裝公司將為付出高成本來造就一個有限市場的過時封裝。其結果是市售上唯一適合該晶片可用的LQFP是7mm×7mm封裝，所需的是三倍的尺寸。任何大於兩倍尺寸的封裝更將會有一個過高的成本來支持其應用。
結果是，該底腳封裝獨特地解決了在現今沒有實際解決方案可用的問題，對無引腳封裝以成本效益方式上提供相當的性能，以兼容以 低成本波峰焊接為基礎的PCB裝配。

Claims (19)

  1. 一種藉由使用導線架製造一半導體封裝的方法，該導線架包括一多個晶片墊、被黏著於一第一晶片墊的第一半導體晶片、被黏著於第二晶片墊的第二半導體晶片，該方法包括：形成一塑料塊，該塑料塊覆蓋所述之第一和第二半導體晶片；將第一雷射光束針對塑料塊來去除所述之塑料塊的一部分因此而形成一個第一塑料膠囊和一個第二塑料膠囊，所述之第一塑料膠囊覆蓋該第一半導體晶片，所述之第二塑料膠囊覆蓋該第二半導體晶片；將第二雷射光束針對所述之金屬導體來去除所述之金屬導體的一部分因此而形成藉由街道所隔開的一個第一引腳和一個第二引腳，所述之第一引腳在所述之第一塑料膠囊下延伸，所述之第二引腳在所述之第二塑料膠囊下延伸。
  2. 如申請專利範圍其中第1項所述之方法，將第一雷射光束針對塑料塊其包括移動所述之第一雷射光束通過一系列平行相鄰的掃描，每次的掃描去除所述之塑料塊的一薄片。
  3. 如申請專利範圍其中第2項所述之方法，該導線架還包括：一金屬導體，所述之金屬導體在該第一和所述之第二塑料膠囊間延伸。
  4. 如申請專利範圍其中第3項所述之方法，第一雷射光束是有一第一波長，使得所述之金屬導體在吸收所述之第一雷射光束比所述之塑料塊來的少。
  5. 如申請專利範圍其中第1項所述之方法，將第二雷射光束針對所述之金屬導體其包括移動所述之第二雷射光束通過一系列平行相鄰掃描。
  6. 如申請專利範圍其中第1項所述之方法，第二雷射光束是有一第二波長，使得所述之第二雷射光束比所述之第一雷射光束更容易被該金屬導體所吸收。
  7. 如申請專利範圍其中第1項所述之方法，第一引腳包括一底腳段、一柱段和一懸臂段。
  8. 如申請專利範圍其中第7項所述之方法，將第一雷射光束針對該塑料塊來執行使得第一塑料膠囊的一側邊邊緣被定位到所述之柱段之一的上方以及所述之第一引腳的所述之懸臂段，因此留下所述之暴露第一引腳於所述之柱段的一側壁。
  9. 如申請專利範圍其中第7項所述之方法，將第一雷射光束針對塑料塊來執行，使得所述之第一塑料膠囊的一側邊邊緣被定位於所述之第一引腳於所述之底腳段的上方，因此留下由所述之第一塑料膠囊所覆蓋所述柱的兩側壁。
  10. 如申請專利範圍其中第7項所述之方法，將第二雷射光束針對所述之金屬導體來執行，使得所述之街道的一側邊垂直對齊於所述之第一塑料膠囊的一側邊邊緣以至於形成一無引腳半導體封裝。
  11. 如申請專利範圍其中第1項所述之方法，將第二雷射光束針對所述之金屬導體來執行，使得所述之街道的一側邊垂直對齊於所述之第一塑料膠囊的一側邊邊緣以至於形成一無引腳半導體封裝。
  12. 如申請專利範圍其中第1項所述之方法，其次是第二雷射光束針對該金屬導體下從所述之第一塑料膠囊延伸出來所殘留的連接槓，所述之方法還包括將第三雷射光束針對所述之連結槓來切斷以至於所述之連結槓能與所述之第一塑料膠囊的一側壁齊平。
  13. 如申請專利範圍其中第12項所述之方法，將第三雷射光束針對所述之連結槓包括移動所述之第三雷射光束通過一系列平行相鄰掃描。
  14. 如申請專利範圍第1項所述之方法，還包括由一金屬片所形成的該導線架，形成導線架的方法包括在第一位置為所述之金屬片的背面中進行部分蝕刻，以至於形成一引腳的一懸壁段。
  15. 如申請專利範圍其中第14項所述之方法，形成一導線架還包括：在第二位置為所述之金屬片的正面進行部分蝕刻從所述之第一位置被水平隔開，以至於形成所述之引腳的底腳段，所述之第一和第二位置是被第三位置所隔開，其中所述之金屬片是不被蝕刻的，以至於形成所述之引腳的柱段。
  16. 如申請專利範圍其中第15項所述之方法，形成一導線架還包括：在第四位置為所述之金屬片中進行完全蝕刻以至於所述之引腳從晶片墊被分開。
  17. 如申請專利範圍其中第16項所述之方法，形成一導線架還包括從所述之金屬片的該背面蝕刻所述之晶片墊以至於形成一隔離晶片墊。
  18. 如申請專利範圍其中第14項所述之方法，形成一導線架還包括：在第四位置為所述之金屬片進行完全蝕刻以至於所述之引腳從晶片墊被分開。
  19. 如申請專利範第1項所述之方法，還包括在所述之第一晶片墊的背面上印刷焊料層。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI810380B (zh) * 2019-02-22 2023-08-01 南韓商愛思開海力士有限公司 包括橋接晶粒的系統級封裝件
TWI690039B (zh) * 2019-07-03 2020-04-01 矽品精密工業股份有限公司 電子封裝件及其製法
CN111432554B (zh) * 2020-03-13 2021-08-10 清华大学 微系统架构
CN113451249A (zh) * 2020-03-27 2021-09-28 美商矽成积体电路股份有限公司 封装结构
CN114839401A (zh) * 2022-03-12 2022-08-02 江苏宝浦莱半导体有限公司 加速寿命测试实验金手指插拔结构的高密度排布老化板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575006B2 (en) * 2009-11-30 2013-11-05 Alpha and Omega Semiconducotr Incorporated Process to form semiconductor packages with external leads

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909178B2 (en) * 2000-09-06 2005-06-21 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US7588999B2 (en) * 2005-10-28 2009-09-15 Semiconductor Components Industries, Llc Method of forming a leaded molded array package
DE102006034679A1 (de) * 2006-07-24 2008-01-31 Infineon Technologies Ag Halbleitermodul mit Leistungshalbleiterchip und passiven Bauelement sowie Verfahren zur Herstellung desselben
US8071427B2 (en) * 2009-01-29 2011-12-06 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component and structure therefor
US20110115069A1 (en) * 2009-11-13 2011-05-19 Serene Seoh Hian Teh Electronic device including a packaging substrate and an electrical conductor within a via and a process of forming the same
CN101719759B (zh) * 2009-12-04 2011-12-14 武汉盛华微系统技术股份有限公司 封装表面贴装元器件的方法
US9831393B2 (en) * 2010-07-30 2017-11-28 Cree Hong Kong Limited Water resistant surface mount device package
KR101698932B1 (ko) * 2010-08-17 2017-01-23 삼성전자 주식회사 반도체 패키지 및 그 제조방법
US8513787B2 (en) * 2011-08-16 2013-08-20 Advanced Analogic Technologies, Incorporated Multi-die semiconductor package with one or more embedded die pads
JP6095997B2 (ja) * 2013-02-13 2017-03-15 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575006B2 (en) * 2009-11-30 2013-11-05 Alpha and Omega Semiconducotr Incorporated Process to form semiconductor packages with external leads

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