TWI639080B - 一種用於一處理器之調節電壓之方法及設備 - Google Patents

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Abstract

本發明揭示一種用於一處理器的調節電壓之方法。該方法包含要求一目標頻率值，其中該目標頻率值決定用於將該處理器計時的一目標時脈頻率。該方法也包含將該目標時脈頻率與一第一信號比較，來產生一誤差信號。進一步，該方法包含使用該誤差信號來產生一佔空比控制信號，其中該佔空比控制信號可操作來產生一週期性波形。最終，該方法包含使用該週期性波形產生一輸出穩壓器電壓，其中該輸出電壓可操作來提供電力給該處理器。

Description

一種用於一處理器之調節電壓之方法及設備 【相關申請案交叉參照】 相關申請案
本申請案係關於2013年7月22日所提交，以Stephen Felix、Jeffery Bond、Tezaswi Raja、Kalyana Bollapalli和Vikram Mehta為發明者，標題為「CLOSED LOOP DYNAMIC VOLTAGE AND FREQUENCY SCALING」，同時具有代理人案號NVID P-IC-12-0514-US1的共同審理第13/947999號美國專利申請案。該申請案在此以引用方式完整併入本文中。本申請案也關於以下共同審理美國專利申請案：2014年7月3日所提交，以Kalyana Bollapalli和Tezaswi Raja為發明這，標題為「CLOCK GENERATION CIRCUIT THAT TRACKS CRITICAL PATH ACROSS PROCESS,VOLTAGE AND TEMPERATURE VARIATION」，同時具有代理人案號NVID-PSC-13-0308-US1的第14/323787號美國專利申請案，在此以引用方式完整併入本文中。
根據本發明的具體實施例一般係關於電力傳遞，尤其係關於供電至微處理器的穩壓器。
微處理器的電力輸送通常由晶片外穩壓器(VRM)將電力供應至晶片上裝置。通常，供應電壓至晶片上裝置是不理想的，並且由於微處理器之內電路活動突然改變，因此會表現出不同頻率成分的時間變化(~1KHz至>1GHz)，如圖1A和圖1B內所示。圖1A例示典型微處理器電力輸送網路的頻率響應，而圖1B則例示典型微處理器電力輸送網路的瞬態響應。典型晶片外穩壓器模組的頻寬通常不夠高到足以抑制頻率成分高於~1MHz的電壓變化，即使在電力輸送網路(PDN，power delivery network) 內許多位置上存在解耦合電容器的情況下。
典型的微處理器系統由一般需要許多不同VRM(或多重輸出VRM)的許多不同電壓領域，以及消耗大量機板面積的大量晶片外組件所構成。因此，在專屬晶粒上具有許多不同穩壓器模組就顯得無效率。更進一步，有效的動態電壓與頻率調節(DVFS，dynamic voltage and frequency scaling)需要快速電壓轉變時間，這受限為來自晶片外VRM的大約10mV/ms。
傳統穩壓器的另一個缺點為所調節電壓與晶片上裝置在操作期間可能經歷到的環境變化無關，例如：溫度變化以及老化效果會顯著影響晶片上裝置在執行時的速度，並且會導致功能失常。傳統穩壓器並非設計來適應活動、溫度與老化這些變化，因此並不適合現代高效能微處理器系統。
因此，需要一種能夠數位控制並且可補償電壓波動、處理變化、溫度變化與老化的整合式穩壓系統。在本發明的一個具體實施例內，所有或部分穩壓器模組都整合在相同晶粒上作為處理器(或負載)，並且使用所要的操作頻率當成輸入參數進行數位控制。進一步，在本發明的一個具體實施例內，本發明的數位控制穩壓器能夠有利地產生目前在目標頻率上操作所需之最低供應電壓。一般來說，這導致較高的能源效率與電池壽命。
此外，在一個具體實施例內，本發明的穩壓器補償了執行期間溫度改變造成的關鍵路徑延遲變化，以及補償了由於老化使得電晶體速度退化所造成的關鍵路徑延遲增加。這也針對行動應用導致較高能源效率以及改善的電池壽命。
請注意，雖然某些先前技術系統運用溫度與老化補償器電路與穩壓器模組串聯，不過本發明的具體實施例具有更高的面積效益，因為其將這些補償器電路併入穩壓器模組(VRM)內的反饋迴路內，如此免除了佔用大量面積的A/D轉換器之需求。於穩壓器的反饋迴路內具有補償器也導致較低的補償延遲。
在一個具體實施例內，揭示一種調節用於一處理器的電壓之 方法。該方法包含要求一目標頻率值，其中該目標頻率值決定用於將一處理器計時的一目標時脈頻率。該方法也包含將該目標時脈頻率與一第一信號比較，來產生一誤差信號。進一步，該方法包含使用該誤差信號來產生一佔空比控制信號，其中該佔空比控制信號可操作來產生一週期性波形。該方法也包含使用該週期性波形產生一輸出穩壓器電壓，其中該輸出電壓可操作來提供電力給該處理器。
在一個具體實施例內，揭示一種用於調節處理器電壓的設備。該設備包含一比較器，其具有一第一輸入，可操作來設定為一目標頻率值，其中該目標頻率值決定用於將一處理器計時的一目標時脈頻率。該設備也包含一動態電壓控制震盪器(DVCO，dynamic voltage controlled oscillator)，可操作來產生具有一第一頻率的一時脈信號，其中該第一頻率為該處理器的操作頻率，並且是至該比較器的一第二輸入，其中該第一頻率係該輸出穩壓器電壓之函數，其中該DVCO由該輸出穩壓器電壓供電，並且其中使用該比較器比較該第一頻率與該目標時脈頻率，來產生一誤差信號。進一步，該設備包含一電路，可操作來使用該誤差信號產生一輸出穩壓器電壓，其中該輸出電壓可操作來供應電力給該處理器。
在不同的具體實施例內，揭示一種用於調節一處理器電壓的設備，其中該設備包含在一輸出穩壓器電壓上操作的複數個關鍵路徑監控電路。該設備也包含複數個相位偵測器，其可操作來將對應至該等複數個關鍵路徑監控電路的複數個延遲值與一目標時脈頻率比較，以便產生一誤差信號，其中該等複數個延遲值的每一者都代表一處理器中個別關鍵路徑的關鍵路徑延遲。最後，該設備包含一電路，可操作來使用該誤差信號產生該輸出穩壓器電壓，其中該輸出電壓可操作來提供電力給該處理器。
以下詳細描述結合附圖，將對本發明的性質與優點有更佳瞭解。
110‧‧‧計算系統
112‧‧‧通訊基礎設施
114‧‧‧處理器
116‧‧‧系統記憶體
118‧‧‧記憶體控制器
120‧‧‧輸入/輸出控制器
122‧‧‧通訊介面
124‧‧‧顯示裝置
126‧‧‧顯示配接器
128‧‧‧輸入裝置
130‧‧‧輸入介面
132‧‧‧主要儲存裝置
133‧‧‧備用儲存裝置
134‧‧‧儲存介面
140‧‧‧資料庫
200‧‧‧網路架構
302‧‧‧接地
303‧‧‧類比數位轉換器
304‧‧‧參考電壓
305‧‧‧電壓識別碼
306‧‧‧誤差信號
307‧‧‧比例積分微分(PID)
308‧‧‧數位脈衝寬度調變區塊
310‧‧‧週期性波形
311‧‧‧分散電感器
315‧‧‧VREG
380‧‧‧功率FET
507‧‧‧比例積分微分(PID)/比例積分微分(PID)控制器
508‧‧‧數位脈衝寬度調變區塊
509‧‧‧頻率誤差/誤差信號
510‧‧‧週期性波形
511‧‧‧分散電感器
514‧‧‧DVCO/DVCO模組/DVCO電路
515‧‧‧比較器模組
526‧‧‧輸出電壓VREG
527‧‧‧輸出頻率
550‧‧‧目標頻率/參數
551‧‧‧參考時脈
574‧‧‧PLL模組
580‧‧‧功率FET
607‧‧‧比例積分微分(PID)控制器
608‧‧‧參考PLL區塊/頻率
609‧‧‧誤差信號
610A-610N‧‧‧關鍵路徑監控器
620‧‧‧相位偵測器
650‧‧‧目標頻率數值
651‧‧‧參考時脈
674‧‧‧PLL模組
680‧‧‧VREG
708‧‧‧時脈
710‧‧‧延遲鍊
712‧‧‧接收觸發器
719‧‧‧接收觸發器
720‧‧‧接收觸發器
721‧‧‧接收觸發器
本發明的具體實施例藉由範例進行說明並且不受其限制，在附圖中的數據以及其中相同的參考編號指示相同的元件。
第一A圖例示典型微處理器電力輸送網路的頻率響應。
第一B圖例示典型微處理器電力輸送網路的瞬態響應。
第二圖為可實施本發明具體實施例的計算系統之範例之方塊圖。
第三圖為具有數位控制的傳統穩壓器。
第四圖例示在具備傳統整合式穩壓器的系統內應付溫度與老化的一電壓保護帶。
第五圖例示針對使用根據本發明具體實施例中一動態電壓控制震盪器的穩壓器之處理、溫度、電壓、電壓雜訊和老化寬容反饋控制。
第六圖例示針對根據本發明具體實施例的穩壓器之處理、溫度、電壓和老化寬容反饋控制。
第七圖例示其中第六圖內所例示該關鍵路徑監控器(CPM)的延遲可與該參考PLL時脈比較，來產生一誤差信號之方法。
第八圖圖示根據本發明的一個具體實施例，補償處理變化、電壓變化、溫度變化以及老化的調節電壓示範處理之流程圖。
在此將詳細參考本發明的許多具體實施例，附圖內將說明其範例。雖然本發明將結合這些具體實施例來說明，應瞭解這並不用於將本發明限制在這些具體實施例上。相反地，本發明用於涵蓋申請專利範圍領域與精神內所包含之變化、修改與同等配置。更進一步，在下列本發明的詳細說明中，將公佈許多特定細節以提供對本發明有通盤了解。不過，應了解在沒有這些特定細節的情況下也可實施本發明。在其他實例中，已知的方法、程序、組件和電路並未詳述，如此就不會模糊本具體實施例的領域。
某些詳細說明部分都以可在電腦記憶體中資料位元上操作之程序、邏輯區塊、處理以及其他符號表示之方式來呈現。這些說明與代表為精通資料處理技術人士用來將其工作內容灌輸給其他精通此技術人士的最有效方式。在本申請案中，程序、邏輯區塊、處理等等一般係認為是導致所要結果的自洽步驟或指令之序列。這些步驟為利用物理量之物理操縱的步驟。通常，雖然非必要，不過這些量採用可被儲存、傳輸、結合、 比較以及在電腦系統內操縱的電或磁性信號形式。為了時間上方便起見，原則上因為常用，所以這些信號代表交易、位元、數值、元件、符號、字元、樣板、像素等等。
不過，應該瞭解，所有這些與類似用語都與適當的物理量相關連，並且僅為適用這些量的便利符號。除非特別聲明，否則從下列討論中可瞭解，整個本詳細說明當中，利用像是「要求」、「比較」、「產生」等等用語所做的討論都是提及電腦系統或類似電子計算裝置或處理器(像是圖2的系統110)之動作與處理(例如圖8的流程圖800)。電腦系統或類似電子計算裝置操縱並轉換呈現為電腦系統暫存器、記憶體或其他這種資料儲存、傳輸或顯示裝置內實體(電子)量的資料。
本說明書內描述的具體實施例可在位於例如程式模組這類某些電腦可讀取儲存媒體形式上，由一或更多電腦或其他裝置所執行的電腦可執行指令之一般內容內討論。藉由範例並且不受限於此範例，電腦可讀取儲存媒體可包含非暫態電腦可讀取儲存媒體以及通訊媒體；非暫態電腦可讀取媒體包含除暫態、傳播信號以外之所有電腦可讀取媒體。一般而言，程式模組包含執行特定工作或實施特定抽象資料類型之常式、程式、物件、組件、資料結構等。程式模組的功能性可在許多具體實施例內結合或分散。
電腦儲存媒體包含以任何方法或技術實施的揮發與非揮發性、可移除與不可移除之媒體，用於儲存像是電腦可讀取指令、資料結構、程式模組或其他資料等等資訊。電腦儲存媒體包含但不受限於隨機存取記憶體(RAM)、唯讀記憶體(ROM)、電可抹除式可程式編輯ROM(EEPROM)、快閃記憶體或其他記憶體技術、小型碟片ROM(CD-ROM)、數位多功能影音光碟(DVD)或其他光學儲存裝置、磁匣、磁帶、磁片儲存或其他磁性儲存裝置，或可用於儲存所要資訊以及可存取來擷取這些資訊的其他任何媒體。
通訊媒體可具體實施電腦可執行指令、資料結構以及程式模組，並且包含任何資訊傳遞媒體。藉由範例並且不受限於此範例，通訊媒體包含像是有線網路或直接有線連線的有線媒體，以及像是聲音、射頻(RF)、紅外線以及其他無線媒體的無線媒體。上述任何媒體的組合也應該包 含在電腦可讀取媒體的範圍內。
第二圖為可實施本發明具體實施例的計算系統110之範例之方塊圖。計算系統110廣泛代表可執行電腦可讀取指令的任何單一或多處理器計算裝置或系統。計算系統110的範例包含但不受限於工作站、膝上型電腦、用戶端終端機、伺服器、分散式計算系統、手持式裝置或任何其他計算系統或裝置。在最基本的組態中，計算系統110可包含至少一處理器114以及一系統記憶體116。
處理器114一般代表可處理資料或解析並執行指令的任何類型或型式之處理單元。在特定具體實施例內，處理器114可接收來自軟體應用程式或模組的指令。這些指令可導致處理器114執行本說明書所描述及/或例示的一或更多範例具體實施例之功能。在一個具體實施例內，計算系統110的該電力傳遞網路使用本發明的該電壓調節機構，來供電給處理器114以及其內包含的晶片上裝置。
系統記憶體116一般代表可儲存資料及/或其他電腦可讀取指令的任何類型或形式之揮發性或非揮發性儲存裝置或媒體。系統記憶體116的範例包含但不受限於RAM、ROM、快閃記憶體或任何其他合適的記憶體裝置。雖然並未要求，不過在特定具體實施例內，計算系統110可包含揮發性記憶體單元(像是例如系統記憶體116)以及非揮發性儲存裝置(像是例如主要儲存裝置132)。
除了處理器114和系統記憶體116以外，計算系統110也可包含一或多個組件或元件，例如在圖2的具體實施例內，計算系統110包含一記憶體控制器118、一輸入/輸出(I/O)控制器120以及一通訊介面122，這每一者都透過一通訊基礎設施112互連。通訊基礎設施112通常代表可促進計算裝置的一或更多組件之間通訊之任何類型或形式之基礎設施。通訊基礎設施112的範例包含但不限制為一通訊匯流排(像是工業標準架構(ISA)、週邊組件互連(PCI)、PCI Express(PCIe)或類似匯流排)以及一網路。
記憶體控制器118一般代表可處理記憶體或資料或控制計算系統110的一或多個組件間之通訊的任何類型或形式之裝置，例如：記憶體控制器118透過通訊基礎設施112可控制處理器114、系統記憶體116 以及I/O控制器120之間的通訊。
I/O控制器120通常代表可協調及/或控制計算裝置的輸入與輸出功能之任何類型或形式之模組，例如：I/O控制器120可控制或促進計算系統110的一或更多元件之間的資料傳輸，像是處理器114、系統記憶體116、通訊介面122、顯示配接器126、輸入介面130以及儲存介面134。
通訊介面122廣泛代表可促進範例計算系統110與一或更多額外裝置之間通訊的任何類型或形式之通訊裝置或配接器，例如：通訊介面122可促進計算系統110與包含額外計算系統的私人或公用網路間之通訊。通訊介面122的範例包含但不受限於有線網路介面(像是網路介面卡)、無線網路介面(像是無線網路介面卡)、數據機以及任何其他合適的介面。在一個具體實施例內，通訊介面122透過直接連結至網路，例如網際網路，提供直接連線至遠端伺服器。通訊介面122也可透過任何其他合適的連線，間接提供連線。
通訊介面122也可代表一主配接器，其設置成透過外部匯流排或通訊通道，促進計算系統110與一或更多額外網路或儲存裝置之間的通訊。主配接器的範例包含但不受限於小型電腦系統介面(SCSI)主配接器、萬用序列匯流排(USB)主配接器、IEEE(電機電子工程師協會)1394主配接器、序列先進技術附接(SATA)與外部序列先進技術附接(eSATA)主配接器、先進技術附件(ATA)與序列ATA(PATA)主配接器、光纖通道介面配接器、乙太網路配接器等等。通訊介面122也可允許計算系統110參與分散式或遠端計算，例如：通訊介面122可接收來自遠端裝置的指令，或將指令傳送至遠端裝置來執行。
如第二圖內所例示，計算系統110也可包含至少一個顯示裝置124，其透過顯示配接器126連結至通訊基礎設施112。顯示裝置124一般代表可視覺顯示由顯示配接器126所轉送資訊的任何類型或形式之裝置。類似地，顯示配接器126通常代表設置成轉送圖形、文字與其他資料來顯示在顯示裝置124上的任何類型或形式之裝置。
如第二圖內所例示，計算系統110也可包含至少一個輸入裝置128，其透過一輸入介面130連結至通訊基礎設施112。輸入裝置128一 般代表可提供不管是電腦產生或人類產生的輸入至計算系統110之任何類型或形式的輸入裝置。輸入裝置128的範例包含但不受限於鍵盤、指標裝置、語音辨識裝置或任何其他輸入裝置。
如第二圖內所例示，計算系統110也可包含一主要儲存裝置132和一備用儲存裝置133，其透過一儲存介面134連結至通訊基礎設施112。儲存裝置132和133一般代表可儲存資料及/或其他電腦可讀取指令的任何類型或形式之儲存裝置或媒體，例如：儲存裝置132和133可為磁碟機(例如俗稱的硬碟)、軟碟機、磁帶機、光碟機、隨身碟等等。儲存介面134一般代表用於在儲存裝置132和133與計算裝置110的其他組件之間傳輸資料之任何類型或形式的介面或裝置。
在一個範例中，資料庫140可儲存在主要儲存裝置132內。資料庫140可代表單一資料庫或計算裝置的部份，或可代表多個資料庫或計算裝置。例如：資料庫140可代表(儲存在)計算系統110的部分及/或第二圖內範例網路架構200(底下)的部分。另外，資料庫140可代表(儲存在)能夠由計算裝置，像是計算系統110及/或網路架構200的部份所存取之一或多個實際分隔裝置。
繼續參閱第二圖，儲存裝置132和133可設置成從可移除式儲存單元中讀取及/或寫入至此，其中該儲存單元設置成儲存電腦軟體、資料或其他電腦可讀取資訊。合適的可移除式儲存單元之範例包含但不受限於軟碟、磁帶、光碟、隨身碟裝置等等。儲存裝置132和133也可包含其他類似結構或裝置，允許電腦軟體、資料或其他電腦可讀取指令載入計算系統110。例如：儲存裝置132和133可設置成讀取與寫入軟體、資料或其他電腦可讀取資訊。儲存裝置132和133也可為計算系統110的一部分，或可為透過其他介面系統存取的個別裝置。
許多其他裝置或子系統都可連接至計算系統110。相對地，並非第二圖內所例示的所有組件與裝置都需要存在才能實踐本文所述的具體實施例。上面引用的裝置與子系統也可用與第二圖內所示不同的方式互連。計算系統110也可運用任何數量的軟體、韌體及/或硬體組態，例如：本文內揭示的該範例具體實施例可編碼為電腦可讀取媒體上的電腦程式(也 稱為電腦軟體、軟體應用程式、電腦可讀取指令或電腦控制邏輯)。
內含該電腦程式的該電腦可讀取媒體可載入計算系統110。然後儲存在該電腦可讀取媒體內的所有或部分該電腦程式可儲存在系統記憶體116及/或儲存裝置132和133的許多部分內。由處理器114執行時，已經載入計算系統110的一電腦程式可導致處理器114執行及/或為執行本說明書內所描述及/或例示的示範具體實施例功能之裝置。此外或另外，本說明書內描述及/或例示的該等範例具體實施例可用韌體及/或硬體實施。
例如：在處理器114上執行的一電腦程式可要求與目前在處理器114上運行不一樣的頻率，如此該電腦程式會從本發明的穩壓具體實施例進行頻率要求，接著改變處理器114的運行電壓來容納較高的頻率要求。
含內建處理、溫度與老化補償之整合式穩壓器
本發明的具體實施例提供一種能夠數位控制並且可補償電壓波動、處理變化、溫度變化與老化的整合式穩壓系統。在本發明的一個具體實施例內，所有或部分穩壓器模組都整合在相同晶粒上當成處理器(或負載)，並且使用所要的操作頻率當成輸入參數進行數位控制。在此具體實施例內，本發明的數位控制穩壓器免除使用電壓識別碼當成輸入參數，取而代之使用所要的操作頻率當成該輸入參數輸入至該穩壓器控制邏輯。
進一步，在本發明的一個具體實施例內，本發明的數位控制穩壓器能夠產生在目標頻率上操作所需之最低供應電壓。一般來說，這導致較高的能源效率與電池壽命。
進一步，在一個具體實施例內，本發明的穩壓器補償了執行期間溫度改變造成的關鍵路徑延遲變化，以及補償了由於老化使得電晶體速度退化所造成的關鍵路徑延遲增加。這也導致較高能源效率以及改善的電池壽命。
第三圖為具有數位控制的傳統穩壓器。整合式穩壓器(IVR，Integrated voltage regulator)將相同晶粒上的所有或部分VRM功能性整合當成負載。第四圖上顯示具有封裝內分散電感器以及晶片上控制邏輯 的典型單相IVR系統(為了清晰起見，已經將接地302理想化)。使用多個這種IVR來供電至不同電壓領域，具備改善的瞬態響應時間、縮小的基板面積以及降低的基板組件成本，以及提高的有效動態電壓與頻率調節(DVFS)。使用類比或數位/半數位電路，可實施IVR的控制邏輯。
根據本發明的數位控制型解決方案，如第三圖內所示，包含一類比數位(A/D)轉換器303，其取樣該輸出調節電壓並與一參考電壓比較。參考電壓304衍生自一電壓識別碼(VID)305，並且決定該VRM的標稱輸出電壓。透過一比例積分微分(PID)控制器307補償來自該A/D轉換器的誤差信號306，以產生一佔空比控制信號，然後將該信號饋送至一數位脈衝寬度調變區塊(DPWM)308，運用功率FET 380產生具有所要佔空比週期的一週期性波形(VPWM)310。VPWM用來將分散電感器311定期切換至高電壓(VDDH)或接地，來產生所要的輸出電壓VREG 315。
像是第三圖內所例示的傳統晶片外或整合式穩壓器模組的挑戰，在於其目標為產生與所要VID碼305偏差最小的調節電壓，並且該產生的調節電壓與晶片上裝置在操作期間可能經歷到的環境變化無關。然而，溫度變化以及老化效果會顯著影響晶片上裝置在執行時的速度，並且會導致功能失常。
第四圖例示在具備傳統整合式穩壓器的系統內應付溫度與老化的一電壓保護帶。通常會針對溫度、處理以及老化變化加入一電壓保護帶，以確定該邏輯在所有情況下都能正確運作。關鍵路徑延遲為該處理器正確運作所需的最低時脈週期。如圖內所示，該關鍵路徑延遲會因為電壓、溫度與老化變化，而隨時間改變。因為該關鍵路徑延遲與該電壓綁定，因此需要在已知關鍵路徑延遲上運作的該電壓也隨時間改變，如圖所示。在傳統穩壓器中，必須設定該電壓，如此該電壓足以滿足該最糟的關鍵路徑延遲。當該關鍵路徑延遲並不是最糟的值，則超出的電壓就是電壓保護帶。在傳統電流模式或電壓模式反饋穩壓器內的此新增保護帶(如第四圖內所示)導致功率喪失，這會影響平均功率並減少電池壽命。本發明提出之具體實施例將使得該電壓改變追蹤關鍵路徑延遲內的變化，如第四圖內所示。因此，本發明的具體實施例提供一穩壓模組，其補償處理變化、溫度 變化、老化以及電壓雜訊，因此改善能源效率。
第五圖例示針對使用根據本發明具體實施例中一動態電壓控制震盪器的穩壓器之處理、溫度、電壓、電壓雜訊和老化寬容反饋控制。第五圖內所示電路的優點為其補償了電壓雜訊加上處理、溫度和老化變化，第五圖內的該電路可有效回應快速變化的雜訊，這種雜訊係由例如當CPU或GPU快速改變電流消耗時，從該穩壓器消耗的電流改變所引起。
電源供應雜訊已經是近年來晶片設計當中的主要議題。在最糟的情況下，電源供應雜訊限制了該晶片能夠達到的最高頻率，這導致降低該產品的有效性能，即使該最糟情況雜訊事件極為罕見。為了克服這個問題，本發明的具體實施例運用彈性計時技術，其中該時脈產生器為動態電壓控制震盪器(DVCO)514(如2014年7月3日所提出，標題為「CLOCK GENERATION CIRCUIT THAT TRACKS CRITICAL PATH ACROSS PROCESS,VOLTAGE AND TEMPERATURE VARIATION」，發明者為Kalyana Bollapalli和Tezaswi Raja，並且具有代理人案號NVID-PSC-13-0308-US1的第14/323787號相關美國專利申請案內之討論，此後稱為「該DVCO申請案」，在此以引用方式併入本文中)，其連接至與消耗該時脈的該晶片相同之電壓供應。在此電路中，在電壓下降時的雜訊事件期間，該DVCO降低時脈頻率也避免該晶片失效。這只發生在有雜訊事件時。在無雜訊事件的剩餘時間中，該晶片以較高有效頻率和效能來運行。因此，第五圖內例示的設計導致較高的效能和功率改善。
如上面所解釋，固定式VID決定輸出電壓的應用並沒有能源效率，因為其無法追隨電壓波動。第三圖內該電路的參考電壓304通常需要設定較高，以便補償電壓波動，並且確定該處理器已經接受一最低電壓來支援其所要運作的頻率。例如：若該處理器需要至少1伏特來在1GHz上運行，並且該電壓波動為0.1V，則該參考電壓將需要設定在1.1V，以便確定將1V的最低電壓提供給該處理器，來在1GHz上運行。結果，需要付出額外電力成本來補償此電壓波動。
相較之下，本發明的具體實施例藉由運用動態電壓控制震盪器(DVCO)以及比較器515，綁定該處理器用該電壓運行時的頻率，避免該 電力成本。因此本發明的具體實施例完全免除了該VID碼，取而代之使用所要的操作頻率當成該輸入參數給該穩壓器控制邏輯。該所要的操作頻率使用目標頻率550輸入參數來輸入。PLL模組574用來轉換已輸入一時脈信號的該目標頻率值，其饋送進入使用參考時脈551的比較器模組515(其可指出用來進行比較的時間週期)。該所要的操作頻率由在該處理器上運行的軟體應用程式所決定，例如：若在該處理器上已運行一處理器密集應用程式，則該應用程式將要求較高的目標頻率550。
為了達到已知功率範圍的最佳效能，該晶片需要以在一已知電壓上所能達到的最高頻率來運行。在第五圖內例示的電路中，該軟體應用程式必須從該穩壓器要求一電壓，並且根據該電壓，從該DVCO要求在該電壓上的最高安全頻率。然而，由於穩壓器公差，所以穩壓器電壓會飄移，並且該頻率需要針對此飄移留下裕度。在第五圖中具體實施例內提出的規則中，取代從該穩壓器要求一電壓，而是使用目標頻率參數550從該DVCO要求一頻率。若DVCO 514達成要求的確切頻率，則該迴圈穩定。然而，若該DVCO頻率與該要求的頻率不同，則比較器515決定在反饋中饋送至比例積分微分(PID)控制器507的頻率誤差509。
該比例積分微分(PID)將該頻率誤差轉換進入一佔空比調整，然後直接控制該整合式穩壓器的輸出電壓VREG 526。電壓改變會改變該DVCO頻率，直到與該軟體應用程式要求的頻率相同。不同於第三圖內例示的傳統方式，第五圖內本發明的具體實施例並不具有與穩壓器電壓要求量化相同的問題，也不具有穩壓器公差。因為本發明的具體實施例要求一佔空比而非一電壓，因此不會遇到像是先前技術設計的任何電壓粒度問題。如此，第五圖的設計消除了由於穩壓器公差、穩壓器粒度等等所導致的任何潛在電壓錯誤。
如同該DVCO應用中所提及，本文內揭示的該時脈產生電路追蹤一積體電路的關鍵路徑通過處理、電壓以及溫度變化。相較於傳統技術，在情況允許之下，這種時脈產生電路有較高效能。此外，本文內揭示的該方式產生一可變時脈信號，例如根據製造變化及/或操作條件改變頻率的時脈信號。這種可變時脈信號對比於傳統技術，具備非常穩定，例如 晶體控制的，時脈信號，不會隨製造變化及/或操作條件而改變。因此，藉由使用該上述DVCO應用內所說明的該DVCO，第五圖內所示的該穩壓系統可補償處理、溫度以及老化變化。
進一步，如第五圖內所示，DVCO模組514採用一電壓值VREG 526(該處理器正在操作的電壓)當成一輸入，並且輸出與該輸入電壓綁定的一頻率。使用比較器模組515，將來自DVCO模組514的該輸出頻率527與由PLL模組574輸出的該頻率比較。請注意，在將頻率527和PLL模組574的輸出輸入至比較器模組515之前，可使用時脈分頻器將之劃分。然後將由比較器模組515所決定的頻率誤差509饋送至一比例積分微分(PID)控制器507，來產生一佔空比控制信號，然後將該信號饋送至一數位脈衝寬度調變區塊(DPWM)508，運用功率FET 580產生具有所要佔空比週期的一週期性波形(VPWM)510。VPWM用來將分散電感器511定期切換至高電壓(VDDH)或接地，來產生所要的輸出電壓VREG 526。如此，第五圖的具體實施例省略了要求一電壓轉換成一頻率，然後轉換回一電壓的額外步驟(如第三圖的設計所示)。
另外，不具有參考電壓304(如第三圖的設計所示)解決了該電壓波動問題，因為會波動的該參考電壓已經由透過參數550要求的頻率所取代。此外，使用數位組件取代像是A/D轉換器304(及其對應類比輸入，例如Vref 304)以及比例積分微分(PID)控制器307這些類比組件，也幫助消除該電路內的額外電壓雜訊。
DVCO 514可操作來將該處理器的該電壓與該處理器的該頻率綁定。DVCO 514的該輸入電壓為VREG 526，這與該處理器正在運行的電壓相同。進一步，DVCO 514的該輸出頻率也就是該處理器運行的頻率。換言之，在此具體實施例內使用DVCO的輸出當成該系統時脈。利用將該處理器的電壓與頻率綁在一起，可消除該電壓波動問題，因若電壓526由於波動而變化，則在DVCO 514的輸出上之頻率527也跟著變化。例如：若電壓526增加，則由該DVCO輸出的處理器頻率527也會增加，以容納較高的電壓需求。因此，不同於第三圖內例示的規則，不需付出額外電力成本來補償電壓波動。
若在該處理器上運行的軟體應用程式要求不同頻率，則使用目標頻率輸入550來應付該要求。PLL模組574將數值轉換成時脈頻率，並且比較器模組515決定頻率527與PLL模組574的輸出間之頻率差。然後使用功率FET 580轉換成具有所要佔空比的週期性波形(VPWM)510，然後產生所要的輸出電壓VREG 526，如上面所討論。因此，第五圖內所示的該系統僅為具有一頻率要求的一封閉式反饋迴路。進一步，利用將電壓526與頻率527綁定，該系統自身穩定。這消除了第三圖的該VID碼以及將參考電壓304設定為較高值所伴隨的電力成本，以便補償可能發生的任何電壓雜訊問題。
第六圖例示針對根據本發明具體實施例的穩壓器之處理、溫度、電壓和老化寬容反饋控制。如第六圖內所示，所提出的穩壓器由其反饋路徑內多個關鍵路徑監控器(CPM)(610A、610B...610N)所構成，其延遲會與參考PLL時脈608比較來產生一誤差信號609。類似於第五圖，使用PLL模組674將目標頻率數值650轉換成運用參考時脈651的一頻率608(如上述，該參考時脈可表示一時間週期)。在一個具體實施例內，也可使用第五圖的DVCO電路514和比較器模組515來取代第六圖內顯示的PLL電路674，來執行相同功能。
在此具體實施例內，該電壓並未如第五圖內與該頻率綁定。取而代之，時脈信號608僅用為一監控器。通過目標頻率輸入參數650可要求一固定頻率，PLL模組674將此數值轉換成一固定時脈頻率608，其用來計時包含該等CPM電路的該晶片剩餘部分。然後，可降低已經用來運行該等CPM電路的電壓VREG 680，直到關鍵路徑監控器610A至610N之一者發出一失效信號之前。換言之，此具體實施例內的處理器電壓680降低，直到在關鍵路徑監控器610A至610N之一者上觀察到失效之前。接著，該處理器以就在發生失效之前的一臨界上之最低可能電壓運行。若來自CPM 610A至610N的任何輸入經歷一關鍵失效，則可使用一OR閘來標示一誤差。因此，此具體實施例內的該電壓並未與頻率綁定。取而代之，該電壓在已知的固定頻率上調整，直到到達該關鍵路徑之一者失效的一關鍵臨界之前。
該比較可使用一相位偵測器620的陣列，或其他已知的數位技術來執行。這代替一A/D轉換器來比較該輸出電壓與一固定電壓參考(如第三圖內所示)。剩餘的控制邏輯與第五圖內所示的電路內相同，例如使用比例積分微分(PID)控制器607來產生使用誤差信號609的該佔空比控制信號。在反饋迴路內具有CPM 610A至610N可允許連續調整輸出電壓，如此該最糟的CPM路徑總是滿足橫跨所有溫度與老化變化的該目標操作頻率。例如隨著CPM內的電晶體退化並且CPM的延遲增加，該穩壓器據此提高該輸出調節電壓，以容許在該運送頻率上正確操作。
CPM 610A至610N可由不同的關鍵路徑複製迦納利電路所組成，或可由原地的關鍵路徑延遲監控器所構成。最重要是減少由於通過所有PVT角落以及老化情況所導致的CPM延遲差異所需之裕度。為了確定可靠度與耐用度，一低限制與一高限制(Vmin和Vmax)套用至該系統。作業系統或電源管理單元不應要求一頻率，其高到讓該調節電壓超出系統的Vmax。類似地，該調節電壓在非常低操作頻率上不應低到低於該Vmin限制，以確定足夠的電壓空間供正確電路操作。
第七圖例示其中第六圖內所例示該CPM的延遲可與該參考PLL時脈比較，來產生一誤差信號之手段。假設第七圖內的時脈708為該PLL時脈並且可設置的延遲鍊710為該關鍵路徑，若該關鍵路徑延遲小於該時脈週期，則在該末端上的接收觸發器712將捕捉正確值。若該關鍵路徑比該時脈週期慢，則該(等)接收觸發器將捕捉誤差值。因此，根據該(等)接收觸發器內擷取之值，做出時脈708對該關鍵路徑來說是否太快之決策。當該路徑要失效時，會通知在路徑末端上的額外觸發器(例如觸發器720、721、712)，例如：若最右邊的觸發器712失效但是最左邊的觸發器719還在，則指示已經瀕臨失效但是尚未失效。因此，第七圖內例示的該等迦納利路徑在該電路確實失效之前就可發出失效信號。
第六圖內例示的該數位反饋幫助降低裝置的分級時間，因為其自動根據該等關鍵路徑的固有矽速度，來調整該調節電壓。根據代表性環形震盪器或CPM速度，該裝置可針對運送頻率粗略分級。所提出的反饋控制可進一步微調該系統至滿足該目標頻率所需的最低電壓。因此，本發 明的具體實施例可利用微調一粗略分級之內的裝置電壓，縮短分級時間並減輕分級裕度。
第六圖內例示的數位反饋方式具有許多優點。如上述，其消除VID解碼器，並且最佳產生針對在該目標頻率上目前操作所需的最低供應電壓。一般來說，這導致較高的能源效率與改良的電池壽命。第六圖的電路也補償由於執行期間溫度改變造成的關鍵路徑延遲變化。進一步，其補償由於老化使得電晶體速度退化的關鍵路徑延遲增加。
本發明的具體實施例也將供應電壓的關鍵路徑延遲敏感度列入考慮，同時補償低頻供應波動，其中供應雜訊頻率低於穩壓器控制的封閉迴路頻寬。
請注意，雖然某些先前技術系統運用溫度與老化補償器電路與穩壓器模組串聯，不過本發明的具體實施例具有更高的面積效益，因為其將這些補償器電路併入VRM內的反饋迴路內，如此免除了佔用大量面積的A/D轉換器之需求。於穩壓器的反饋迴路內具有補償器也導致較低的補償延遲。
第八圖圖示根據本發明的一個具體實施例，補償處理變化、電壓變化、溫度變化以及老化的調節電壓示範處理之流程圖。
在步驟802上，要求一目標頻率，其中該目標頻率值決定為一處理器計時的頻率。例如，如第五圖和第六圖內所示，以及如上面的解釋，在與傳統VRM比較之下，本發明的具體實施例要求一目標頻率值(例如透過輸入550和650)，取代使用VID的電壓值。
在步驟804上，該目標時脈頻率與一第一信號比較，以便產生一誤差信號。例如在第五圖的具體實施例內，該第一信號為DVCO 514的輸出，其指示該處理器目前所運作的頻率。在第六圖的具體實施例內，使用相位偵測器620比較目標時脈頻率608與來自關鍵路徑監控器610A至610N的該等延遲，以產生一誤差信號609。
在步驟806上，產生一佔空比控制信號，其可操作使用數位脈衝寬度調變區塊來產生一週期性波形。如上面所討論，誤差信號509或609分別使用比例積分微分(PID)控制器507或607來產生一佔空比控制信 號。
在步驟808上，使用該週期性波形將像是電感器511這類分散電感器定期切換至高電壓(VDDH)或接地，來產生所要的輸出電壓VREG。
雖然上面使用特定方塊圖、流程圖以及範例揭示許多具體實施例，不過本說明書中描述及/或例示的每一方塊圖元件、流程圖步驟、操作及/或元件，都可使用廣泛的硬體、軟體或韌體(或任何組合)組態，獨自及/或集中實施。此外，因為可實施許多其他架構來達成相同功能性，所以其他元件內含元件的任何揭露都應該考量當成範例。
本說明書中描述及/或例示的處理參數以及步驟順序僅為範例，例如：雖然本說明書中例示及/或描述的該等步驟可用特定順序顯示或討論，不過這些步驟並不需要以例示或討論的順序來執行。本說明書中描述及/或例示的許多範例方法也可省略本說明書中描述及/或例示的一或更多步驟，或加額外步驟。
雖然本說明書中已經在全功能計算系統範圍內描述及/或例示許多具體實施例，一或更多這些範例具體實施例可用許多形式分布當成一程式產品，而不管實際上用於執行該分布的電腦可讀取媒體之特定類型。本說明書中揭示的具體實施例也可使用執行特定任務的軟體模組來實施。這些軟體模組可包含描述檔、批次檔或可儲存在一電腦可讀取儲存媒體或計算系統內的其他可執行檔。這些軟體模組可設置一計算系統，執行本說明書所揭示的一或更多範例具體實施例。本說明書中揭示的一或更多軟體模組可在雲端計算環境下實施。雲端計算環境可透過網際網路提供許多服務與應用程式。透過網路瀏覽器或其他遠端介面，可存取這些雲端服務(例如服務軟體、服務平台、服務基礎設施等等)。本說明書中描述的許多功能可透過遠端桌面環境或任何其他雲端計算環境來提供。
在上面的說明中，為了解釋而參考特定具體實施例做說明。不過，上面例示的討論並非用於專屬或限制本發明於所說明的形式中。許多修改與變化都可以上述為依據。具體實施例經過選擇與說明來最佳闡述本發明原理，並且以許多具體實施例讓其他精通技術人士對本系統有最佳 了解，這些具體實施例都適合特定使用期待。
到此已經說明根據本發明的具體實施例。雖然已經用特定具體實施例說明本發明，應該瞭解，本發明不應受限於這種具體實施例，而是根據下列申請專利範圍來建構。

Claims (20)

  1. 一種用於一處理器之調節電壓之方法，該方法包含：要求一目標頻率值，其中該目標頻率值決定用於將該處理器計時的一目標時脈頻率；將該目標時脈頻率與一第一信號比較，來產生一誤差信號；使用該誤差信號來產生一佔空比控制信號，其中該佔空比控制信號可操作來產生一週期性波形；以及使用該週期性波形產生一輸出穩壓器電壓，其中該輸出電壓可操作來提供電力給該處理器。
  2. 如申請專利範圍第1項之方法，進一步包含：提供該輸出電壓當成一輸入至一動態電壓控制震盪器。
  3. 如申請專利範圍第2項之方法，其中該動態電壓控制震盪器產生該第一信號，其中該第一信號為具有一第一頻率的一時脈信號，其中該第一頻率為該處理器的一操作頻率，並且其中該第一頻率直接關於該輸出穩壓器電壓。
  4. 如申請專利範圍第1項之方法，進一步包含：透過一比例積分微分(PID)控制器補償該誤差信號，以產生該佔空比控制信號；以及使用數位脈衝寬度調變區塊以及功率FET，從該佔空比控制信號產生該週期性波形。
  5. 如申請專利範圍第1項之方法，其中該要求一目標頻率值包含在該處理器上運行的一軟體應用程式要求該目標頻率值。
  6. 如申請專利範圍第1項之方法，進一步包含：提供該輸出穩壓器電壓當成一輸入至一關鍵路徑監控電路，其中該目標時脈頻率並未與該輸出穩壓器電壓綁定，並且其中進一步該第一信號為來自該關鍵路徑監控電路的一延遲值。
  7. 如申請專利範圍第6項之方法，其中由一相位偵測器來執行該比較。
  8. 如申請專利範圍第7項之方法，進一步包含：調整該輸出調節器電壓，其中該關鍵路徑監控電路維持橫跨所有溫 度與老化變化的該目標時脈頻率。
  9. 一種用於調節處理器電壓之設備，該設備包含：一比較器，其具有一第一輸入，可操作來設定為一目標頻率值，其中該目標頻率值決定用於將一處理器計時的一目標時脈頻率；一動態電壓控制震盪器(DVCO)，可操作來產生具有一第一頻率的一時脈信號，其中該第一頻率為該處理器的操作頻率，並且是至該比較器的一第二輸入，其中該第一頻率係該輸出穩壓器電壓之函數，其中該DVCO由該輸出穩壓器電壓供電，並且其中使用該比較器比較該第一頻率與該目標時脈頻率，來產生一誤差信號；以及一電路，可操作來使用該誤差信號產生一輸出穩壓器電壓，其中該輸出電壓可操作來供應電力給該處理器。
  10. 如申請專利範圍第9項之設備，其中該電路包含：一比例積分微分(PID)控制器，可操作來補償該誤差信號，以產生一佔空比控制信號。
  11. 如申請專利範圍第10項之設備，其中該電路進一步包含：一數位脈衝寬度調變區塊以及功率FET，可操作來將該佔空比控制信號轉換成一週期性波形。
  12. 如申請專利範圍第11項之設備，其中該電路進一步包含：一分散電感器，其中該週期性波形可操作來定期切換該分散電感器，以便產生該輸出穩壓器電壓。
  13. 如申請專利範圍第9項之設備，其中該目標頻率值源自於在該處理器上運行的一軟體應用程式。
  14. 如申請專利範圍第9項之設備，其中該目標頻率值使用一相位鎖定迴路(PLL)模組轉換成該目標時脈頻率。
  15. 一種用於調節一處理器電壓之設備，該設備包含：複數個關鍵路徑監控電路，其在一輸出穩壓器電壓上操作；複數個相位偵測器，其可操作來將對應至該等複數個關鍵路徑監控電路的複數個延遲值與一目標時脈頻率比較，以便產生一誤差信號，其中該等複數個延遲值的每一者都代表一處理器中個別關鍵路徑的關 鍵路徑延遲；以及一第一電路，可操作來使用該誤差信號產生該輸出穩壓器電壓，其中該輸出電壓可操作來提供電力給該處理器。
  16. 如申請專利範圍第15項之設備，其中該第一電路包含：一比例積分微分(PID)控制器，可操作來補償該誤差信號，以產生一佔空比控制信號；一數位脈衝寬度調變區塊以及功率FET，可操作來將該佔空比控制信號轉換成一週期性波形；以及一分散電感器，其中該週期性波形可操作來定期切換該分散電感器，以便產生該輸出穩壓器電壓。
  17. 如申請專利範圍第15項之設備，進一步包含：一PLL模組，可操作來將輸入至該PLL模組的一目標頻率值轉換成該目標時脈頻率。
  18. 如申請專利範圍第15項之設備，其中該輸出穩壓器電壓可操作來進行調整，其中該關鍵路徑監控電路滿足橫跨所有溫度與老化變化的該目標時脈頻率。
  19. 如申請專利範圍第15項之設備，其中該目標時脈頻率為一固定頻率。
  20. 如申請專利範圍第15項之設備，其中該等複數個關鍵路徑監控電路、該等複數個相位偵測器、該電路以及該處理器都整合在同一晶粒上。
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